JPH01214948A - ランダム・アクセス・メモリのアクセス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、種々の情報処理装置に搭載されているランダ
ム・アクセス・メモリ（ＲＡＭ）のアクセス制御装置に
関する。

（従来の技術） ランダム・アクセス・メモリは、マイクロプロセッサ等
を搭載した各種情報機器において広く使用されている。

第２図は、本発明の装置が適用される情報処理装置の一
例を示すブロック図である。

この装置は、プロセッサ３０に対して、パスライン３１
を介してリード・オンリ・メモリ３２゜ランダム・アク
セス・メモリ３３、磁気ディスク装置３４、ＣＲＴデイ
スプレィ３５及びキーボード３６が接続されている。又
、この装置は、通信回線３７を介してホストコンピュー
タと接続されている。

このような装置においては、磁気ディスク装置４は大量
のデータ格納用に、ランダム・アクセス・メモリ３３は
、高速で情報の読み書きが可能なことから、主としてプ
ログラムやパラメータの記憶用に使用されている。

さて、このランダム・アクセス・メモリ３３は、多数の
記憶素子を高密度で集積化したものであるから、何らか
の原因でその一部に障害が発生し使用が不能になる場合
がある。そこで、従来、ランダム・アクセス・メモリを
搭載している装置においては、電源投入時やリセットキ
ーが押し下げられた場合の初期化処理等の際に、ランダ
ム・アクセス・メモリの全ての素子が正常に動作するか
否かのチエツクを行なっている。

第２図に示すような装置においては、ランダム・アクセ
ス・メモリ３３に磁気ディスク装置３４からプログラム
をローディングする場合に動作するイニシャル・プログ
ラム・ローダ（ＩＰＬ）中に、これに先立ってランダム
・アクセス・メモリをチエツクするプログラムが含まれ
ている。

こういった情報処理装置の演、軍部な構成するランダム
・アクセス・メモリは、通常、幾つかのＩＣ（集積回路
）チップを組み合せて所定の記憶容量を得ている０、そ
して、そのいずれか１つのチップにでも異常が発見され
れば、ランダム・アクセス・メモリ全体を使用不能と判
定し、装置の動作を停止するようにしていた。

（発明が解決しようとする課題） 、ところで、近年情報処理装置の多機能化及び高速処理
化を目指し、ランダム・アクセス・メモリは益々大容量
化する傾向にある。

ここで、例えば１メガバイト以上もの大容量のランダム
・アクセス・メモリを使用した装置において、一部のＩ
Ｃチップに異常があった場合に、直ちにそのメモリ全体
を使用不能として処置するのは実情にあわないことがあ
る。

即ち、例えば、そのランダム・アクセス・メモリにロー
ディングすべきプログラムが比較的短いものであれば、
たとえ最終アドレス付近に異常箇所があったとしても、
その部分を使用する必要はなく、そのままメモリを使用
しても正常な動作が可能である。にも関わらず、従来方
法によれば、−律にメモリ全体の使用が禁止されてしま
う。

又、先頭アドレス付近に異常があったとしても、ローデ
ィングすべきプログラムが短ければ、それ以降の部分を
使用しても十分である。しかし、従来方法では、無条件
にメモリの全体の使用が禁止されてしまう。

一般にメモリが大容量化すればするほど、異常箇所の発
生確率は増大する。従って、一部の異常によって、常に
全体を使用禁止にしてしまうのは実情にあわないといえ
る。

本発明は以上の点に着目してなされたもので、ランダム
・アクセス・メモリの一部に異常部分が発生したとして
も、残りの部分を有効に使用して処理を続行することが
できるランダム・アクセス・メモリのアクセス制御装置
を提供することを目的とするものである。

（課題を解決するための手段） 本発明のランダム・アクセス・メモリのアクセス制御装
置は、ランダム・アクセス・メモリを絶対アドレスに基
づきアクセスして、その異常部分を検出するメモリ異常
検出部と、そのメモリ異常検出部の検出結果を記憶する
異常部分記憶手段と、この異常部分記憶手段の記憶内容
を参照して前記異常部分を含む一定の領域を除外して相
対アドレスを設定するアドレス設定手段とを有すること
を特徴とするものである。

（作用） 以上のように本発明の装置は、予めランダム・アクセス
・メモリの使用に先立って、予めその異常部分を検出し
、これを異常部分記憶手段に記憶させておく、アドレス
設定手段はその異常部分を含む一定の領域を除外して相
対アドレスを設定し、メモリの残りの正常な部分に対す
るアクセスを可能にしている。

（実施例） 以下、本発明の装置を実施例を用いて説明する。

第１図は、本発明の装置の実施例ブロック図である。

この装置には、ランダム・アクセス・メモリ１に対して
メモリ異常検出部２及び異常部分記憶手段３と、アドレ
ス設定手段４と、データ処理部６とが設けられている。

メモリ異常検出部２は、ランダム・アクセス・メモリ１
の使用に先立って、その異常部分を検出する処理を行な
う回路で、例えばマイクロプロセッサ等から構成される
。このメモリ異常検出部２は、ランダム・アクセス・メ
モリｌをその絶対アドレス順にアクセスし、所定のデー
タの書き込みを行なった後、再びそれを読み出してその
アドレスの素子が異常か否かを判断するよう動作する回
路である。

異常部分記憶手段３は、メモリ異常検出部２の検出結果
を記憶するレジスタ等から成る回路である。アドレス設
定手段４は、この異常部分記憶手段３の記憶内容を参照
して、ランダム・アクセス・メモリｌの絶対アドレスか
らその異常部分を含む一定の領域のアドレスを除外して
、相対アドレスを設定する回路である。この回路の構成
は、後で第５図によって説明する。

尚、ここで本発明において、絶対アドレスとは、ランダ
ム・ア、クセス・メモリｌを構成する全ての素子が正常
な場合に、それらのアクセスに使用されるアドレスのこ
とをいい、相対アドレスとは、その中から異常部分を除
外して新たに付は直したアドレスをいうものとする。

即ち、本発明の装置においては、データ処理部６がラン
ダム・アクセス・メモリ１を使用して、データの読み書
きを行なう場合、その相対アドレスを意識した書き込み
あるいは読み出しアドレスをアドレス設定手段４に向け
て出力すると、アドレス設定手段４はアドレスバス７を
通じて、絶対アドレスをランダム・アクセス・メモリｌ
に対して供給する。これによりデータ処理部６は、デー
タバス８を通じて常に正常な素子のみに対してデータの
読み書きを行なうことができる。

次に、本発明の装置の具体的な動作を説明する。

第３図に、本発明の装置の異常部分検出処理動作の説明
図を示した。

図において、この実施例では、ランダム・アクセス・メ
モリｌはＲＡＭチップ１０〜１７までの８個のチップか
ら構成されており、これらに１６進法の絶対アドレスｏ
ｏｏｏ〜７ＦＦＦが設定されている。各チップは、それ
ぞれ１０００バイト（１６進法）のメモリ素子から構成
されている。

これに対して、異常部分記憶手段３は８ビツト構成のレ
ジスタからなり、０番目のビットはＲＡＭチップ１０．
１番目のビットはＲＡＭチップ１１・・・というように
、各ビットがそれぞれ対応するＲＡＭチップの正常・異
常を指示するよう構成されている。

尚、異常部分記憶手段３のビットの内容がＯの場合これ
に対応するＲＡＭチップが正常であって、１の場合異常
であるものとする。

第４図は、第１図に示したメモリ異常検出部２が、ラン
ダム・アクセス・メモリ１の異常部分を検出し、その検
出結果が異常部分記憶手段３に格納された後の状態を示
している。この実施例においては、ＲＡＭチップ１２と
１４とが異常と判定された。その結果、異常部分検出手
段３の第２番目のビットと第４番目のビットが１とされ
ている。

このような検出結果をもとに、アドレス設定手段４（第
１図）は、第４図のランダム・アクセス・メモリ１の左
側に示すような相対アドレスを設定する。即ち、この実
施例では、異常と判定されたＲＡＭチップ１２．１４を
飛ばして新たに連続した相対アドレスｏｏｏｏ〜５ＦＦ
Ｆが設定されている。その最上位アドレスは５ＦＦＦと
設定されているから、全てのチップが正常に動作してい
る場合の第３図に示したようなランダム・アクセス・メ
モリと比べて、その容量が２０００　（１６進法）だけ
減少している。この状態で、本発明の装置は、プログラ
ムのローディング等、ランダム・アクセス・メモリ１の
使用が許容される。

第５図には、第１図に示したアドレス設定手段４に含ま
れる絶対・相対アドレス変換部５の具体的な構成例を示
した。

この回路には、２つの演算テーブルＲＯＭ２１．２２と
、ＲＡＭチップバイト数レジスタ２３とが設けられてい
る。そして、演算テーブルＲＯＭ２２には、異常部分記
憶手段３から先に説明したその検出結果が入力し、演算
テーブルＲＯＭ２１には、データ処理部６からアクセス
すべきアドレス（絶対アドレス）が入力するよう結線さ
れている。

ここで、演算テーブルＲＯＭ２１は、そのアドレスにア
クセスアドレスとＲＡＭチップバイト数とが入力し、ア
クセスアドレスをＲＡＭチップバイト数で除算した商と
余りとを出力するよう構成されたリード・オンリ・メモ
リである。又、演算テーブルＲＯＭ　２２　ハ、演算テ
ープ／Ｌ、ＲＯＭ２１から出力された商と、異常部分記
憶手段３から入力する検出結果とをそのアドレスに受は
入れて、アクセスすべきＲＡＭチップ（第４図）の番号
ｉを出力する素子である。尚、この結果、この回路から
は４桁の絶対アドレスの最上位ビットとしてＲＡＭチッ
プ番号０〜５が出力され、残り３桁分のビットとして余
り（ｉ番のＲＡＭチップ内のアドレス）が出力される。

又、ＲＡＭチップバイト数レジスタ２３は、１つのＲＡ
Ｍチップのメモリ容量を格納しておくメモリ素子で、こ
の実施例では、１６進法で１０００が格納される。尚、
ＲＡＭチップバイト数は、予め装置によって決まった数
値であるので、このブロックは必ずしもレジスタを使用
しなくても回路の結線等によって構成することが可能で
ある。

以下、本発明の装置の動作をフローチャートを使用して
順に具体的に説明をしていく。

第６図は、本発明の装置の異常部分検出動作のフローチ
ャートである。

初めに装置の電源が投入され、あるいはリセットキーの
押し下げによって初期化処理が開始されると、イニシャ
ルプログラムローダ等のプログラムによってチエツクモ
ードがセットされる。即ち、これによってメモリ異常検
出部２（第１図）が起動し、ＲＡＭＩを構成する全ての
ＲＡＭチップに対しアクセスが可能になる。

次に、チップ番号ｉにＯを入力する（ステップＳ２）、
そして、最初のＲＡＭチップ１０（第３図）から異常部
分の検出処理が開始される（ステップＳ３）。ここで、
そのＲＡＭチップが正常か否かが判断され（ステップＳ
４）、異常であれば異常部分記憶手段３（第４図）のｉ
番目のビットに１を入力する（ステップＳ５）、そして
、正常な場合には、異常部分記憶手段３のｉ番目のビッ
トにＯを入力する（ステップＳ６）、その後ｉをインク
リメントする（ステップＳ７）、そして、すべてのＲＡ
Ｍチップについてチエツクが終了したか否かを判断する
（ステップＳ８）、その後、ステップ８３〜ステツプＳ
８までの処理が、第１図に示したランダム・アクセス・
メモリ１を構成する例えば８個のＲＡＭチップについて
繰り返される。その結果、第４図に示したように、異常
部分検出手段３に検出結果が格納される。そして、最後
にチエツクモードをリセットし通常モード（実際に装置
を使用するモード）をセットして（ステップＳ９）、異
常部分検出処理を終了する。

次に、第７図は、第１図に示したデータ処理部６がラン
ダム・アクセス・メモリ１をアクセスする際の、この装
置の動作のフローチャートを示す。

この動作は、第５図に示した絶対・相対アドレス変換部
によって実行されるので、第５図を参照しながら説明を
進める。

先ず、データ処理部６からアクセスアドレスが演算テー
ブルＲＯＭ２１に出力されると、アクセスアドレスをＲ
ＡＭチップのバイト数で除算した商工と余りＲとが求め
られる（ステップＳｌ）。

例えば、データ処理部の出力したアクセスアドレス（相
対アドレスを意識したもの）が４７ＦＣ番地とすると、
ＲＡＭチップのバイト数が１０００（これは１６進数で
あるから４にバイトに相当する）であって、その除算の
結果部Ｉ　、＝　ＯＯＯ４、余りＲ＝０７ＦＣが演算テ
ーブルＲＯＭ２１から出力される。

次に、この商Ｉが演算テーブルＲＯＭ２２に入力すると
、この演算テーブルＲＯＭ２２からは、異常部分記憶手
段の０番目のビットから１を除く１＋１番目のビットに
相当する値が、サーチすべきＲＡＭチップ番号として取
り出される（ステッブＳ２）。即ち上記の例では、商Ｉ
＝ＯＯ０４であるからＩ＋１＝ＯＯｏ５となる。このｏ
ＯＯ５番目のビットは、第４図に示した異常部分記憶手
段の０が格納されたビットだけを数えると０、ｌ、３．
５．６と数えて６となる。即ち、６番目のＲＡＭチップ
がアクセスすべきチップと選定される。ここで、第４図
に示すように、そのチップはＲＡＭチップ１５として現
実に存在するから（ステップＳ３）、該当ビット番号６
をｉに入力しくステップＳ４）、Ｉ番目のＲＡＭチップ
に対し相対メモリ３桁分のアドレスとして余りＲを用い
てアクセスする（ステップＳ５）、これで、相対アドレ
ス４７ＦＣが絶対アドレス６７ＦＣに変換されて、ラン
ダム・アクセス・メモリがアクセスされることになる。

ところで、例えば、データ処理部６（第１図）がアクセ
スアドレス６７ＡＢを出力したものとすると、Ｉ＋１は
７となるが、この場合第４図を見て明らかなように、該
当するＲＡＭチップが存在しない。そこで、ステップＳ
３において対応ビット無しと判断され、アドレスインバ
リッドエラー処理が実行される。従ってこの場合、例え
ばプログラムのローディングは拒絶される。

本発明は以上の実施例に限定されない。

上記実施例においては、異常部分を含む１つのＲＡＭチ
ップがその後の処理において除外される場合を例示した
が、ランダム・アクセス・メモリ全体をもっと多数の任
意の区分に区切って、障害発生箇所を含む区分を除外す
るようにし、メモリの使用可能領域をできるだけ多く残
すようにして差し支えない、又、例えば８つのＲＡＭチ
ップのそれぞれから１ビツトずつを使用して、１バイト
のデータを読み書きするというような使用方法において
は、必ずしも異常部分を含む物理的に連続した領域でな
く、とびとびの領域について使用を除外されるようなケ
ースもありうる。又、絶対・相対アドレス変換部の構成
は、必ずしもこのような例に限定されず、同様の機能を
有する種々の構成の回路に置き換えて差し支えない。又
、ランダム・アクセス・メモリの真上部分検出について
必ずしも絶対アドレスの先頭アドレス順のアクセスだけ
でなく最終アドレスから逆順に行なったり、その他の方
法で行なって差し支えない。

（発明の効果） 以上説明した本発明のランダム・アクセス・メモリのア
クセス制御装置によれば、予めランダム・アクセス・メ
モリの異常部分を検出し、これを異常部分記憶手段に記
憶しておいて、その異常部分を含む一定の領域を除外し
て相対アト°レスによるアクセスを可能としたので、残
りの正常な領域を使用して実行のできる処理については
、装置全体が使用不能とならずその処理を進めることが
可能となる。

【図面の簡単な説明】

第１図は本発明の装置の実施例を示すブロック図、第２
図は本発明の装置が適用される従来一般のシステムの一
例を示すブロック図、第３図と第４図は本発明の異常部
分検出処理動作の説明図、第５図は本発明の装置の絶対
・相対アドレス変換部のブロック図、第６図及び第７図
は本発明の装置の異常部分検出動作のフローチャート及
びアクセス時のフローチャートを示している。 １・・・ランダムパアクセス・メモリ、２・・・メモリ
異常検出部、３・・・異常部分記憶手段、４・・・アド
レス設定手段、 ５・・・絶対・相対アドレス変換部、 ６・・・データ処理部、７・・・アドレスバス、８・・
・データバス。 特許出願人　沖電気工業株式会社 未発明の装置の実友誇Ｊブロック図 第１図 第４図 第５図 ＃＠ｊ分検出動作のフローチャート 第６図 アクセス時のフローチャート 第７図

Claims (1)

1. 【特許請求の範囲】 ランダム・アクセス・メモリを絶対アドレスに基づきア
   クセスして、その異常部分を検出するメモリ異常検出部
   と、 そのメモリ異常検出部の検出結果を記憶する異常部分記
   憶手段と、 この異常部分記憶手段の記憶内容を参照して前記異常部
   分を含む一定の領域を除外して相対アドレスを設定する
   アドレス設定手段とを有することを特徴とするランダム
   ・アクセス・メモリのアクセス制御装置。