JPS5979367A - メモリ・マネジメント装置 - Google Patents
メモリ・マネジメント装置Info
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- JPS5979367A JPS5979367A JP58173310A JP17331083A JPS5979367A JP S5979367 A JPS5979367 A JP S5979367A JP 58173310 A JP58173310 A JP 58173310A JP 17331083 A JP17331083 A JP 17331083A JP S5979367 A JPS5979367 A JP S5979367A
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- mmu
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
- G06F12/145—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being virtual, e.g. for virtual blocks or segments before a translation mechanism
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- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、メモリマネジメント装置（ＭＭＵ）に関する
。
。
ホトんどのコンピュータでは、中央処理装置（ＣＰＵ
）はアドレスバス及びデータノくスの両方に直接的に連
絡している。これらバスは、入力／出力ボート、特殊プ
ロセッサ、 ＤＭＡユニット等多数の他の装置の他、主
メモリ（または主メモリシステム）Ｋも接続している。
）はアドレスバス及びデータノくスの両方に直接的に連
絡している。これらバスは、入力／出力ボート、特殊プ
ロセッサ、 ＤＭＡユニット等多数の他の装置の他、主
メモリ（または主メモリシステム）Ｋも接続している。
主コンピユータメモリは、例えば８０８０．８０８６．
６８００及び６８０００等の現在使用されているマイク
ロコンピュータのＣＰＵの価格に比較すると、コンピュ
ータの最も高価な部分を成している場合が多い。
６８００及び６８０００等の現在使用されているマイク
ロコンピュータのＣＰＵの価格に比較すると、コンピュ
ータの最も高価な部分を成している場合が多い。
従来、メモリマネジメント装置（ＭＭＵ ）は、コンピ
ュータの主メモリ′・を有効に利用するために使用され
ており、リマツビング等の準備機能を行なっている。ま
たＭＭＵはデータ再配置ベースを記憶するメモリを含ん
でいる場合が多い。この場合、ＣＰＵからの論理アドレ
スの高位ビットはｈｍのメモリをアドレスするのに使用
され、たとえばＣＰＵの見地からすれば、これらビット
ね主メモリの１セグメントを選択する。選択されたＣＰ
Ｕのセグメント数Ｖよ、■４Ｕのメモリからの新しい数
に置き換えられて、ＣＰＵからの論理的アドレスと、主
メモリをアクセスするのに使用される物理的アドレスと
の間で有効に再配置が行なわれる。
ュータの主メモリ′・を有効に利用するために使用され
ており、リマツビング等の準備機能を行なっている。ま
たＭＭＵはデータ再配置ベースを記憶するメモリを含ん
でいる場合が多い。この場合、ＣＰＵからの論理アドレ
スの高位ビットはｈｍのメモリをアドレスするのに使用
され、たとえばＣＰＵの見地からすれば、これらビット
ね主メモリの１セグメントを選択する。選択されたＣＰ
Ｕのセグメント数Ｖよ、■４Ｕのメモリからの新しい数
に置き換えられて、ＣＰＵからの論理的アドレスと、主
メモリをアクセスするのに使用される物理的アドレスと
の間で有効に再配置が行なわれる。
従来の卸が行なっている他の機能には、ＣＰＵからのア
ドレスをチェックし、これらアドレスが所定の範囲内に
あるかどうかを確認するという機能がある。これは、高
化のメモリに記憶されたリミット数を、論理アドレスの
低位ビット（たとえばページオフセット）と比較し、ペ
ージオフセットが選択されたセグメント数の所定のアド
レス範囲にあることを確実にし、たとえば、データが配
置されていないメモリ場所から“データ”が誤って読出
されるのを阻止する。
ドレスをチェックし、これらアドレスが所定の範囲内に
あるかどうかを確認するという機能がある。これは、高
化のメモリに記憶されたリミット数を、論理アドレスの
低位ビット（たとえばページオフセット）と比較し、ペ
ージオフセットが選択されたセグメント数の所定のアド
レス範囲にあることを確実にし、たとえば、データが配
置されていないメモリ場所から“データ”が誤って読出
されるのを阻止する。
本発明は、杓装置ベース及びアドレスの範囲を確認する
従来のＭＭＵに基づいている。後述するように、■池の
メモリは一方向に拡大し、主メモリに記憶された情報の
種類を表わす信号を記憶する。
従来のＭＭＵに基づいている。後述するように、■池の
メモリは一方向に拡大し、主メモリに記憶された情報の
種類を表わす信号を記憶する。
これ（、Ｌ１主メモリのアクセスを制御するのに使用さ
れ、プログラムへの誤った書込み及びオペレーティング
システムに対するユーザのアクセスを阻止する。また、
高化のメモリは他方向に拡大し、並行してメモリマネジ
メントを行なう。これＫよシ、Ｍ■Ｊメモリを再プログ
ラムすることなくいくつかの異なるプロセス（プログラ
ム及びデータ）をコンピュータによシ実行することがで
きる。
れ、プログラムへの誤った書込み及びオペレーティング
システムに対するユーザのアクセスを阻止する。また、
高化のメモリは他方向に拡大し、並行してメモリマネジ
メントを行なう。これＫよシ、Ｍ■Ｊメモリを再プログ
ラムすることなくいくつかの異なるプロセス（プログラ
ム及びデータ）をコンピュータによシ実行することがで
きる。
本発明のメモリマネジメント装置（ＭＭＵ）は、中央処
理装置（ＣＰＵ）及び主メモリを含むコンピュータとと
もに使用される。鼠は、再配置ベースを含み、ＣＰＵか
らの第１アドレス信号を受信すると、メモリをアクセス
する第２アドレス信号を供給する。また、ＭＭＵｉＬ、
主メモリの場所に記憶された情報の種類を表わす信号を
受信しかつ記憶する記憶装置を含んでいる。さらに、主
メモＩＪ Ｋおけるその対応場所をアクセスする際、こ
れら記憶された信号をアクセスするアクセス装置を含ん
でいる。
理装置（ＣＰＵ）及び主メモリを含むコンピュータとと
もに使用される。鼠は、再配置ベースを含み、ＣＰＵか
らの第１アドレス信号を受信すると、メモリをアクセス
する第２アドレス信号を供給する。また、ＭＭＵｉＬ、
主メモリの場所に記憶された情報の種類を表わす信号を
受信しかつ記憶する記憶装置を含んでいる。さらに、主
メモＩＪ Ｋおけるその対応場所をアクセスする際、こ
れら記憶された信号をアクセスするアクセス装置を含ん
でいる。
記憶装置からの記憶信号は主メモリに送られ、たトエハ
オペレーティングシステム等、メモリ中のある種のデー
タをアクセスするのを制限する。この信−号は、プログ
ラムの読出しのみ、またデータの読出し及び■き込みを
行なうのに使用することができる。
オペレーティングシステム等、メモリ中のある種のデー
タをアクセスするのを制限する。この信−号は、プログ
ラムの読出しのみ、またデータの読出し及び■き込みを
行なうのに使用することができる。
本実施９１−１では、記憶装置はＭＭＵのメモリの重要
な部分を成している。ＭＭＵのメモリは、全体的な主メ
モリに杓装置ペース数及びリミット数を供給するのに必
要な容１〕も４倍の容％−を有している。後述するよう
に、この付加容量はある種の「バンクスイッチング」を
行なうことができ、かつＭλ’ＩＵのメモリを再プログ
ラムすることなく異なるプロセスを実行することができ
る。
な部分を成している。ＭＭＵのメモリは、全体的な主メ
モリに杓装置ペース数及びリミット数を供給するのに必
要な容１〕も４倍の容％−を有している。後述するよう
に、この付加容量はある種の「バンクスイッチング」を
行なうことができ、かつＭλ’ＩＵのメモリを再プログ
ラムすることなく異なるプロセスを実行することができ
る。
本実施例におけるメモリマネジメント装置（隠ＩＵ）Ｎ
、、中央処理装置（ＣＰＵ）及び主メモリを含むディジ
タルコンピュータにおいて使用される。以下の説明にお
ける多くの特定々記載、たとえばメモリ容量、素子数等
は本発明の理解を助けるためのものであって、本発明は
これら記載に伺ら限定さｆｒ、ることはない。また、周
知の構成及び回路については、本発明を不明瞭なものと
しないよう、詳細な説明は省略する。
、、中央処理装置（ＣＰＵ）及び主メモリを含むディジ
タルコンピュータにおいて使用される。以下の説明にお
ける多くの特定々記載、たとえばメモリ容量、素子数等
は本発明の理解を助けるためのものであって、本発明は
これら記載に伺ら限定さｆｒ、ることはない。また、周
知の構成及び回路については、本発明を不明瞭なものと
しないよう、詳細な説明は省略する。
以下、添付の図面に基づいて、本発明の実施例について
説明する。
説明する。
第１図は、ＭＭＵ 、 ＣＰＵ 、主メモリ間の接続を
示している。この接続は、従来のものと、１１ぼ同じも
のである。第１図のコンピュータは、ＣＰＵ１０゜主メ
モリ１４ 、 ＭＭＵｌ ２ に接続した双方向データ
バス１６を含んでいる。アドレスバス１８ｉｊ、ＣＰＵ
１０からのアドレス信号を受信し、これらアドレスの一
部をＭＭＵｌ２へ、また一部を主メモリ１４へ伝達する
。他の制御信号は、ライン３５．３７に示すようにＣＰ
Ｕ１０からＭＭＬＴ１２へ伝達され、かつライン５７に
示すようにＭＭＵｌ２から主メモリ１４へ伝達される。
示している。この接続は、従来のものと、１１ぼ同じも
のである。第１図のコンピュータは、ＣＰＵ１０゜主メ
モリ１４ 、 ＭＭＵｌ ２ に接続した双方向データ
バス１６を含んでいる。アドレスバス１８ｉｊ、ＣＰＵ
１０からのアドレス信号を受信し、これらアドレスの一
部をＭＭＵｌ２へ、また一部を主メモリ１４へ伝達する
。他の制御信号は、ライン３５．３７に示すようにＣＰ
Ｕ１０からＭＭＬＴ１２へ伝達され、かつライン５７に
示すようにＭＭＵｌ２から主メモリ１４へ伝達される。
ＭＭＵｌ２は、データバス１６を介してＣＰＵＩ Ｏに
よシブログラムされる。アドレスはバス１８を介してＣ
ＰＵ１０からＭＭＵｌ２に伝達され、ＭＭＵｌ２のロー
ディングを行々う。
よシブログラムされる。アドレスはバス１８を介してＣ
ＰＵ１０からＭＭＵｌ２に伝達され、ＭＭＵｌ２のロー
ディングを行々う。
本実施例では、ＣＰＵ１０は６８０００プロセツサから
成っている。このプロセッサでは、ＣＰＵ１０は２４ビ
ツトアドレスを供給している（実際には、最下位ビット
し１１、他の信号にエンコードされる場合を除き、それ
自体で存在することは物理的にあシえない。しかし説明
上、普通のアドレスビットであると仮定する）。また、
説明上、ＣＰＵからの各論理アドレスの７個の高位ビッ
トは、メモリにおける１セグメントを選択し、次の８個
の有意ビットはページオフセットから成り、最下位の９
個のビットはオフセットから成っていると仮定する。
成っている。このプロセッサでは、ＣＰＵ１０は２４ビ
ツトアドレスを供給している（実際には、最下位ビット
し１１、他の信号にエンコードされる場合を除き、それ
自体で存在することは物理的にあシえない。しかし説明
上、普通のアドレスビットであると仮定する）。また、
説明上、ＣＰＵからの各論理アドレスの７個の高位ビッ
トは、メモリにおける１セグメントを選択し、次の８個
の有意ビットはページオフセットから成り、最下位の９
個のビットはオフセットから成っていると仮定する。
本実施例では、各アドレスのセグメント及びページオフ
セットはＭＭＵｌ２に接続している。ＭＭＵは、ＣＰＵ
１０からのセグメント数を、ＭＭＵＩ ２に記憶された
セグメント数と交換することにより、再配置ベースを供
給する。特に、ＣＰｏｌｏからのセグメント数ｉ’ｌ：
、ＭＭＵｌ２中のメモリをアドレスし、このメモリは主
メモリ１４をアドレスするのに使用されるセグメントベ
ースを供給する。ＣＰＵ１０からのアドレスのページオ
フセット部分は、ページオフセットがセグメントの所定
の範囲内にあるかどうかを決定するためチェックされる
。これは、たとえば、主メモリの使用されないスペース
からの全ゼロをデータとして読出したシ翻訳するのを阻
止する。
セットはＭＭＵｌ２に接続している。ＭＭＵは、ＣＰＵ
１０からのセグメント数を、ＭＭＵＩ ２に記憶された
セグメント数と交換することにより、再配置ベースを供
給する。特に、ＣＰｏｌｏからのセグメント数ｉ’ｌ：
、ＭＭＵｌ２中のメモリをアドレスし、このメモリは主
メモリ１４をアドレスするのに使用されるセグメントベ
ースを供給する。ＣＰＵ１０からのアドレスのページオ
フセット部分は、ページオフセットがセグメントの所定
の範囲内にあるかどうかを決定するためチェックされる
。これは、たとえば、主メモリの使用されないスペース
からの全ゼロをデータとして読出したシ翻訳するのを阻
止する。
ページオフセットとともにＭＭＵからのセグメントベー
スが加えられ、バス１８＆ 、 １８ｂを介して主メモ
リ１４に送られる。９個の最下位ビットはバス１８Ｃを
介してＣＰＵから主メモリに直接的に送られる。
スが加えられ、バス１８＆ 、 １８ｂを介して主メモ
リ１４に送られる。９個の最下位ビットはバス１８Ｃを
介してＣＰＵから主メモリに直接的に送られる。
第３図における本実施例のＭＭＵは、ＭＭＵメモリ２０
を含んでいる。このメモリは、市販されているＭＯＳス
タティックＲＡＭで形成したランダム−アクセスメモリ
である。メモリ２０は、部品番号２１４８のＲＡＭを３
個使用し、その全容量は１２にビットである。ＭＭＵメ
モリの構成については、第２図に関して詳細に述べる。
を含んでいる。このメモリは、市販されているＭＯＳス
タティックＲＡＭで形成したランダム−アクセスメモリ
である。メモリ２０は、部品番号２１４８のＲＡＭを３
個使用し、その全容量は１２にビットである。ＭＭＵメ
モリの構成については、第２図に関して詳細に述べる。
ＣＰＵからのアドレスを、第３図に示す。このアドレス
の７個の最上位ビットは、バス１８１Ｌを介してＭＭＵ
のメモリに連絡し、高ルのメモリをアドレスするのに使
用される。次の８個のビット（バス１８ｂ）は、加算器
２７に連絡し、さらに９個の最下位ビット（オフセット
）はバス１８Ｃを介してしジスタ２８に連絡している。
の７個の最上位ビットは、バス１８１Ｌを介してＭＭＵ
のメモリに連絡し、高ルのメモリをアドレスするのに使
用される。次の８個のビット（バス１８ｂ）は、加算器
２７に連絡し、さらに９個の最下位ビット（オフセット
）はバス１８Ｃを介してしジスタ２８に連絡している。
ＭＭＵメモリ２０の出力ｖ；１１．２つの１２−ビット
ワード（バス２２．２３）から成っている。これらワー
ドは、マルチプレクサリ２５を介して１２−ビットバス
３０に連絡シている。メモリ２０からの１２ビツトワー
ドの１つｔよ、記憶さｉｔた杓装置ペースからのセグメ
ントベースを供給する。第２の１２ビツトは、ページオ
フセットのチェックを制限する８ビツトと、本発明の機
能を実施する別の４ビツトから成っている。
ワード（バス２２．２３）から成っている。これらワー
ドは、マルチプレクサリ２５を介して１２−ビットバス
３０に連絡シている。メモリ２０からの１２ビツトワー
ドの１つｔよ、記憶さｉｔた杓装置ペースからのセグメ
ントベースを供給する。第２の１２ビツトは、ページオ
フセットのチェックを制限する８ビツトと、本発明の機
能を実施する別の４ビツトから成っている。
なお、本実施例では、マルチプレクサ２５は物理的には
存在せず、メモリ２０の出力が時分割多重化される。し
かし説明上、マルチプレクサ２５を有している方が分か
りやすい。
存在せず、メモリ２０の出力が時分割多重化される。し
かし説明上、マルチプレクサ２５を有している方が分か
りやすい。
マルチプレクサ２５は、バス１６からの情報をメモリ２
０にロードするのにも使用される。ライン４７によるア
クセスチェック論理装置４０からの信号は、ライン３５
におりる信号と同様に、メモリ２０をアクセスする。ラ
イン３７の信号は、バス２２またはバス２３におけるテ
ークの多重化を制御する。
０にロードするのにも使用される。ライン４７によるア
クセスチェック論理装置４０からの信号は、ライン３５
におりる信号と同様に、メモリ２０をアクセスする。ラ
イン３７の信号は、バス２２またはバス２３におけるテ
ークの多重化を制御する。
マルチプレクサ２５かもの１２ピツトバス３０は、加算
器２７に接続している。この加算器は、捷だバス１８ｂ
における８ビツトを受信する。後述するように、加算器
２７は、ページオフセットが、選択されたセグメントの
所定範囲内にあるかどうかを決定するのにも使用される
。さらに、加算器２７は、ＭＭＵのメモリからの再配置
（セグメントペース）とページオフセットとを組合せて
、物理的アドレスの１２個の最上位ビットを供給する。
器２７に接続している。この加算器は、捷だバス１８ｂ
における８ビツトを受信する。後述するように、加算器
２７は、ページオフセットが、選択されたセグメントの
所定範囲内にあるかどうかを決定するのにも使用される
。さらに、加算器２７は、ＭＭＵのメモリからの再配置
（セグメントペース）とページオフセットとを組合せて
、物理的アドレスの１２個の最上位ビットを供給する。
これら１２ビツトは、バス１８ｅからの９ピツトととも
にレジスタ２８に送られ、主メモリ１４に伝達される２
１ビツトアドレスとなる（レジスタ２８は本実施例には
存在していないが、説明上図示している）。
にレジスタ２８に送られ、主メモリ１４に伝達される２
１ビツトアドレスとなる（レジスタ２８は本実施例には
存在していないが、説明上図示している）。
マルチプレクサ２５からの４つのアクセスチェックビッ
トは、ライン４５を介してアクセス論理装置４０に送ら
れる。ここで信号はデコードされ、主メモリ制御及び次
のような他の制御を行なう。
トは、ライン４５を介してアクセス論理装置４０に送ら
れる。ここで信号はデコードされ、主メモリ制御及び次
のような他の制御を行なう。
第１ビツトは主メモリアクセスのｍ類を制御する（１＝
読出し専用、０＝読出し／書込み）。第２ピツ）ｕＩ／
Ｑアクセスを制御する（１ ＝ Ｉ１０アクセス、０＝
非工んアクセス）。第３ビツトは主メモリアクセスを制
御する（１＝メモリアクセス、０＝非メモリアクセス）
。第４ビツトはスクッキングを制御する（１＝スタック
セグメント−非オーバフローのチェック、０−通常セグ
メント−オーバフローのチェック）。第３図に示したア
クセスチェック論理装置４０は、ライン５７を介して主
メモリ制御装餘に接続し、メモリアクセス及び可能なア
クセスの種類（たとえば読出しまたは読出し／■込み）
を制御する。論理装置４０は、オーバフロー／キャリー
インラインを介して加算器２７及びライン４Ｔを介して
メモリ２０に接続し、メモリ２０をアクセスすることが
できる。
読出し専用、０＝読出し／書込み）。第２ピツ）ｕＩ／
Ｑアクセスを制御する（１ ＝ Ｉ１０アクセス、０＝
非工んアクセス）。第３ビツトは主メモリアクセスを制
御する（１＝メモリアクセス、０＝非メモリアクセス）
。第４ビツトはスクッキングを制御する（１＝スタック
セグメント−非オーバフローのチェック、０−通常セグ
メント−オーバフローのチェック）。第３図に示したア
クセスチェック論理装置４０は、ライン５７を介して主
メモリ制御装餘に接続し、メモリアクセス及び可能なア
クセスの種類（たとえば読出しまたは読出し／■込み）
を制御する。論理装置４０は、オーバフロー／キャリー
インラインを介して加算器２７及びライン４Ｔを介して
メモリ２０に接続し、メモリ２０をアクセスすることが
できる。
本実施例で使用する特定のアクセス制御ビットアクセス
制御ビット ＭＥＭ／ ＩＯ／ ＲＯ／ ＳＴＶ ビット アドレススペース及びアク
セス０ １ ０ ０ 主メモリーＭ出し専用スタック
０ １ ０ １ 主メモリー読出し専用０ １ １
１ 主メモリー読出し１込み１ ０ ０ １
工１０スペース１ １ ０ ０ ページ 無効（無セ
グメント）１ １ １ １ 特殊 ■１０スペース他
不可能（結果は予想不可能）先づ、メ
モリ２０がＣＰＵによりプログラムされていると仮定す
る。ＭＭＵの動作を説明する第１段階では、ライン３５
の２ビツトの機能は無視する。
制御ビット ＭＥＭ／ ＩＯ／ ＲＯ／ ＳＴＶ ビット アドレススペース及びアク
セス０ １ ０ ０ 主メモリーＭ出し専用スタック
０ １ ０ １ 主メモリー読出し専用０ １ １
１ 主メモリー読出し１込み１ ０ ０ １
工１０スペース１ １ ０ ０ ページ 無効（無セ
グメント）１ １ １ １ 特殊 ■１０スペース他
不可能（結果は予想不可能）先づ、メ
モリ２０がＣＰＵによりプログラムされていると仮定す
る。ＭＭＵの動作を説明する第１段階では、ライン３５
の２ビツトの機能は無視する。
ＣＰＵが主メモリをアドレスする時、最上位の７ビツト
はＭＭＵのメモリ２０をアドレスする。再配置 ゛−
データセグメントからの１２ビットは、バス２２及びバ
ス３０を介して加算器２７に送られる。ここで、これら
はページオフセット（バス１８ｂ）と組合せられ、その
結果束じたアドレスはレジスタ２８においてオフセット
の９ビツトと組合せられ、最終的な物理的アドレスを供
給する。ＭＭＵのこの部分は、従来のＭＭＵと全く同様
に動作する。従つ−（、再記ψセグメントベースデータ
を、従来の周知の方法でメモリにプログラムすることが
できる（ライン３５を無視）。
はＭＭＵのメモリ２０をアドレスする。再配置 ゛−
データセグメントからの１２ビットは、バス２２及びバ
ス３０を介して加算器２７に送られる。ここで、これら
はページオフセット（バス１８ｂ）と組合せられ、その
結果束じたアドレスはレジスタ２８においてオフセット
の９ビツトと組合せられ、最終的な物理的アドレスを供
給する。ＭＭＵのこの部分は、従来のＭＭＵと全く同様
に動作する。従つ−（、再記ψセグメントベースデータ
を、従来の周知の方法でメモリにプログラムすることが
できる（ライン３５を無視）。
リミット及びアクセスデータを形成する１２ビツトは、
バス２３を介してマルチプレクサ２５に送られる。リミ
ットデータの８ビツトは加算器２１に送られる。アクセ
スデータの４ビツトは、上述したようにライン４５を介
して論理装置４ｏに送られる。本実施例で１コリミツト
データは、非−スタックセグメントとしてメモリ２０に
１の補数（コンンリメント）形で記憶される。スタック
セグメントに関し、記憶されたリミットデータは６長さ
マイナス１″である（すなわち、２ページセグメントは
、メモリ２０にｏｏｏｏ ｏｏｏｉとして記憶される）
。このリミットデータを加算器２７においてページオフ
セットに加えた場合、この加算結果は、ページオフセッ
トがセグメントの所定の範囲内にあるかどうかを決定す
る。このように、これは、さらに別の論理段階を必要と
する従来のリミットチェックに比べ優れている。
バス２３を介してマルチプレクサ２５に送られる。リミ
ットデータの８ビツトは加算器２１に送られる。アクセ
スデータの４ビツトは、上述したようにライン４５を介
して論理装置４ｏに送られる。本実施例で１コリミツト
データは、非−スタックセグメントとしてメモリ２０に
１の補数（コンンリメント）形で記憶される。スタック
セグメントに関し、記憶されたリミットデータは６長さ
マイナス１″である（すなわち、２ページセグメントは
、メモリ２０にｏｏｏｏ ｏｏｏｉとして記憶される）
。このリミットデータを加算器２７においてページオフ
セットに加えた場合、この加算結果は、ページオフセッ
トがセグメントの所定の範囲内にあるかどうかを決定す
る。このように、これは、さらに別の論理段階を必要と
する従来のリミットチェックに比べ優れている。
非−スタック
第４図は、コンピュータの主メモリ１４の表示を示して
いる。場所５０にデータが記憶されていると仮定する。
いる。場所５０にデータが記憶されていると仮定する。
また、データ５０の最高ページオフセット（１１１１１
１１１）は場所５２まで延び、かつこのセグメント内に
おけるデータは１１１０００００（ライン５１）のペー
ジオフセラ）ｔで延びていると仮定する。このページオ
フセラ）Ｋ関し、１１１０ ００００の１の補数（００
０１１１１１）は、第３図のメモリ２０に記憶される。
１１１）は場所５２まで延び、かつこのセグメント内に
おけるデータは１１１０００００（ライン５１）のペー
ジオフセラ）ｔで延びていると仮定する。このページオ
フセラ）Ｋ関し、１１１０ ００００の１の補数（００
０１１１１１）は、第３図のメモリ２０に記憶される。
ページオフセットアドレスが１１１１１１１１ である
と仮定し、このセグメントが（たとえば、メモリのフリ
ースペースに）アドレスされると、加算器２７は１１１
１ １１１１を、記憶された数０００１ １１１１
に加算する。
と仮定し、このセグメントが（たとえば、メモリのフリ
ースペースに）アドレスされると、加算器２７は１１１
１ １１１１を、記憶された数０００１ １１１１
に加算する。
すると、加算器２１からのオーバフローが生じ、このオ
ーバフロー状態は、第３図の論理装置５７によシ検出さ
れる。この例において、オーバフローは、ページオフセ
ットが範囲内にないことを表示し、かつアドレスが誤っ
ていることを表わす信けがライン５７に送られる。ライ
ン５γを介して論理装置４０は主メモリに対するアクセ
スを阻止し及び／また吃」、誤差信号を発生する。
ーバフロー状態は、第３図の論理装置５７によシ検出さ
れる。この例において、オーバフローは、ページオフセ
ットが範囲内にないことを表示し、かつアドレスが誤っ
ていることを表わす信けがライン５７に送られる。ライ
ン５γを介して論理装置４０は主メモリに対するアクセ
スを阻止し及び／また吃」、誤差信号を発生する。
第４図において、場所５３にプログラムが記憶され、か
つプログラム５３の最高ページオフセラ） （１１１１
１１１１）が、場所５４で終了している実際の７０グラ
ムの外側にある場所５０にまで及んでいると仮定する。
つプログラム５３の最高ページオフセラ） （１１１１
１１１１）が、場所５４で終了している実際の７０グラ
ムの外側にある場所５０にまで及んでいると仮定する。
場所５４のページオフセットが００１１００００である
とすると、第３図のメ七り２０内に、’ＱＰｆｒ ｓ
ｓで開始するセグメントとして１１００１１１１が記憶
される。このセグメントがアドレスされ、ページオフセ
ットが００００ ０００１であるとすると、加算器２７
け１１００ １１１１と０００００００１を加算する。
とすると、第３図のメ七り２０内に、’ＱＰｆｒ ｓ
ｓで開始するセグメントとして１１００１１１１が記憶
される。このセグメントがアドレスされ、ページオフセ
ットが００００ ０００１であるとすると、加算器２７
け１１００ １１１１と０００００００１を加算する。
この時、オーバフローは生ぜず、論理装置４０にも信号
は送られない。すなわちアクセスが可能となる。なお、
ページオフセットが０１００ ００００（範囲内にない
）であるとすると、この数が１１００ １１１１の記憶
数に加えられた時にオーバフローが生じる。このオーバ
フローは、ページオフセットが範囲内になく、メモリア
クセスが不可能であることを、論理袋ｆＭ、４０に対し
て表示する。
は送られない。すなわちアクセスが可能となる。なお、
ページオフセットが０１００ ００００（範囲内にない
）であるとすると、この数が１１００ １１１１の記憶
数に加えられた時にオーバフローが生じる。このオーバ
フローは、ページオフセットが範囲内になく、メモリア
クセスが不可能であることを、論理袋ｆＭ、４０に対し
て表示する。
スタック
いくつかのプログラミング言＠（たとえばパスカル）に
おいては、スタック（メモリ中）が非常に有効である。
おいては、スタック（メモリ中）が非常に有効である。
スタックは、時間がかかるが、データをメモリにおいて
上に移動することにより形成することができる。なお、
本実施例のスタックは、別のリミットチェック手順によ
シ、メモリにおいて下方に形成することができる。
上に移動することにより形成することができる。なお、
本実施例のスタックは、別のリミットチェック手順によ
シ、メモリにおいて下方に形成することができる。
スタックがワンページスタックセグメントであると仮定
する。リミット数は、サイズマイナス１（００００００
０１００００００００）と同じページオフセット（１１
１１１１１１００００００００）の補数としてメモリ２
０に記憶されている。アクセスチェックピットによ）論
理装置４０は１のキャリーインを発生する。ページオフ
セットが１１１１１１１１であるとすると、オーバフロ
ーが生ずる。このオ−バフロー１’ｌ 論理装置４０に
より検出され、バリト（訃ＩＪｆｉ内）状態であると翻
訳されるｇもし、ページオフセットが１１１１１１１０
（スタックの過剰形成）であったなら、オーバフローは
生ぜず、範囲アドレス外であると翻訳される。
する。リミット数は、サイズマイナス１（００００００
０１００００００００）と同じページオフセット（１１
１１１１１１００００００００）の補数としてメモリ２
０に記憶されている。アクセスチェックピットによ）論
理装置４０は１のキャリーインを発生する。ページオフ
セットが１１１１１１１１であるとすると、オーバフロ
ーが生ずる。このオ−バフロー１’ｌ 論理装置４０に
より検出され、バリト（訃ＩＪｆｉ内）状態であると翻
訳されるｇもし、ページオフセットが１１１１１１１０
（スタックの過剰形成）であったなら、オーバフローは
生ぜず、範囲アドレス外であると翻訳される。
同（忌に、スタックが２ページセグメントであるならｔ
／−］１、メモリ２０には００００ ０００１が記憶づ
れ、キャリーインは１にセットされる。１１１１１１１
０のページオフセットは、範囲アドレス内を表わ１オー
バフローを生じる。これに対して、１１１１１１００の
ページオフセットの場合、オーバフローは起らず、範囲
アドレス外であることを表示する。
／−］１、メモリ２０には００００ ０００１が記憶づ
れ、キャリーインは１にセットされる。１１１１１１１
０のページオフセットは、範囲アドレス内を表わ１オー
バフローを生じる。これに対して、１１１１１１００の
ページオフセットの場合、オーバフローは起らず、範囲
アドレス外であることを表示する。
第４閉１
記４図において、プロセス（プログラム及びデータ）は
場バ「０〜５００ＫＢの間で主メモリ１４に記憶される
。前述したように場所θ〜５００ＫＢのセグメントアド
レスに相当する、メモリ２０内の残シの３つのアクセス
ビットは特殊な制御を行なうだめに使用される。たとえ
ばプログラムだけを含むセグメントにおいては、メモリ
の読出しのみが可能である。むろん、これはプログラム
への誤った１込みを阻止している。また、データを含む
セグメントへの読出し及び■°込みの両方が可能である
。
場バ「０〜５００ＫＢの間で主メモリ１４に記憶される
。前述したように場所θ〜５００ＫＢのセグメントアド
レスに相当する、メモリ２０内の残シの３つのアクセス
ビットは特殊な制御を行なうだめに使用される。たとえ
ばプログラムだけを含むセグメントにおいては、メモリ
の読出しのみが可能である。むろん、これはプログラム
への誤った１込みを阻止している。また、データを含む
セグメントへの読出し及び■°込みの両方が可能である
。
このことは、第４図のプログラム５９及びデータ６０の
右に示している。
右に示している。
メモリ２０は、あるモード（たとえはモニタモード）以
外での主メモリのいくつかのセグメントの読出しを阻止
するよう、プログラム（すなわち、アクセスチェックピ
ット）されている。たとえば、これは、ユーザによる読
出し及びオペレーティングシステムのコピーを阻止する
だめのものである。
外での主メモリのいくつかのセグメントの読出しを阻止
するよう、プログラム（すなわち、アクセスチェックピ
ット）されている。たとえば、これは、ユーザによる読
出し及びオペレーティングシステムのコピーを阻止する
だめのものである。
第４図に示すように、プログラム５９を実行している場
合、メモリ２０に対してアクセスすることはできない。
合、メモリ２０に対してアクセスすることはできない。
というのも、このようなアクセスによυ、再配置ベース
、リミットデータまたはアクセスデータが誤って変化し
てしまう場合があるからである。従って、４つのアクセ
スビットは、主メモリ内に記憶されたプログラムを保護
し、かつメモリ内に記憶された所定の情報をアクセスす
るノヲ制限している。代表的な例では、オペレーティン
グシステムはディスクから主メモリにロードされる。一
旦主メモリにロードされれば、ｃＰＵはモニタモードに
おいてオペレーティングシステムをアクセスすることが
できるが、ユーザがオペレーティングシステムをアクセ
スしかつコピーすることはできない。
、リミットデータまたはアクセスデータが誤って変化し
てしまう場合があるからである。従って、４つのアクセ
スビットは、主メモリ内に記憶されたプログラムを保護
し、かつメモリ内に記憶された所定の情報をアクセスす
るノヲ制限している。代表的な例では、オペレーティン
グシステムはディスクから主メモリにロードされる。一
旦主メモリにロードされれば、ｃＰＵはモニタモードに
おいてオペレーティングシステムをアクセスすることが
できるが、ユーザがオペレーティングシステムをアクセ
スしかつコピーすることはできない。
本実施例では、メモリ２０は、主メモリに再配置ベース
、リミットデータ及びアクセスデータを供給するのに実
際に磨製な容量の４倍の容量を有している。ライン３５
によるＣＰＵからの信号は、メモリ２０の各コードラン
トを選択することができる。これら各コードラントは、
以下の説明においてコンテキスト（コンテキスト０−３
）として示されている。
、リミットデータ及びアクセスデータを供給するのに実
際に磨製な容量の４倍の容量を有している。ライン３５
によるＣＰＵからの信号は、メモリ２０の各コードラン
トを選択することができる。これら各コードラントは、
以下の説明においてコンテキスト（コンテキスト０−３
）として示されている。
第２図は、４つのコートラント： ２Ｏａ （コンテキ
スト０）、２０ｂ（：ｒンテキスト１）、２０ｃ（＝＋
ンテキスト２）及び２０ｄ（コンテキスト３）としてＭ
ＭＵメモリ２０の構成を示している。コンテキスト１，
２．３は、２５６Ｘ１２ビツトアレンジメント（再配置
ベース用の１２８Ｘ１２ピツトド、リミット及びアクセ
スデータ用の１２８ Ｘ １２ビツト）でそれぞれ構成
されている。コンテキスト０は、モニタ、モードにおい
てＣＰＵにより選択され、かっこのコンテキストはオペ
レーティングシステムに関係したマネジメントデータを
記憶する。なお、各コンテキストは主メモリ全体をカバ
ーする情報を記憶することができ、従ってユーザのプロ
セス用として３つのオーバラップしている■主メモリが
存在する。
スト０）、２０ｂ（：ｒンテキスト１）、２０ｃ（＝＋
ンテキスト２）及び２０ｄ（コンテキスト３）としてＭ
ＭＵメモリ２０の構成を示している。コンテキスト１，
２．３は、２５６Ｘ１２ビツトアレンジメント（再配置
ベース用の１２８Ｘ１２ピツトド、リミット及びアクセ
スデータ用の１２８ Ｘ １２ビツト）でそれぞれ構成
されている。コンテキスト０は、モニタ、モードにおい
てＣＰＵにより選択され、かっこのコンテキストはオペ
レーティングシステムに関係したマネジメントデータを
記憶する。なお、各コンテキストは主メモリ全体をカバ
ーする情報を記憶することができ、従ってユーザのプロ
セス用として３つのオーバラップしている■主メモリが
存在する。
第４図は、これらオーバラップしているメモリを示して
いる。主メモリ１４は、３つのプロセスＰＩ、Ｐ２．Ｐ
３でプログラムされている。プロセス１は０〜５００Ｋ
Ｂに、プロセス２は６００ＫＢ〜１ｍ Ｂに、プロセス
３ば１．２ ｍ Ｂ〜１．５ｍＢに記憶されている。オ
ペレーティングシステムに関係したデータｉｄ、１．８
ｍＢ〜２ｍＢに記憶される。先ず、オペレーティングシ
ステムがメモリ中にロードされかつ、１．８ｍＢ〜２ｍ
Ｂに記憶されていると仮定する。モニタモードにおいて
、アドレス０〜２００ＫＢが主メモリ内の１’、８ｍＢ
〜２ ｍ Ｂを自動的に選択するように、適当な再配置
ベースがメモリ２０に記憶される。
いる。主メモリ１４は、３つのプロセスＰＩ、Ｐ２．Ｐ
３でプログラムされている。プロセス１は０〜５００Ｋ
Ｂに、プロセス２は６００ＫＢ〜１ｍ Ｂに、プロセス
３ば１．２ ｍ Ｂ〜１．５ｍＢに記憶されている。オ
ペレーティングシステムに関係したデータｉｄ、１．８
ｍＢ〜２ｍＢに記憶される。先ず、オペレーティングシ
ステムがメモリ中にロードされかつ、１．８ｍＢ〜２ｍ
Ｂに記憶されていると仮定する。モニタモードにおいて
、アドレス０〜２００ＫＢが主メモリ内の１’、８ｍＢ
〜２ ｍ Ｂを自動的に選択するように、適当な再配置
ベースがメモリ２０に記憶される。
まノこ、モニタモードにおいて、メモリ内のフリースペ
ースがアクセスされることがないようにするため、適当
なリミットデータがロードされる。第４図に示すような
モニタモード（コンテキスト０）において、Ｒ４ＮＩＵ
メモリ及び主メモリに対して完全にアクセスすることが
できる（主メモリに記憶されたオペレーティングシステ
ムへの書込みを阻止し、プログラム誤差によるダメージ
からプログラムを保ｄ４シするアクセスビット以外）。
ースがアクセスされることがないようにするため、適当
なリミットデータがロードされる。第４図に示すような
モニタモード（コンテキスト０）において、Ｒ４ＮＩＵ
メモリ及び主メモリに対して完全にアクセスすることが
できる（主メモリに記憶されたオペレーティングシステ
ムへの書込みを阻止し、プログラム誤差によるダメージ
からプログラムを保ｄ４シするアクセスビット以外）。
■４Ｕメモリがこの時点でアクセス可能であるので、第
３図に示したようにバス１６を介してＭＭＵメモリをプ
ログラムすることができる。
３図に示したようにバス１６を介してＭＭＵメモリをプ
ログラムすることができる。
プログラム５９及びデータ６０用にコンテキスト１を使
用すると仮定すると、コンテキスト１に相当するＰｙｍ
’ｌＵのメモリ２０の１コードランドがプログラムされ
、プログラム５９及びデータ６０の’＝３＝ Ｉ”１７
’に表示する。リミット及びアクセスビットは、コン
テキスト１の下に示すようＶＣセットされる。
用すると仮定すると、コンテキスト１に相当するＰｙｍ
’ｌＵのメモリ２０の１コードランドがプログラムされ
、プログラム５９及びデータ６０の’＝３＝ Ｉ”１７
’に表示する。リミット及びアクセスビットは、コン
テキスト１の下に示すようＶＣセットされる。
従って、コンテキスト１が選択されると、プログラム５
９は読出され（読出しのみ）、データ６０の読出し及び
書込みが可能となる。なお、他のメモリ場所に対する他
のアクセスは不可能であシ、また■ルメモリに書込むこ
ともできない。
９は読出され（読出しのみ）、データ６０の読出し及び
書込みが可能となる。なお、他のメモリ場所に対する他
のアクセスは不可能であシ、また■ルメモリに書込むこ
ともできない。
メモリは第２プロセスを記憶することができる。
オペレーティングシステムは、第１プロセスの場所を認
識し、かつプロセス２用のメモリ２０の他のコードラン
トをプログラムすることができる。
識し、かつプロセス２用のメモリ２０の他のコードラン
トをプログラムすることができる。
再配置ベースは、ＣＰＵが、Ｏ〜４００ＫＢに対応する
場所をアドレスした場合、場所６００ＫＢ〜１ｍＢが主
メモリに供給されるように、プログラムされる。
場所をアドレスした場合、場所６００ＫＢ〜１ｍＢが主
メモリに供給されるように、プログラムされる。
第４図の文字「コンテキスト２」の下に示すように、ア
クセスビットはプログラムされ、データ５０の書込み及
び読出しが可能で、かつプログラム５３の読出しのみが
できる。また、ＭＭＵメモリに対してアクセス（書込み
）することは不可能で、しかも主メモリの他の場所に対
してアクセスすることもできない。同様に１第３プロセ
スを、第４図だ示すようにコンテキスト４として主メモ
リに記憶することができる。
クセスビットはプログラムされ、データ５０の書込み及
び読出しが可能で、かつプログラム５３の読出しのみが
できる。また、ＭＭＵメモリに対してアクセス（書込み
）することは不可能で、しかも主メモリの他の場所に対
してアクセスすることもできない。同様に１第３プロセ
スを、第４図だ示すようにコンテキスト４として主メモ
リに記憶することができる。
第４図の構成妬おける利点は、主メモリ内に３つの別個
のプロセスを記憶し、■旧メモリによシ、ずなわちコン
テキス）１，２、または３を選択することによシ、各プ
凸セスを容易に選択することができることである。本実
施例では、別のコンテキスト（コンテキス）０）をオペ
レーティングシステムの開始点として保持している。こ
れにょシ、ＭＭＵのメモリを再プログラムすることなく
、３つの別々のプログラムを実行することができる。こ
れはＭＭＵメモリの並行メモリマネジメント能カによる
ものである。
のプロセスを記憶し、■旧メモリによシ、ずなわちコン
テキス）１，２、または３を選択することによシ、各プ
凸セスを容易に選択することができることである。本実
施例では、別のコンテキスト（コンテキス）０）をオペ
レーティングシステムの開始点として保持している。こ
れにょシ、ＭＭＵのメモリを再プログラムすることなく
、３つの別々のプログラムを実行することができる。こ
れはＭＭＵメモリの並行メモリマネジメント能カによる
ものである。
以上のように、本発明のメモリマネジメント装置は、コ
ンピュータのＭＭＵメモリを再プログラムすることなく
、複数のプログラムを実行することができる。また、本
発明の装置はある種のデータに対するアクセスを制限し
て、プログラムに誤ってＹ４込むのを防いでいる。
ンピュータのＭＭＵメモリを再プログラムすることなく
、複数のプログラムを実行することができる。また、本
発明の装置はある種のデータに対するアクセスを制限し
て、プログラムに誤ってＹ４込むのを防いでいる。
第１図は、゛コンピュータにおいて相互接続した、中央
処理装置、メモリマネジメント装Ｈ（ｍ）及び主メモリ
を示したブロック図、第２図は本発明の■のメモリ内に
記憶されたデータの構成を示した図、第３図は本発明の
ＩＭＩＭＵのブロック図、第４図はＭＭＵの動作におい
て使用される異なるコンテキスト及びコンピュータの主
メモリに記憶された情報の構成を示した図である。 １０・・・―ｃｐｕ、 １２・・・・λ側Ｕ１１４・φ
・・主メモリ、１６・・・・データバス、１８・・・・
アドレスバス、２０・・・・ＭＭＵ メモリ、２５φ・
１１６マルチフレクサ ２７ ｍ ＄ ＩＩψ加算器、
４０・・―・アクセスチェック論理装置。 特許出願人 アブル・コンピュータ・インコーボレーテ
ツト代理人山川政樹（はｄ）１名） 勾Ｊ 匂 ３３３− ・７
処理装置、メモリマネジメント装Ｈ（ｍ）及び主メモリ
を示したブロック図、第２図は本発明の■のメモリ内に
記憶されたデータの構成を示した図、第３図は本発明の
ＩＭＩＭＵのブロック図、第４図はＭＭＵの動作におい
て使用される異なるコンテキスト及びコンピュータの主
メモリに記憶された情報の構成を示した図である。 １０・・・―ｃｐｕ、 １２・・・・λ側Ｕ１１４・φ
・・主メモリ、１６・・・・データバス、１８・・・・
アドレスバス、２０・・・・ＭＭＵ メモリ、２５φ・
１１６マルチフレクサ ２７ ｍ ＄ ＩＩψ加算器、
４０・・―・アクセスチェック論理装置。 特許出願人 アブル・コンピュータ・インコーボレーテ
ツト代理人山川政樹（はｄ）１名） 勾Ｊ 匂 ３３３− ・７
Claims (1)
- 【特許請求の範囲】 （１）中火処理装ｆｊｌ （ＣＰＵ） 、コンピュータ
主メモリ。 及び上記ｃｐｕからの第１アドレスを受信しかつ上記主
メモリをアクセスする第２アドレスを供給するメモリマ
ネジメント装置（ＭＭＵ）とを含むコンピュータにおい
て、前記Ｍ■Ｊは上記主メモリの場所に記憶された情報
の種類を表わす信号を受信しかつ記憶し、上記ＣＰＵに
接続して上記第１アドレスの少くとも一部分を受信する
記憶装置と、上記主メモリにおける対応場所が上記第２
アドレスによりアクセスされる時、上記記憶装置におけ
る上記記憶信号をアクセスするアクセス装置と、上記主
メモリに記憶された情報の上記種類を表わす」二記信号
を」二記主メモリに接続して、情報の上記種類のいくつ
かをアクセスするのを制限する接続装置とから成り、オ
ペレーティングシステムのような、上記主メモリにおけ
るある種の情報をユーザがアクセスするのを制限するこ
とを特徴とするメモリマネジメント装置。 （２、特許請求の範囲第１項記載の装置において、記憶
装置及びアクセス装置は、ＭＭＵの再配置ペースを記憶
するランダム−アクセスメモリ（’ＭＭＵメモリ）から
成ることを特徴とするメモリマネジメント装置。 （３）特許請求の範囲第２項記載の装置において、接続
装置は、別の種類の情報の読出しのみを行なうことを特
徴とするメモリマネジメント装置。 （４）特許請求の範囲第３項記載の装置において、接続
装置は、さらに別の種類の情報の読出しかつ書込みを行
なうことを特徴とするメモリマネジメント装置。 （５）特許請求の範囲第２項記載の装置において、ラン
ダムアクセスメモリ（ＭＭＵメモリ）はリミット数を記
憶することを特徴とするメモリマネジメント装置。 （６）特許請求の範囲第５項記載の装置において、ラン
ダムアクセスメモリ（ＭＭＵメモリ）は、第１ア）゛レ
スを受信し、かつ選択されたメモリセクション（コンテ
キスト）のいくつかに従って、別の第２アドレスを供給
する複数のメモリセクション（コンテキスト）を含み、
上記コンテキストが、並行してメモリマネジメントを行
なうようにしたことをｌ特徴とする、メモリマネジメン
ト装置。 （力中火処理装置（ＣＰＵ）とコンビューク主メモリと
を含むコンピュータにおいて上記ＣＰＵからの第１アド
レスを受信しかつ上記主メモリをアクセスする第２アド
レスを供給するメモリマネジメント装＠ （ＭＭｔ＋
）であって、上記主メモリの場所に記憶さｈだ情報の種
類を表わす信号を受信しかつ記憶し、かつ上記ＣＰＵに
接続して上記第１アドレスの少くとも一部分を受信する
記憶装置と、上記主メモリの対応場所が上記第２アドレ
スによシアクセスされた時、上記記憶装置に記憶された
上記信号をアクセスするアクセス装置と、上記主メモリ
に記憶された情報の上記種類を表わす上記信号を上記主
メモリに伝達して、上記メモリに記憶されたプロセスに
対するユーザのアクセスを制限する接続装置とから成り
、プログラムのような上記メモリにおけるある種の情報
に対するユーザのアクセスを制限することを特徴とする
メモリマネジメント装置。 （８）特許請求の範囲第７項記載の装置において、記憶
装置及びアクセス装置は、ＭＭＵの再配置ベースを記憶
するランダムアクセスメモリ（ＭＭＵメそり）から成る
ことを特徴とするメモリマネジメント装置。 （９）特許請求の範囲第８項記載の装置において、接続
装置は、主メモリに記憶されたプログラムの読出しのみ
を行なうことを特徴とするメモリマネジメント装置。 ００）％許請求の範囲第９項記載の装置において、接続
装置は、主メモリに記憶されたデータの読出し及び書込
みを行なうことを特徴とするメモリマネジメント装置。 ａυ特許請求の範囲第１０項記載の装置において、接続
装置は、主メモリに記憶されたオペレーティングシステ
ムに対するユーザのアクセスを阻止することを特徴とす
るメモリマネジメント装置。 Ｏｌ特許請求の範囲第８項記載の装置において、ＭＭＵ
メモリはリミット数を記憶することを特徴とするメモリ
マネジメント装置。 ０３１特許請求の範囲第８項記載の装置において、ＭＭ
Ｕメモリは、第１アドレスを受信しかつ選択されたメモ
リセクション（コンテキスト）のいくつかに従って、別
の第２アドレスを供給する複数のメモリセクション（コ
ンテキスト）を含み、上記コンテキストが、並行してメ
モリマネジメントを行なうようにしたことを特徴とする
メモリマネジメント装置。 （Ｉ４）中央処理装置（ＣＰＵ）とコンピュータ主メモ
リヲ含むコンピュータシステムにおいて、メモリマネジ
メント装＠（ＭＭＵ）が複数のセクション（コンテラク
ト）から成るＭＭＵメモリと、上記ＣＰＵに接続し、上
記ＭＭＵメモリのセクションを選択する制御装置とから
成り、上記ＭＭＵメモリの各セクションは、」二記ＣＰ
Ｕからの第１アドレスを受信し、かつ上記ＭＭＵメモリ
セクションが並行してメモリマネジメントを行なうよう
上記主メモリをアクセスする異なる第２アドレスを供給
し、上記ＭＭＵを再プログラムすることなく上記へｍＵ
は上記主メモリに記憶された複数のプロセスに再配置ペ
ースを供給することを特徴とするメモリマネジメント装
置。 Ｑ５１特許請求の範囲第１４項記載の装置において、Ｃ
ＰＵがモニタモードにある場合、■■メそりセクション
を選択することを特徴とするメモリマネジメント装置。 （１６）特許請求の範囲第１４項記載の装置において、
ＭＭＵメモリセクションはリミット数を記憶して、所定
の主メモリアドレスが所定の範囲内にあるかどうかを決
定することを特徴とするメモリマネジメント装置。 （１７）特許請求の範囲第１６項記載の装置において、
ＭＭＵメモリセクションからのリミット数を受信するよ
う接続した加算器をさらに含み、かつ上記リミット数は
非スタックセグメントとして上記ＭＭＵメモリセクショ
ンに相補二進形で記憶され、こｈによ）、上記加算器に
おいて組み合わされる場合、上紀加η器からのオーバフ
ローまたはアンダーフローが、上記アドレスが所定範囲
内にあるかどうかの決定を行なうことを特徴とするメモ
リマネジメント装置。 （１８）特許請求の範囲第１７項記載の装置において、
リミット数は、セグメントのサイズマイナス１の形でス
タックセグメントとして記憶されることを４） ９とす
るメモリマネジメント装置。 （１９）特許請求の範囲第１４項記載の装置において、
ＭＭＵメモリは、主メモリに記憶された情報の種類を表
わす信号を記憶する記憶装置を含んでいることを特徴と
するメモリマネジメント装置。 （２、特許請求の範囲第１９項記載の装置において、。 記憶された信号は主メモリに対するアクセスを制御する
のに使用されることを特徴とするメモリマネジメント装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US42686982A | 1982-09-29 | 1982-09-29 | |
| US426869 | 1982-09-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5979367A true JPS5979367A (ja) | 1984-05-08 |
Family
ID=23692542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58173310A Pending JPS5979367A (ja) | 1982-09-29 | 1983-09-21 | メモリ・マネジメント装置 |
Country Status (12)
| Country | Link |
|---|---|
| JP (1) | JPS5979367A (ja) |
| AU (1) | AU559067B2 (ja) |
| CA (1) | CA1197020A (ja) |
| DE (1) | DE3333894A1 (ja) |
| FR (1) | FR2533736A1 (ja) |
| GB (1) | GB2127994B (ja) |
| IL (1) | IL69784A (ja) |
| IN (1) | IN161125B (ja) |
| IT (1) | IT1221741B (ja) |
| NZ (1) | NZ205486A (ja) |
| SE (1) | SE464052B (ja) |
| ZA (1) | ZA836384B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2176918B (en) * | 1985-06-13 | 1989-11-01 | Intel Corp | Memory management for microprocessor system |
| US4972338A (en) * | 1985-06-13 | 1990-11-20 | Intel Corporation | Memory management for microprocessor system |
| JP2522248B2 (ja) * | 1986-05-24 | 1996-08-07 | 株式会社日立製作所 | 記憶装置アクセス機構 |
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| AU559067B2 (en) | 1987-02-19 |
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| IT8322960A0 (it) | 1983-09-22 |
| DE3333894C2 (ja) | 1993-04-01 |
| SE8305290L (sv) | 1984-03-30 |
| GB2127994A (en) | 1984-04-18 |
| GB8316129D0 (en) | 1983-07-20 |
| AU1894083A (en) | 1984-04-05 |
| IN161125B (ja) | 1987-10-10 |
| SE8305290D0 (sv) | 1983-09-29 |
| CA1197020A (en) | 1985-11-19 |
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