JPS5947624A - システムプログラムのロ−ド方式 - Google Patents
システムプログラムのロ−ド方式Info
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- JPS5947624A JPS5947624A JP57158586A JP15858682A JPS5947624A JP S5947624 A JPS5947624 A JP S5947624A JP 57158586 A JP57158586 A JP 57158586A JP 15858682 A JP15858682 A JP 15858682A JP S5947624 A JPS5947624 A JP S5947624A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/4401—Bootstrapping
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、システムプログラムのロード方式に関し、
特にいわゆるパーソナルコンピュータ等の小型の電子計
算機においてシステムプログラムのローダがＲＯＭであ
るときに好都合なプログラムのロード方式に関する。
特にいわゆるパーソナルコンピュータ等の小型の電子計
算機においてシステムプログラムのローダがＲＯＭであ
るときに好都合なプログラムのロード方式に関する。
パーソナルコンピュータの中イ亥をなすマイクロコンピ
ュータ（以下、ＣＰＵという）には１６ビツトのものや
８ビツトのものがあるが、８ビツトのものでは通常１６
本°のアドレスバス（ＡＱ・−Ａ１５）を持つ。１６本
でメモリを最大２１６−６５５３６番地（以下、６５５
３６を慣用的なＫを用い６４にと記し、また１番地に１
バイトの深さがあるものとする）まで直接アクセス？Ｉ
−ることができる。ＣＰＵに何らかの処理をさせる場合
、この６４にのうちの幾つかたとえば２４にとか３２Ｋ
に予めプログラムを書き込んでおき、この内容を順次読
み出し、ＣＰＵが翻訳することにより演算等の処理が行
なわれる。
ュータ（以下、ＣＰＵという）には１６ビツトのものや
８ビツトのものがあるが、８ビツトのものでは通常１６
本°のアドレスバス（ＡＱ・−Ａ１５）を持つ。１６本
でメモリを最大２１６−６５５３６番地（以下、６５５
３６を慣用的なＫを用い６４にと記し、また１番地に１
バイトの深さがあるものとする）まで直接アクセス？Ｉ
−ることができる。ＣＰＵに何らかの処理をさせる場合
、この６４にのうちの幾つかたとえば２４にとか３２Ｋ
に予めプログラムを書き込んでおき、この内容を順次読
み出し、ＣＰＵが翻訳することにより演算等の処理が行
なわれる。
この６４１（バイトのメモリ空間をすべてＲＡＭで構成
した場合、電源投入時（又はシステムリセット時）は当
該ＲＡＭは白紙状態であるため、ＣＰＵを作動させるた
めには何らかの方法でプログラムをＲＡＭ上に書き込ま
ねばならない。このとき、磁気テープや磁気ディスク等
の外部記憶媒体に記録されているプログラムをＲＡＭ上
に移す処理をなすプログラム（Ｉｎ１ｔｉａｌ Ｐｒ
ｏｇｒａ＋ｎＬｏａｄｅｒ、以下［Ｉ ＰＬＪという）
が用いられる。このＩＰＬは小型の電子計算機ではシス
テムに備えるＲＯＭに予め書き込まれている。したがっ
て、ローダとしてのＲＯＭから出力さ１する［ＰＬプロ
グラムをＣＰＵが翻訳し、実行することにより外部記憶
媒体からＲＡＭの空白部分に必要なプログラムを移す処
理がなされる。
した場合、電源投入時（又はシステムリセット時）は当
該ＲＡＭは白紙状態であるため、ＣＰＵを作動させるた
めには何らかの方法でプログラムをＲＡＭ上に書き込ま
ねばならない。このとき、磁気テープや磁気ディスク等
の外部記憶媒体に記録されているプログラムをＲＡＭ上
に移す処理をなすプログラム（Ｉｎ１ｔｉａｌ Ｐｒ
ｏｇｒａ＋ｎＬｏａｄｅｒ、以下［Ｉ ＰＬＪという）
が用いられる。このＩＰＬは小型の電子計算機ではシス
テムに備えるＲＯＭに予め書き込まれている。したがっ
て、ローダとしてのＲＯＭから出力さ１する［ＰＬプロ
グラムをＣＰＵが翻訳し、実行することにより外部記憶
媒体からＲＡＭの空白部分に必要なプログラムを移す処
理がなされる。
今、このＩＰＬに２にバイトのＲＯＩＡを使用し６４に
バイトのＲＡＭに書き込みをしようとすると、６６にバ
イトのメモリ空間が必要となり、１６本のアドレスバス
では直接アクセス１−ることかできない。そこで、一般
的には、％ １ ｉｇｌに示すように、ＩＰＬとしての
ＲＯＭのアドレスと６４にバイトのＲＡ Ｍのアドレス
とを重ねて１史川する方式が採用されている。図中、Ｗ
はＲＯＭとＲＡ ｉνｉで番地が重なっている領域を示
し、ＳはＲＡ Ｔｖｌの専有領域である。
バイトのＲＡＭに書き込みをしようとすると、６６にバ
イトのメモリ空間が必要となり、１６本のアドレスバス
では直接アクセス１−ることかできない。そこで、一般
的には、％ １ ｉｇｌに示すように、ＩＰＬとしての
ＲＯＭのアドレスと６４にバイトのＲＡ Ｍのアドレス
とを重ねて１史川する方式が採用されている。図中、Ｗ
はＲＯＭとＲＡ ｉνｉで番地が重なっている領域を示
し、ＳはＲＡ Ｔｖｌの専有領域である。
このようにアドレス空間を定義したシステムにおいて、
従来、外部記憶媒体から主記憶手段としてのＲＡＭにプ
ログラムを書込む方法は、アドレス空間の重複する領域
ＷではＫＡ八へをアクセス不能とし、重複しない領域Ｓ
にプログラムを転送し転送が終了すると、今度はＲＯＭ
を使用不能としＲＡＭの全領域（Ｗ＋Ｓ）を使用可１１
しとするものであった。このことから、ＩＰＬ使用時に
ＲＡ Ｍ空間として６４にの全域を使用しえない欠点が
あるうえに、重複領域ＷのＲＡＭにデータを謁き込もう
とすると一旦重複しない領域Ｓにデ１き込んだ後、シス
テムからＲＯＭを切りはなし領域Ｗに転送する二重の処
理が必要であった。
従来、外部記憶媒体から主記憶手段としてのＲＡＭにプ
ログラムを書込む方法は、アドレス空間の重複する領域
ＷではＫＡ八へをアクセス不能とし、重複しない領域Ｓ
にプログラムを転送し転送が終了すると、今度はＲＯＭ
を使用不能としＲＡＭの全領域（Ｗ＋Ｓ）を使用可１１
しとするものであった。このことから、ＩＰＬ使用時に
ＲＡ Ｍ空間として６４にの全域を使用しえない欠点が
あるうえに、重複領域ＷのＲＡＭにデータを謁き込もう
とすると一旦重複しない領域Ｓにデ１き込んだ後、シス
テムからＲＯＭを切りはなし領域Ｗに転送する二重の処
理が必要であった。
そこで、この発明は上記従来の欠点を解消することを課
題とするもので、電源投入時又はシステムリセット時に
ＩＰＬを使用するとき、ローダとしてのＲＯＭのアドレ
スと重複するＲＡＭ部分の書き込みを許容するように制
ｉＩ目ｊシて、Ｒ’ＡＭの全域を使用可能とするロード
方式、換言すればアドレスバスの本数で規定される最大
メモリ空間以上にメモリ処理ができるプログラムロード
方式を新規に提供することを目的としている。
題とするもので、電源投入時又はシステムリセット時に
ＩＰＬを使用するとき、ローダとしてのＲＯＭのアドレ
スと重複するＲＡＭ部分の書き込みを許容するように制
ｉＩ目ｊシて、Ｒ’ＡＭの全域を使用可能とするロード
方式、換言すればアドレスバスの本数で規定される最大
メモリ空間以上にメモリ処理ができるプログラムロード
方式を新規に提供することを目的としている。
以下、実施例に基づいて説明する。
第２図は、実施例の方式を適用するシステムのブロック
図である。ｌはＣＰＵ、２はシステムの主記憶装置とし
てのＲＡＭ、３はＩＰＬとしてのＲＯＭ、４はシステム
プログラムの記録された外部記憶装置、５は外部記憶装
置４がらデータを受けるデータバッファ、６はデータバ
ス、７はアドレスバスである。８はアドレスバスの１６
本のアドレスバスのスヘてが接続されたアドレスデコー
ダ、９はアドレスバスのうち最上位ピッ） （Ｉｖ７
ＳＢ）に相当するＡ ｌ ５のアドレスラインが併Ｆ’
ｙ′１′−された読出し／書込み切換回路で、その出方
は（４Ｍ２の読出し／書込みを制御する信号として当該
ＲＡＭ２に与えられる。１ｏは前記アドレスデコーダ８
の出力が入力されるＲ ＯＭ ／ ＲＡ Ｍ切換回路で
、一つの出力ラインが前記読出し／イ・：込み切換回路
８に接続される一方、もう−っの出方ライン（２本）が
個別に１（４Ｍ２とＲＯＭ３のそれそｎのチップセレク
ト端子（Ｃ５）に接続さ、！″ｌ、ている。
図である。ｌはＣＰＵ、２はシステムの主記憶装置とし
てのＲＡＭ、３はＩＰＬとしてのＲＯＭ、４はシステム
プログラムの記録された外部記憶装置、５は外部記憶装
置４がらデータを受けるデータバッファ、６はデータバ
ス、７はアドレスバスである。８はアドレスバスの１６
本のアドレスバスのスヘてが接続されたアドレスデコー
ダ、９はアドレスバスのうち最上位ピッ） （Ｉｖ７
ＳＢ）に相当するＡ ｌ ５のアドレスラインが併Ｆ’
ｙ′１′−された読出し／書込み切換回路で、その出方
は（４Ｍ２の読出し／書込みを制御する信号として当該
ＲＡＭ２に与えられる。１ｏは前記アドレスデコーダ８
の出力が入力されるＲ ＯＭ ／ ＲＡ Ｍ切換回路で
、一つの出力ラインが前記読出し／イ・：込み切換回路
８に接続される一方、もう−っの出方ライン（２本）が
個別に１（４Ｍ２とＲＯＭ３のそれそｎのチップセレク
ト端子（Ｃ５）に接続さ、！″ｌ、ている。
このような接続構成のもとで、′電源投入時にローダと
してのＲＯＭ ３により外部記憶装置４がらデータバッ
ファ５、データバス６を介してにへＭ２ヘシステムブロ
グラ°ムをロードするその仕方を説明する。電源が投入
されると、ＣＰＵ１からアドレスバス７に所定のアドレ
ス信号が出方される。
してのＲＯＭ ３により外部記憶装置４がらデータバッ
ファ５、データバス６を介してにへＭ２ヘシステムブロ
グラ°ムをロードするその仕方を説明する。電源が投入
されると、ＣＰＵ１からアドレスバス７に所定のアドレ
ス信号が出方される。
アドレスデコーダ８がこのアドレスｊ貢号を解ン、″１
−シ、ＲＯＭ ／ ＲＡ Ｍ 切換回路にｃＰＵｌの指
令を伝達する。電源投入時では、この伝達指令はＲＯＭ
３゜ＲＡＭ２ともに能動化する指令であり、ｌｔ ＯＭ
／ＲＡＭ切換回路１０からＲＯＭ３ 、ＲＡＭ２のチ
ップセレクトＣ５に能動化信号（たとえばＣ５がロウア
クティブのときにはロウレベル信号）が与えられる。
−シ、ＲＯＭ ／ ＲＡ Ｍ 切換回路にｃＰＵｌの指
令を伝達する。電源投入時では、この伝達指令はＲＯＭ
３゜ＲＡＭ２ともに能動化する指令であり、ｌｔ ＯＭ
／ＲＡＭ切換回路１０からＲＯＭ３ 、ＲＡＭ２のチ
ップセレクトＣ５に能動化信号（たとえばＣ５がロウア
クティブのときにはロウレベル信号）が与えられる。
読出し／書込み切換回路９は、ＲＡＭ２に対し読出し及
び／又は幇込み可能を指示する信号を与えるが、ＲＯｉ
ｖｉ／ＲＡＭ切換回路１０がＲＯＭ ３を選択していて
（選択信号はＲＯＭ／ＲＡＭ切換回路１０から与えられ
る）、かつアドレスバスの１５８すなわち最上位ピッ）
Ａ１５が「１」のときＲＡＭ２に対し、読出し及び書込
み可能を指示する信号を与える。これに対し、ＲＯＭ／
ＲＡＭ切換回路１０がＲＯＭ３を選択していて最上位ビ
ットＡ１５が「０」のときには、ＲＡＭ２に苅し、葺込
みは許容するが読出しを禁止する信号を与える。すなわ
ち、第３ａ（ａ）に示すように、ＲＡＭ２のアドレスＡ
１５が「１」のときは３２７６８番地から６５５３５番
地の領域を指定し、Ａ１５がｒＯＪのときは０１番１也
から３２７６７ ’Ｑ岨】までを指定するので、ＲＯＭ
３が読出し可能となっているシステムプログラムのロー
ド時、Ａ１５が「０」となるとＲＡＭ２の０〜３２７６
７ＪｉＬ地のπ１′１域の読出しは禁＋ｈされるが畜込
みは許容さ旧る。したがって、ＲＯＭ ３の番地と重な
るＲ Ａ 、！Ｖｌ ３の番地領域にも外部からデータ
ないしプログラムを出き込むことができる。このことは
換言すれば、当該システムではアドレスバスは１６本で
ＣＩ’ Ｕは」詩人６４にしかアクセスできないにもか
かわらず、ＲＡＭ２の６４にとＲＯＭ３の２１（で合わ
せて６６にのメモリ空間（アドレス空間）をアクセス”
Ｉ能であり、最大メモリ空間以上でメモリ処理ができる
ということに外ならない。
び／又は幇込み可能を指示する信号を与えるが、ＲＯｉ
ｖｉ／ＲＡＭ切換回路１０がＲＯＭ ３を選択していて
（選択信号はＲＯＭ／ＲＡＭ切換回路１０から与えられ
る）、かつアドレスバスの１５８すなわち最上位ピッ）
Ａ１５が「１」のときＲＡＭ２に対し、読出し及び書込
み可能を指示する信号を与える。これに対し、ＲＯＭ／
ＲＡＭ切換回路１０がＲＯＭ３を選択していて最上位ビ
ットＡ１５が「０」のときには、ＲＡＭ２に苅し、葺込
みは許容するが読出しを禁止する信号を与える。すなわ
ち、第３ａ（ａ）に示すように、ＲＡＭ２のアドレスＡ
１５が「１」のときは３２７６８番地から６５５３５番
地の領域を指定し、Ａ１５がｒＯＪのときは０１番１也
から３２７６７ ’Ｑ岨】までを指定するので、ＲＯＭ
３が読出し可能となっているシステムプログラムのロー
ド時、Ａ１５が「０」となるとＲＡＭ２の０〜３２７６
７ＪｉＬ地のπ１′１域の読出しは禁＋ｈされるが畜込
みは許容さ旧る。したがって、ＲＯＭ ３の番地と重な
るＲ Ａ 、！Ｖｌ ３の番地領域にも外部からデータ
ないしプログラムを出き込むことができる。このことは
換言すれば、当該システムではアドレスバスは１６本で
ＣＩ’ Ｕは」詩人６４にしかアクセスできないにもか
かわらず、ＲＡＭ２の６４にとＲＯＭ３の２１（で合わ
せて６６にのメモリ空間（アドレス空間）をアクセス”
Ｉ能であり、最大メモリ空間以上でメモリ処理ができる
ということに外ならない。
システムプログラムのロード終了時、たとえばＲＯＭ３
の２０４７番地の実行が終った時点で、ＣＰＵＩはアド
レスバス７を介してＲＯＭ ／ ＲＡＭ切換回路１０に
指令を与える。すなわち、アドレスの内容をアドレスデ
コーダ８によってＩｌｌ Ｆ４した結果、アドレスデコ
ーダ８からの出力に応じｋＯＭ３のチップセレクトＣ５
に不能化信号を与え、ＲＯＭ３をシステムから切りはな
す。他方、ＲＡＭ２のチップセレクトＣ５には能動化信
号が与えられる。このとき、読出し／書込み切換回路９
はＡ１５のｒＯＪ、［Ｊの状態にかかわらずＲＡＭ２の
全記憶領域に対し読出し及び書込みが可能となっている
。この場合のＲＯＭ３ 、ＲＡＭ２のメモリ空間の状態
を説明的に第３図（ｂ）に示す。
の２０４７番地の実行が終った時点で、ＣＰＵＩはアド
レスバス７を介してＲＯＭ ／ ＲＡＭ切換回路１０に
指令を与える。すなわち、アドレスの内容をアドレスデ
コーダ８によってＩｌｌ Ｆ４した結果、アドレスデコ
ーダ８からの出力に応じｋＯＭ３のチップセレクトＣ５
に不能化信号を与え、ＲＯＭ３をシステムから切りはな
す。他方、ＲＡＭ２のチップセレクトＣ５には能動化信
号が与えられる。このとき、読出し／書込み切換回路９
はＡ１５のｒＯＪ、［Ｊの状態にかかわらずＲＡＭ２の
全記憶領域に対し読出し及び書込みが可能となっている
。この場合のＲＯＭ３ 、ＲＡＭ２のメモリ空間の状態
を説明的に第３図（ｂ）に示す。
なお、上記ＲＯＭ／ＲＡＭ切換回路１０は、比較的簡単
な回路たとえばＤタイプフリップフロップ１個で構成し
うるし、アドレスデコーダ８は既存のものが利用できる
。読出し／書込み切換回路９もフリップ７０ツブ等で構
成しているので、既存のシステムにわずかの変更を加え
るだけでよいことが了解されよう。これは、アドレスバ
スの１５番すなわちＡ１５を制御ビットとして活用した
ことによる。
な回路たとえばＤタイプフリップフロップ１個で構成し
うるし、アドレスデコーダ８は既存のものが利用できる
。読出し／書込み切換回路９もフリップ７０ツブ等で構
成しているので、既存のシステムにわずかの変更を加え
るだけでよいことが了解されよう。これは、アドレスバ
スの１５番すなわちＡ１５を制御ビットとして活用した
ことによる。
また、上記実施例では制御ビットとしてアドレスの最上
位ピッ）Ａ１５のみを用いる例を示したが、ＲＡＭ２に
対するＲＯＭ３のメモリ容量を考慮して上位の複数ビッ
トを用いるようにしてもよい。たとえば、上位２ビット
Ａ１５．Ａ１４を用いるとき、Ａ１５．Ａ１４がｒＯ，
ＯＪとなる場合にＲＡＭ２の読出しを禁止し、簀込みの
みを許容するものである。
位ピッ）Ａ１５のみを用いる例を示したが、ＲＡＭ２に
対するＲＯＭ３のメモリ容量を考慮して上位の複数ビッ
トを用いるようにしてもよい。たとえば、上位２ビット
Ａ１５．Ａ１４を用いるとき、Ａ１５．Ａ１４がｒＯ，
ＯＪとなる場合にＲＡＭ２の読出しを禁止し、簀込みの
みを許容するものである。
以上のように、本発明はローダとしてのｉ（０１Ｊが作
動しているときアドレスの少なくとも最上位ビットをＲ
ＡＭの読出し／書込みのｉ’ｉｌｌ 御に用いるように
構成したので、ＩＰＬ使用時、ＲＯｉｖｆの番地と重複
するＲＡＭの番地領域にプログラムやデータを書き込む
ことができる。したがって従来のような二重の転送処理
が不要となる。
動しているときアドレスの少なくとも最上位ビットをＲ
ＡＭの読出し／書込みのｉ’ｉｌｌ 御に用いるように
構成したので、ＩＰＬ使用時、ＲＯｉｖｆの番地と重複
するＲＡＭの番地領域にプログラムやデータを書き込む
ことができる。したがって従来のような二重の転送処理
が不要となる。
第１図はローダとしてのＲＯＭと主記悌、手段としての
ＲＡＭのメモリ空間を説明するためのし１、第２図は実
施例の方式を実施する具体的な回路構成を示す、概略ブ
ロック図、第３図（ａｌ 、 （ｂ）は本実施例の方式
の説明図である。 １・・・ｃｐｕ、２・・・’ＲＡＭ、３・・・ＲＯＭ１
４・・・外部記憶装置、７・・・アドレスバス、９・・
・読出し／書込み切換回路、１０・・・ＲＯＭ／ＲＡＭ
切換回路。
ＲＡＭのメモリ空間を説明するためのし１、第２図は実
施例の方式を実施する具体的な回路構成を示す、概略ブ
ロック図、第３図（ａｌ 、 （ｂ）は本実施例の方式
の説明図である。 １・・・ｃｐｕ、２・・・’ＲＡＭ、３・・・ＲＯＭ１
４・・・外部記憶装置、７・・・アドレスバス、９・・
・読出し／書込み切換回路、１０・・・ＲＯＭ／ＲＡＭ
切換回路。
Claims (2)
- （１）電源投入時又はシステムリセット時に外部記憶装
絣から電子計算機の主記憶装置にシステムプログラムを
ロードするとき、アドレスバスの本数で規定される最大
メモリ空間以上にメモリ処理をなしうるようにしたこと
を特徴とするシステムプログラムのロード方式。 - （２）前記システムプログラムをロードするローダとし
てのＲＯＭと、該ＲＯＭより記憶容量の大きい前記主記
憶装置としてのＲＡＭ、！：、前記アドレスバスを介し
Ｏ番地から前記ＲＯＭの最終番地まで前記ＲＯＭと前記
ＲＡＭの双方へ共にアクセス可能なＣＰＵとを備え、前
記システムプログラムのロードのとき、前記ＲＯＭの全
番地の読出しを許容する一方、前記アドレスバスの少な
くとも最−Ｌ位ビットを前記ＲＡＭへの読出し及び／又
は謁込みの制御ビットとして用い、前記ＲＡＭの０番地
から所定番地までの読出しを禁止する一方、全番地の書
き込みを許容し、前記ＣＰＵが°ｒアクセス可能メモリ
空間が実質的に前記ＲＯｉｉｌとｉ）ｉ前記ＲＡＭを合
わせたメモリ容量に対応するメモ９７間である特許請求
の範囲第（１）項記ｉＱ：４のシステムプログラムのロ
ード方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57158586A JPS5947624A (ja) | 1982-09-10 | 1982-09-10 | システムプログラムのロ−ド方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57158586A JPS5947624A (ja) | 1982-09-10 | 1982-09-10 | システムプログラムのロ−ド方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5947624A true JPS5947624A (ja) | 1984-03-17 |
Family
ID=15674922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57158586A Pending JPS5947624A (ja) | 1982-09-10 | 1982-09-10 | システムプログラムのロ−ド方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5947624A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6440159A (en) * | 1987-08-03 | 1989-02-10 | Toshiba Machine Co Ltd | Venting device |
| JPH01187654A (ja) * | 1988-01-21 | 1989-07-27 | Komatsu Ltd | メモリ制御装置 |
| US5798885A (en) * | 1994-06-06 | 1998-08-25 | Fujitsu Limited | Head positioning control for disk apparatus using peak detection, polarity detection and sector mark detection |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5344134A (en) * | 1976-10-04 | 1978-04-20 | Oki Electric Ind Co Ltd | Microprogram control system |
-
1982
- 1982-09-10 JP JP57158586A patent/JPS5947624A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5344134A (en) * | 1976-10-04 | 1978-04-20 | Oki Electric Ind Co Ltd | Microprogram control system |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6440159A (en) * | 1987-08-03 | 1989-02-10 | Toshiba Machine Co Ltd | Venting device |
| JPH01187654A (ja) * | 1988-01-21 | 1989-07-27 | Komatsu Ltd | メモリ制御装置 |
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| US5963398A (en) * | 1994-06-06 | 1999-10-05 | Fujitsu Limited | Disk apparatus with voice coil motor |
| US6016547A (en) * | 1994-06-06 | 2000-01-18 | Fujitsu Limited | Data processing apparatus with program allocating section for selectively allocating programs in first and second memory |
| US6137646A (en) * | 1994-06-06 | 2000-10-24 | Fujitsu Limited | Disk apparatus using coincidence detection to generate variable sector pulses |
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