JPS62160555A - 記憶回路の記憶保護装置 - Google Patents
記憶回路の記憶保護装置Info
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- JPS62160555A JPS62160555A JP238486A JP238486A JPS62160555A JP S62160555 A JPS62160555 A JP S62160555A JP 238486 A JP238486 A JP 238486A JP 238486 A JP238486 A JP 238486A JP S62160555 A JPS62160555 A JP S62160555A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、記憶回路の記憶保護装置に関し、特に、記憶
回路に制御プログラムとその他の各種データとを記憶さ
せる場合の記憶を保護するのに好適なものである。
回路に制御プログラムとその他の各種データとを記憶さ
せる場合の記憶を保護するのに好適なものである。
一般に、ＣＰＵ（中央処理装＋ｔ ＞を用いてプログラ
ム制御されるｐｏｓ （ポイント・オプ・セールス）装
置等においては、汎用性、メンテナンス、コスト等の観
点からＲＡＭを使用した主記憶装置の所定の領域に外部
記憶装置（例えば磁気テープ、フロッピィ等）から主プ
ログラムをロードするようにしている。そして、この主
記憶装置の他の領域には、売上データ、＠客データ等の
檀々の重要なデータも記憶される。
ム制御されるｐｏｓ （ポイント・オプ・セールス）装
置等においては、汎用性、メンテナンス、コスト等の観
点からＲＡＭを使用した主記憶装置の所定の領域に外部
記憶装置（例えば磁気テープ、フロッピィ等）から主プ
ログラムをロードするようにしている。そして、この主
記憶装置の他の領域には、売上データ、＠客データ等の
檀々の重要なデータも記憶される。
このような装置においては、外来ノイズ等によりブログ
ラムが一部壊された場合〈は、そのプログラムをＣＰＵ
が実行すると暴走して主記憶装置のデータを破壊し、損
害を大きくする可能性がある。
ラムが一部壊された場合〈は、そのプログラムをＣＰＵ
が実行すると暴走して主記憶装置のデータを破壊し、損
害を大きくする可能性がある。
これを防止するため、一般的にはパリティピットを付加
し、プログラム読取り時Ｋ ハリティピットをチェック
し、もし違っていればＣＰＵを停止させる等の手段を講
じている。
し、プログラム読取り時Ｋ ハリティピットをチェック
し、もし違っていればＣＰＵを停止させる等の手段を講
じている。
しかしながら、このようにしても、外来ノイズ。
ソフトバグ等によ＃）ＣＰＵが誤ってプログラムが格納
されている主記憶装置に対して書込みを行ｈ１これをＣ
ＰＵが読取って実行した場合、誤って書込んだときにパ
リティピットを付加しているので、当然パリティエラー
にはならず、ＣＰＵは暴走してしまい、損害の拡大を防
止できないという欠点がある。
されている主記憶装置に対して書込みを行ｈ１これをＣ
ＰＵが読取って実行した場合、誤って書込んだときにパ
リティピットを付加しているので、当然パリティエラー
にはならず、ＣＰＵは暴走してしまい、損害の拡大を防
止できないという欠点がある。
本発明は、上述の点に鑑み、中央処理装置が誤ってデー
タの書込みを行おうとした場合であっても、記憶回路の
所定の領域に対しては書込みが禁止されるようＫしてデ
ータの保護を可能にする記憶回路の記憶保護装置を提供
することを目的とする。
タの書込みを行おうとした場合であっても、記憶回路の
所定の領域に対しては書込みが禁止されるようＫしてデ
ータの保護を可能にする記憶回路の記憶保護装置を提供
することを目的とする。
本発明は、主記憶回路の各アドレスについてデータの書
込み可否を記憶すると共に主記憶回路のアドレス指定に
基づいて対応するアドレスの記憶内容を出力する書込み
可否記憶回路および該書込み可否記憶回路の出力に基づ
いて主記憶回路へのデータの書込み可否を制御するゲー
ト回路を有する記憶保護回路を設けることによって、中
央処理装置が誤って主記憶回路にデータの書込みを行お
うとした場合であっても、書込み可否記憶回路に書込み
不灯が記憶されているアドレス領域への書込みはゲート
回路で禁止し、もって主記憶回路のデータの保護を図ろ
うとするものである。
込み可否を記憶すると共に主記憶回路のアドレス指定に
基づいて対応するアドレスの記憶内容を出力する書込み
可否記憶回路および該書込み可否記憶回路の出力に基づ
いて主記憶回路へのデータの書込み可否を制御するゲー
ト回路を有する記憶保護回路を設けることによって、中
央処理装置が誤って主記憶回路にデータの書込みを行お
うとした場合であっても、書込み可否記憶回路に書込み
不灯が記憶されているアドレス領域への書込みはゲート
回路で禁止し、もって主記憶回路のデータの保護を図ろ
うとするものである。
そして、主記憶回路へのデータ書込み時に書込み可否記
憶回路から書込み不灯の記憶内容が出力された場合、中
央処理装置に割込み信号を送出して動作を停止させるよ
うにすればより好適であり、書込み不灯のアドレス領域
は制御プログラムを記憶する領域とするのがよい。
憶回路から書込み不灯の記憶内容が出力された場合、中
央処理装置に割込み信号を送出して動作を停止させるよ
うにすればより好適であり、書込み不灯のアドレス領域
は制御プログラムを記憶する領域とするのがよい。
以下に図面を参照して本発明の詳細な説明する。
第１図は、本発明をＰＯ８装置に適用した場合の実施例
を示す回路図である。図において、プリンター、 ＣＲ
Ｔ 、カードリーダー、キー回路等のｉ／。
を示す回路図である。図において、プリンター、 ＣＲ
Ｔ 、カードリーダー、キー回路等のｉ／。
制御回路は、特に本発明には関係しないため省略しであ
る。２は主プログラム及び各稽データが格納されるメモ
リ（主記憶回路）で、メモリブロック２−１ 、２−２
、２−３および２−４から構成され、このメモリブロ
ック２−１〜２−４は２５６にバイトＤＲＡＭ ９個よ
り成り、２５６にバイト及びパリティピット付のメモリ
ブロックとなっており、全体として２５６にパイ）Ｘ４
ブロツク＝ １Ｍバイトの容量のメモリとなっている。
る。２は主プログラム及び各稽データが格納されるメモ
リ（主記憶回路）で、メモリブロック２−１ 、２−２
、２−３および２−４から構成され、このメモリブロ
ック２−１〜２−４は２５６にバイトＤＲＡＭ ９個よ
り成り、２５６にバイト及びパリティピット付のメモリ
ブロックとなっており、全体として２５６にパイ）Ｘ４
ブロツク＝ １Ｍバイトの容量のメモリとなっている。
メモリ２の容量からみたアドレスはａΩ０８１（ｘｓ進
を示す以下Ｈが付いた数字は１６進を示す）からＦＦＦ
ＦＦＨとなるが、後述する読み出し専用メモリ及びｉ１
０等があるため、’ｃ’ｐｕ１からみたアドレスはＣｅ
ｚ■ΔＨ−ＤＦＦＦＦ’Ｈに割付けられている。又メモ
リ２の電源は主電源とは異なる糸路より供給され、主電
源を切断しても電源が供給されてメモリの内容が保護さ
れるよう回路構成されている。そして図示されていない
が、外部記憶装置よりメモリ２にプログラムをロードす
るためのブートプログラム及び各４ ｉ１０を初期化す
るプログラム等を格納する読み出し専用のメモリ（一般
にはＰ −ＲＯＭを使用する）がある、さて、上述のよ
うな構成のものにおいて、主電源が投入されると、リセ
ット回路９よりリセット信号が出力され、ｃｐｕｔ′＆
び他の制御回路がノ・−ド的に初期化される。そして読
み出し専用メモリに格納されている初期化プログラム停
を実行した後、メモリ２に格納されている主プログラム
を実行し各種の制御を行う、このような状態においてど
の様な動作でメモリ２に書込みが行われるかを以下に説
明する。
を示す以下Ｈが付いた数字は１６進を示す）からＦＦＦ
ＦＦＨとなるが、後述する読み出し専用メモリ及びｉ１
０等があるため、’ｃ’ｐｕ１からみたアドレスはＣｅ
ｚ■ΔＨ−ＤＦＦＦＦ’Ｈに割付けられている。又メモ
リ２の電源は主電源とは異なる糸路より供給され、主電
源を切断しても電源が供給されてメモリの内容が保護さ
れるよう回路構成されている。そして図示されていない
が、外部記憶装置よりメモリ２にプログラムをロードす
るためのブートプログラム及び各４ ｉ１０を初期化す
るプログラム等を格納する読み出し専用のメモリ（一般
にはＰ −ＲＯＭを使用する）がある、さて、上述のよ
うな構成のものにおいて、主電源が投入されると、リセ
ット回路９よりリセット信号が出力され、ｃｐｕｔ′＆
び他の制御回路がノ・−ド的に初期化される。そして読
み出し専用メモリに格納されている初期化プログラム停
を実行した後、メモリ２に格納されている主プログラム
を実行し各種の制御を行う、このような状態においてど
の様な動作でメモリ２に書込みが行われるかを以下に説
明する。
第３図はｃｐｕ １の入出力信号のタイミング図である
。ｃｐｕ ｌは第１ステツプとして書込み先のアトｖス
ヲＢＨＥ 、 Ａｌ１〜１９ 、 Ｍｘｌ〜１５に第３
図ＯＡの期間だけ出力し、同時にＭΣ端子に第３図の如
く出力する。このようなｃｐｕ ｌの動作に対応してア
ドレスラッチ回路４はＭΣの立下がりに同期してアドレ
スを保持するつ従ってメモリ制御回路３等に加えられる
アドレスは次のＡＬＥが出力されるまで保持される。
。ｃｐｕ ｌは第１ステツプとして書込み先のアトｖス
ヲＢＨＥ 、 Ａｌ１〜１９ 、 Ｍｘｌ〜１５に第３
図ＯＡの期間だけ出力し、同時にＭΣ端子に第３図の如
く出力する。このようなｃｐｕ ｌの動作に対応してア
ドレスラッチ回路４はＭΣの立下がりに同期してアドレ
スを保持するつ従ってメモリ制御回路３等に加えられる
アドレスは次のＡＬＥが出力されるまで保持される。
一方、アドレス選択回路６はメモリ２への割り付け７
トレス５ｓ１２１ｓ＊ａ −ＤＦＦＦＦＨＯ時ノミ、出
力６−１が゛Ｈ″レベルを出力するよう回路構成されて
いる。従ってメモリ２に書込みが行われる場合、アドレ
スが出力された時点で６−１は＠Ｈ”レベルとなる。ｃ
ｐｕ ｌは次１ｃＷＲ端子に第３図に示すようなタイミ
ングで出力すると同時にＡＤＤ〜１５端子に書込みデー
タを出力する。■端子にＬ″が出力されるとメモリ制御
回路３のＳＥＬ端子はＮＡＲＤゲー） １１ 、１２に
よりＬ″が入力され、メモリ制御回路３は所定のタイミ
ングでアドレスＡＤｌ１５〜８゜ＲＡＳ 、 ＣＡＳ信
号を出力し、メモリ２に書込みを行おうとする。
トレス５ｓ１２１ｓ＊ａ −ＤＦＦＦＦＨＯ時ノミ、出
力６−１が゛Ｈ″レベルを出力するよう回路構成されて
いる。従ってメモリ２に書込みが行われる場合、アドレ
スが出力された時点で６−１は＠Ｈ”レベルとなる。ｃ
ｐｕ ｌは次１ｃＷＲ端子に第３図に示すようなタイミ
ングで出力すると同時にＡＤＤ〜１５端子に書込みデー
タを出力する。■端子にＬ″が出力されるとメモリ制御
回路３のＳＥＬ端子はＮＡＲＤゲー） １１ 、１２に
よりＬ″が入力され、メモリ制御回路３は所定のタイミ
ングでアドレスＡＤｌ１５〜８゜ＲＡＳ 、 ＣＡＳ信
号を出力し、メモリ２に書込みを行おうとする。
そして、記憶保護回路８の出力４子ＷＥがｅｐｕｌの出
力ＷＲと同じタイミングで°Ｌ″が出力されるものと仮
定すると、ＷＥはＯＲゲート１３ 、１４で上位、下位
バイトを選択され、メモリ２のＷＥ端子に”Ｌ”レベル
が入力される。又双方向パスドライバ５００（１！ｌ子
にはＡＮＤゲート１８及びＷＥ＝”Ｌ’により“Ｌ″レ
ベル入力され、更にＤｉＲ端子には■信号が入力される
のでｃｐｕ ｌのデータ出力がメモリ２の書込みデータ
として加えられ、書込みが行われる。
力ＷＲと同じタイミングで°Ｌ″が出力されるものと仮
定すると、ＷＥはＯＲゲート１３ 、１４で上位、下位
バイトを選択され、メモリ２のＷＥ端子に”Ｌ”レベル
が入力される。又双方向パスドライバ５００（１！ｌ子
にはＡＮＤゲート１８及びＷＥ＝”Ｌ’により“Ｌ″レ
ベル入力され、更にＤｉＲ端子には■信号が入力される
のでｃｐｕ ｌのデータ出力がメモリ２の書込みデータ
として加えられ、書込みが行われる。
以上が書込み時の動作であるが、読み出し時はＷＥが°
Ｈ″レベルとなり、双方向パスドライバ５のＤｉＲ端子
が１Ｈ”レベルとなってｃｐｕ ｌ側にデータを出力す
る点を除けば書込み動作と同じである。
Ｈ″レベルとなり、双方向パスドライバ５のＤｉＲ端子
が１Ｈ”レベルとなってｃｐｕ ｌ側にデータを出力す
る点を除けば書込み動作と同じである。
従ってメモリ２への書込み時、ＷＥ倍信号°Ｈ″レベル
にしてしまえば書込みは禁止されメモリデータは保護さ
れる。
にしてしまえば書込みは禁止されメモリデータは保護さ
れる。
次に、この冠を制御する記憶保護回路８の動作について
この回路８の詳細を示す第２図を参照して説明する。８
−１は書換え可能な記憶回路（以下ＲＡＭと呼ぶ）で２
５６ Ｘ １ビツトの容量で、シ巴アドレスには切換え
回路８−２．８−３を通してｃｐｕ ｌからノアドレス
Ａ１〜Ａ８又はＡ１２〜Ａ１９が接続される。どちらの
アドレスが接続されるかは、切換え回路８−２．８−３
のＳ端子のレベルによって決定され、”Ｌ″レベル時は
Ａ１〜Ａ８、“Ｈ″レベル時はＡ１２〜Ａ１９が選択さ
れる。ＲＡＭ８−１のＣ８端子はチップセレクト端子で
、Ｗ端子が１ＬルベルであればＤｉＮ端子のデータをア
ドレスＡσ〜Ａ７で示される番地に書込み、”Ｈ″レベ
ルあれば、データを読み出しＤｏｕＴ端子に出力する。
この回路８の詳細を示す第２図を参照して説明する。８
−１は書換え可能な記憶回路（以下ＲＡＭと呼ぶ）で２
５６ Ｘ １ビツトの容量で、シ巴アドレスには切換え
回路８−２．８−３を通してｃｐｕ ｌからノアドレス
Ａ１〜Ａ８又はＡ１２〜Ａ１９が接続される。どちらの
アドレスが接続されるかは、切換え回路８−２．８−３
のＳ端子のレベルによって決定され、”Ｌ″レベル時は
Ａ１〜Ａ８、“Ｈ″レベル時はＡ１２〜Ａ１９が選択さ
れる。ＲＡＭ８−１のＣ８端子はチップセレクト端子で
、Ｗ端子が１ＬルベルであればＤｉＮ端子のデータをア
ドレスＡσ〜Ａ７で示される番地に書込み、”Ｈ″レベ
ルあれば、データを読み出しＤｏｕＴ端子に出力する。
又出力端子の出力レベルがアドレスが人力されてから、
どの位の速さで確定されるかの時間（アクセスタイム）
は第３図のタイミング図のＢの時間より小さくなるよう
にＲＡＭ８−１を選択するっ ８−６はアドレス選択回
路−ｔ’、７ ）” ｔ／ スＦ（ＩＢＢＢＨ−Ｆ８１
ＦＦＨ）時のみ出力が′Ｌ“レベルとなり、これ以外の
アドレスの時は−Ｈ＝レベルとなるう８−４はフリップ
フロップで、ＣＫ端子が＠Ｌ”レベルかう”Ｈ’レベル
に変化し死時にＤ入力のレベルをＱ端子に出力する。
どの位の速さで確定されるかの時間（アクセスタイム）
は第３図のタイミング図のＢの時間より小さくなるよう
にＲＡＭ８−１を選択するっ ８−６はアドレス選択回
路−ｔ’、７ ）” ｔ／ スＦ（ＩＢＢＢＨ−Ｆ８１
ＦＦＨ）時のみ出力が′Ｌ“レベルとなり、これ以外の
アドレスの時は−Ｈ＝レベルとなるう８−４はフリップ
フロップで、ＣＫ端子が＠Ｌ”レベルかう”Ｈ’レベル
に変化し死時にＤ入力のレベルをＱ端子に出力する。
上述のような構成のものにおいて、主電源が投入される
とＲＥＳＥＴ信号によりｃｐｕ ｌへの割込みＮＭｉに
“Ｌ″が出力されない様フリップフロップ８−４をリセ
ットする。次にｃｐｕ ｌは読み出し専用メモリ（図示
せず）に格納されている初期化プログラムにより、ＲＡ
Ｍ８−１にある決められたデータを書込む。ある決めら
れたデータとは、例えばメモリ２の内容としてプログラ
ムを格納するアドレス範囲を８１８０９Ｈ−ＢＦＦＦ’
ＦＨ％各種ブータラ格納するアドレスをＣ９９ｆｌＯＨ
−ＤＦ’ＦＦ’ＦＨ、！： Ｌ ７’ｃ 場合、ＲＡＭ
８−１のアドレス餓…〜ＢＦＨＫデータ“１″を、又
アドレスＣΔＨ−ＤＦＨＫデータ′２″を書込む。この
書込み動作は、例えばＲＡＭ ８−１のアドレス８０Ｈ
にデータ“１″を書く場合、ｃｐｕｌはアドレスＦｇω
８８Ｈ、データ゛１″、ＷＲを第３図のタイミングで出
力する。アドレスが出力されるとアドレス選択回路８−
６の出力は“Ｌ″レベルな、９、ＲＡＭ８−１のアドレ
ス４−Ａ７には切換え回路８−２゜８−３によ、ｊ５
Ａｌ〜Ａ８が加えられる。同時にＲＡＭ８−１の西端子
は分のゲー）８−１１によりＬ“となる。次に鼎信号が
“Ｈ″になった後”Ｈ’となるとＲＡＭ ８−１のＷ端
子もＯＲゲート８−９により同様に動き、Ｉ）ｉＮ端子
に加えられているデータ”ｌ“ が書込まれる。上述の
如く必要なＲＡＭ ８−１のアドレスに唸べてデータを
書込んだ後、メモリ２に格納された主プログラムを実行
する。
とＲＥＳＥＴ信号によりｃｐｕ ｌへの割込みＮＭｉに
“Ｌ″が出力されない様フリップフロップ８−４をリセ
ットする。次にｃｐｕ ｌは読み出し専用メモリ（図示
せず）に格納されている初期化プログラムにより、ＲＡ
Ｍ８−１にある決められたデータを書込む。ある決めら
れたデータとは、例えばメモリ２の内容としてプログラ
ムを格納するアドレス範囲を８１８０９Ｈ−ＢＦＦＦ’
ＦＨ％各種ブータラ格納するアドレスをＣ９９ｆｌＯＨ
−ＤＦ’ＦＦ’ＦＨ、！： Ｌ ７’ｃ 場合、ＲＡＭ
８−１のアドレス餓…〜ＢＦＨＫデータ“１″を、又
アドレスＣΔＨ−ＤＦＨＫデータ′２″を書込む。この
書込み動作は、例えばＲＡＭ ８−１のアドレス８０Ｈ
にデータ“１″を書く場合、ｃｐｕｌはアドレスＦｇω
８８Ｈ、データ゛１″、ＷＲを第３図のタイミングで出
力する。アドレスが出力されるとアドレス選択回路８−
６の出力は“Ｌ″レベルな、９、ＲＡＭ８−１のアドレ
ス４−Ａ７には切換え回路８−２゜８−３によ、ｊ５
Ａｌ〜Ａ８が加えられる。同時にＲＡＭ８−１の西端子
は分のゲー）８−１１によりＬ“となる。次に鼎信号が
“Ｈ″になった後”Ｈ’となるとＲＡＭ ８−１のＷ端
子もＯＲゲート８−９により同様に動き、Ｉ）ｉＮ端子
に加えられているデータ”ｌ“ が書込まれる。上述の
如く必要なＲＡＭ ８−１のアドレスに唸べてデータを
書込んだ後、メモリ２に格納された主プログラムを実行
する。
次に、主プログラム実行時における記憶保護回路８−１
の動作を以下に説明する。第１番目として、データエリ
ア（メモリ２のアドレスＣｆ！ＤＢｅＦＩＨ〜ＤＦＦＦ
ＦＨ）にデータを書く場合で、例えばアドレスＣ００ｃ
３８Ｈとする。ｃｐｕ ｌはアドレス、データ。
の動作を以下に説明する。第１番目として、データエリ
ア（メモリ２のアドレスＣｆ！ＤＢｅＦＩＨ〜ＤＦＦＦ
ＦＨ）にデータを書く場合で、例えばアドレスＣ００ｃ
３８Ｈとする。ｃｐｕ ｌはアドレス、データ。
猟を第３図のタイミングで出力する。この場合、アドレ
ス選択回路８−６の出力は”Ｈ″レベルなシ、ＲＡＭ
８−１のアドレス＃ −Ａ７はｑルとなる。
ス選択回路８−６の出力は”Ｈ″レベルなシ、ＲＡＭ
８−１のアドレス＃ −Ａ７はｑルとなる。
又Ｗ端子はＯＲゲート８−９により”Ｈ″レベルなる。
更にＣ８端子はアドレス選択回路６１Ｃより ＳＥＬ信
号が”Ｈ″となりインバータ８−１３．ＡＮＤゲート８
−１１を通して“Ｈ″となる。従ってＲＡＭ ８−１の
ＤｏｕＴ端子は“Ｈ″（データ”Δ″）となりＳＥＬ信
号”Ｈ″。
号が”Ｈ″となりインバータ８−１３．ＡＮＤゲート８
−１１を通して“Ｈ″となる。従ってＲＡＭ ８−１の
ＤｏｕＴ端子は“Ｈ″（データ”Δ″）となりＳＥＬ信
号”Ｈ″。
県い＝”Ｌａ、 ＤｏｕＴ＝＠Ｌ＝により、インバータ
８−１３、ＯＲゲート８−８．８−１０を通して寵信号
は”Ｌｏとなりメモリ２のＣ〆ｆｊＢＢＨにデータが書
込まれる。一方、フリップ７０ツブ８−４は、ＳＥＬ。
８−１３、ＯＲゲート８−８．８−１０を通して寵信号
は”Ｌｏとなりメモリ２のＣ〆ｆｊＢＢＨにデータが書
込まれる。一方、フリップ７０ツブ８−４は、ＳＥＬ。
鼎信号によりＣＫ端子にクロックが入力され、同時にＤ
端子罠は“Ｌ”が入力されるため、Ｑ端子は”Ｌ’レベ
ルのままとなりｃｐｕ ｌへの割込みはかからない。
端子罠は“Ｌ”が入力されるため、Ｑ端子は”Ｌ’レベ
ルのままとなりｃｐｕ ｌへの割込みはかからない。
第２番目に外来ノイズ、ソフトバグ等によりプログラム
エリア（メモリ２のアドレス■２■（１５８Ｈ〜ＢＦＦ
ＦＦＨ）への書込み動作が行われる場合で、例えばこの
書込みアドレスをＢＦＦＦＦＨとするウ ｃｐｕｌはア
ドレス、データ、ＷＲを第３図のタイミングで出力する
。この場合、上述の＠１番目の場合と同様にＲＡＭ ８
−１のアドレスＡΩ〜Ａ７はＢＦ）ｆとな１、ＤｏｕＴ
端子には“Ｈ″（データ“１°）が出力される。従って
昭端子は゛Ｈ″Ｈ″ルの状態を保つため、メモリ２への
書込みは行われない。一方、フリップ７０ツブ８−４の
Ｑ端子は”Ｈ＃レベルとなりＮＭｉを“Ｌ”レベルとし
てｃｐｕ、 ｌに対して割込みをかける。ｃｐｕ １は
割込みがかかると、異常と判断し必要な処置、例えばｃ
ｐｕを停止させる等する。
エリア（メモリ２のアドレス■２■（１５８Ｈ〜ＢＦＦ
ＦＦＨ）への書込み動作が行われる場合で、例えばこの
書込みアドレスをＢＦＦＦＦＨとするウ ｃｐｕｌはア
ドレス、データ、ＷＲを第３図のタイミングで出力する
。この場合、上述の＠１番目の場合と同様にＲＡＭ ８
−１のアドレスＡΩ〜Ａ７はＢＦ）ｆとな１、ＤｏｕＴ
端子には“Ｈ″（データ“１°）が出力される。従って
昭端子は゛Ｈ″Ｈ″ルの状態を保つため、メモリ２への
書込みは行われない。一方、フリップ７０ツブ８−４の
Ｑ端子は”Ｈ＃レベルとなりＮＭｉを“Ｌ”レベルとし
てｃｐｕ、 ｌに対して割込みをかける。ｃｐｕ １は
割込みがかかると、異常と判断し必要な処置、例えばｃ
ｐｕを停止させる等する。
尚、上述の実施例ではＷＥ倍信号制御して書込みｆ：索
ｔｈしたが、メモリ制御回路３のＳＥＬ信号を制御して
書込みを禁止してもよい。
ｔｈしたが、メモリ制御回路３のＳＥＬ信号を制御して
書込みを禁止してもよい。
以上のような本発明によれば、主記憶回路の各アドレス
についてデータの書込み可否を記憶すると共に主記憶回
路のアドレス指定に基づいて対応するアドレスの記憶内
容を出力する書込可否記憶回路および該８込可否記憶回
路の出力に基づいて主記憶回路へのデータの書込み可否
を制御するゲート回路を有する記憶保護回路を設け、書
込可否記憶回路に書込み不可を記憶させたアドレス領域
への薯込みを禁止したので、この領域へ中央処理装置が
誤ってデータの書込みを行うのを防止できる。従って、
プログラム記憶領域を書込み不可の領域としておけば、
一部のデータ破壊等により中央処理装置が暴走して損害
（データ破壊）が拡大されるのを防止できる。さらに、
主記憶回路へのデータ書込み時に書込可否記憶回路から
書込不可の記憶内容が出力された場合、中央処理装置に
割込み信号を送出して動作を停止されるようにすればよ
り確実である。
についてデータの書込み可否を記憶すると共に主記憶回
路のアドレス指定に基づいて対応するアドレスの記憶内
容を出力する書込可否記憶回路および該８込可否記憶回
路の出力に基づいて主記憶回路へのデータの書込み可否
を制御するゲート回路を有する記憶保護回路を設け、書
込可否記憶回路に書込み不可を記憶させたアドレス領域
への薯込みを禁止したので、この領域へ中央処理装置が
誤ってデータの書込みを行うのを防止できる。従って、
プログラム記憶領域を書込み不可の領域としておけば、
一部のデータ破壊等により中央処理装置が暴走して損害
（データ破壊）が拡大されるのを防止できる。さらに、
主記憶回路へのデータ書込み時に書込可否記憶回路から
書込不可の記憶内容が出力された場合、中央処理装置に
割込み信号を送出して動作を停止されるようにすればよ
り確実である。
このように、本発明により、よシ信頼性の高い記憶産量
を提供することができる。
を提供することができる。
第１図は本発明の実施列を示す回路図、第２図は＠１図
の実施列の記憶保護回路の詳細を示す回路図、＠３図は
第１図の実施例の中央処理装置の入出力信号のタイミン
グ図である。
の実施列の記憶保護回路の詳細を示す回路図、＠３図は
第１図の実施例の中央処理装置の入出力信号のタイミン
グ図である。
Claims (1)
- 【特許請求の範囲】 １）制御プログラムを実行する中央処理装置と、該中央
処理装置によりアドレスを指定されてデータの書込みお
よび読出しが行われる主記憶回路と、該主記憶回路の各
アドレスについてデータの書込み可否を記憶すると共に
前記アドレス指定に基づいて対応するアドレスの記憶内
容を出力する書込可否記憶回路および該書込み可否記憶
回路の出力に基づいて前記主記憶回路へのデータの書込
み可否を制御するゲート回路を有する記憶保護回路とを
備えることを特徴とする記憶回路の記憶保護装置。 ２）特許請求の範囲第１項記載の装置において、前記記
憶保護回路は、前記主記憶回路へのデータ書込み時に前
記書込み可否記憶回路から書込み不可の記憶内容が出力
された場合、前記中央処理装置に割込み信号を送出する
ものであることを特徴とする記憶回路の記憶保護装置。 ３）特許請求の範囲第２項記載の装置において、前記中
央処理装置は、前記割込み信号に基づいて動作を停止す
るものであることを特徴とする記憶回路の記憶保護装置
。 ４）特許請求の範囲第１ないし３項のいずれかに記載の
装置において、前記書込み可否記憶回路の記憶する前記
主記憶回路への書込み不可のアドレス領域は、前記中央
処理装置の制御プログラムを記憶する領域であることを
特徴とする記憶回路の記憶保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP238486A JPS62160555A (ja) | 1986-01-09 | 1986-01-09 | 記憶回路の記憶保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP238486A JPS62160555A (ja) | 1986-01-09 | 1986-01-09 | 記憶回路の記憶保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62160555A true JPS62160555A (ja) | 1987-07-16 |
Family
ID=11527735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP238486A Pending JPS62160555A (ja) | 1986-01-09 | 1986-01-09 | 記憶回路の記憶保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62160555A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03122738A (ja) * | 1989-10-05 | 1991-05-24 | Fuji Facom Corp | Ｒａｍによるプログラム実行環境の設定方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59231800A (ja) * | 1983-06-14 | 1984-12-26 | Matsushita Electric Ind Co Ltd | 主記憶装置への不正書込防止装置 |
-
1986
- 1986-01-09 JP JP238486A patent/JPS62160555A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59231800A (ja) * | 1983-06-14 | 1984-12-26 | Matsushita Electric Ind Co Ltd | 主記憶装置への不正書込防止装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03122738A (ja) * | 1989-10-05 | 1991-05-24 | Fuji Facom Corp | Ｒａｍによるプログラム実行環境の設定方法 |
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