JP2682700B2 - Ｉｃカード - Google Patents
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- 230000006870 function Effects 0.000 claims description 7
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- G—PHYSICS
- G07—CHECKING-DEVICES
- G07F—COIN-FREED OR LIKE APPARATUS
- G07F7/00—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus
- G07F7/08—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means
- G07F7/10—Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means together with a coded signal, e.g. in the form of personal identification information, like personal identification number [PIN] or biometric data
- G07F7/1008—Active credit-cards provided with means to personalise their use, e.g. with PIN-introduction/comparison system
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
- G06Q20/00—Payment architectures, schemes or protocols
- G06Q20/30—Payment architectures, schemes or protocols characterised by the use of specific devices or networks
- G06Q20/34—Payment architectures, schemes or protocols characterised by the use of specific devices or networks using cards, e.g. integrated circuit [IC] cards or magnetic cards
- G06Q20/341—Active cards, i.e. cards including their own processing means, e.g. including an IC or chip
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- G06Q20/357—Cards having a plurality of specified features
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明はICカードに係り、特にICカードを使用する
ための各種の機能を実行する応用プログラムと共に、IC
カードのテスト（製品テスト）を実行するテストプログ
ラムを格納しているICカードに関するものである。
ための各種の機能を実行する応用プログラムと共に、IC
カードのテスト（製品テスト）を実行するテストプログ
ラムを格納しているICカードに関するものである。
［従来の技術］ テストプログラムはICカードに自らの機能検査（製品
テスト）を行わせるためのプログラムであるため、カー
ド内のメモリの任意の番地にアクセスする機能を持って
いる。このためテストプログラムを介してICカード内の
他のプログラムに不法に入り込み、読み出してコピーし
たり破壊したり、あるいはその内容を変更したりするこ
とを防止するために、テストプログラムへのアクセスに
関しては高いセキュリティが必要である。そこで、ICカ
ード内に予め暗証コードを記憶させておき、テストプロ
グラムにアクセスする前には、必ずこの暗証コードとの
照合動作を行わせるようにしている。第３図は従来のIC
カードの構成を概略的に示すブロック図である。ICカー
ド（10）において、CPU（１）には内部バス（２）を介
してシステムROM（３）、応用ROM（４）、EEPROM
（５）、RAM（６）および入出力回路（７）がそれぞれ
接続されている。また、テストプログラムへのアクセス
に関してセキュリティを持たせるために、例えばEEPROM
（５）には暗証コード（51）およびこの暗証コード（5
1）が書き込まれていることを確認するための設定確認
コード（52）が書き込まれている。また、端子（P1）は
正電源入力端子、端子（P2）は電源用接地端子、端子
（P3）はCPU（１）の初期化を行うリセット信号を入力
するリセット信号端子、端子（P4）はクッロク信号を入
力するクッロク端子、そして端子（P5）はI/O端子であ
り、これらの端子により端末機と接続される。また第４
図には、第２の読み出し専用メモリであるシステムROM
（３）、および第１の読み出し専用メモリである応用RO
M（４）にそれぞれ格納された各プログラムの構成がフ
ローチャートにして示されている。応用ROM（４）に格
納されている応用プログラム（41）は、カード使用者が
実際に使用する各種の機能を実行するプログラムであ
る。また、システムROM（３）内に格納されたテストプ
ログラム（31）は、ICカードの製品機能検査を行うため
のプログラムである。分岐ルーチン（32）はこのテスト
プログラム（31）と応用プログラム（41）とのいずれを
実行するかを判断して、これから実行するプログラムへ
の分岐を行うものである。そして設定確認ルーチン（3
3）および暗証コード確認ルーチン（34）はテストプロ
グラム（31）へのアクセスに関してセキュリティを掛け
るためのものである。不揮発性メモリであるEEPROM
（５）に書き込まれた暗証コード（51）および設定確認
コード（52）は、例えばICカードが製造工場から出荷さ
れる時に書き込まれる。そして出荷後にテストプログラ
ム（31）へアクセスする際には、その前に必ずこの暗証
コード（51）とカード外部から入力される暗証コードと
の照合が行われ、一致が確認されたときにのみテストプ
ログラム（31）へのアクセスが許可される。これが暗証
コード確認ルーチン（34）で行われる。また、EEPROM
（５）にはさらに、この暗証コードが書き込まれたか否
かを表す書き込み確認コードである設定確認コード（5
2）が記憶され、この設定確認コード（52）から、暗証
コード（51）がすでに書き込まれ記憶されているか否か
の判断を行う。これが設定確認ルーチン（33）で行われ
る。この設定確認コード（52）は、製造時におけるEEPR
OM（５）の初期値と重ならないように選ぶ。
テスト）を行わせるためのプログラムであるため、カー
ド内のメモリの任意の番地にアクセスする機能を持って
いる。このためテストプログラムを介してICカード内の
他のプログラムに不法に入り込み、読み出してコピーし
たり破壊したり、あるいはその内容を変更したりするこ
とを防止するために、テストプログラムへのアクセスに
関しては高いセキュリティが必要である。そこで、ICカ
ード内に予め暗証コードを記憶させておき、テストプロ
グラムにアクセスする前には、必ずこの暗証コードとの
照合動作を行わせるようにしている。第３図は従来のIC
カードの構成を概略的に示すブロック図である。ICカー
ド（10）において、CPU（１）には内部バス（２）を介
してシステムROM（３）、応用ROM（４）、EEPROM
（５）、RAM（６）および入出力回路（７）がそれぞれ
接続されている。また、テストプログラムへのアクセス
に関してセキュリティを持たせるために、例えばEEPROM
（５）には暗証コード（51）およびこの暗証コード（5
1）が書き込まれていることを確認するための設定確認
コード（52）が書き込まれている。また、端子（P1）は
正電源入力端子、端子（P2）は電源用接地端子、端子
（P3）はCPU（１）の初期化を行うリセット信号を入力
するリセット信号端子、端子（P4）はクッロク信号を入
力するクッロク端子、そして端子（P5）はI/O端子であ
り、これらの端子により端末機と接続される。また第４
図には、第２の読み出し専用メモリであるシステムROM
（３）、および第１の読み出し専用メモリである応用RO
M（４）にそれぞれ格納された各プログラムの構成がフ
ローチャートにして示されている。応用ROM（４）に格
納されている応用プログラム（41）は、カード使用者が
実際に使用する各種の機能を実行するプログラムであ
る。また、システムROM（３）内に格納されたテストプ
ログラム（31）は、ICカードの製品機能検査を行うため
のプログラムである。分岐ルーチン（32）はこのテスト
プログラム（31）と応用プログラム（41）とのいずれを
実行するかを判断して、これから実行するプログラムへ
の分岐を行うものである。そして設定確認ルーチン（3
3）および暗証コード確認ルーチン（34）はテストプロ
グラム（31）へのアクセスに関してセキュリティを掛け
るためのものである。不揮発性メモリであるEEPROM
（５）に書き込まれた暗証コード（51）および設定確認
コード（52）は、例えばICカードが製造工場から出荷さ
れる時に書き込まれる。そして出荷後にテストプログラ
ム（31）へアクセスする際には、その前に必ずこの暗証
コード（51）とカード外部から入力される暗証コードと
の照合が行われ、一致が確認されたときにのみテストプ
ログラム（31）へのアクセスが許可される。これが暗証
コード確認ルーチン（34）で行われる。また、EEPROM
（５）にはさらに、この暗証コードが書き込まれたか否
かを表す書き込み確認コードである設定確認コード（5
2）が記憶され、この設定確認コード（52）から、暗証
コード（51）がすでに書き込まれ記憶されているか否か
の判断を行う。これが設定確認ルーチン（33）で行われ
る。この設定確認コード（52）は、製造時におけるEEPR
OM（５）の初期値と重ならないように選ぶ。
以上のことを第３図および第４図に従って順番に説明
すると、カード外部からリセット信号端子（P3）へリセ
ット信号が入力されると、CPU（１）が予めシステムROM
（３）内の所定のアドレスに格納されている分岐ルーチ
ン（32）の実行開始アドレスを読み出し、この番地から
分岐ルーチン（32）の実行を開始する。分岐ルーチン
（32）では、テストプログラム（31）の実行指令がカー
ド外部からI/O端子（P5）に入力されたときには、CPU
（１）は設定確認ルーチン（33）を実行する。この設定
確認ルーチン（33）では、EEPROM（５）内の設定確認コ
ード（52）から、暗証コード（51）が既にEEPROM（５）
中に書き込まれているか否かを判断する。そしてもし暗
証コード（51）が既に書き込まれていれば、暗証コード
確認ルーチン（54）を実行し、まだ書き込まれていなけ
れば（例えば工場において製造工程中等にテストプログ
ラムを実行するような場合）、暗証コードの照合を行わ
ずに直接、テストプログラム（31）を実行することがで
きる。暗証コード確認ルーチン（34）では、EEPROM
（５）内に書き込まれている暗証コード（51）とI/O端
子（P5）へ入力される暗証コードとの照合を行い、双方
が一致したときにのみテストプログラム（31）の実行が
可能とり、一致しない場合には動作を停止する。なお、
工場におて製造工程中等にテストプログラムを実行する
場合は、テストプログラムが格納されているシステムRO
M内に上述した暗証コードとは別の暗証コード（図示せ
ず）が格納されていて、この暗証コードとの照合を行う
場合もある。工場においては暗証コードは各カードで共
通のほうが便利であり、システムROMに格納される暗証
コードは一般に各カードにおいて共通である。またシス
テムROMに書き込まれる暗証コードは書き換えられな
い。なお、第３図に示した内部構成が全て単一の半導体
上に形成されているICカードもある。
すると、カード外部からリセット信号端子（P3）へリセ
ット信号が入力されると、CPU（１）が予めシステムROM
（３）内の所定のアドレスに格納されている分岐ルーチ
ン（32）の実行開始アドレスを読み出し、この番地から
分岐ルーチン（32）の実行を開始する。分岐ルーチン
（32）では、テストプログラム（31）の実行指令がカー
ド外部からI/O端子（P5）に入力されたときには、CPU
（１）は設定確認ルーチン（33）を実行する。この設定
確認ルーチン（33）では、EEPROM（５）内の設定確認コ
ード（52）から、暗証コード（51）が既にEEPROM（５）
中に書き込まれているか否かを判断する。そしてもし暗
証コード（51）が既に書き込まれていれば、暗証コード
確認ルーチン（54）を実行し、まだ書き込まれていなけ
れば（例えば工場において製造工程中等にテストプログ
ラムを実行するような場合）、暗証コードの照合を行わ
ずに直接、テストプログラム（31）を実行することがで
きる。暗証コード確認ルーチン（34）では、EEPROM
（５）内に書き込まれている暗証コード（51）とI/O端
子（P5）へ入力される暗証コードとの照合を行い、双方
が一致したときにのみテストプログラム（31）の実行が
可能とり、一致しない場合には動作を停止する。なお、
工場におて製造工程中等にテストプログラムを実行する
場合は、テストプログラムが格納されているシステムRO
M内に上述した暗証コードとは別の暗証コード（図示せ
ず）が格納されていて、この暗証コードとの照合を行う
場合もある。工場においては暗証コードは各カードで共
通のほうが便利であり、システムROMに格納される暗証
コードは一般に各カードにおいて共通である。またシス
テムROMに書き込まれる暗証コードは書き換えられな
い。なお、第３図に示した内部構成が全て単一の半導体
上に形成されているICカードもある。
［発明が解決しようとする課題］ 従来のICカードは以上のように構成されており、暗証
コードはテストプログラムが格納されているシステムRO
M中か、あるいはEEPROM中に格納されている。しかし、
テストプログラムの格納されているシステムROM内に暗
証コードを格納した場合には、暗証コードの変更ができ
ず、またEEPROM内に格納した場合は、ユーザが使用する
応用プログラムから暗証コードの読み書きがでるため、
誰でも暗証コードを知りこれを書き換えることができて
しまうという課題があった。
コードはテストプログラムが格納されているシステムRO
M中か、あるいはEEPROM中に格納されている。しかし、
テストプログラムの格納されているシステムROM内に暗
証コードを格納した場合には、暗証コードの変更ができ
ず、またEEPROM内に格納した場合は、ユーザが使用する
応用プログラムから暗証コードの読み書きがでるため、
誰でも暗証コードを知りこれを書き換えることができて
しまうという課題があった。
［課題を解決するための手段］ この発明は上記の課題を解決するためになされたもの
で、暗証コードの変更ができるとともに、応用プログラ
ムからは暗証コードの読み書きができないようにしたIC
カードを得ることを目的とする。
で、暗証コードの変更ができるとともに、応用プログラ
ムからは暗証コードの読み書きができないようにしたIC
カードを得ることを目的とする。
上記の目的に鑑み、この発明ではEEPROM内に、テスト
プログラム実行中でないとアクセスできない領域を構成
するために、アドレスバスにアドレス限定手段を設け、
暗証コードはEEPROM内の該領域に書き込むようにした。
プログラム実行中でないとアクセスできない領域を構成
するために、アドレスバスにアドレス限定手段を設け、
暗証コードはEEPROM内の該領域に書き込むようにした。
従ってこの発明は、製品テスト用のテストプログラム
を内蔵したICカードであって、テストプログラムへのア
クセスにセキュリティを掛けるための暗証コード等が書
き込まれる書き込み可能な不揮発性記憶手段と、テスト
プログラム、ICカードを使用するために各種機能を実行
する応用プログラム、およびテストプログラムと応用プ
ログラムのどちらを実行するかを判別する分岐ルーチ
ン、テストプログラムにアクセスする前に暗証コードと
の照合を行う暗証コード確認ルーチンを格納した読み出
し専用記憶手段と、各プログラムの実行および制御を行
う制御手段と、カード外部との信号の入出力制御を行う
入出力制御手段と、各手段間の信号伝送を行うアドレス
バス、データバスおよび各種制御線を含む信号伝送手段
と、応用プログラム実行中は少なくとも不揮発性記憶手
段内の暗証コードが書き込まれた領域を含む領域へのア
クセスができないように、アドレスの所定の位のアドレ
スビット値を限定する、制御手段に接続された信号伝送
手段のアドレスバス上に設けられたアドレス限定手段
と、を備えたICカードにある。
を内蔵したICカードであって、テストプログラムへのア
クセスにセキュリティを掛けるための暗証コード等が書
き込まれる書き込み可能な不揮発性記憶手段と、テスト
プログラム、ICカードを使用するために各種機能を実行
する応用プログラム、およびテストプログラムと応用プ
ログラムのどちらを実行するかを判別する分岐ルーチ
ン、テストプログラムにアクセスする前に暗証コードと
の照合を行う暗証コード確認ルーチンを格納した読み出
し専用記憶手段と、各プログラムの実行および制御を行
う制御手段と、カード外部との信号の入出力制御を行う
入出力制御手段と、各手段間の信号伝送を行うアドレス
バス、データバスおよび各種制御線を含む信号伝送手段
と、応用プログラム実行中は少なくとも不揮発性記憶手
段内の暗証コードが書き込まれた領域を含む領域へのア
クセスができないように、アドレスの所定の位のアドレ
スビット値を限定する、制御手段に接続された信号伝送
手段のアドレスバス上に設けられたアドレス限定手段
と、を備えたICカードにある。
［作用］ この発明においては、応用プログラム実行中にEEPROM
中の暗証コードが書き込まれた領域のアドレスが指定さ
れても、そのアドレスはアドレス限定手段によって別の
領域（暗証コードが書き込まれた領域を含まない）のア
ドレスに切り換えられる。
中の暗証コードが書き込まれた領域のアドレスが指定さ
れても、そのアドレスはアドレス限定手段によって別の
領域（暗証コードが書き込まれた領域を含まない）のア
ドレスに切り換えられる。
［実施例］ 以下、この発明の一実施例を図について説明する。こ
の発明の一実施例によるICカードにおいては、EEPROM
（５）内にテストプログラム実行中でないとアクセスで
きない領域を構成するために、第１図に示すように、ア
ドレスバス、データバスおよび各種制御線を含む内部バ
ス（２）とCPU（１）の間のアドレスバス（2a）上にア
ドレス限定回路（100）が設けられている。このアドレ
ス限定回路（100）はアドレスバス（2a）の上位２つの
アドレスビット線（AD14）（AD15）上に設けられてお
り、インバータ回路（101）、第１および第2AND回路（1
02）（104）およびフリップ・フロップ回路（103）（F.
Fで示す）から構成されている。インバータ回路（101）
の入力端子には、最上位アドレスビット線（AD15）が接
続されている。第1AND回路（102）の入力端子には、イ
ンバータ回路（101）の出力端子と第２位の上位アドレ
スビット線（AD14）が接続されている。第1AND回路（10
2）の出力端子はF.F回路（103）の入力端子に接続され
ている。そして第2AND回路（104）の入力端子には、こ
のF.F回路（103）の出力端子とアドレスビット線（AD1
5）が接続され、その出力が実際の最上位のアドレスビ
ット（AD15a）となる。なお、その他のカードの全体的
構成、およびシステムROM（３）および応用ROM（４）に
格納されたプログラムの構成は、第３図および第４図に
示す従来のものと同じであるため説明は省略する。
の発明の一実施例によるICカードにおいては、EEPROM
（５）内にテストプログラム実行中でないとアクセスで
きない領域を構成するために、第１図に示すように、ア
ドレスバス、データバスおよび各種制御線を含む内部バ
ス（２）とCPU（１）の間のアドレスバス（2a）上にア
ドレス限定回路（100）が設けられている。このアドレ
ス限定回路（100）はアドレスバス（2a）の上位２つの
アドレスビット線（AD14）（AD15）上に設けられてお
り、インバータ回路（101）、第１および第2AND回路（1
02）（104）およびフリップ・フロップ回路（103）（F.
Fで示す）から構成されている。インバータ回路（101）
の入力端子には、最上位アドレスビット線（AD15）が接
続されている。第1AND回路（102）の入力端子には、イ
ンバータ回路（101）の出力端子と第２位の上位アドレ
スビット線（AD14）が接続されている。第1AND回路（10
2）の出力端子はF.F回路（103）の入力端子に接続され
ている。そして第2AND回路（104）の入力端子には、こ
のF.F回路（103）の出力端子とアドレスビット線（AD1
5）が接続され、その出力が実際の最上位のアドレスビ
ット（AD15a）となる。なお、その他のカードの全体的
構成、およびシステムROM（３）および応用ROM（４）に
格納されたプログラムの構成は、第３図および第４図に
示す従来のものと同じであるため説明は省略する。
次にEEPROM（５）内にテストプログラム実行中でない
とアクセスできない領域ができるメカニズムを第１図、
並びにEEPROM（５）、システムROM（３）および応用ROM
（４）のメモリマップを示す第2A図、第2B図を参照しな
がら説明する。第１図において、F.F回路（103）は１ビ
ットのデータを記憶する。リセット端子（P3）（第３図
および第４図参照）にカード外部からリセット信号が与
えられてCPU（１）がリセットされ、その後リセットが
解除された後は、F.F回路（103）の出力には“H"レベル
が保持される。その後、第1AND回路（102）からF.F回路
（103）がリセット信号を受けると、次にCPU（１）がリ
セットされるまでF.F回路（103）の出力は“L"レベルと
なる。すなわち、CPU（１）のリセット解除後はシステ
ムROM（３）および応用ROM（４）のメモリマップは第2A
図に示すものになっている。EEPROM（５）中の暗証コー
ド（51）が書き込まれる部分は、EEPROM（暗証コード）
（51a）でしめされる部分に当たる。その後、分岐ルー
チン（32）においてI/O端子（P5）から信号入力が無い
場合には、すなわちテストプログラム（31）を実行する
という命令信号を受けなかった場合には応用プログラム
（41）へ移行し、CPU（１）は応用プログラム（41）の
実行開始アドレスをアクセスする。第2A図に示されるよ
うに、応用ROM（４）のメモリマップ上のアドレスは（4
000H）〜（7FFFH）の範囲にあり（ここで“4000H"や“7
FFFH"の一番右の“H"はHexの意味で、“4000"や“7FFF"
が16進数であることを示している）、この範囲のアドレ
スではアドレスコード列は例えば、（01＊＊ ＊＊＊＊
＊＊＊＊ ＊＊＊＊）というように最上位アドレスビ
ット（AD15）が“0"（ここでは“L"レベル）、その１桁
下位のアドレスビット（AD14）が“1"（ここでは“H"レ
ベル）になる。従ってF.F回路（103）がリセットされて
その出力信号は“L"レベルとなり、その状態はCPU
（１）が次にリセットされるまで維持される。これによ
り実際にアドレスバス（2a）に送られる最上位アドレス
（AD15a）である第2AND回路（104）の出力は“L"レベル
すなわち“0"に保持される。そして、最上位アドレスビ
ットが“1"であるEEPROM（暗証コード）（51a）の部分
を含む領域（Ａ）で示される、メモリマップ上のアドレ
ス（8000H）〜（FFFFH）の範囲の部分はアクセス不可能
となる。この時のメモリマップは第2B図に示すものとな
る。第2B図から応用プログラム（41）からはEEPROM
（５）のEEPROM（暗証コード）（51a）の部分を除いた
部分はアクセスできることが理解できる。また第2A図に
おいて、テストプログラム（31）が格納されているシス
テムROM（４）のメモリマップ上のアドレスは、最上位
アドレスビットが常に“1"である。従ってテストプログ
ラム実行中には、第1AND回路（102）からF.F回路（10
3）へリセット信号が出力されることはなく、暗証コー
ド（51）が書き込まれたEEPROM（暗証コード）（51a）
の部分をアクセスすることができる。
とアクセスできない領域ができるメカニズムを第１図、
並びにEEPROM（５）、システムROM（３）および応用ROM
（４）のメモリマップを示す第2A図、第2B図を参照しな
がら説明する。第１図において、F.F回路（103）は１ビ
ットのデータを記憶する。リセット端子（P3）（第３図
および第４図参照）にカード外部からリセット信号が与
えられてCPU（１）がリセットされ、その後リセットが
解除された後は、F.F回路（103）の出力には“H"レベル
が保持される。その後、第1AND回路（102）からF.F回路
（103）がリセット信号を受けると、次にCPU（１）がリ
セットされるまでF.F回路（103）の出力は“L"レベルと
なる。すなわち、CPU（１）のリセット解除後はシステ
ムROM（３）および応用ROM（４）のメモリマップは第2A
図に示すものになっている。EEPROM（５）中の暗証コー
ド（51）が書き込まれる部分は、EEPROM（暗証コード）
（51a）でしめされる部分に当たる。その後、分岐ルー
チン（32）においてI/O端子（P5）から信号入力が無い
場合には、すなわちテストプログラム（31）を実行する
という命令信号を受けなかった場合には応用プログラム
（41）へ移行し、CPU（１）は応用プログラム（41）の
実行開始アドレスをアクセスする。第2A図に示されるよ
うに、応用ROM（４）のメモリマップ上のアドレスは（4
000H）〜（7FFFH）の範囲にあり（ここで“4000H"や“7
FFFH"の一番右の“H"はHexの意味で、“4000"や“7FFF"
が16進数であることを示している）、この範囲のアドレ
スではアドレスコード列は例えば、（01＊＊ ＊＊＊＊
＊＊＊＊ ＊＊＊＊）というように最上位アドレスビ
ット（AD15）が“0"（ここでは“L"レベル）、その１桁
下位のアドレスビット（AD14）が“1"（ここでは“H"レ
ベル）になる。従ってF.F回路（103）がリセットされて
その出力信号は“L"レベルとなり、その状態はCPU
（１）が次にリセットされるまで維持される。これによ
り実際にアドレスバス（2a）に送られる最上位アドレス
（AD15a）である第2AND回路（104）の出力は“L"レベル
すなわち“0"に保持される。そして、最上位アドレスビ
ットが“1"であるEEPROM（暗証コード）（51a）の部分
を含む領域（Ａ）で示される、メモリマップ上のアドレ
ス（8000H）〜（FFFFH）の範囲の部分はアクセス不可能
となる。この時のメモリマップは第2B図に示すものとな
る。第2B図から応用プログラム（41）からはEEPROM
（５）のEEPROM（暗証コード）（51a）の部分を除いた
部分はアクセスできることが理解できる。また第2A図に
おいて、テストプログラム（31）が格納されているシス
テムROM（４）のメモリマップ上のアドレスは、最上位
アドレスビットが常に“1"である。従ってテストプログ
ラム実行中には、第1AND回路（102）からF.F回路（10
3）へリセット信号が出力されることはなく、暗証コー
ド（51）が書き込まれたEEPROM（暗証コード）（51a）
の部分をアクセスすることができる。
なお、上記実施例ではアドレスの最上位のアドレスビ
ットとその１つ下位のアドレスビットの場合について述
べたが、この発明はこれに限定されるものではなく、メ
モリマップの構成とセキュリティを掛けたい領域のメモ
リマップ上の位置に応じて、アドレス中の適当な連続す
る２つの位のビットを選択して、これらのアドレスビッ
ト線に対してアドレス限定回路を設ければよい。
ットとその１つ下位のアドレスビットの場合について述
べたが、この発明はこれに限定されるものではなく、メ
モリマップの構成とセキュリティを掛けたい領域のメモ
リマップ上の位置に応じて、アドレス中の適当な連続す
る２つの位のビットを選択して、これらのアドレスビッ
ト線に対してアドレス限定回路を設ければよい。
また、第１図に示したアドレス限定回路を含むこの発
明のICカードの内部構成も、一般には従来のものと同様
に全て単一半導体上に形成することができることは言う
までもない。
明のICカードの内部構成も、一般には従来のものと同様
に全て単一半導体上に形成することができることは言う
までもない。
［発明の効果］ 以上のようにこの発明によるICカードにおいては、ア
ドレスバス上にアドレス限定回路を設けて、EEPROM内に
テストプログラム実行中でないとアクセスできない領域
を設けて、この領域にテストプログラムへのアクセスに
セキュリティを掛けるための暗証コードを書き込むよう
にしたので、暗証コードの書き換えはできるがユーザが
使用する応用プログラムから暗証コードを読み書きする
ことはできず、セキュリティのより向上したICカードが
提供できる。
ドレスバス上にアドレス限定回路を設けて、EEPROM内に
テストプログラム実行中でないとアクセスできない領域
を設けて、この領域にテストプログラムへのアクセスに
セキュリティを掛けるための暗証コードを書き込むよう
にしたので、暗証コードの書き換えはできるがユーザが
使用する応用プログラムから暗証コードを読み書きする
ことはできず、セキュリティのより向上したICカードが
提供できる。
第１図はこの発明の一実施例によるICカードに設けられ
るアドレス限定回路の構成を示す回路図、第2A図および
第2B図の第１図のアドレス限定回路によるメモリマップ
の切り換わりを説明するための図、第３図は従来のICカ
ードの内部構成を概略的に示すブロック図、第４図は第
３図に示すICカードのROM部分に格納されたプログラム
の構成を示すためのフローチャート図である。 各図において、（１）はCPU、（２）は内部バス、（2
a）はアドレスバス、（３）はシステムROM、（４）は応
用ROM、（５）はEEPROM、（６）はRAM、（７）は入出力
回路、（10）はICカード、（31）はテストプログラム、
（32）は分岐ルーチン、（33）は暗証コード設定確認ル
ーチン、（34）は暗証コード確認ルーチン、（51）は暗
証コード、（52）は設定確認コード、（100）はアドレ
ス限定回路、（101）はインバータ回路、（102）は第1A
ND回路、（103）はフリップ・フロップ回路、（104）は
第2AND回路、（AD15）は最上位アドレスビット線、（AD
14）〜（AD0）はアドレスビット線、（P1）は正電源入
力端子、（P2）は電源用接地端子、（P3）はリセット信
号端子、（P4）はクロック端子および（P5）はI/O端子
である。 尚、図中、同一符号は同一又は相当部分を示す。
るアドレス限定回路の構成を示す回路図、第2A図および
第2B図の第１図のアドレス限定回路によるメモリマップ
の切り換わりを説明するための図、第３図は従来のICカ
ードの内部構成を概略的に示すブロック図、第４図は第
３図に示すICカードのROM部分に格納されたプログラム
の構成を示すためのフローチャート図である。 各図において、（１）はCPU、（２）は内部バス、（2
a）はアドレスバス、（３）はシステムROM、（４）は応
用ROM、（５）はEEPROM、（６）はRAM、（７）は入出力
回路、（10）はICカード、（31）はテストプログラム、
（32）は分岐ルーチン、（33）は暗証コード設定確認ル
ーチン、（34）は暗証コード確認ルーチン、（51）は暗
証コード、（52）は設定確認コード、（100）はアドレ
ス限定回路、（101）はインバータ回路、（102）は第1A
ND回路、（103）はフリップ・フロップ回路、（104）は
第2AND回路、（AD15）は最上位アドレスビット線、（AD
14）〜（AD0）はアドレスビット線、（P1）は正電源入
力端子、（P2）は電源用接地端子、（P3）はリセット信
号端子、（P4）はクロック端子および（P5）はI/O端子
である。 尚、図中、同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】製品テスト用のテストプログラムを内蔵し
たICカードであって、 テストプログラムへのアクセスにセキュリティを掛ける
ための暗証コード等が書き込まれる書き込み可能な不揮
発性記憶手段と、 上記テストプログラム、ICカードを使用するために各種
機能を実行する応用プログラム、および上記テストプロ
グラムと上記応用プログラムのどちらを実行するかを判
別する分岐ルーチン、上記テストプログラムにアクセス
する前に上記暗証コードとの照合を行う暗証コード確認
ルーチンを格納した読み出し専用記憶手段と、 上記各プログラムの実行および制御を行う制御手段と、 カード外部との信号の入出力制御を行う入出力制御手段
と、 上記各手段間の信号伝送を行うアドレスバス、データバ
スおよび各種制御線を含む信号伝送手段と、 上記応用プログラム実行中は少なくとも上記不揮発性記
憶手段内の暗証コードが書き込まれた領域を含む領域へ
のアクセスができないように、アドレスの所定の位のア
ドレスビット値を限定する、上記制御手段に接続された
上記信号伝送手段のアドレスバス上に設けられたアドレ
ス限定手段と、 を備えたICカード。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1114246A JP2682700B2 (ja) | 1989-05-09 | 1989-05-09 | Ｉｃカード |
| GB8919231A GB2232281B (en) | 1989-05-09 | 1989-08-24 | Ic card |
| US07/398,509 US5206938A (en) | 1989-05-09 | 1989-08-25 | Ic card with memory area protection based on address line restriction |
| FR8911450A FR2646942B1 (fr) | 1989-05-09 | 1989-08-31 | Carte a circuit integre |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1114246A JP2682700B2 (ja) | 1989-05-09 | 1989-05-09 | Ｉｃカード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02293196A JPH02293196A (ja) | 1990-12-04 |
| JP2682700B2 true JP2682700B2 (ja) | 1997-11-26 |
Family
ID=14632952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1114246A Expired - Fee Related JP2682700B2 (ja) | 1989-05-09 | 1989-05-09 | Ｉｃカード |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5206938A (ja) |
| JP (1) | JP2682700B2 (ja) |
| FR (1) | FR2646942B1 (ja) |
| GB (1) | GB2232281B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0758502B2 (ja) * | 1988-06-30 | 1995-06-21 | 三菱電機株式会社 | Ｉｃカード |
-
1989
- 1989-05-09 JP JP1114246A patent/JP2682700B2/ja not_active Expired - Fee Related
- 1989-08-24 GB GB8919231A patent/GB2232281B/en not_active Expired - Lifetime
- 1989-08-25 US US07/398,509 patent/US5206938A/en not_active Expired - Lifetime
- 1989-08-31 FR FR8911450A patent/FR2646942B1/fr not_active Expired - Lifetime
Also Published As
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|---|---|
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| US5206938A (en) | 1993-04-27 |
| GB2232281B (en) | 1993-07-07 |
| FR2646942A1 (fr) | 1990-11-16 |
| JPH02293196A (ja) | 1990-12-04 |
| FR2646942B1 (fr) | 1993-08-20 |
| GB8919231D0 (en) | 1989-10-04 |
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