JP3032207B2 - マイクロ・コンピュータ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、マイクロ・コンピュータ技術、さらには
EEP−ROM（エレクトリカリ・エレーサブル・アンド・プ
ログラマブル・リード・オンリ・メモリ）のような電気
的に書込または消去が可能なROMを内蔵したシングルチ
ップ型マイクロ・コンピュータに適用して有効な技術に
関するもので、たとえば、ICカードに内蔵されるマイク
ロ・コンピュータに利用して有効な技術に関するもので
ある。 〔従来の技術〕 最近、磁気カードなどに代わるものとして、いわゆる
ICカードが注目されている。このICカードは、たとえば
特公昭56−19665号公報などに記載されているように、I
D（識別コード）などのデータを記憶させたＰ−ROM（紫
外線消去型のプログラマブル・ROM）を内蔵することに
より、たとえばキーの代わりをなす識別カードとして機
能させることができる。 ここで、本発明者は、たとえば上述したごときICカー
ドに内蔵するのに適したEEP−ROM内蔵型のシングルチッ
プ型マイクロ・コンピュータについて検討した。以下
は、公知とされた技術ではないが、本発明者によって検
討された技術であり、その概要は次のとおりである。 第６図は本発明者によって検討されたマイクロ・コン
ピュータ10の構成を示す。 同図に示すマイクロ・コンピュータ10はEEP−ROM内蔵
のシングルチップ型であって、CPU（中央処理ユニッ
ト）１、RAM（ランダム・アクセス・メモリ）２、マス
クROM（固定記憶ROM）３、EEP−ROM41,42、I/O（入出力
ユニット）５、周辺回路６、およびEEP−ROM書込制御部
７などを同一半導体チップ内に有する。各部（１〜７）
はアドレスバスLAおよびデータバスLDによって相互に接
続されている。 このシングルチップ型マイクロ・コンピュータ10は、
たとえばICカード内に内蔵されて使用される。そして、
第７図に示すように、外部とのデータDxの授受はすべて
CPU1を介して行われるようになっている。第７図は、第
６図に示したマイクロ・コンピュータ10をデータDxの流
れに着目して示したものである。このマイクロ・コンピ
ュータ10は適切なソフトウェアによる「鍵」を使用しな
い限り内蔵ソフトウェアを知ることができない構成とす
ることができ、ICカード内に内蔵されるシングルチップ
型マイクロ・コンピュータとしての適正をもたせてい
る。 ここで、EEP−ROM41,42は同等のものが互いに独立し
て２つ設けられている。そして、第８図に示すように、
一方のEEP−ROM41は、いわゆるユーザ・プログラム領域
（M1）として利用される。ここには、ユーザが任意に作
成したプログラムが予め書き込まれる。このプログラム
の書込みは外部からの制御によってCPU1を停止し、外部
から直接EEPROM41に対して行われる。このようなPROMの
プログラム方法は例えば（株）日立製作所昭和59年８月
発行「日立マイクロコンピュータデータブック８ビット
シングルチップ」823〜865頁によって公知である。これ
により製造工程におけるマスクROMの書替えが不要とな
り、ユーザの多用な応用に即座に応ずることができる。
更にEEPROM41に対するプログラムが行われた後、このEE
PROMに対する再書込みあるいは読出しを禁止することを
可能とする手段を有する構成とすれば内蔵ソフトウェア
の保護として効果がある。他方のEEP−ROM42はデータ領
域（M2）として利用される。ここには、CPU1によって管
理される入出力データのうち、保存を要するデータDxが
必要に応じて随時に書き込まれる。このEEPROM42に対す
る書込みはCPU1によって制御される書込み制御回路７を
介して行われる。一般にEEPROMの書込みに要する時間は
CPUの平均的な命令実行時間に比べ1000倍程度であっ
て、この書込み期間、EEPROM42はCPU1から電気的に切離
され、EEPROM42の読出し，書込み共に不可能となってい
る。 他方、CPU1は、プログラム格納用EEP−ROM41に書き込
まれたユーザ・プログラムIx2を１命令ずつ読込みなが
ら、所定の処理動作を実行する。そして、その処理動作
の過程にて要保存データDxをデータ格納用EEP−ROM42に
書き込む必要が生じた場合には、EEP−ROM書込制御部７
を介して、そのEEP−ROM42への書き込みを行う。この処
理動作の実行に際しては、マスクROM3に予め標準プログ
ラムIx1として用意されているプログラム・ルーチン
（あるいはプログラム・モジュール）が適宜参照され
る。前記プログラムルーチンは例えばソフトウェアタイ
マや除算のプログラムであって、多くの用途あるいは応
用によって有用なプログラムが用意されている。一般に
マスクROMは同容量のEEPROMに比べて小さい面積で実現
可能である。このため、全てのプログラムをEEPROM41に
格納せずに前記ROM3を利用することで半導体チップ全体
のサイズを縮小することが可能となっている。 しかし、全体的な処理はEEP−ROM41に書き込まれたユ
ーザ・プログラムに従って行われる。 第７図において示されるようなEEP−ROM書込制御部７
は、たとえば一方のEEP−ROM41に書き込まれたプログラ
ムに基づく制御を受けながら、他方のEEP−ROM42への書
込動作を行う。この他方のEEP−ROM42は、書込みが行わ
れている間、CPU1から切り離される。 以上のようにして、ユーザの多様な仕様要求及び多様
な用途に対して即座に応じられ、かつデータDxを必要に
応じてEEP−ROMに半永久的に保存させることが可能なマ
イクロ・コンピュータ10が構成されている。 〔発明が解決しようとする問題点〕 しかしながら、上述した技術には、次のような問題点
のあることが本発明者によってあきらかとされた。 すなわち、上述したマイクロ・コンピュータ10では、
ユーザ・プログラムIx2を書き込むためと要保存データD
xを記憶するために、互いに独立した２つのEEP−ROM41,
42が必要となる。EEP−ROMが１つだけでは、そのEEP−R
OMに書込を行っている間、そのEEP−ROMに対する読出ア
クセスができなくなって、CPU1が実行すべき命令を読出
せなくなってしまうからである。したがって、上述した
ように、プログラムとデータとをそれぞれに独立した２
つのEEP−ROM41,42に格納させ、一方のEEP−ROM41から
命令を読出しながら、その読出した命令に基づいて他方
のEEP−ROM42の書込制御を実行するように構成しなけれ
ばならなかった。 しかし、そのためには、互いに独立した２つのEEP−R
OM41,42が必要であり、しかも各EEP−ROM41,42は、各方
面のユーザからの種々多用な仕様要求に対応できるよう
にするために、それぞれに十分に大きな記憶領域M1,M2
を用意できるものでなければならない。たとえば、デー
タサイズは小さくてよいがプログラムサイズは大きく、
あるいはプログラムサイズは小さくてよいがデータサイ
ズは大きく、といったような２通りの要求のいずれにも
対応できるようにするためには、結局、２つのEEP−ROM
41,42のそれぞれの記憶容量をどちらも大きくせざるを
得ない。さらに、２つのEEP−ROM41,42の各記憶容量を
両方共に大きくしても、そのどちらかは記憶容量が大き
く余って有効に利用されない、という無駄が生じやす
い。 なお、EEP−ROM41,42のそれぞれは、メモリアレイと
ともにセンスアンプ，ドライバ回路のようなデータ入出
力のための回路やアドレスを選択するための回路からな
る周辺回路をもつ。それ故に、EEP−ROMが複数個独立し
て形成された場合、センスアンプ，ドライバなどの周辺
回路がそれぞれのEEP−ROM内に設けられることになるの
で、多くの回路要素が必要とされる。これに応じて、EE
P−ROMの全体のサイズを大きくせざるを得なくなってい
る。 そこで、本発明者は、EEP−ROM41に、EEP−ROM42の制
御のためのプログラムを格納するとともにEEP−ROM42の
プログラムによって参照されるべきデータを格納し、ま
たEEP−ROM42に、EEP−ROM41の制御のためのプログラム
とともにEEP−ROM41のプログラムによって参照されるデ
ータを格納することも検討した。このようにすると、EE
P−ROM41および42のそれぞれにおけるプログラム格納エ
リアとデータを格納エリアとを可変にすることが可能に
なる。この場合、前述のようなメモリエリアもしくはサ
イズに関する問題は幾分緩和される。しかしながら、こ
の場合であっても、各EEP−ROM41および42が互いに独立
的なセンスアンプやデコーダ回路のような周辺回路をそ
れぞれにもつので、EEP−ROM全体のサイズもしくは半導
体チップ全体のサイズに関しての不利益は十分に除去さ
れない。 以上のように、上述したマイクロ・コンピュータで
は、ユーザの多様な仕様要求及び多様な用途に対して即
座に応じられ、かつデータDxを必要に応じてEEP−ROMに
半永久的に保存させることができるという利点を有する
ものの、それぞれに十分に大きな記憶容量をもつ２つの
独立したEEP−ROM41,42が必要であった。このため、そ
のハードウェア的な構成負担が大きく、とくに、シング
ルチップ型のものにあっては、その半導体チップサイズ
がどうしても大きくなってしまい、その割にハードウェ
ア資源の利用効率が必ずしもよくない。という問題点の
あることが本発明者によってはじめてあきらかとされ
た。特にICカードに内蔵する場合に半導体チップサイズ
の縮小はカード強度の向上のために強い要求があり、上
記の半導体チップはこれに反するものとなっている。 本発明の目的は、上述したマイクロ・コンピュータの
利点、すなわちユーザの多様な仕様要求及び多様な用途
に対して即座に応じられ、かつデータDxを必要に応じて
EEP−ROMに半永久的に保存させることができるという利
点を保持しつつ、そのハードウェア的な構成規模の縮小
を可能にし、かつハードウェア資源の利用効率を高めら
れるようにする、という技術を提供することにある。 特に、CPUの処理速度より、書込または消去の時間が
長かったり、素子特性のバラツキの大きいEEP−ROMなど
の電気的に書込（または消去）が可能なROMを内蔵した
場合のように、素子特性にあった高速かつ確実な書込を
実現することができ、書込時間の短縮、さらに応答時間
の短縮が図れるようにするという技術を提供するもので
ある。 〔問題点を解決するための手段〕 本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記のとおりである。 すなわち、中央処理ユニットと、書込制御プログラム
を格納する記憶装置とを有する同一の半導体チップに、
ユーザ・プログラムと要保存データの両方が書込及び消
去可能にされたプログラム／データ共用のデータ及びプ
ログラムを格納する電気的に書込及び消去可能なROM
と、このROMの書込を制御するフラグを有する書込制御
回路とを備えるとともに、上記ROMと上記記憶装置を、
上記中央処理ユニットのアドレス空間上にて互いに異な
るアドレス位置に配置する、というものである。 〔作用〕 上記した手段によれば、書込可能なROMにデータを書
き込むのに際し、そのときだけCPUを別の記憶装置へジ
ャンプさせて、そこに予め格納された所定の書込制御プ
ログラムを実行させることにより、書込可能なROMへの
書込動作中にもCPUに所定の書込制御処理を実行させる
ことができる。これにより、ユーザ・プログラム領域と
データ領域とを１つの書込可能なROM内に置くことがで
き、さらに各領域の大きさの割合を任意に選ぶことがで
きる。これによって、ユーザの多様な仕様要求に即座に
応じられ、かつデータDxを必要に応じて上記ROMに半永
久的に保存させることができるという利点を保持しつ
つ、そのハードウェア的な構成規模の縮小を可能にし、
かつハードウェア資源の利用効率を高められるようにす
る、という目的が達成される。 特に、制御プログラムによってフラグを操作してROM
の書込（または消去）を制御することにより、素子特性
にあった高速かつ確実な書込を実現することができ、書
込時間の短縮、さらに応答時間の短縮を図ることができ
る。 〔実施例〕 以下、本発明の好適な実施例を図面に基づいて説明す
る。 なお、各図中、同一符号は同一あるいは相当部分を示
す。 第１図はこの発明による技術が適用されたマイクロ・
コンピュータ10の主要部における一実施例を示す。 同図にその主要部を示すマイクロ・コンピュータ10は
シングルチップ型のものであって、CPU1とともに、ユー
ザ・プログラムIx2と要保存データの両方が任意の割合
で書き込まれるEEP−ROM4を備える。これとともに、そ
のEEP−ROM4に書込を行うための書込制御プログラムが
標準プログラムIx1の一部として予め固定的に格納され
たいわゆるマスクROM3を備える。 マスクROM3は書込み制御プログラムのみを格納したも
のであってもよく、あるいは更に前記した標準プログラ
ムルーチンを格納したものであってもよい。ここで、書
込み制御プログラムは例えば書込み制御回路７に対する
起動のためのプログラムあるいは書込みの終了を検出す
るためのプログラムを含むようなものである。さらに書
込みデータが多量である場合にはRAM2内の所定の領域に
用意されたデータを順次EEPROM4に対して転送し、書込
みを行うものであってもよい。さらに、そのEEP−ROM4
とマスクROM3はそれぞれ、上記CPU1のアドレス空間上に
て、互いに異なるアドレス位置に配置されている。ここ
で、第１図におけるスイッチは仮想的なものであって、
CPU1の実行プログラムがEEP−ROM4に対する書込み時に
はコール命令によってマスクROM3に移り、書込み終了後
リターン命令によってEEP−ROM4に戻ることを示すもの
である。 この場合、EEP−ROM4内には、そのEEP−ROM4への書込
制御プログラムの代わりに、マスクROM3内の特定ルーチ
ンへのコール命令が書き込まれるようになっている。他
方、マスクROM3内には、EEP−ROM4のための書込制御プ
ログラムとともに、この書込制御プログラムの最後にEE
P−ROM4へのリターン命令が書き込まれるようになって
いる。 第２図は、第１図に示したマイクロ・コンピュータ10
の全体的な構成の一実施例を示す。 同図に示すように、上記マイクロ・コンピュータ10に
は、上述した構成要素すなわちCPU1,マスクROM3、およ
びEEP−ROM4のほかに、CPU1の作業領域を提供するRAM
2、外部に対してデータDxの受け渡しを行うI/O（入出力
ユニット）５、周辺回路６、およびEEP−ROM書込制御部
７などが内蔵されている。これらを内蔵することによ
り、たとえばICカード内に内蔵されるシングルチップ型
マイクロ・コンピュータとしての適性をもたせられてい
る。マイクロ・コンピュータ10内の各部（１〜７）はア
ドレスバスLAおよびデータバスLDによって相互に接続さ
れている。 各メモリや周辺回路に対する制御信号は省略されてい
る。 第３図は、第２図に示したマイクロ・コンピュータ10
を、データDxの流れに着目して示す。同図に示すよう
に、外部とのデータDxの授受はすべてCPU1を介して行わ
れるようになっている。これにより適切なソフトウェア
による「鍵」を使用しない限り、内蔵ソフトウェアを知
ることができない構成とすることが可能である。 第４図は、上記CPU1のアドレス空間の状態の３つの例
をそれぞれメモリ・マップによって示す。同図に示すよ
うに、上記EEP−ROM4による記憶領域Ｍ内には、ユーザ
・プログラム領域M1とデータ領域M2の両方が任意の割合
でもって割り当てられるようになっている。 第５図は、上記CPU1がEEP−ROM4への書込制御を行う
場合の処理動作例をフローチャートによって示す。 第２図において、CPU1は、ユーザ・プログラム領域M1
に書き込まれたプログラムIx2を１命令づつ読込みなが
ら、所定の処理動作を実行する（ステップS6）。 ここで、その処理動作の過程にて要保存データDxをEE
P−ROM4に書き込む必要が生じると（ステップS1）、CPU
1は、コール命令によって、マスクROM3に格納された標
準プログラム領域Ix1中の書込制御プログラムの先頭ア
ドレスにジャンプする（ステップS2）。そして、その書
込制御プログラムにしたがってEEP−ROM4の書込制御処
理を実行する（ステップS3）。これにより、EEP−ROM書
込制御部７を介して、そのEEP−ROM4への書き込みが行
われる。この書き込みが行われている間、EEP−ROM4はC
PU1から切り離される。 この後、書込みが完了すると、CPU1は、たとえば書込
制御部７側から発せられるフラグあるいは割込み要求に
基づいて、書込の完了を判定する（ステップS4）。する
と、CPU1は、マスクROM3からEEP−ROM4のプログラム領
域M1にリターンし、ジャンプ時のアドレスの次の番地か
らユーザ・プログラムの読込みを再開する（ステップS
5）。そして、処理の終了あるいは次のデータ書込要求
が発生するまで、EEP−ROM4のユーザ・プログラムを実
行する（ステップS6）。 以上のようにして、ユーザ・プログラム領域M1とデー
タ領域M2とを１つのEEP−ROM4内に置くことができるよ
うになっている。これと、ともに、両領域M1とM2の大き
さの割合を任意に選ぶことができるので、EEP−ROM全体
の記憶領域Ｍのサイズがそれほど大きくなくとも、たと
えば第４図に３つの例を示すように、データ領域M2のサ
イズを小さくする代わりにプログラム領域M1のサイズを
大きくとったり、あるいはプログラム領域M1のサイズを
小さくする代わりにデータ領域M2のサイズを大きくとっ
たり、といったように記憶領域Ｍを融通し合って効率良
く利用することができる。 これによって、ユーザの多様な用途に対して即座に応
じられ、かつデータDxを必要に応じてEEP−ROM4に半永
久的に保存させることができるという利点を保持しつ
つ、そのハードウェア的な構成規模の縮小を可能にし、
かつハードウェア資源の利用効率を高められるようにす
る、という目的が達成される。 ここで、EEP−ROMの書込が完了されたときのユーザプ
ログラムへのリターンは、実施例のように書込制御部７
から発せられるプラグあるいは割込み要求によらなくて
もよい。たとえば、CPU1内の適当な作業レジスタが、EE
P−ROMへの書込動作の開始と同時に動作開始されて、そ
の動作中に一定周期で更新される一種のカウンタもしく
はタイマとして利用され、かかる作業レジスタの内容が
所定値に達したときに上記リターン動作が実行されるよ
うに構成されてもよい。つまり、CPU1があらかじめ見込
まれる所定の書込所要時間を計時し、この計時が完了し
た時点でEEP−ROMへの書込動作の完了をソフトウェア的
にチェックする構成であってもよい。この場合、書込時
間の設定とその後のリターン動作の制御は、タイマー回
路のような専用回路によってハードウェア的に行わせる
ようにしてもよい。 上記した例では、ユーザプログラムは、特に制限され
ないものの、外部からの制御によってCPU1を停止し、外
部から直接EEP−ROM4のユーザプログラム領域M1に対し
て書込みを行う構成となっている。 このユーザプログラムの書込みは、マスクROM3のプロ
グラムに従ってCPU1がI/Oユニット５を介して外部より
プログラムを受信し、順次EEP−ROM4のユーザプログラ
ム領域M1に対して書込む構成としてもよい。この例で
は、内蔵EEP−ROM4に対して外部から直接アクセスする
手段を持たないために、機密保護機能が強化され、ICカ
ード内に内蔵されるシングルチップ型マイクロ・コンピ
ュータとしての適正を増大させることができる。 この場合、ユーザプログラム４に対する書込みが既に
行われているか否かは、EEP−ROM4内にフラグを有して
その状態で判定すればよい。このフラグの状態に応じ
て、CPU1のリセット後のスタートアドレスを変更するよ
うな構成にしてもよい。 また、書込可能なROMとしては、EEP−ROMのような電
気的に書込および消去可能なROMだけではなく、紫外線
消去型のEP−ROMも利用できる。 上記の例では、特に制限はされないものの、書込みは
書込み制御回路７によって行われ、一定時間の書込みが
行われている。 EP−ROMの場合には、一般にEEP−ROMに比して書込み
時間が長い。このために、上記のような書込み時間一定
の方法ではICカードに内蔵した場合には応答時間の増加
を招いてしまう。ここで、EP−ROM素子のプロセスバラ
ツキが大きいことにより、ワーストケースを考慮して書
込み時間は設定されるために多くの場合、書込み時間が
必要以上に費されてしまっている。 そこで、本発明者は書込み制御回路７に対してCPU1が
起動をかけると共に更に、停止も可能とできる構成する
ことを考えた。即ち、書込み制御回路７内にフラグPGM
を設け、このフラグPGMをCPU1がセットすると書込みが
開始され、前記フラグをリセットすると書込みが終了さ
れるというものである。書込み時間は、例えば前記した
ようにソフトウェアによって計時されてもよいし、或は
タイマ回路を内蔵しているものにあっては、これを利用
してもよい。 第９図は上記の場合のマスクROM3内に格納されるべき
書込み制御プログラムの一実施例を示すフローチャート
である。 まず、CPU1がEP−ROMに対する書込みアドレス・デー
タを設定し、EEP−ROMはこれらをラッチする（ステップ
S1）。次にCPU1は特定レジスタＮの内容をクリアし（ス
テップS2）、上記レジスタＮに＋１の加算を行った（ス
テップS3）後にフラグPGMをセットする（ステップS
4）。所定の単位時間例えば1msの計時を行い（ステップ
S5）、その後にフラグPGMをリセットし（ステップS6）
単位時間の書込みを終了する。 この後、正しく書込みが行われたか否かを判定する
（ステップS7）。この判定は、EP−ROMの読出しを行い
この読出された内容と書込みデータを比較する。特に制
限はされないが、この読出し時には前記ラッチされたデ
ータを破壊しないように構成されている。この比較結果
が不一致であればCPU1は前記レジスタＮの値を判定して
（ステップS11）、24以下であれば上記ステップS3に戻
り再び単位時間の書込みを実行する。上記単位時間の書
込みが25回行われても、即ちＮ＝25となっても不一致の
場合は不良と判定して（ステップS12）終了する。 上記判定の結果が一致していれば、CPU1はフラグPGM
をセットし（ステップS8）、更に3xNmsの計時を行った
（ステップS9）後に、フラグPGMをクリアして（ステッ
プS10）終了する。即ち、上記判定結果が一致するまで
に要した時間Nmsの３倍の時間による重ね書込みが行わ
れる。 これによって、素子特性にあった高速かつ確実な書込
みを実現することができ、書込み時間の短縮、更に応答
時間の短縮を図ることができる。 上記した方法によって、ユーザの多様な仕様要求及び
多様な用途に対して即座に応じられ、かつデータDxを必
要に応じてEP−ROMに半永久的に保存させることができ
るという利点を有しつつ、そのハードウェア的な構成規
模の縮小を可能にし、かつハードウェア資源の利用効率
を高められるようにし、更に応答時間を短縮することが
できる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。 すなわち、EEP−ROM内蔵型のマイクロ・コンピュータ
にあって、ユーザ・プログラム領域とデータ領域とを１
つのEEP−ROM内に置くことができ、さらに各領域の大き
さの割合を任意に選ぶことができ、これによって、ユー
ザの多様な使用要求及び多様な用途に対して即座に応じ
られ、かつデータDxを必要に応じてEEP−ROMに半永久的
に保存させることができるという利点を保持しつつ、そ
のハードウェア的な構成規模の縮小を可能にし、かつハ
ードウェア資源の利用効率を高めることができる、とい
う効果が得られる。特に、制御プログラムによってフラ
グを操作してROMの書込または消去を制御することがで
きるので、素子特性にあった高速かつ確実な書込または
消去を実現し、書込または消去時間の短縮、さらに応答
時間の短縮を図ることができる。さらに、ICカード内に
内蔵すべきシングルチップ型マイクロコンピュータに適
用する場合には、半導体チップのサイズ縮小によりカー
ドの強度を強化できるという効果が得られる。 以上、本発明者によってなされた発明を実施例にもと
づき具体的に説明したが、本発明は上記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることはいうまでもない。たとえば、書込制
御プログラムをマスクROM3あるいはEEP−ROM4に予め格
納し、EEP−ROM4の書込動作を行うときに、その格納さ
れた書込制御プログラムをRAM2へ転送してCPU1に実行さ
せるような構成でもよい。 また、ICカード用シングルチップ型マイクロ・コンピ
ュータに適用した場合について説明したが、それに限定
されるものではなく、たとえば、ボード型のマイクロ・
コンピュータなどにも適用できる。 少なくとも、EEP−ROMにプログラムとデータの両方を
記憶させる条件のものには適用できる。

【図面の簡単な説明】 第１図はこの発明による技術が適用されたEEP−ROM内蔵
型マイクロ・コンピュータの主要部を示すブロック図、 第２図は第１図に示したマイクロ・コンピュータの全体
的な構成例を示すブロック図、 第３図は第２図に示したマイクロ・コンピュータをデー
タの流れに着目して示すブロック図、 第４図は第２図に示したマイクロ・コンピュータ内CPU
のアドレス空間の３つの状態を例示するアドレスマッ
プ、 第５図は第２図に示したマイクロ・コンピュータの動作
例を示すフローチャート、 第６図はこの発明に先立って検討されたEEP−ROM内蔵型
マイクロ・コンピュータの構成を示すブロック図、 第７図は第６図に示したマイクロ・コンピュータをデー
タの流れに着目して示すブロック図、 第８図は第６図に示したマイクロ・コンピュータ内CPU
のアドレス空間の状態を例示するアドレスマップであ
る、 第９図はEP−ROMを内蔵した場合の書込み制御プログラ
ムを示すフローチャートである。 CPU1……中央処理ユニット、RAM2……ランダム・アクセ
ス・メモリ、マスクROM3……固定記憶リード・オンリ・
メモリ、EEP−ROM41,42……エレクトリカリ・エレーサ
ブル・アンド・プログラマブルROM、I/O5……入出力ユ
ニット。

Claims (1)

1. (57)【特許請求の範囲】 １．中央処理ユニットと、 ユーザ・プログラムの格納領域とデータの格納領域に兼
   用された電気的に書込及び消去可能なROMと、 上記ROMへユーザ・プログラムまたはデータの書込を実
   行し、この書込の開始または終了の少なくとも一方を上
   記中央処理ユニットの制御に基づき行う書込制御回路
   と、 上記ROMに書込を行うための書込制御プログラムを格納
   する記憶装置と、 入出力ユニットとを同一の半導体チップに備え、 上記中央処理ユニットが、上記書込制御プログラムに基
   づき、上記入出力ユニットを経由して外部から入力した
   プログラムまたはデータを上記ROMへ書き込む処理を上
   記書込制御回路を介して行い、 上記ユーザ・プログラムは、上記記憶装置に格納されて
   いる上記書込制御プログラムによって上記ROMを書込制
   御するための処理に上記中央処理ユニットの処理を移行
   させるための命令を有しており、 上記書込制御プログラムは、上記ROMを書込制御する処
   理の完了後に上記ROMに格納されているプログラムによ
   る処理に上記中央処理ユニットを復帰させる命令を有し
   ていることを特徴とするマイクロ・コンピュータ。 ２．上記書込制御プログラムを格納する記憶装置がマス
   クROMであることを特徴とする特許請求の範囲第１項記
   載のマイクロ・コンピュータ。 ３．上記書込制御プログラムを格納する記憶装置がRAM
   であることを特徴とする特許請求の範囲第１項記載のマ
   イクロ・コンピュータ。