JP2501874B2 - Icカ―ド - Google Patents

Icカ―ド

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JP2501874B2
JP2501874B2 JP16074688A JP16074688A JP2501874B2 JP 2501874 B2 JP2501874 B2 JP 2501874B2 JP 16074688 A JP16074688 A JP 16074688A JP 16074688 A JP16074688 A JP 16074688A JP 2501874 B2 JP2501874 B2 JP 2501874B2
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健 井上
茂 古田
敦男 山口
利之 松原
宗三 藤岡
賢一 高比良
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三菱電機株式会社
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    • G07F7/08Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means
    • G07F7/10Mechanisms actuated by objects other than coins to free or to actuate vending, hiring, coin or paper currency dispensing or refunding apparatus by coded identity card or credit card or other personal identification means together with a coded signal, e.g. in the form of personal identification information, like personal identification number [PIN] or biometric data
    • G07F7/1008Active credit-cards provided with means to personalise their use, e.g. with PIN-introduction/comparison system
    • GPHYSICS
    • G06COMPUTING; CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/22Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/2236Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
    • GPHYSICS
    • G06COMPUTING; CALCULATING; COUNTING
    • G06QDATA PROCESSING SYSTEMS OR METHODS, SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL, SUPERVISORY OR FORECASTING PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL, SUPERVISORY OR FORECASTING PURPOSES, NOT OTHERWISE PROVIDED FOR
    • G06Q20/00Payment architectures, schemes or protocols
    • G06Q20/30Payment architectures, schemes or protocols characterised by the use of specific devices
    • G06Q20/34Payment architectures, schemes or protocols characterised by the use of specific devices using cards, e.g. integrated circuit [IC] cards or magnetic cards
    • G06Q20/341Active cards, i.e. cards including their own processing means, e.g. including an IC or chip
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    • G06Q20/357Cards having a plurality of specified features

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ICカードに係り、特にICカード自身のテ
スト(製品テスト)を実行するテストプログラムとICカ
ードを使用するために各種の機能を実行する応用プログ
ラムとの双方を格納しているICカードに関するものであ
る。

〔従来の技術〕 第6図は従来のICカードの構成を示すブロック図であ
る。CPU(1)にバス(2)を介してシステムROM(3)
及び応用ROM(4)が接続されている。第7図に示すよ
うに、システムROM(3)内にはICカード自身のテスト
を行うためのテストプログラム(31)が格納され、応用
ROM(4)内にはICカードを使用する上で必要な各種の
機能を実行する応用プログラム(41)が格納されてい
る。また、システムROM(3)内には、テストプログラ
ム(31)と応用プログラム(41)とのいずれを実行する
かを判断してこれから実行するプログラムへ分岐する分
岐ルーチン(32)も格納されている。

第6図において、バス(2)にはさらに可変データを
格納するEEPROM(5)、一時的にデータを記憶するRAM
(6)及び外部機器との間でデータの入出力を行う入出
力回路(7)が接続されている。そして、第8図に示す
ようにシステムROM(3)、応用ROM(4)、EEPROM
(5)、RAM(6)及び入出力回路(7)は同一のメモ
リ空間上に配置されており、同じ形の命令で容易にこれ
ら各領域をアクセスすることができるようになってい
る。

また、システムROM(3)、応用ROM(4)、EEPROM
(5)、RAM(6)の各メモリ及び入出力回路(7)に
は、それぞれバス(2)の状態から第8図のメモリ空間
の配置に基づいてこれらメモリあるいは入出力回路
(7)を選択するための選択回路(13)、(14)、(1
5)、(16)及び(17)が接続されている。

尚、端子(P1)は正電源入力端子、(P2)は電源用接
地端子、(P3)はCPU(1)の初期化を行うリセット信
号を入力するリセット信号端子、(P4)はクロック信号
を入力するクロック端子、(P5)はI/O端子である。

このようなICカードにおいて、リセット信号端子(P
3)からリセット信号が入力されると、CPU(1)は予め
システムROM(3)内の所定の番地に格納されている分
岐ルーチン(32)の実行開始番地を読み出し、この実行
開始番地から分岐ルーチン(32)の実行を開始する。分
岐ルーチン(32)では、CPU(1)は、テストプログラ
ム(31)の実行指令が外部機器からI/O端子(P5)に入
力されたときにはそのままテストプログラム(31)に移
行する。このテストプログラム(31)には十分なる製品
テストが可能となるように任意の番地をアクセスするこ
とのできる機能が設けられており、CPU(1)はテスト
プログラム(31)に従って各番地をアクセスし、これに
より製品テストが行なわれる。

一方、テストプログラム(31)の実行指令が入力され
ない場合には予め応用ROM(4)内の所定の番地に格納
されている応用プログラム(41)の実行開始番地を読み
出し、この実行開始番地から応用プログラム(41)の実
行を開始する。

ところで、CPU(1)として、メモリ空間内に特定の
領域(以下、スペシャルページとする)を定め、この領
域内だけは他の領域をアクセスするための命令語より短
いバイト数の命令語でアクセスできるようにしたCPUが
ある。このようなスペシャルページを設けることによ
り、メモリの使用効率を向上させようというものであ
る。スペシャルページを有するCPUは、特にICカードの
ように容量の限られたメモリで多くの機能の実現が要求
される装置には有用である。

〔発明が解決しようとする課題〕

しかしながら、スペシャルページは通常第8図に示す
ように、メモリ空間内の最も上位番地側の領域に設定さ
れるため、このスペシャルページに重ねて最上位側の番
地に配置されたメモリのみがスペシャルページを使用す
ることができ、他のメモリはスペシャルページを使用す
ることができなかった。すなわち、第8図のようにシス
テムROM(3)を最上位番地側に配置した場合には、シ
ステムROM(3)内のテストプログラムではスペシャル
ページを用いることができるが、スペシャルページと重
ならない応用ROM(4)内の応用プログラムではスペシ
ャルページを用いることができないという問題点があっ
た。

この発明はこのような問題点を解消するためになされ
たもので、テストプログラムと応用プログラムのいずれ
においてもスペシャルページを使用することができるIC
カードを得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るICカードは、メモリ空間内に他の領域
をアクセスするための命令より短いバイト数の命令でア
クセスできる特定の領域を備えたCPUと、テストプログ
ラム及びその実行開始番地が格納された第1のメモリ
と、応用プログラム及びその実行開始番地が格納された
第2のメモリと、前記第1のメモリが前記特定の領域に
重なるように配置された第1のメモリ配置を形成する第
1の選択手段と、前記第2のメモリが前記特定の領域に
重なるように配置された第2のメモリ配置を形成する第
2の選択手段と、前記CPUが前記第1のメモリ内のテス
トプログラムの実行開始番地及び前記第2のメモリ内の
応用プログラムの実行開始番地のいずれを読み出したか
に応じて前記テストプログラムと前記応用プログラムの
いずれが実行されるのかを検出する検出手段と、前記検
出手段が前記テストプログラムの実行を検出した場合に
は前記第1の選択手段を作動させ、前記応用プログラム
の実行を検出した場合には前記第2の選択手段を作動さ
せる切換手段とを備えたものである。

〔作用〕

この発明においては、検出手段がテストプログラムの
実行を検出するかあるいは応用プログラムの実行を検出
するかによって、切換手段が選択的に第1の選択手段及
び第2の選択手段を作動させ、これによりメモリ配置の
切換が行なわれる。

〔実施例〕 以下、この発明の実施例を添付図面に基づいて説明す
る。

第1図はこの発明の一実施例に係るICカードの構成を
示すブロック図である。このICカードはCPU(1)を有
し、CPU(1)にバス(2)を介して第1のメモリであ
るシステムROM(3)及び第2のメモリである応用ROM
(4)が接続されている。バス(2)にはさらに可変デ
ータを格納するEEPROM(5)、一時的にデータを記憶す
るRAM(6)及び外部機器との間でデータの入出力を行
う入出力回路(7)が接続されている。

CPU(1)は第2A図及び第2B図に示すようにメモリ空
間の最も上位番地側の領域にスペシャルページを有して
おり、このスペシャルページ内だけは他の流域をアクセ
スするための命令語より短いバイト数の命令語でアクセ
スできるようになっている。

システムROM(3)内にはICカード自身のテストを行
うためのテストプログラムが格納され、応用ROM(4)
内にはICカードを使用する上で必要な各種の機能を実行
する応用プログラムが格納されている。また、システム
ROM(3)内には、テストプログラムと応用プログラム
とのいずれを実行するかを判断してこれから実行するプ
ログラムへ分岐する分岐ルーチンも格納されている。

また、第1図において、EEPROM(5)、RAM(6)の
各メモリ及び入出力回路(7)にはそれぞれ選択回路
(15)、(16)及び(17)が接続されている。これらの
選択回路は、バス(2)の状態から上記のメモリあるい
は入出力回路(7)を選択するためのものである。

システムROM(3)には切換スイッチ(18)を介して
選択回路(13)及び(19)が接続され、一方応用ROM
(4)には切換スイッチ(20)を介して選択回路(14)
及び(21)が接続されている。選択回路(13)及び(1
4)は第1の選択手段を構成し、第2A図に示すごとくメ
モリ空間上においてシステムROM(3)をスペシャルペ
ージに重ねて最上位番地側に、応用ROM(4)をシステ
ムROM(3)より下位の番地にそれぞれ配置(第1のメ
モリ配置)するように、バス(2)の状態からこれらメ
モリを選択する。また、選択回路(19)及び(21)は第
2の選択手段を構成し、第2B図に示すごとくメモリ空間
上において応用ROM(4)をスペシャルページに重ねて
最上位番地側に、システムROM(3)をシステムROM
(3)より下位の番地にそれぞれ配置(第2のメモリ配
置)するように、バス(2)の状態からこれらメモリを
選択する。また、二つの切換スイッチ(18)及び(20)
は切換手段を構成している。

また、第1図に示すように、バス(2)には検出手段
となる検出回路(22)が接続されている。この検出回路
(22)はCPU(1)が応用ROM(4)内の応用プログラム
の実行開始番地を読み出したことをバス(2)を介して
検出するものであり、その検出結果に基づいて二つの切
換スイッチ(18)及び(20)の切換を行う。詳しく言う
と、検出回路(22)は、通常は切換スイッチ(18)及び
(20)をそれぞれ接点a及びcに位置させるが、CPU
(1)による応用プログラムの実行開始番地の読み出し
を検出するとこれら切換スイッチ(18)及び(20)をそ
れぞれ接点b及びdに切り換える。

尚、第6図の従来例と同様に、このICカードには、正
電源入力端子(P1)、電源用接地端子(P2)、リセット
信号端子(P3)、クロック端子(P4)、I/O端子(P5)
が設けられている。

また、システムROM(3)内の所定の領域には第2A図
に示す第1のメモリ配置における分岐ルーチンの実行開
始番地が格納され、応用ROM(4)内の所定の領域には
第2B図に示す第2のメモリ配置における応用プログラム
の実行開始番地が格納されている。

次に、この実施例の動作を述べる。

まず、リセット信号端子(P3)からリセット信号が入
力される。このとき切換スイッチ(18)及び(20)はそ
れぞれ接点a及びcに接続されているので、第1の選択
手段である選択回路(13)及び(14)がそれぞれシステ
ムROM(3)及び応用ROM(4)に接続され第2A図に示す
第1のメモリ配置が形成される。そして、CPU(1)は
予めシステムROM(3)内の所定の番地に格納されてい
る分岐ルーチンの実行開始番地を読み出し、この実行開
始番地から分岐ルーチンの実行を開始する。

分岐ルーチンでは、始めにI/O端子(P5)の状態チェ
ックが行なわれ、製品テスト実行の指令の有無が判断さ
れる。その結果、製品テストを実行する旨の指令があっ
たときには、この分岐ルーチンに引き続いてそのままテ
ストプログラムが実行される。このときシステムROM
(3)はスペシャルページに重なって配置されているた
め、このスペシャルページを有効に使用して効率のよい
テストプログラムの実行が可能となる。

一方、製品テスト実行の指令が入力されない場合に
は、分岐ルーチンから応用ROM(4)内の応用プログラ
ムへと移行すべく、CPU(1)はバス(2)を介して予
め応用ROM(4)内の所定の番地に格納されている応用
プログラムの実行開始番地を読み出す。このとき、CPU
(1)が応用プログラムの実行開始番地を読み出したこ
とが検出回路(22)により検出され、この検出回路(2
2)によって切換スイッチ(18)及び(20)がそれぞれ
接点b及びdに切り換えられる。これにより、今度は第
2の選択手段である選択回路(19)及び(21)がそれぞ
れシステムROM(3)及び応用ROM(4)に接続され第2B
図に示す第2のメモリ配置が形成される。すなわち、応
用ROM(4)がスペシャルページに重なって配置され
る。

このような状態でCPU(1)により応用プログラムが
実行される。従って、応用プログラムでもスペシャルペ
ージを使用することができ、効率のよい応用プログラム
の実行が可能となる。

ここで、第1及び第2の選択手段、検出手段及び切換
手段を具体的に構成した回路図を第3図に示す。この回
路は、フリップフロップ回路(23)、アンド回路(24)
〜(26)、ナンド回路(27)、排他的オア回路(28)及
びインバータ回路(29)〜(30)からなり、16進数4桁
(16ビット構成)の番地を有するメモリ空間から、指定
された番地によってシステムROM(3)あるいは応用ROM
(4)の選択を制御するものである。

通常時の第1のメモリ配置図を第4A図に示す。応用RO
M(4)は4000〜7FFF番地に、システムROM(3)はC000
〜FFFF番地にそれぞれ配置される。一方、応用プログラ
ム実行時には第4B図のごとく第2のメモリ配置に切り換
えられ、システムROM(3)は4000〜7FFF番地に、応用R
OM(4)はC000〜FFFF番地にそれぞれ配置される。応用
ROM(4)内の応用プログラムの実行開始番地は第4B図
の第2のメモリ配置においてD000番地とし、このD000番
地に応用プログラムの最初の命令A9が格納されている。
また、この実行開始番地D000が通常時(第4A図の第1の
メモリ配置)において応用ROM(4)内の7FFE番地及び7
FFF番地に格納されている。この応用プログラムの実行
開始番地D000が格納された番地のうち下位の番地7FFEが
システムROM(3)内のE001番地及びE002番地に格納さ
れ、これらのすぐ下位のE000番地にあるジャンプ命令6C
により番地7FFE及び7FFFを介して第4B図の応用プログラ
ムの実行開始番地D000にジャンプできるように構成され
ている。

次に、第3図の回路の動作を第5図のタイミングチャ
ート図を参照しながら説明する。

まず、電源が入り、リセット信号がフリップフロップ
回路(23)の端子RDに入力されると、フリップフロップ
回路(23)はリセット状態となり、メモリ配置変更信号
はLレベルとなる。このとき、メモリ配置は第4A図の状
態にある。そして、バス(図示せず)を通してシステム
ROM(3)の領域であるC000〜FFFF番地の中の任意の番
地が指定されると、この領域ではAD0からAD15までの16
ビットからなる各番地の上位2ビットAD14及びAD15が共
に必ずHレベルとなるので、第3図における排他的オア
回路(28)及びアンド回路(24)を介してHレベルの信
号がアンド回路(25)に入力し、このアンド回路(25)
からシステムROM(3)にHレベルのシステムROM選択信
号が入力する。これにより、システムROM(3)の選択
が行なわれる。

一方、応用ROM(4)の領域である4000〜7FFF番地の
中の任意の番地が指定されると、この領域では各番地の
上位2ビットAD14及びAD15がそれぞれ必ずHレベル及び
Lレベルとなるので、排他的オア回路(28)、インバー
タ回路(30)及びアンド回路(24)、(26)を介して応
用ROM(4)にHレベルの応用ROM選択信号が入力され、
応用ROM(4)が選択される。

そして、この第4A図のメモリ配置で実行されたシステ
ムROM(3)内の分岐ルーチンにおいて応用ROM(4)の
応用プログラムに分岐する場合には次ぎのようになる。
まず、E000番地でジャンプ命令6Cが読み込まれ、この命
令によりE001番地及びE002番地に格納されている番地7F
FEが読まれ、この7FFE番地及びこれに続く7FFF番地が順
次指定される。このとき指定された7FFE及び7FFF番地は
応用ROM(4)の領域内であるので、上述したようにア
ンド回路(2)からHレベルの応用ROM選択信号が出力
され、応用ROM(4)が選択される。

さらに、7FEE及び7FFF番地に格納されている応用ROM
(4)の実行開始番地D000が読み込まれる時刻t1には、
D000番地を示す最下位ビットAD0が応用ROM選択信号と共
にHレベルとなるので、第3図のナンド回路(27)から
フリップフロップ回路(23)にLレベルの信号が入力さ
れる。これにより、このフリップフロップ回路(23)か
ら出力されるメモリ配置変更信号はHレベルに反転し、
以後フリップフロップ回路(23)に再びリセット信号が
入力されるまでメモリ配置変更信号のHレベルが維持さ
れる。従って、引き続いて応用ROM(4)の実行開始番
地D000が指定されると、このD000を示す最上位ビットAD
15がHレベルのため排他的オア回路(28)からLレベル
の信号が出力され、これにより応用ROM選択信号がHレ
ベルとなって応用ROM(4)が選択される。

このようにメモリ配置変更信号がHレベルとなること
により、最上位ビットAD15がHレベルであるC000〜FFFF
番地の領域を指定すると応用ROM(4)の選択が行なわ
れる。これに対して、最上位ビットAD15がLレベルであ
る4000〜7FFF番地の領域を指定するとシステムROM
(3)の選択が行なわれる。すなわち、メモリ空間内の
アドレスの配置が、第4A図に示される第1のメモリ配置
から第4B図に示すような第2のメモリ配置に変更され
る。

このようにして、第4B図における番地D000に格納され
ていた命令A9が読み出され、応用プログラムの実行が開
始される。このとき、応用ROM(4)はスペシャルペー
ジに重なって配置されるので、スペシャルページを使用
して効率よく応用プログラムを実行することができる。

尚、これら第3〜5図の具体例は単に一例を示したに
過ぎず、この発明はこの具体例に限定されるものではな
い。

〔発明の効果〕

以上説明したようにこの発明によれば、メモリ空間内
に他の領域をアクセスするための命令より短いバイト数
の命令でアクセスできる特定の領域を備えたCPUと、テ
ストプログラム及びその実行開始番地が格納された第1
のメモリと、応用プログラム及びその実行開始番地が格
納された第2のメモリと、前記第1のメモリが前記特定
の領域に重なるように配置された第1のメモリ配置を形
成する第1の選択手段と、前記CPUが前記第1のメモリ
内のテストプログラムの実行開始番地及び前記第2のメ
モリ内の応用プログラムの実行開始番地のいずれを読み
出したかに応じて前記テストプログラムと前記応用プロ
グラムのいずれが実行されるのかを検出する検出手段
と、前記検出手段が前記テストプログラムの実行を検出
した場合には前記第1の選択手段を作動させ、前記応用
プログラムの実行を検出した場合には前記第2の選択手
段を作動させる切換手段とを備えているので、テストプ
ログラムにおいても応用プログラムにおいてもスペシャ
ルページを使用することができ、メモリの使用効率が向
上する。

【図面の簡単な説明】

第1図はこの発明の第1実施例に係るICカードの構成を
示すブロック図、第2A図は第1実施例における通常時の
メモリ配置図、第2B図は第1実施例における応用プログ
ラム実行時のメモリ配置図、第3図は第2実施例の主要
部を示す回路図、第4A図は第2実施例における通常時の
メモリ配置図、第4B図は第2実施例における応用プログ
ラム実行時のメモリ配置図、第5図は第2実施例の動作
を示すタイミングチャート図、第6図は従来のICカード
の構成を示すブロック図、第7図はシステムROMと応用R
OMとの構成を示す説明図、第8図は従来例におけるメモ
リ配置図である。 図において、(1)はCPU、(2)はバス、(3)はシ
ステムROM、(4)は応用ROM、(13)、(14)、(19)
及び(21)は選択回路、(18)及び(20)は切換スイッ
チ、(22)は検出回路である。 なお、各図中同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松原 利之 兵庫県伊丹市瑞原4丁目1番地 三菱電 機セミコンダクタソフトウェア株式会社 北伊丹事業所内 (72)発明者 藤岡 宗三 兵庫県伊丹市瑞原4丁目1番地 三菱電 機セミコンダクタソフトウェア株式会社 北伊丹事業所内 (72)発明者 井上 健 兵庫県伊丹市瑞原4丁目1番地 三菱電 機株式会社北伊丹製作所内 (56)参考文献 特開 昭63−103395(JP,A) 特開 昭63−75831(JP,A)

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】メモリ空間内に他の流域をアクセスするた
    めの命令より短いバイト数の命令でアクセスできる特定
    の領域を備えたCPUと、 テストプログラム及びその実行開始番地が格納された第
    1のメモリと、 応用プログラム及びその実行開始番地が格納された第2
    のメモリと、 前記第1のメモリが前記特定の領域に重なるように配置
    された第1のメモリ配置を形成する第1の選択手段と、 前記第2のメモリが前記特定の領域に重なるように配置
    された第2のメモリ配置を形成する第2の選択手段と、 前記CPUが前記第1のメモリ内のテストプログラムの実
    行開始番地及び前記第2のメモリ内の応用プログラムの
    実行開始番地のいずれを読み出したかに応じて前記テス
    トプログラムと前記応用プログラムのいずれが実行され
    るのかを検出する検出手段と、 前記検出手段が前記テストプログラムの実行を検出した
    場合には前記第1の選択手段を作動させ、前記応用プロ
    グラムの実行を検出した場合には前記第2の選択手段を
    作動させる切換手段と を備えたことを特徴とするICカード。
JP16074688A 1988-06-30 1988-06-30 Icカ―ド Expired - Lifetime JP2501874B2 (ja)

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FR8813281A FR2633756B1 (fr) 1988-06-30 1988-10-10 Carte a circuit integre
US07276539 US5019970A (en) 1988-06-30 1988-11-28 IC card
DE19883844032 DE3844032C2 (de) 1988-06-30 1988-12-27 Chip-Karte

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