JPH02163841A - マイクロコンピュータのプログラム評価装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、マイクロコンビエータのプログラム評価装置
に関するものである。

（ロ）従来の技術 従来、量産用１チツプマイクロコンピュータと略同−機
能を有する評価用マイクロコンピュータを用いてプログ
ラム評価を行なっていた場合について説明する。まず評
価用マイクロコンピュータに内蔵されているプログラム
カウンタによって外部のプログラムメモリの所定アドレ
スがアクセスされると、該プログラムメモリの所定アド
レスに予め記憶されているプログラムデータが評価用マ
イクロコンピュータに読み込まれ、これより評価用マイ
クロコンピュータの内部回路は前記プログラムデータに
基づいて動作することになる。

ここで評価用マイクロコンピュータに対しては、コント
ロール回路が設けられている。即ち該コントロール回路
には、プログラム評価を行ないたいプログラムメモリの
所定アドレスのアドレスデータが予めプリセットされて
おり、且つ該コントロール回路には、評価用マイクロコ
ンピュータ内部のプログラムカウンタによるアドレスデ
ータが、プログラムメモリと共に印加きれる様になって
いる。従って評価用マイクロコンピュータからのアドレ
スデータがコントロール回路に印加され、該アドレスデ
ータがコントロール回路に予め定められたデータと一致
すると、該フントロール回路から一時停止信号が発生し
、これより該−時停止信号によって評価用マイクロコン
ピュータの動作が一時停止することになる。この時、評
価用マイクロコンピュータから得られたデータが、正規
のプログラムデータに対応する正常なデータであるか否
かを解析することによって、プログラム評価を行なって
いた。

尚、現在は、８ビツト、１６ビツト等の数種類の評価用
マイクロコンピュータが存在しており、これ等の評価用
マイクロコンピュータに対応スる為、プログラムメモリ
は、例えば１アドレス１６ビツト構成となっている。

（ハ）発明が解決しようとする課題 しかしながら前記従来の技術において、プログラムメモ
リが１アドレス１６ビツト構成であるにも拘らず、８ビ
ツトの評価用マイクロコンピュータを用いてプログラム
メモリのプログラムを評価する場合、該評価用マイクロ
コンピュータに対応して、プログラムメモリの各アドレ
ス中の８ビツト分しか使用しなくなることから、該プロ
グラムメモリの各アドレス中の残り８ビツトが未使用状
態となり、何にも利用されていなかった。更にプログラ
ムメモリのプログラム評価後、該プログラムメモリのど
のアドレスにおけるプログラム評価を行なったのかを確
認することができず、従って、プログラムメモリの所定
アドレスにおけるプログラム評価漏れを生じたり、プロ
グラムステップ数を無駄に使ってしまったりする等の問
題点があった。

（ニ）課題を解決するための手段 本発明は、プログラムデータが記憶される第１のプログ
ラムメモリと、該第１のプログラムメモリの各アドレス
に一対一対応するアドレスを有する第２のプログラムメ
モリと、前記第１のプログラムメモリの所定アドレスに
プログラムデータを書き込み、且つ該第１のプログラム
メモリの各アドレスに対応する前記第２のプログラムメ
モリの全アドレスに初期データを書き込むコントロール
コンピュータと、前記第１のプログラムメモリ及び前記
第２のプログラムメモリの対応アドレスを同時にアクセ
スするためのプログラムカウンタを内蔵し、前記第１の
プログラムメモリの指定アドレスからのプログラムデー
タを読み込んで動作し、ｆ［つ該第１のプログラムメモ
リの指定アドレスに対応する前記第２のプログラムメモ
リのアドレスを書き込み状態とする為の書き込み信号を
、該第２のプログラムメモリに印加する評価用マイクロ
コンピュータと、前記書き込み信号によって書き込み状
態となった前記第２のプログラムメモリのアドレスに、
前記第１のプログラムメモリの指定アドレスにおけるプ
ログラム評価を行なったことを示す処理コードを書き込
む処理コード発生手段とを備えたマイクロコンピュータ
のプログラム評価装置と、 プログラムデータが記憶される第１のプログラムメモリ
と、該第１のプログラムメモリの各アドレスに一対一対
応するアドレスを有する第２のプログラムメモリと、前
記第１のプログラムメモリの所定アドレスにプログラム
データを書き込み、且つ該第１のプログラムメモリの各
アドレスに対応する前記第２のプログラムメモリの全ア
ドレスに初期データを書き込むコントロールコンピュー
タと、前記第１のプログラムメモリ及び前記第２のプロ
グラムメモリの対応アドレスを同時にアクセスするため
のプログラムカウンタを内蔵し、前記第１のプログラム
メモリの指定アドレスからのプログラムデータを読み込
んで動作し、且つ該第１のプログラムメモリの指定アド
レスに対応する前記第２のプログラムメモリのアドレス
を書き込み状態とする為の書き込み信号を、該第２のプ
ログラムメモリに印加する評価用マイクロコンピュータ
とを備え、前記コントロールコンピュータによって、前
記書き込み信号にて書き込み状態となった前記第２のプ
ログラムメモリのアドレスに、前記第１のプログラムメ
モリの指定アドレスにおけるプログラム評価を行なった
ことを示す処理コードを書き込むマイクロコンピュータ
のプログラム評価装置 とによって前記問題点を解決する。

（ネ）作用 本発明は、マイクロコンピュータのプログラム評価装置
であって、従来に比して以下の如く有効である。即ち、
前記（ニ）項記載の構成において、本発明の装置には、
評価用マイクロコンピュータを動作させる為のプログラ
ムデータが記ｔｉされる第１のプログラムメモリと、該
第１のプログラムメモリの各アドレスに一対一対応する
アドレスを有する第２のプログラムメモリとが設けられ
ている。そしてコントロールコンピュータによって第１
のプログラムメモリにプログラムデータの書き込みを行
なうと、この時、該コントロールコンピュータによって
、第２のプログラムメモリの各アドレスも順次アクセス
され、第１のプログラムメモリの各アドレスに対応する
第２のプログラムメモリの全アドレスに初期データが書
き込まれることになる。

その後、評価用マイクロコンピュータを動作させて第１
のプログラムメモリのプログラム評価を行なう為に、評
価用マイクロコンピュータ内蔵のプログラムカウンタに
よって第１のプログラムメモリ及び第２のプログラムメ
モリの各対応アドレスが同時にアクセスきれると、一方
として、評価用マイクロコンピュータは第１のプログラ
ムデータの指定アドレスからのプログラムデータを順次
読み込んで動作し、該評価用マイクロコンピュータは第
１のプログラムメモリの所定アドレスでその動作を一時
停止し、この時得られる評価用マイクロコンピュータの
出力データに基づいて、コントロールコンピュータが第
１のプログラムメモリにおけるプログラム評価を行なっ
ている。更にコントロールコンピュータによるプログラ
ム評価によって、第１のプログラムメモリの所定アドレ
スに記憶されているプログラムデータの誤りが判明した
場合、該第１のプログラムメモリの所定アドレスにおけ
るプログラムデータはコントロールコンピュータによっ
てデバッグされることになる。

また他方として、第１のプログラムメモリの指定アドレ
スからのプログラムデータが評価用マイクロコンピュー
タに読み込まれると、該評価用マイクロコンピュータか
ら、第１のプログラムメモリの指定アドレスに対応する
第２のプログラムメモリのアドレスを書き込み状態とす
る書き込み信号が出力され、該第２のプログラムメモリ
に印加される。従って、書き込み信号によって書き込み
状態となった第２のプログラムメモリのアドレスには、
処理コード発生手段によって、第１のプログラムメモリ
の指定アドレスにおけるプログラム評価を行なったこと
を示す処理コードが初期データに代わって書き込まれる
ことになる。

以上より第１のプログラムメモリのどのアドレスをプロ
グラム評価したかを確認でき、プログラム評価を確実に
行なえることになる。

尚、第２のプログラムメモリに対して処理コードの書き
込みを行なう場合、新たに処理コード発生手段を設ける
ことの他に、コン）・ロールコンピュータによる書き込
みも可能である。

（へ）実施例 本発明の詳細を図示の実施例により具体的に説明する。

図面は本発明のマイクロコンピュータのプログラム評価
装置を示すブロック図である。

図面について符号及び構成を説明すると、（１）はエバ
リユエーションチップ（評価用マイクロコンピュータ）
であり、該エバリユエーションチップ（１）は、量産用
１チツプマイクロコンピユータと略同−機能を有してお
り、更に該エバリユエーションチップ（１）は、自己の
動作を一時停止させる為のブレーク機能を有している。

（２）は１アドレスにおける１ワードが８ビツト構成の
第１のプログラムメモリであり、該第１のプログラムメ
モリ（２）には、プログラムデータの入出力を制御する
為のＣＥ（チップイネーブル）端子、ＯＥ（アウトプッ
トイネーブル）端子、及びＷＥ（ライトイネーブル）端
子が設けられており、即ちＣＥ−ＯＥ”’ＯＪの時、該
第１のプログラムメモリ（２）はデータ出力状態となり
、またＣＥ＝ＷＥ＝「０．の時、該第１のプログラムメ
モリ（２）はデータ入力状態となる。更に本実施例にお
いて、８ビツト構成のエバリユエーションチップ（１）
を使用した場合、該第１のプログラムメモリ（２）には
、このエバリユエーションチップ（１）を動作制御する
為の８ビット単位のプログラムデータが各アドレスに記
憶される様になっている。また１６ビツト構成のエバリ
ユエーションチップ（１）を使用した場合、該エバリユ
エーションチップ（１）を動作制御する為のプログラム
データが１６ビツトとなることから、該第１のプログラ
ムメモリ（２）には、１６ビツト中の上位（又は下位）
８ビツトのプログラムデータが各アドレスに記憶される
様になっている。この時１６ビツト中の残り８ビツトの
プログラムデータは後述する第２のプログラムメモリ（
３）の各アドレス、即ち前記第１のプログラムメモリ（
２）の各アドレスに対応するアドレスに記憶される様に
なっている。

（３）は前述した、１アドレスにおける１ワードが８ビ
ツト構成の第２のプログラムメモリであり、該第２のプ
ログラムメモリ（３）は、前記第１のプログラムメモリ
（２）の各アドレスに一対一対応するアドレスを有して
いる。そして該第２のプログラムメモリ（３）は、前記
第１のプログラムメモリ（２）と同様にＣＥ、ＯＥ、Ｗ
Ｅ端子を有し、その他にＷＲ（書き込み制御）端子を有
している。即ち１６ビツト構成のエバリユエーションチ
ップ（１）を使用した場合、該第２のプログラムメモリ
（３）には、前述した様に１６ビツト中の残り８ビツト
のプログラムデータが各アドレスに記憶される様になっ
ている。また８ビツト構成のエバリユエーションチップ
（１）を使用し、前記第１のプロ、ダラムメモリ（２）
の指定アドレスからのプログラムデータを読み込んでプ
ログラム評価を行なう場合、前記第１のプログラムメモ
リ（２）の指定アドレスからのプログラムデータを読み
込む命令によって、前記エバリユエーションチップ（１
）から「１」の書き込み信号が発生し、該書き込み信号
が前記第２のプログラムメモリ（３）のＷＲ端子に印加
袋れることによって前記第１のプログラムメモリ（２）
の指定アドレスに対応する前記第２のプログラムメモリ
（３）のアドレスが書き込み状態になる。尚、プログラ
ム評価時において、前記第１のプログラムメモリ（２）
及び前記第２のプログラムメモリ（３）の対応アドレス
は前記エバリユエーションチップ（１）内蔵のプログラ
ムカウンタ（１−８）によって同時にアクセスされるも
のとする。

（４）ハコントロールコンビ二一りでアリ、該コントロ
ールコンピュータ（４）は後述の様に各種の制御を行な
う、（５）はアドレス切換器、（６）（７）は夫々、前
記第１のプログラムメモリ（２）及び前記第２のプログ
ラムメモリ（３）に対応するデータ切換器であり、前記
アドレス切換器（５）及び前記データ切換器（６）（７
）の内部切換えは前記コントロールコンピュータ（４）
によって制御される様になっている。〈８）はｔｆＬＶ
、Ｄと接続されたプルアップ抵抗（処理コード発生手段
）である。

尚、アドレスバスａ、ｂ、ｆ’は１６ビツト構成、デー
タバスｃ、ｄ、ｅ、ｇ、ｈは夫々８ビツト構成であるも
のとし、従って前記データバスｅに接続された前記プル
アップ抵抗（８）は、前記データバスｅ内の８本のデー
タ線に対応して８個設けられているものとする。

以下、図面の動作について説明する。

まず１６ビツト構成のエバリユエーションチップ（１）
を使用するものとし、プログラム開発者によって、第１
のプログラムメモリ（２）及び第２のプログラムメモリ
（３）の各対応アドレスに合わせて１６ビツトのプログ
ラムデータを書き込む場合、コントロールコンピュータ
（４）を操作することによってアドレス切換器（５）及
びデータ切換器（６）（７）を制御しておく、即ちアド
レス切換器（５）によって、コントロールコンピュータ
（４）から発生する１６ビツトのアドレスデータが選択
され、且つデータ切換器（６）（７）によって、コント
ロールコンピュータ（４）から発生する８ビツトのプロ
グラムデータが選択される様にしておく。またコントロ
ールコンピュータ（４）の容量を考慮し、第１のブ【コ
グラムメモリ（２）、第２のプログラムメモリ（３）の
順にプログラムデータの書き込みをするものとする。即
ち第１のプログラムメモリ（２）へのプログラムデータ
の書き込み期間、該第１のプログラムメモリ（２）のＣ
Ｅ端子及びＷＥ端子は「０」となり、第１のプログラム
メモリ（２〉へのプログラムデータの書き込み終了後に
おける第２のプログラムメモＩＪ（３）へのプログラム
データの盾き込み期間、該第２のプログラムメモリ（３
）のＣＥ端子及びＷＥ端子はｒｇ、となる様に制御され
る。

そしてコントロールコンピュータ（４）から発生するア
ドレスデータがアドレスバスａ、アドレス切換器（５）
、及びアドレスバスｂを介して第１のプログラムメモリ
（２）に印加され、該第１のプログラムメモリ（２）の
アドレスが順次アクセスされ乙と、コントロールコンピ
ュータ（４）から発生ずる上位８ビツトのプログラムデ
ータが、データバスＣ、データ切換器（６）、及びデー
タバスｄを介して第１のプログラムメモリ（２）の指定
アドレスに順次書き込まれることになる。その後、コン
トロールコンピュータ（４）によって第２のプログラム
メモリ（３）のアドレスが順次アクセスされ、第１のプ
ログラムメモリ（２）の指定アドレスに対応する第２の
プログラムメモリ（３）の夫々のアドレスに、コントロ
ールコンピュータ（４）かう発生スる下位８ビツトのプ
ログラムデータが、データバスＣ、データ切換器（７）
、及びデータバスｅを介して順次書き込まれることにな
る。これより第１のプログラムメモリ（２）及び第２の
プログラムメモリ（３）の各対応アドレスに、夫々上位
、下位８ビツトのプログラムデータが書き込まれたこと
になり、第１のプログラムメモリ（２）及び第２のプロ
グラムメモリ（３）の対応アドレスを同時にアクセスす
れば、１ワード１６ビツトのプログラムデータが得られ
ることになる。尚、この時、プルアップ抵抗（８〉には
電源電圧Ｖ。は印加きれていないものとする。

尚、コントロールコンピュータ（４）の操作によって、
第１のプログラムメモリ（２）及び第２のプログラムメ
モリ（３）の各対応アドレスに書き込まれている各デー
タを読み出してコントロールコンピュータ（４）に印加
し、第１のプログラムメモリ（２）及び第２のプログラ
ムメモリ（３）の記憶内容（プログラム）をチエツクす
ることも可能である。

次に第１のプログラムメモリ（２）及び第２のプログラ
ムメモリ（３）に記憶されたプログラムブタに基づいて
、エバリユエーションチップ（１）を動作きせる場合、
コントロールコンピュータ（４）を操作することによっ
て、アドレス切換器（５）でエバリユエーションチップ
（１）内部のプログラムカウンタ（１−８＞から発生ず
るアドレスデータが選択きれ、且つデータ切換器（６）
（７）でエバリユエーションチップ（１）における入出
力データが選択される様にしておく、また第１のプログ
ラムメモリ（２）及び第２のプログラムメモリ（３）共
、ＣＥ端子及びＯＥ端子を「０」とし、データ出力状態
とする。

モしてエバリユエーションチップ（１）内部のプログラ
ムカウンタ（１−ａ）によってアドレスデータが順次イ
ンクリメントされ、このアドレスデータがアドレスバス
ｆ、アドレス切換器（５）、及びアドレスバスｂを介し
て第１のプログラムメモリ（２）及び第２のプログラム
メモリ（３）に印加され、即ち第１及び第２のプログラ
ムメモリ（２）（３）（７）対応アドレスが同時にアク
セスされると、第１のプログラムメモリ（２）の指定ア
ドレスに記憶されているプログラムデータがデータバス
ｄ、データ切換器（６）、及びデータバスｇを介してエ
バリユエーションチップ（１）内部に取り込まれ、且つ
第２のプログラムメモリ（３）の指定アドレスに記憶き
れているプログラムデータがデータバスｅ、データ切換
器（７）、及び破線のデータバスｈ（該データバスｈは
８ビツト構成のエバリユエーションチップ（１）に対し
ては不要となる）を介してエバリユエーションチップ（
１）内部に取り込まれる。従って、上位、下位８ビツト
のプログラムデータをシリアルに接続した１６ビツトの
プログラムデータが該エバリユエーションチップ（１）
に取り込まれたことになり、エバリユエーションチップ
（１）はこの１６ビツトのプログラムデータに基づいて
動作することになる。ここで第１及び第２のプログラム
メモリ（２）（３）の所定アドレスにオイてエバリユエ
ーションチップ（１）の動作ヲー時停止させ、プログラ
ムデータに基づいて得られたエバリユエーションチップ
（１）からの処理データを、コントロールコンピュータ
（４）によってチエツクすることにより、プログラム評
価が行なわれる。ここで該コントロールコンピュータ（
４）によるプログラム評価によって、第１及び第２のプ
ログラムメモリ（２）（３）に記憶されているプログラ
ムデータの誤りが判明した場合、第１及び第２のプログ
ラムメモリ＜２）（３）の所定アドレスにおけるプログ
ラムデータは該コントロールコンピュータ（４）によっ
てデバッグされることになる。以上が１６ビツト構成の
エバリユエーションチップ（１）を使用した場合の動作
である。

次に本発明の本題である、８ビット構成のエバリユエー
ションチップ（１）を使用した場合の動作について説明
する。この場合、該エバリユエーションチップ（１）を
動作制御する為の８ビツトのプログラムデータは、第１
のプログラムメモリ（２）の各アドレスに書き込むだけ
で済むことから、第２のプログラムメモリ（３）の記憶
容量が全く無駄になってしまうことになる。そこで後述
する様に、第１のプログラムメモリ（２）のプログラム
評価のチエツクを確実とすることを目的として、第１の
プログラムメモリ（２）の各アドレスに対応する第２の
プログラムメモリ（３）の全アドレスに初期データとし
て８ビツトデータ’ｏｏｏ。

ｏｏｏｏ、を書き込んでおく様にする。

初めにプログラム開発者によって、第１のプログラムメ
モリ（２）の各アドレスに８ビツトのプログラムデータ
を書き込み、且つ第１のプログラムメモリ（２）の各ア
ドレスに対応する第２のプログラムメモリ（３）の全ア
ドレスに初期データを書き込む場合、コントロールコン
ピュータ（４）を操作し、アドレス切換器（５）によっ
て、コントロールコンピュータ（４）からのアドレスデ
ータが選択され、且つデータ切換器（６）（７）によっ
て、コントロールコンピュータ（４）からの８ビツトの
プログラムデータが選択される様にしておく。また１６
ビツト構成のエバリユエーションチップの使用時と同様
に、第１のプログラムメモリ（２）、第２のプログラム
メモリ（３）の順にデータの書き込みを行なう様に制御
する。

そしてコントロールコンピュータ（４）から発生ずるア
ドレスデータがアドレスバスａ１アドレス切換器（５〉
、及びアドレスバスｂを介して第１のプログラムメモリ
（２）に印加され、該第１のブ［１グラムメモリ（２）
のアドレスが順次アクセスされると、コントロールコン
ピュータ（４）から発生ずる８ビットのプログラムデー
タが、データバスｃ１データ切換器（６）、及びデータ
バスｄを介して第１のプログラムメモリ〈２〉の指定ア
ドレスに順次書き込まれることになる。その後、コント
ロールコンピュータ（４）によって第２のプログラムメ
モリ（３）のアドレスが順次アクセスされ、第１のプロ
グラムメモリ（２）の指定アドレスデータする第２のプ
ログラムメモリ（３）の全アドレスに、コントロールコ
ンピュータ（４）から発生ずる８ビツトの初期データが
、データバスＣ、データ切換器（７）、及びデータバス
ｅを介して順次書き込まれることになる。これより第１
のプログラムメモリ（２）及び第２のプログラムメモリ
（３）の各対応アドレスに８ビツトデータの書き込みが
為されたことになる。

次に第１のプログラムメモリ（２）に記憶されたプログ
ラムデータに基づいて、エバリユエーションチップ（１
）を動作させ、プログラム評価を行なつ場合、コントロ
ールコンピュータ（４）を操作することによって、アド
レス切換器（５）でエバリユエーションチップ（１）内
部のプログラムカウンタ（Ｌ−ａ）から発生するアドレ
スデータが選択され、且つデータ切換器（６）でエバリ
ユエーションチップ（１）における入出力データが選択
され、且つデータ切換器（７）によるデータの入出力を
禁止する様に制御しておく。またプルアップ抵抗（８）
に電ｍ電圧Ｖ。０を印加する。更に１６ビツト構成の工
／＜リュエーションチップの使用時と同様に、第１のプ
ログラムメモリ（２）及び第２のプログラムメモリ（３
）共、データ出力状態としておく。

そしてエバリユエーションチップ（１）内部のプログラ
ムカウンタ（１−ａ）によってアドレスデータが順次イ
ンクリメントされ、このアドレスデータがアドレスバス
ｒ、アドレス切換器（５）、及びアドレスバスｂを介し
て第１のプログラムメモリ（２）及び第２のプログラム
メモリ（３）に印加され、即ち第１及び第２のプログラ
ムメモリ（２）（３）の対応アドレスが同時にアクヒス
されると、一方として、第１のプログラムメモリ（２）
の指定アドレスに記憶されているプログラムデータがデ
ータバスｄ、データ切換器（６）、及びデータバスｇを
介してエバリユエーションチップ（１）内部に取り込ま
れ、該エバリユエーションチップ（１）はこの８ビツト
のプログラムデータに基づいて動作することになる。ま
た他方として、第１のプログラムメモリ（２）の指定ア
ドレスからのプログラムデータをエバリユエーションチ
ップ（１〉に読み込む命令によって、該エバリユエーシ
ョンチップ（１）から「１．の書き込み信号（命令フェ
ッチ信号）が発生し、この書き込み信号によって、現在
アクセスされている第２のプログラムメモリ（３）の指
定アドレスが書き込み状態となり、これより第２のプロ
グラムメモリ（３）の指定アドレスが、電源Ｖ　ｏ　。

によって’０ＯＯＯＯＯＯＯＪから、第１のプログラム
メモリ（２）のプログラム評価を行なったことを示すｒ
ｌｌｌｌｌｌｌｌ」に書き換えられる。従って第１のプ
ログラムメモリ（２）の指定アドレスにおけるプログラ
ムデータに基づいてエバリユエーションチップ（１）が
動作すると、第２のプログラムメモリ（３）の対応アド
レスにおけるデータが初期データから処理コードに書き
換えられることになり、第１のプログラムメモリ（２）
のどのアドレスをプログラム評価したかを確認できるこ
とになる。尚、プログラム評価方法は、１６ビツＨＩＩ
成のエバリユエーションチップの使用時と同様である。

以上より、第１のプログラムメモリ（２）のプログラム
評価後、該第１のプログラムメモリ（２）のどのアドレ
スにおけるプログラム評価を行なったかどうかを、第２
のプログラムメモリ（３）の各アドレスにおける記憶状
態で確認でき、従って、第１のプログラムメモリ（２）
の所定アドレスにおけるプログラム評価漏れをなくすこ
とができ、無駄を省き、且つ必要十分なプログラムステ
ップ数だけでプログラムを作成できることになる。

尚、第２のプログラムメモリ（３）への処理コードの書
き込みは、コントロールコンピュータ（４）によって行
なってもよく、更に第２のプログラムメモリ（３）に書
き込まれる処理コードは、第１のプログラムメモリ（２
）のプログラム内容に応じた特有の処理コードであって
もよい。

（ト）発明の効果 本発明によれば、第１のプログラムメモリのプログラム
評価後、該第１のプログラムメモリのどのアドレスにお
けるプログラム評価を行なったかどうかを、第２のプロ
グラムメモリの各アドレスにおける記憶状態で確認でき
、従って第１のプログラムメモリの所定アドレスにおけ
るプログラム評価漏れをなくし、更に無駄を省くと共に
必要十分なプログラムステップ数だけでプログラムを作
成できる等の利点が得られる。

【図面の簡単な説明】

図面は本発明のマイクロコンピュータのプログラム評価
装置を示すブロック図である。 （１）・・・エバリユエーションチップ、　　（１−ａ
）・・・プログラムカウンタ、（２）・・・第１のプロ
グラムメモリ、（３）・・・第２のプログラムメモリ、
　（４）・・・コントロールフンピユータ、（８）・・
・プルアップ抵抗。

Claims (2)

【特許請求の範囲】
1. （１）プログラムデータが記憶される第１のプログラム
   メモリと、 該第１のプログラムメモリの各アドレスに一対一対応す
   るアドレスを有する第２のプログラムメモリと、 前記第１のプログラムメモリの所定アドレスにプログラ
   ムデータを書き込み、且つ該第１のプログラムメモリの
   各アドレスに対応する前記第２のプログラムメモリの全
   アドレスを初期化するコントロールコンピュータと、 前記第１のプログラムメモリ及び前記第２のプログラム
   メモリの対応アドレスを同時にアクセスするためのプロ
   グラムカウンタを内蔵し、前記第１のプログラムメモリ
   の指定アドレスからのプログラムデータを読み込んで動
   作し、且つ該第１のプログラムメモリの指定アドレスに
   対応する前記第２のプログラムメモリのアドレスを書き
   込み状態とする為の書き込み信号を、該第２のプログラ
   ムメモリに印加する評価用マイクロコンピュータと、 前記書き込み信号によって書き込み状態となった前記第
   ２のプログラムメモリのアドレスに、前記第１のプログ
   ラムメモリの指定アドレスにおけるプログラム評価を行
   なったことを示す処理コードを書き込む処理コード発生
   手段と、 を備えたことを特徴とするマイクロコンピュータのプロ
   グラム評価装置。
2. （２）プログラムデータが記憶される第１のプログラム
   メモリと、 該第１のプログラムメモリの各アドレスに一対一対応す
   るアドレスを有する第２のプログラムメモリと、 前記第１のプログラムメモリの所定アドレスにプログラ
   ムデータを書き込み、且つ該第１のプログラムメモリの
   各アドレスに対応する前記第２のプログラムメモリの全
   アドレスに初期データを書き込むコントロールコンピュ
   ータと、 前記第１のプログラムメモリ及び前記第２のプログラム
   メモリの対応アドレスを同時にアクセスするためのプロ
   グラムカウンタを内蔵し、前記第１のプログラムメモリ
   の指定アドレスからのプログラムデータを読み込んで動
   作し、且つ該第１のプログラムメモリの指定アドレスに
   対応する前記第２のプログラムメモリのアドレスを書き
   込み状態とする為の書き込み信号を、該第２のプログラ
   ムメモリに印加する評価用マイクロコンピュータとを備
   え、 前記コントロールコンピュータによって、前記書き込み
   信号にて書き込み状態となった前記第２のプログラムメ
   モリのアドレスに、前記第１のプログラムメモリの指定
   アドレスにおけるプログラム評価を行なったことを示す
   処理コードを書き込むことを特徴としたマイクロコンピ
   ュータのプログラム評価装置。