JPS5914061A - メモリバンク切換回路 - Google Patents
メモリバンク切換回路Info
- Publication number
- JPS5914061A JPS5914061A JP12317382A JP12317382A JPS5914061A JP S5914061 A JPS5914061 A JP S5914061A JP 12317382 A JP12317382 A JP 12317382A JP 12317382 A JP12317382 A JP 12317382A JP S5914061 A JPS5914061 A JP S5914061A
- Authority
- JP
- Japan
- Prior art keywords
- address
- bank
- memory
- output
- call
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＯＰＵ ｌ／（接続される複数個のメモリバン
クを切換えるためのメモリバンク切換回路に関するもの
である。
クを切換えるためのメモリバンク切換回路に関するもの
である。
一般にプログラム記憶式のコンピュータはＯＰＵが実行
するプログラムをＢＯＭまたは画のようなメモリに予め
記憶させておき、ＯＰＵ内部のプログ５ムｔｙｆｔ７タ
の初期値を実行開始アドレスに設定して、以下プログラ
ムカウンタの値を順次カウントアツプして行き、プログ
ラムカウンタに記憶されたアドレスに書き込まれている
命令をメモリからＣＰＵ内に読み込んで各命令を逐次実
行して行くように構成されている。
するプログラムをＢＯＭまたは画のようなメモリに予め
記憶させておき、ＯＰＵ内部のプログ５ムｔｙｆｔ７タ
の初期値を実行開始アドレスに設定して、以下プログラ
ムカウンタの値を順次カウントアツプして行き、プログ
ラムカウンタに記憶されたアドレスに書き込まれている
命令をメモリからＣＰＵ内に読み込んで各命令を逐次実
行して行くように構成されている。
しかるにＣＰＵが直接アクセスできるメモリ空間の大き
さは、例えば８ビツトＣＰＵの場合には、ｏ。
さは、例えば８ビツトＣＰＵの場合には、ｏ。
００の番地からＦＦＦＦ番地までの６４にバイトしかな
く、多量のデータやプログラムを同時にＣＰＵから読み
出す必要があるときには、メモリ空間が不足するという
問題があった。そこで従来から、１個のＣＰＵにアドレ
スの重復せる複数個のメモリバンクを接続して、各メモ
リバンクを適宜切り換えて使用することにより、ＣＰＵ
から直接アクセスできるメモリ空間を拡張する方式が開
発されている。
く、多量のデータやプログラムを同時にＣＰＵから読み
出す必要があるときには、メモリ空間が不足するという
問題があった。そこで従来から、１個のＣＰＵにアドレ
スの重復せる複数個のメモリバンクを接続して、各メモ
リバンクを適宜切り換えて使用することにより、ＣＰＵ
から直接アクセスできるメモリ空間を拡張する方式が開
発されている。
第１図は、かかる従来のメモリバンク切換方式の動作を
示すものである。同図において（１）は第１のメモリバ
ンク、（２）は第２のメモリバンクを示しており、それ
ぞれ００００番地からＦＦＦＦ番地までの６４にバイト
の大きさを有している。ただし、第１のメモリバンク１
１１の共通エリア（１人）に相当する部分は、第２のメ
モリバンク（２）では空きエリア（財）をサブルーチン
としてコールしたいときＫは、まず制御を共通エリア（
ｌム）に移して、メモリバンクｉｌｌからメモリバンク
ｒ２１にバンクアドレスの切り換えを行なって、共通エ
リア（１人）からメモリバンク（２１のプログラム２・
をコールする。このプログラム２の処理が終ると、共通
エリア（１ム）に制御が戻り、メモリバンク（２）から
メモリバンク（＋）にバンクアドレスの切換えを行なっ
た後、プログラムｌに復帰するのである。第１図従来例
にあっては、以上のような手順を必要とするものである
から、メモリバンクを切シ換えるだめのプログラムを書
き込んだ共通エリア（１人）を必ず設ける必要があって
切換操作が面倒になり、またこの共通エリア（１人）と
アドレスが重なる部分に招いては、他のメモリバンク（
２）は空きエリア（２ム）となるために、メモリ空間の
使用効率が悪いという問題があった。
示すものである。同図において（１）は第１のメモリバ
ンク、（２）は第２のメモリバンクを示しており、それ
ぞれ００００番地からＦＦＦＦ番地までの６４にバイト
の大きさを有している。ただし、第１のメモリバンク１
１１の共通エリア（１人）に相当する部分は、第２のメ
モリバンク（２）では空きエリア（財）をサブルーチン
としてコールしたいときＫは、まず制御を共通エリア（
ｌム）に移して、メモリバンクｉｌｌからメモリバンク
ｒ２１にバンクアドレスの切り換えを行なって、共通エ
リア（１人）からメモリバンク（２１のプログラム２・
をコールする。このプログラム２の処理が終ると、共通
エリア（１ム）に制御が戻り、メモリバンク（２）から
メモリバンク（＋）にバンクアドレスの切換えを行なっ
た後、プログラムｌに復帰するのである。第１図従来例
にあっては、以上のような手順を必要とするものである
から、メモリバンクを切シ換えるだめのプログラムを書
き込んだ共通エリア（１人）を必ず設ける必要があって
切換操作が面倒になり、またこの共通エリア（１人）と
アドレスが重なる部分に招いては、他のメモリバンク（
２）は空きエリア（２ム）となるために、メモリ空間の
使用効率が悪いという問題があった。
本発明は従来例のこのような問題点を解決するために為
されたものであり、任意のメモリバンクから、他のメモ
リバンクのプログラムをコールすることによｐ、自動的
にメモリバンクの切換えを行ない得るようにしたメモリ
バンクの切換回路を提供することを目的とするものであ
る。
されたものであり、任意のメモリバンクから、他のメモ
リバンクのプログラムをコールすることによｐ、自動的
にメモリバンクの切換えを行ない得るようにしたメモリ
バンクの切換回路を提供することを目的とするものであ
る。
以下本発明の構成を図示実施例について説明する。第２
図は本発明のメモリバンク切換回路（イ）を用いたマイ
クロコンピュータシステムを示すものである。同図にお
いて、（Ｍｏ）〜（Ｍ７）はメモリバンクであり、（均
はＣＰＵ、（Ｃ１はＲＯＭ１（ＤＪはＩ１０ボート、（
均は外部機器である。ＣＰＵ （均と各周辺機器とはア
ドレスバス（３）、データバス（４）、およびコントロ
ールバス（５）などにより互いに接続されている。
図は本発明のメモリバンク切換回路（イ）を用いたマイ
クロコンピュータシステムを示すものである。同図にお
いて、（Ｍｏ）〜（Ｍ７）はメモリバンクであり、（均
はＣＰＵ、（Ｃ１はＲＯＭ１（ＤＪはＩ１０ボート、（
均は外部機器である。ＣＰＵ （均と各周辺機器とはア
ドレスバス（３）、データバス（４）、およびコントロ
ールバス（５）などにより互いに接続されている。
（６）は各メモリバンク（Ｍｏ）〜（Ｍ７）を切り換え
るだめのバンクアドレス線である。第８図はメモリバン
ク切換回路（Ａ）の構成を示すブロック図である。
るだめのバンクアドレス線である。第８図はメモリバン
ク切換回路（Ａ）の構成を示すブロック図である。
同図において、（７）はサブルーチンコール命令検出回
路、（８）はリターン命令検出回路であり、ＣＰＵ （
均がメモリから命令を読み出すときに出力するＭＩ倍信
号オペコードフェッチ信号）がＨのときに検出動作を行
なうものである。まず、サブルーチンコール命令検出回
路（７）がデータバス（４）からサブルーチンコール命
令を検出したときＫは、フリップフロップ（９）がセッ
トされ、その出力ＱがＨになる。
路、（８）はリターン命令検出回路であり、ＣＰＵ （
均がメモリから命令を読み出すときに出力するＭＩ倍信
号オペコードフェッチ信号）がＨのときに検出動作を行
なうものである。まず、サブルーチンコール命令検出回
路（７）がデータバス（４）からサブルーチンコール命
令を検出したときＫは、フリップフロップ（９）がセッ
トされ、その出力ＱがＨになる。
次にＯＰＵ （均がサブルーチンのコール番地の下位を
メモリから読み込むので、このメモリリード信号とフリ
ップフロップ（９）のＱ出力とが共にＨであるタイミン
グにコール番地下位がデータバス（４）からコール番地
下位ラッチａＯに入力される。コール番地下位ラッチａ
ｔ１がラッチ動作を完了すると、フリップフロップ０υ
がセットされ、そのＱ出力がＨＫなる。したがってＣＰ
Ｕ （Ｂ）がサブルーチンのコール番地の上位全メモリ
から読み込むときには、メモリリード信号とフリップフ
ロップ０１）のＱ出力とが共に■であるために、コール
番地の上位がデータバス（４）からコール番地上位ラッ
チ（２）に入力される。
メモリから読み込むので、このメモリリード信号とフリ
ップフロップ（９）のＱ出力とが共にＨであるタイミン
グにコール番地下位がデータバス（４）からコール番地
下位ラッチａＯに入力される。コール番地下位ラッチａ
ｔ１がラッチ動作を完了すると、フリップフロップ０υ
がセットされ、そのＱ出力がＨＫなる。したがってＣＰ
Ｕ （Ｂ）がサブルーチンのコール番地の上位全メモリ
から読み込むときには、メモリリード信号とフリップフ
ロップ０１）のＱ出力とが共に■であるために、コール
番地の上位がデータバス（４）からコール番地上位ラッ
チ（２）に入力される。
このとき、コール番地下位ラッチαＱは、すでにデータ
をラッチ済であるのでラッチ動作を行なわない。コール
番地上位ラッチ（２）のラッチ動作が終ると、フリップ
フロップ（９） ０１）は共にリセットされ、そのＱ出
力線共にＬとなる。
をラッチ済であるのでラッチ動作を行なわない。コール
番地上位ラッチ（２）のラッチ動作が終ると、フリップ
フロップ（９） ０１）は共にリセットされ、そのＱ出
力線共にＬとなる。
こうしてサブルーチンのコール番地がラッチされると、
バンクアドレス検出回路（至）Ｋよりコール番地が００
００番地から００８Ｆ番地の間にあるか否かが検出され
る。そして００００番地から００８Ｆ番地の間のアドレ
スが検出されると、コール番地の下位８ビツトがバンク
アドレスラッチ０４）にラッチされて新だなバンクアド
レスとなシ、バンクアドレス線（６）に出力される。こ
れによってバンクアドレスθ〜７に対応するメモリバン
ク（Ｍｅ）〜（ＭＩ）のうち、いずれか１つが選択され
るものである。
バンクアドレス検出回路（至）Ｋよりコール番地が００
００番地から００８Ｆ番地の間にあるか否かが検出され
る。そして００００番地から００８Ｆ番地の間のアドレ
スが検出されると、コール番地の下位８ビツトがバンク
アドレスラッチ０４）にラッチされて新だなバンクアド
レスとなシ、バンクアドレス線（６）に出力される。こ
れによってバンクアドレスθ〜７に対応するメモリバン
ク（Ｍｅ）〜（ＭＩ）のうち、いずれか１つが選択され
るものである。
なお、このとき、前のバンクアドレスはバンクアドレス
ラッチ四に退避されるものである。かかるバンクアドレ
スラッチα４１（ｌｆ９１７）ラッチ動作は、バンクア
ドレス検出回路（Ｇｌが００００番地からｏｏａＦ番地
の間のアドレスを検出して、その出力ＱがＨになったと
きに行なわれる。
ラッチ四に退避されるものである。かかるバンクアドレ
スラッチα４１（ｌｆ９１７）ラッチ動作は、バンクア
ドレス検出回路（Ｇｌが００００番地からｏｏａＦ番地
の間のアドレスを検出して、その出力ＱがＨになったと
きに行なわれる。
次にα時は可逆カウンタであシ、バンクアドレス検出回
路（至）の出力ＱがＨになって、新バンクアドレスに切
り換わったときにクリアされる。この可逆カウンタａＱ
はサブルーチンコール命令検出回路（７）の出力をカウ
ントアツプ入力ＵＰに接続され、またリターン命令検出
回路（８）の出力をカウントダウン入力ＤＯＷＮに接続
されている。しだがって、新バンクアドレスのプログラ
ム中において、１回サブルーチンをコールするたびに１
だけカウントアツプされ、また１回リターンを行なうた
びに１だけカウントダウンされるものである。そしてリ
ターンの回数がサブルーチンのコールの回数よシも１回
だけ多くなったときには、可逆カウンタα時のアンダー
フロー出力がＨになシ、バンクアドレスラッチαυに退
避されていた旧バンクアドレスがバンクアドレスラッチ
αるに復帰して、元のメモリバンクに切り換わるように
なっている。なおＯＰＵ （Ｅ）に割込みまたはリセッ
トがかかったときには、オア回路Ｑ７）を介してバンク
アドレスラッチα４のバンクアドレスを０に戻すように
なっている。
路（至）の出力ＱがＨになって、新バンクアドレスに切
り換わったときにクリアされる。この可逆カウンタａＱ
はサブルーチンコール命令検出回路（７）の出力をカウ
ントアツプ入力ＵＰに接続され、またリターン命令検出
回路（８）の出力をカウントダウン入力ＤＯＷＮに接続
されている。しだがって、新バンクアドレスのプログラ
ム中において、１回サブルーチンをコールするたびに１
だけカウントアツプされ、また１回リターンを行なうた
びに１だけカウントダウンされるものである。そしてリ
ターンの回数がサブルーチンのコールの回数よシも１回
だけ多くなったときには、可逆カウンタα時のアンダー
フロー出力がＨになシ、バンクアドレスラッチαυに退
避されていた旧バンクアドレスがバンクアドレスラッチ
αるに復帰して、元のメモリバンクに切り換わるように
なっている。なおＯＰＵ （Ｅ）に割込みまたはリセッ
トがかかったときには、オア回路Ｑ７）を介してバンク
アドレスラッチα４のバンクアドレスを０に戻すように
なっている。
第４図は本発明におけるメモリバンクの切換動作を示す
ものであり、同図に示すように０番地（正しくは０００
０番地）がコールされたときには、バンクアドレス０の
０番地から実行し、１番地がコールされたときには、バ
ンクアドレスｌの１番地から実行し、同じ要領で７番地
がコールされたときには、バンクアドレス７の７番地か
ら実行するものである。また８番地から８Ｆ番地がコー
ルされた場合も同様で、８番地がコールされたときには
、バンクアドレスＯの８番地から実行し、８Ｆ番地がコ
ールされたときには、バンクアドレス７の８Ｆ番地から
実行するものである。そしてこれらの実行開始番地から
、メモリバンク内の任意のアドレスに絶対ジャンプし得
るようになっている。
ものであり、同図に示すように０番地（正しくは０００
０番地）がコールされたときには、バンクアドレス０の
０番地から実行し、１番地がコールされたときには、バ
ンクアドレスｌの１番地から実行し、同じ要領で７番地
がコールされたときには、バンクアドレス７の７番地か
ら実行するものである。また８番地から８Ｆ番地がコー
ルされた場合も同様で、８番地がコールされたときには
、バンクアドレスＯの８番地から実行し、８Ｆ番地がコ
ールされたときには、バンクアドレス７の８Ｆ番地から
実行するものである。そしてこれらの実行開始番地から
、メモリバンク内の任意のアドレスに絶対ジャンプし得
るようになっている。
なお第５図はＣＰＵ （均の外部接続端子の一例を示す
ものであり、８ビツトＣＰＵの場合、データバス（４）
Ｋ接続される８個のデータ端子Ｄｏ −Ｄｙとアドレス
バズ（３）に接続される１６個のアドレス端子ムＯ〜Ａ
Ｉ器の他、コントロールパス（５）に接続される各種の
制御端子、および電源端子ＶＤＤ 、 ＧＮＤとクロッ
ク入力端子−とを具備している。コントロールパス（５
）に接続される制御端子のうち、ＭＩはＣＰＵ （均が
メモリから命令を取り込むときに１を出力する端子であ
り、上述したオペコードフェッチ信号はこの端子ＭＩか
ら出力されるものである。ＭＲＥＱはＣＰＵ （均がメ
モリをアクセスするときに、またｌ０ＲＱはＣＰＵ （
Ｂ）がＩ１０ボート０をアクセスするときにそれぞれｌ
を出力する端子である。ｔた辿はＯＰＵ （Ｂ）がメモ
リやＩ１０ポート０からデータを読み取るときに、Ｗａ
はＯＰＵの）がメモリやＩ１０ポート０にデータを書き
出すときに１を出力する端子である。ＲＦ８Ｈはダイナ
ミックＲＡＭのリフレッシュタイミングを決めるための
端子である。次にＨＡＬＴはＯＰＵ （Ｂ）がプログラ
ム停止命令を実行しているときに１を出力する端子であ
り、ＷＡＩ’Ｉ’はＯｆ’Ｕ （Ｂ）によるプログラム
の実行を一時的に待たせる信号１を入力する端子である
。さらにＩＮＴＪよびＮＭＩは割り込みを行なうだめの
入力端子、ＢＵ８ＢＱおよびＢＵ８ＡＫはＣＰＵ（ロ）
のパス制御用の入出力端子である。
ものであり、８ビツトＣＰＵの場合、データバス（４）
Ｋ接続される８個のデータ端子Ｄｏ −Ｄｙとアドレス
バズ（３）に接続される１６個のアドレス端子ムＯ〜Ａ
Ｉ器の他、コントロールパス（５）に接続される各種の
制御端子、および電源端子ＶＤＤ 、 ＧＮＤとクロッ
ク入力端子−とを具備している。コントロールパス（５
）に接続される制御端子のうち、ＭＩはＣＰＵ （均が
メモリから命令を取り込むときに１を出力する端子であ
り、上述したオペコードフェッチ信号はこの端子ＭＩか
ら出力されるものである。ＭＲＥＱはＣＰＵ （均がメ
モリをアクセスするときに、またｌ０ＲＱはＣＰＵ （
Ｂ）がＩ１０ボート０をアクセスするときにそれぞれｌ
を出力する端子である。ｔた辿はＯＰＵ （Ｂ）がメモ
リやＩ１０ポート０からデータを読み取るときに、Ｗａ
はＯＰＵの）がメモリやＩ１０ポート０にデータを書き
出すときに１を出力する端子である。ＲＦ８Ｈはダイナ
ミックＲＡＭのリフレッシュタイミングを決めるための
端子である。次にＨＡＬＴはＯＰＵ （Ｂ）がプログラ
ム停止命令を実行しているときに１を出力する端子であ
り、ＷＡＩ’Ｉ’はＯｆ’Ｕ （Ｂ）によるプログラム
の実行を一時的に待たせる信号１を入力する端子である
。さらにＩＮＴＪよびＮＭＩは割り込みを行なうだめの
入力端子、ＢＵ８ＢＱおよびＢＵ８ＡＫはＣＰＵ（ロ）
のパス制御用の入出力端子である。
本発明は以上のように構成されており、 ＯＰＵが実行
するサブルーチンのコール番地が所定の範囲内にあると
きに、上記コール番地の下位ビットをバンクアドレス線
に出力するようにしたから、任意のメモリバンクから他
のメモリバンクのサブルーチンをコールするだけで自動
的にメモリバンクの切換えを行なうことができ、したが
って、メモリパンクの切換操作が容易となり、また従来
のように空きエリアを設ける必要がなくなるからメモリ
の使用効率が高くなるという利点があり、また本発明に
あってはサブルーチンのコール時ニカウントアップされ
、リターン時にカウントダウンされる可逆カウンタのア
ンダーフロー出力によりメモリバンクのバンクアドレス
を元の値に戻すようにしたから、切換えたメモリバンク
内においてサブルーチンコール命令やリターン命令を自
由に使用することができ、しかもリターン命令をサブル
ーチンコール命令よりも１回多く実行するだけで、容易
に元のメモリバンクにバンクアドレスを戻すことができ
るという利点がある。
するサブルーチンのコール番地が所定の範囲内にあると
きに、上記コール番地の下位ビットをバンクアドレス線
に出力するようにしたから、任意のメモリバンクから他
のメモリバンクのサブルーチンをコールするだけで自動
的にメモリバンクの切換えを行なうことができ、したが
って、メモリパンクの切換操作が容易となり、また従来
のように空きエリアを設ける必要がなくなるからメモリ
の使用効率が高くなるという利点があり、また本発明に
あってはサブルーチンのコール時ニカウントアップされ
、リターン時にカウントダウンされる可逆カウンタのア
ンダーフロー出力によりメモリバンクのバンクアドレス
を元の値に戻すようにしたから、切換えたメモリバンク
内においてサブルーチンコール命令やリターン命令を自
由に使用することができ、しかもリターン命令をサブル
ーチンコール命令よりも１回多く実行するだけで、容易
に元のメモリバンクにバンクアドレスを戻すことができ
るという利点がある。
第１図は従来のメモリバンク切換回路の動作説明図、第
２図は本発明の一実施例のブロック図、第８図は同上の
要部ブロック図、第４図は同上の動作説明図、第５図は
同りに用いるＣＰＵの外部接続端子の一例を示す図であ
る。 （ＭＯ）〜（Ｍ７）はメモリバンク、（ロ）はＣＰＵ、
（６）はバンクアドレス線、（７）ハサブルーチンコー
ル命令検出回路、侶）はリターン命令検出回路、叫はコ
ール番地下位ラッチ、（Ｉ４はコール番地上位ラッチ、
０１はバンクアドレス検出回路、０→０υはバンクアド
レスラッチ、αＱは可逆カウンタである。 代理人 弁理士 石 １）長 七 第４図 ５ ６ ７
２図は本発明の一実施例のブロック図、第８図は同上の
要部ブロック図、第４図は同上の動作説明図、第５図は
同りに用いるＣＰＵの外部接続端子の一例を示す図であ
る。 （ＭＯ）〜（Ｍ７）はメモリバンク、（ロ）はＣＰＵ、
（６）はバンクアドレス線、（７）ハサブルーチンコー
ル命令検出回路、侶）はリターン命令検出回路、叫はコ
ール番地下位ラッチ、（Ｉ４はコール番地上位ラッチ、
０１はバンクアドレス検出回路、０→０υはバンクアド
レスラッチ、αＱは可逆カウンタである。 代理人 弁理士 石 １）長 七 第４図 ５ ６ ７
Claims (1)
- ｉｌ） ＯＰＵがアクセスする同一のアドレス空間に
重複して接続された複数個のメモリバンクと、ＣＰＵが
実行する命令のうちサブルーチンコール命令とリターン
命令とをそれぞれ検出する第１および第２の検出回路と
、第１の検出回路の出力により起動され、サブルーチン
のコール番地をラッチするラッチ手段と、ラッチ手段に
ラッチされたコール番地が所定の範囲内にあるときにバ
ンクアドレス検出出力を発生する第８の検出回路と、第
８の検出回路の検出動作時に上記コール番地の下位ビッ
トをラッチしてメモリバンクのバンクアドレス線に出力
する第１のバンクアドレスラッチと、第１の検出回路の
出力をカウントアツプ入力に接続され、第２の検出回路
の出力をカウントダウン入力に接続され、第８の検出回
路の出力をクリア入力に接続された可逆カウンタと、第
８の検出回路の検出動作時に第１のバンクアドレスラッ
チの更新前のデータを予め転送記憶し、可逆カウンタの
アンダーフロー出力時に上記転送記憶されたデータを第
１のバンクアドレスラッチに転送する第２のバンクアド
レスラッチとを有して成ることを特徴とする゛メモリバ
ンク切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12317382A JPS5914061A (ja) | 1982-07-15 | 1982-07-15 | メモリバンク切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12317382A JPS5914061A (ja) | 1982-07-15 | 1982-07-15 | メモリバンク切換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5914061A true JPS5914061A (ja) | 1984-01-24 |
Family
ID=14853987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12317382A Pending JPS5914061A (ja) | 1982-07-15 | 1982-07-15 | メモリバンク切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5914061A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5489648A (en) * | 1993-06-10 | 1996-02-06 | Kanegafuchi Kagaku Kogyo Kabushiki Kaisha | Modified polyolefin and composition containing the same |
| US6053046A (en) * | 1995-02-09 | 2000-04-25 | Denso Corporation | Rotational speed detector for vehicle wheel with sensor device and integrally formed axle cover |
-
1982
- 1982-07-15 JP JP12317382A patent/JPS5914061A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5489648A (en) * | 1993-06-10 | 1996-02-06 | Kanegafuchi Kagaku Kogyo Kabushiki Kaisha | Modified polyolefin and composition containing the same |
| US6053046A (en) * | 1995-02-09 | 2000-04-25 | Denso Corporation | Rotational speed detector for vehicle wheel with sensor device and integrally formed axle cover |
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