JPS6345649A - プロセツサの動作トレ−ス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 プロセッサを使用したシステムの間欠障害発生時鳥の原
因の究明のためにリードオンリーメモリ（ＲＯＭ）のア
クセスに同期して、ＲＯＭと同じアドレス空間をもつラ
ンダムアクセスメモリ　（Ｒ１； ＡＭ呂ベイクロプロセッサ動作ステップデータを書込む
様にした動作トレース方式。

〔産業上の利用分野〕

本発明は、マイクロプロセッサにおける間欠障害の原因
究明を行なう動作トレース方式の改良に関するものであ
る。

無線通信システム、ビル管理システム等各種システムの
動作制御のため一般にマイクロプロセッサが用いられて
いる。

このマイクロプロセッサは、第４図に示す様にＣＰＵ１
にＲＡＭ２．ＲＯＭ３．ｌ１０４がコモンバス５によっ
て結合された構成となっており、ＣＰＵＩはＲＯＭ２に
格納されたプログラムに従って処理を進めて行くが、例
えば、電源の瞬断。

ノイズ等により、障害が発生することがある。

このためマイクロプロセッサの動作（プログラム実行）
をトレースして原因の究明を行なうことが要望されてい
る。

〔従来技術及びその問題点〕

従来はこのために第５図に示す様に、トレーサー６を外
部に接続し、ＲＯＭ３のアクセス状態をトレースし、こ
の内容からＲＯＭのアクセスが異状になった箇所の発見
を行なっている。

従って、マイクロプロセッサシステムが動作している時
は、トレーサーも動作し続けなければならないため、ト
レーサー６の耐久性に問題があり、又コストの高いもの
となる。

〔問題点を解決するための手段〕

本発明は、このために第１図に示す様にＲＯＭ３と同じ
アドレスをもつＲＡＭ７を設置し、ＲＯＭとＲＡＭを同
時にアクセスする様にした。

〔作用〕

ＣＰＵＩは、図示しないプログラムカウンタに従って、
ＲＯＭ３をアクセスしながら動作するため、同一アドレ
スをもつＲＡＭ７も同時にアクセスされる。

このまま、アクセスされたＲＡＭの内容は既知の値、例
えば各アドレスがアクセスされた順番等を書き込む。こ
れにより、ＣＰＵがＲＯＭをどの様な順序でアクセスし
たかを判断できることから、トレーサーを用いることな
く、ＣＰＵの動作解析を行なうことが可能となる。

〔実施例〕

第２図により、本発明の実施例について説明する。

図において、８．９．１０はスイッチ、１１は８ビツト
カウンタ、１２はフリップフロップ（ＦＦ）、１３はコ
ンパレータ、１４．１５はアンドゲート、１６はオアゲ
ート　１７はインバータ。

であり、全図を通じて同一部材には同一符号を付与して
いる。

ここでＲＯＭ３はチップ３ａ、３ｂから成り、夫々のチ
ップは、マイクロスイッチなどの実装検出部３ｃ、３ｄ
を備えている。

ＲＯＭ３については実装されたことを検知すると、オア
ゲート１６を介して信号を出力し、スイッチ８．９を切
替える。

つまり、ＲＯＭ３の未実装時スイッチ８はＡ−０間が、
スイッチ９はＡ”−Ｃ′間が接続される。

一方ＲＯＭ３の実装時はスイッチ■はＢ−Ｃが、スイッ
チ９はＢ′−Ｃ”間が接続される。

ここでメモリバスは１６ビツトを想定しており、このた
め、８ビツトのＲＡＭチップ７ａ、７ｂを用い、データ
を分割する。

８ビツトカウンタ１１の出力はスイッチ１０のＺに入力
されるが、ＦＦ１２とともに９ビツトのカウンタを構成
し、カウンタ１１のキャリ出力によりＦＦ１２はカウン
トアツプする。この出力で、スイッチ９は切替えられ８
ビツトカウンタの値をＲＡＭ７ａ又はＲＡＭ７ｂのいず
れに出力するかを決定する。

次に動作について第３図を用い説明すると、ＲＯＭ３の
実装時はスイッチ８，９はＢ−Ｃ，Ｂ’−Ｃ′間に接続
され、８ビツトカウンタ１１の値が入力できる様になる
。

ここで、ＣＰｔＪがＲＯＭの“００００″番地から“Ｆ
ＦＦＦ番地”へ動作すると考える。

ＲＡＭ７ａ、７ｂはＲＯＭ３と同じアドレスに設定され
、書込まれる値は８ビツトカウンタ１１のカウント値で
ある。

第３図（ａｌは１〜２５６ステツプ動作した時（ｔ）ｌ
は２５７〜５１２ステツプ、（Ｃ）は５１３〜７６８ス
テップ動作した時を順に示している。

図の如く、ＣＰＵがＲＯＭ３のプログラムを′″０００
０″００００″番地出して実行する毎に、ＲＡＭ７ａと
７ｂにカウンタ１１のカウント値を書込む。

ここでカウンタ１１はＲＯＭ３をアクセスする毎に出力
されるＲＯＭ３からのＡＣＫ信号ＳＶＩをカウントして
いる。

カウンタ１１は２５６種の値を出力できるが、第３図（
ａ）ではＲＡＭ７ａに第３図（ｂ）ではＲＡＭ７ｂに、
第３図１ｃ）ではＲＡＭ７ａに書込む。

第３図（０１の状態に移行する時前回書込んだ値が残る
ためＲＡＭ７ｂへの書込みを行なっている時高速リセッ
ト回路７Ｃにより、全て同じ値（００又はＦＦ）にリセ
ットする。

このためコンパレータ１３は８ビツトカウンタ１１の出
力が、５１３”となった時アンドゲート１４を開く様に
する。

一方ＲＡＭ７ｂについては、第３図（ａｌの状態のとき
同様に高速リセット回路７ｄにより“ＯＯ”又は“ＦＦ
”にリセットする。

ここで、ＲＯＭ３が実装されていないとき、スイッチ８
はＡ−Ｃ間に、スイッチ９はＡ”−Ｃ’間に接続され、
通常のＲＡＭとして使用される。

〔効果〕

以上述べた様に、本発明によれば、ＲＯＭと同一アドレ
スを付与したＲＡＭを用い、ＲＯＭのアクセスに同期し
てＲＡＭに既知の値を書込むので、ＲＯＭのアクセス順
序を、記録することが可能となる。

【図面の簡単な説明】

第１図は本発明の原理を示す図、 第２図は本発明の実施例を示す図、 第３図は第２図の説明図、 第４図は、−殻内なマイクロプロセッサシステム図、 第５図は従来技術を示す図である。 図中３はＲＯＭ、７はＲＡＭ、１１はカウンタである。 発明□尻理図 停　１　図 音用の尖施＃＋１ 竿２　田

Claims (1)

1. 【特許請求の範囲】 リードオンリーメモリ（３）に記憶されたプログラムに
   従って処理を行なうプロセッサ（１）の動作トレース方
   式であって、 該リードオンリーメモリとランダムアクセスメモリ（７
   ）のアドレス空間を一致させ、該リードオンリーメモリ
   アクセスと同期して、該ランダムアクセスメモリへプロ
   セッサの動作ステップデータを格納することを特徴とす
   るプロセッサの動作トレース方式。