RU15798U1 - Вычислительная система - Google Patents

Abstract

Вычислительная система, содержащая процессорный модуль, системную интерфейсную магистраль адреса, системную интерфейсную магистраль данных, системную интерфейсную магистраль управления и n периферийных модулей, при этом входы адреса каждого из n периферийных модулей соединены посредством системной интерфейсной магистрали адреса с выходами адреса процессорного модуля, входы-выходы данных каждого из n периферийных модулей соединены посредством системной интерфейсной магистрали данных с входами-выходами данных процессорного модуля, входы-выходы управления каждого из n периферийных модулей соединены посредством системной интерфейсной магистрали управления с входами-выходами управления процессорного модуля, отличающаяся тем, что каждый из n периферийных модулей дополнительно содержит блок управления, регистр, блок сравнения и дешифратор сигнала записи, при этом вход инициализации первого периферийного модуля соединен с выходом инициализации процессорного модуля, вход инициализации каждого из последующих периферийных модулей соединен с выходом инициализации предыдущего периферийного модуля, выход инициализации n-го периферийного модуля соединен с входом инициализации процессорного модуля, в каждом из n периферийных модулей первый вход блока управления является входом инициализации данного периферийного модуля, первый выход блока управления является выходом инициализации данного периферийного модуля, второй выход блока управления соединен с входом разрешения работы регистра, выходы регистра соединены со вторыми входами блока сравнения, второй вход блока управления и вход сигнала записи ре�

Description

Вычислительная система

Полезная модель относится к вычислительной технике и может быть использована в вычислительных устройствах различного назначения.

Известен вычислительная система, описанная в работе 1, содержащая микропроцессор (процессорный модуль), шину адреса (системную интерфейсную магистраль адреса), шину данных (системную интерфейсную магистраль данных), шину управления (системную интерфейсную магистраль управления), оперативное запоминающее устройство, постоянное запоминающее устройство, контроллер связи с внешними устройствами с соответствующими связями.

Известна вычислительная система по свидетельству РФ на полезную модель 2, содержащая вычислительный модуль, содержащий внутреннюю системную магистраль адреса, внутреннюю системную магистраль данных, внутреннюю системную магистраль управления, центральный процессор, оперативное запоминающее устройство, постоянное запоминающее устройство и контроллер связи с внешними устройствами, дополнительно содержит элемент ИЛИ, коммутирующий элемент, внешний соединитель, при этом контроллер связи с внешними устройствами имеет вход сигнала свой, оперативное запоминающее устройство и постоянное запоминающее устройство имеют выходы сигнала свой, вьлход сигнала свой оперативного запоминающего устройства соединён с

МПК G06F 7/00

первым входом элемента ИЛИ, выход сигнала свой постоянного запоминающего устройства соединён с первым выводом коммутирующего элемента, второй вывод коммутирующего элемента соединён со вторым входом элемента ИЛИ, выход элемента ИЛИ соединён со входом сигнала свой контроллера связи с внешними устройствами, выводы коммутирующего элемента соединены с контактами внещнего соединителя.

Вычислительная система 2 позволяет монтировать незапрограммированное постоянное запоминающее устройство с последующим его программированием на основе программ во внешнем запоминающем устройстве и/или программ, загружаемых в оперативное запоминающее устройство, восстанавливать испорченные (ощибочно стертые) программы в постоянном запоминающем устройстве без его демонтажа из системы, отрабатывать и тестировать новые версии программного обеспечения без стирания старых версий в постоянном запоминающем устройстве.

Известна вычислительная система по свидетельству РФ на полезную модель 3, являющаяся наиболее близкой к предлагаемой. Вычислительная система 3 содержит центральный процессор (процессорный модуль), системную интерфейсную магистраль адреса, системную интерфейсную магистраль данных, системную интерфейсную магистраль управления и П периферийных модулей, выполненных, в частности, в виде постоянного запоминающего устройства, оперативного запоминающего устройства и других устройств. Вычислительная система содержит также блок элементов Исключающее ИЛИ и вход выбора стартового адреса, при этом младщие разряды входа адреса постоянного запоминающего устройства соединены с внутренней системной магистралью адреса, старшие разряды входа адреса постоянного запоминающего устройства соединены с выходами блока элементов Исключающее ИЛИ, первые входы которого соединены с внутренней системной магистралью адреса, а вторые - со входом выбора стартового адреса. Входы адреса каждого из П периферийных модулей соединены посредством системной интерфейсной магистрали адреса с выходами адреса процессорного модуля, входы-выходы данных каждого из П периферийных модулей соединены по- 3

средством системной интерфейсной магистрали данных с входамивыходами данных процессорного модуля, входы-выходы управления каждого из П периферийных модулей соединены посредством системной интерфейсной магистрали управления с входами-выходами управления процессорного модуля.

Вычислительная система 3 позволяет использовать две различные независимые стартовые программы. Например, одна из этих программ может быть предназначена для проведения заводской регулировки и тестирования, а другая для осуществления запуска и обеспечения работы пользовательского программного обеспечения.

Недостатком вычислительной системы-прототипа является невозможность использования в вычислительной системе нескольких периферийных модулей, имеющих один и тот же базовый (свой) адрес.

Задачей полезной модели является обеспечение возможности назначения своего адреса любому периферийному модулю, включаемому в вычислительную систему.

Сущность предлагаемой полезной модели заключается в том, что в вычислительной системе, содержащей процессорный модуль, системную интерфейсную магистраль адреса, системную интерфейсную магистраль данных, системную интерфейсную магистраль управления и И периферийных модулей, каждый из П периферийных модулей дополнительно содержит блок управления, регистр, блок сравнения и дешифратор сигнала записи, при этом входы адреса каждого из П периферийных модулей соединены посредством системной интерфейсной магистрали адреса с выходами адреса процессорного модуля, входы-выходы данных каждого из П периферийных модулей соединены посредством системной интерфейсной магистрали данных с входами-выходами данных процессорного модуля, входы-выходы управления каждого из П периферийных модулей соединены посредством системной интерфейсной магистрали управления с входамивыходами управления процессорного модуля, вход инициализации первого периферийного модуля соединен с выходом инициализации процессорного модуля, вход инициализации каждого из последующих периферийных модулей соединен с выходом инициализации предыдущего периферийного

модуля, выход инициализации П-то периферийного модуля соединен со входом инициализации процессорного модуля, в каждом из П периферийных модулей первый вход блока управления является входом инициализации данного периферийного модуля, первый выход блока управления является выходом инициализации данного периферийного модуля, второй выход блока управления соединен с входом разрешения работы регистра, выходы регистра соединены со вторыми входами блока сравнения, второй вход блока управления и вход сигнала записи регистра соединены с выходом дешифратора сигнала записи, входы данных регистра и входы-выходы данных функциональной части данного периферийного модуля соединены с системной интерфейсной магистралью данных, первые входы блока сравнения и входы адреса функциональной части данного периферийного модуля соединены с системной интерфейсной магистралью адреса, входы-выходы управления функциональной части данного периферийного модуля и вход дешифратора сигнала записи соединены с системной интерфейсной магистралью управления, вход разрешения работы функциональной части данного периферийного модуля соединен с выходом блока сравнения.

Сущность предлагаемой полезной модели поясняется чертежом, на котором обозначены:

1- процессорный модуль;

2- системная интерфейсная магистраль адреса;

3- системная интерфейсная магистраль данных;

4- системная интерфейсная магистраль управления; 5i - первый периферийный модуль;

5п - П-й периферийный модуль;

6- блок управления;

7- регистр;

8- блок сравнения;

9- дешифратор сигнала записи;

10- функциональная часть периферийного модуля.

фейсную магистраль 3 данных, системную интерфейсную магистраль 4 управления и П периферийных модулей 5i...5пВходы адреса (А) каждого из П периферийных модулей 5i...5п соединены посредством системной интерфейсной магистрали 2 адреса с выходами адреса (А) процессорного модуля 1, входы-выходы данных (Д) каждого из П периферийных модулей 5i...5п соединены посредством системной интерфейсной магистрали 3 данных с входами-выходами данных (Д) процессорного модуля 1, входы-выходы управления (У) каждого

ИЗ П периферийных модулей 5i...5n соединены посредством системной интерфейсной магистрали 4 управления с входами-выходами управления (У) процессорного модуля 1.

Каждый из П периферийных модулей 5i...5n содержит блок б управления, регистр 7, блок 8 сравнения и дешифратор 9 сигнала записи и функциональную часть 10.

Вход инициализации первого периферийного модуля 5i соединен с выходом инициализации процессорного модуля 1, вход инициализации каждого из последующих периферийных модулей соединен с выходом инициализации предьщущего периферийного модуля, выход инициализации Пго периферийного модуля 5п соединен со входом инициализации процессорного модуля 1.

В каждом из П периферийных модулей 5i...5п первый вход блока 6 управления является входом инициали заним данного периферийного модуля, первый выход блока б управления является выходом инициализации данного периферийного модуля, второй выход блока 6 управления соединен с входом разрешения работы (Е) регистра 7, выходы регистра 7 соединены со вторыми входами блока 8 сравнения, второй вход блока б управления и вход сигнала (3) записи регистра 7 соединены с выходом дешифратора сигнала записи, входы данных регистра 7 и входывыходы данных (Д) функциональной части 10 данного периферийного модуля соединены с системной интерфейсной магистралью 3 данных, первые входы блока 8 сравнения и входы адреса (А) функциональной части 10 данного периферийного модуля соединены с системной интерфейсной

магистралью 2 адреса, входы-выходы управления (У) функциональной части 10 данного периферийного модуля соединены с системной интерфейсной магистралью 4 управления, вход разрешения работы (Е) функциональной части 10 данного периферийного модуля соединен с выходом блока 8 сравнения.

Функциональная часть 10 периферийных модулей 5i. . . 5п в зависимости от назначения модулей может представлять собой, например, оперативное запоминающее устройство, постоянное запоминающее устройство и другое подобное устройство.

Блок 6 управления может построен по известным правилам исходя из описанного алгоритма его работы. Построение стальных блоков, входящих в предлагаемую вычислительную систему хорощо известно. Вычислительная система работает следующим образом. После включения питания или поступления команды сброс процессорный модуль 1 выдает на свой выход инициализации сигнал логической единицы, а все периферийные модули 5i...5n вьщают на свои выходы инициализации сигналы логического нуля (блок б управления каждого из П периферийных модулей 5i...5п выдает на свой первый выход сигнал логического нуля). При этом непосредственно после сброса и при наличии сигнала логической единицы на входе инициализации периферийного модуля, то есть на первом входе блока б управления, блок б управления выдает на свой второй выход сигнал логической единицы, который поступает на вход разрешения работы (Е) регистра 7. Процессорный модуль 1 производит операцию записи на системной интерфейсной магистрали 4. На выходе дещифратора 9 сигнала записи появляется сигнал логической единицы, который поступает на вход записи (3) регистра 7 и на второй вход блока б управления. При этом, вне зависимости от адреса, выставленного на системной интерфейсной магистрали 2 адреса, производиться запись данных, выставленных процессорным модулем 1 на системной интерфейсной магистрали 3 данных в регистр 7. После записи данных в регистр 7, блок б управления выдает на свой второй выход сигнал логического нуля, который поступает

на вход разрешения работы регистра 7, что запрещает дальнейшую запись данных в регистр 7 при следуюш.их операциях записи по системной интерфейсной магистрали. Также блок б управления выдает на свой первый выход сигнал логической единицы, который поступает на вход инициализации следующего периферийного модуля и при следующей операции записи, аналогичным образом производиться запись данных в регистр 7 следующего периферийного модуля. Данная процедура повторяется для каждого из П периферийных модулей 5i...5п. После завершения записи данных в регистр 7 /7-го периферийного модуля 5п на его выходе инициализации появляется сигнал логической единицы, который поступает на вход инициализации процессорного модуля 1. В случае, если после П-тл операции записи по системной интерфейсной магистрали на вход инициализации процессорного модуля 1 сигнал логической единицы не поступает, что означает наличие неисправности в вычислительной системе, то процессорный модуль 1 осуществляет действия, предусмотренные в случае неисправности вычислительной системы (например, приостановку работы вычислительной системы, включение соответствующей индикации, запуск программы диагностики.

Данные, записанные в регистр 7 каждого из П периферийных модулей 5i. . . 5п/ являются базовым адресом данного периферийного модуля на системной интерфейсной магистрали (старшими разрядами адреса). При осуществлении последующих операций обмена по системной интерфейсной магистрали адрес, выставленный процессорным модулем 1 или другим периферийным модулем, поступает на первые входы блока 8 сравнения. На вторые входы блока 8 сравнения подаются данные, записанные в регистр 7. В случае совпадения адреса (старших разрядов адреса), выставленного на системной интерфейсной магистрали 2 адреса с данными, записанными в регистр 7, блок 8 сравнения выдает на свой выход сигнал логической единицы, который поступает на вход разрешения работы (Е) функциональной части 10 периферийного модуля и осуществляется обмен данными по системной интерфейсной магистрали с функциональной частью 10 данного периферийного модуля (обмен данньтми между данным перифериЙЕ1ым модулем и процессорным модулем 1 или обмен данными между данным периферийным модулем и другим периферийным модулем) . В случае несовпадения .-а (старших разрядов адреса) , выставленного на системной интерфейснсм магистрали 2 адреса с данными, записанными в регистр /, (Злок 8 сравнения выдает на свой выход сигнал логического нуля, у-готорый поступает на вход разрешения работы (Е) функциональной части 0 перпф.ер1.1 1ного модуля и данное периферийный модуль не участву т в обмене данными по системной интерфейсной магистрали.

После включения питания илм ог:уи1ег;твлрния сброса в регистре 7 каждого из /7 периферийных модул1 й 5; , . .5,-,, и .но осуществления описанной процедуры записи данных в регистр / процессорным модулем 1 по системной магистрали в регистре / нах-дится фиксированный адрес периферийного модуля (-.чапи--ainiJ-.i при изготовлении или предварительной настройке даююгс пспифермйного модуля) .

аким образом, предла гаем.я пч.чечп/тя глодель обеспечивает возможность назначения своего адре-:-- .чк)Гч-му периферийному модулю, вкмгк чаемому в вычислительнукл сп Il-My, п 10П воляет использовать периферийные модули в вычиcлитeJп l.; система.х, не содержащих линий инициализации.

Предгтавленные чертежи и .сание р.ьгм -иите.пьного модуля позволярлт, используя существук}щук) элементп -м , изготовить ег. пpo.1Ыlиленн.тм способом и использг1вать в вычис.гштельных устройствах ); азлично1о назначения, что кара )изует предлагаемую полезную МОДОЛУ, как г1)г.П .Ы1УУлеппо гуримр-пиму) .

Источники информации.

1.Каган Б.М. Сташин В. Гт. .сновы проеу :ти огау)ия микропроухесс орных устройств автоматики. - М. : Энергоатомутздат, 1987, - с. 11.

2.РФ, свидетельство N l-vLl на модель, МПК G06F 7/ОП, утубликация 20.01.2000 г.

Claims (1)

1. Вычислительная система, содержащая процессорный модуль, системную интерфейсную магистраль адреса, системную интерфейсную магистраль данных, системную интерфейсную магистраль управления и n периферийных модулей, при этом входы адреса каждого из n периферийных модулей соединены посредством системной интерфейсной магистрали адреса с выходами адреса процессорного модуля, входы-выходы данных каждого из n периферийных модулей соединены посредством системной интерфейсной магистрали данных с входами-выходами данных процессорного модуля, входы-выходы управления каждого из n периферийных модулей соединены посредством системной интерфейсной магистрали управления с входами-выходами управления процессорного модуля, отличающаяся тем, что каждый из n периферийных модулей дополнительно содержит блок управления, регистр, блок сравнения и дешифратор сигнала записи, при этом вход инициализации первого периферийного модуля соединен с выходом инициализации процессорного модуля, вход инициализации каждого из последующих периферийных модулей соединен с выходом инициализации предыдущего периферийного модуля, выход инициализации n-го периферийного модуля соединен с входом инициализации процессорного модуля, в каждом из n периферийных модулей первый вход блока управления является входом инициализации данного периферийного модуля, первый выход блока управления является выходом инициализации данного периферийного модуля, второй выход блока управления соединен с входом разрешения работы регистра, выходы регистра соединены со вторыми входами блока сравнения, второй вход блока управления и вход сигнала записи регистра соединены с выходом дешифратора сигнала записи, входы данных регистра и входы-выходы данных функциональной части данного периферийного модуля соединены с системной интерфейсной магистралью данных, первые входы блока сравнения и входы адреса функциональной части данного периферийного модуля соединены с системной интерфейсной магистралью адреса, входы-выходы управления функциональной части данного периферийного модуля и вход дешифратора сигнала записи соединены с системной интерфейсной магистралью управления, вход разрешения работы функциональной части данного периферийного модуля соединен с выходом блока сравнения.