JPS6031040B2 - メモリ用集積回路装置 - Google Patents
メモリ用集積回路装置Info
- Publication number
- JPS6031040B2 JPS6031040B2 JP55085363A JP8536380A JPS6031040B2 JP S6031040 B2 JPS6031040 B2 JP S6031040B2 JP 55085363 A JP55085363 A JP 55085363A JP 8536380 A JP8536380 A JP 8536380A JP S6031040 B2 JPS6031040 B2 JP S6031040B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- address
- data
- test
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明はコンピュータ等情報処理装置に使用されるメモ
リ用集積回路装置、特に試験回路を内蔵したメモリ用集
積回路装置に関する。
リ用集積回路装置、特に試験回路を内蔵したメモリ用集
積回路装置に関する。
メモリ用集積回路は、半導体技術の急速な発展にともな
い、ますます大規模化される煩向にあるが、従来それに
伴なつてメモリ用集積回路単体およびそれらを複数個使
ったメモリ装置いずれにおいてもその機能を試験する時
間が長時間化する欠点があった。
い、ますます大規模化される煩向にあるが、従来それに
伴なつてメモリ用集積回路単体およびそれらを複数個使
ったメモリ装置いずれにおいてもその機能を試験する時
間が長時間化する欠点があった。
本発明の目的メモリ用集積回路内部に試験信号発生回路
、アドレス発生回路、議出しデータと期待値とを比較す
る回路を有し、メモリ用集積回路ごとに試験可能なメモ
リ用集積回路装置を提供することにある。
、アドレス発生回路、議出しデータと期待値とを比較す
る回路を有し、メモリ用集積回路ごとに試験可能なメモ
リ用集積回路装置を提供することにある。
本発明の他の目的は近頃一般的な２５６キロビツト／６
４キロビットダィナミックメモリ等の高集積化された半
導体大容量メモリ素子で利用されている同一メモリサイ
クル内で時分割によりアドレス線を用いて第１及び第２
のアドレスにより任意のビットを指定するメモリ用集積
回路において、第１のアドレス指定により選択されるメ
モリセル群に対して順次アドレスを内部発生すると共に
、試験データを発生し、さらに第２のアドレス指定によ
り選択されるアドレスを一度に選択して、高速にメモリ
用集積回路を試験することを可能にした集積回路装置を
提供することにある。
４キロビットダィナミックメモリ等の高集積化された半
導体大容量メモリ素子で利用されている同一メモリサイ
クル内で時分割によりアドレス線を用いて第１及び第２
のアドレスにより任意のビットを指定するメモリ用集積
回路において、第１のアドレス指定により選択されるメ
モリセル群に対して順次アドレスを内部発生すると共に
、試験データを発生し、さらに第２のアドレス指定によ
り選択されるアドレスを一度に選択して、高速にメモリ
用集積回路を試験することを可能にした集積回路装置を
提供することにある。
本発明は、複数個の複数ビット構成のメモリセル群から
なるメモリ用集積回路において、メモリセル群へ書込む
ためのデータおよび前記メモリセル群から読出されるデ
ータの期待値を発生する試験用データ発生手段と、前記
試験用データ発生手段からの期待値と前記メモリセル群
からの謙出しデータとを比較する比較手段と、メモリセ
ル群を選択するアドレス発生手段と、各メモリセル群に
対し同時に講出しまたは書込みを行なう謙出し書込み手
段と、前記試験用データ発生手段、アドレス発生手段、
講出し書込み手段を動作させる手段とをメモリセル集積
回路に含んで構成される。
なるメモリ用集積回路において、メモリセル群へ書込む
ためのデータおよび前記メモリセル群から読出されるデ
ータの期待値を発生する試験用データ発生手段と、前記
試験用データ発生手段からの期待値と前記メモリセル群
からの謙出しデータとを比較する比較手段と、メモリセ
ル群を選択するアドレス発生手段と、各メモリセル群に
対し同時に講出しまたは書込みを行なう謙出し書込み手
段と、前記試験用データ発生手段、アドレス発生手段、
講出し書込み手段を動作させる手段とをメモリセル集積
回路に含んで構成される。
次に本発明について図面を参照して詳細に説明する。本
発明の一実施例を示す第１図において、記憶セル００，
０１・・・０ｎ，１０，１１．．・１ｎ，．．・ｍｏ，
ｍｌ，・・・ｍｎ（ｍｎ：正整数）と、通常／試験切替
え信号１０３，タイミング信号１０４，論出し／書込み
制御信号１０５，およびアドレス信号１０２を入力とし
、試験データ４０３，アドレス制御信号４００，議出し
データ制御信号４０１，書込みデータ制御信号４０２，
試験用アドレス信号４０５を出力とする制御回路１と、
書込みデータ１００を入力とし、書込みデータ４０４を
出力とする書込みデータバッファー回路２と、アドレス
信号１０２，試験用アドレス信号４０５，アドレス制御
信号４００を入力とし、アドレスデコード信号３００，
３１０，…３ｍｏを出力とするアドレスデコード回賂３
と、議出しデータ２００，２０１，・・・２０ｎ，試験
データ４０３，書込みデータ制御信号４０２，アドレス
信号１０２を入力とし、書込みデータ２１０，２１１，
・・・２１ｎを出力とする書込みデータバッファー回路
４と、議出しデータ２００，２０１，・・・２０ｎ，比
較結果信号４０６，アドレス信号１０２，読出しデータ
制御信号４０１を入力とし、議出しデータ１０１を出力
とする議出しデータバッファ−回路５と、読出しデータ
２００，２０１，…２０ｎ，講出しデータ数に等しい試
験データ４０３を入力とし、これらを対応するビット毎
に比較し比較結果４０６を出力する比較回路６と制御回
路内にある試験用データ発生回路７，試験用アドレス発
生回路８とから構成され、書込みデータ２１０；２１１
：・・・２１ｎはそれぞれ記憶セル群００，１０，・・
・ｍ０；０１，１１，…ｍｌ；０ｎ，ｌｎ，ｍｌｌへの
入力信号であり、議出しデータ２００；２０１；・・・
，２０ｎはそれぞれ記憶セル群００，１０，・・・ｍ０
：０１，１１，…ｍｌ；ｏｎ，ｍｎからの出力信号であ
り、アドレスデコード信号３００；３１０；・・・；３
ｍｏはそれぞれ記憶セル群００，０１．．．，０ｎ；１
０，１１，．．．１ｎ；．．．；ｍ０，ｍｌ，・・・ｍ
ｎへの入力信号である。
発明の一実施例を示す第１図において、記憶セル００，
０１・・・０ｎ，１０，１１．．・１ｎ，．．・ｍｏ，
ｍｌ，・・・ｍｎ（ｍｎ：正整数）と、通常／試験切替
え信号１０３，タイミング信号１０４，論出し／書込み
制御信号１０５，およびアドレス信号１０２を入力とし
、試験データ４０３，アドレス制御信号４００，議出し
データ制御信号４０１，書込みデータ制御信号４０２，
試験用アドレス信号４０５を出力とする制御回路１と、
書込みデータ１００を入力とし、書込みデータ４０４を
出力とする書込みデータバッファー回路２と、アドレス
信号１０２，試験用アドレス信号４０５，アドレス制御
信号４００を入力とし、アドレスデコード信号３００，
３１０，…３ｍｏを出力とするアドレスデコード回賂３
と、議出しデータ２００，２０１，・・・２０ｎ，試験
データ４０３，書込みデータ制御信号４０２，アドレス
信号１０２を入力とし、書込みデータ２１０，２１１，
・・・２１ｎを出力とする書込みデータバッファー回路
４と、議出しデータ２００，２０１，・・・２０ｎ，比
較結果信号４０６，アドレス信号１０２，読出しデータ
制御信号４０１を入力とし、議出しデータ１０１を出力
とする議出しデータバッファ−回路５と、読出しデータ
２００，２０１，…２０ｎ，講出しデータ数に等しい試
験データ４０３を入力とし、これらを対応するビット毎
に比較し比較結果４０６を出力する比較回路６と制御回
路内にある試験用データ発生回路７，試験用アドレス発
生回路８とから構成され、書込みデータ２１０；２１１
：・・・２１ｎはそれぞれ記憶セル群００，１０，・・
・ｍ０；０１，１１，…ｍｌ；０ｎ，ｌｎ，ｍｌｌへの
入力信号であり、議出しデータ２００；２０１；・・・
，２０ｎはそれぞれ記憶セル群００，１０，・・・ｍ０
：０１，１１，…ｍｌ；ｏｎ，ｍｎからの出力信号であ
り、アドレスデコード信号３００；３１０；・・・；３
ｍｏはそれぞれ記憶セル群００，０１．．．，０ｎ；１
０，１１，．．．１ｎ；．．．；ｍ０，ｍｌ，・・・ｍ
ｎへの入力信号である。
なお、試験デ−夕４０３は、第１図では１本線で示して
いるが、必ずしも１ビットのデータでなくともよく、メ
モリセル群ｉｏ〜ｉｎ（ｉ＝０，１，…，ｍ）に対応し
て独立に与えられるものとしてもよい。次にその動作に
ついて説明すると、先ず、通常の謙出し／書込み動作に
おいては、通常／試験切換え信号１０３が通常状態とな
り、読出し／書込み制御信号１０５は論出し動作の場合
には論出し状態となり、書込み動作の場合には書込み状
態となり、タイミング信号１０４が与えられると、制御
回路１からアドレス制御信号４００が出力されて、１回
目に転送されるアドレス信号】０２の指定するメモリセ
ル群００，０１，…ｏｎ；１０，１１，…ｌｎ：ｍｏ，
ｍｌ，…ｍｎのうちの１群がアドレスデコード回路３の
出力であるアドレスデコード信号３００，３１０…３ｍ
０のうちの１つにより選択され、選択されたメモリセル
群ｉｏ，ｉ，，・・・ｉｎ（ｉ＝０，１，…ｍ）から論
出しデータ２００，２０１，・・・２０ｎが出力され、
読出し動作の場合には、２回目に転送されるアドレス信
号１０２の指定にしたがって読出しデータ制御信号４０
１により、謙出しデータバッファー回路５において謙出
しデータ２００，２０１，…２０ｎの３５の１つが選択
されて出力され、書込み動作の場合には、書込みデータ
１００が書込みデータバッファー回路２により、書込み
データ４０４として出力されるとともに、議出しデータ
２００，２０１，・・・２０ｎが出力されて、２回目に
転送されるアドレス信号１０２にしたがって、書込み制
御信号４０２により、書込みデータバッファー回路４に
おいて、１回目に転送されるアドレスの指定する記憶セ
ル群のうち２回目‘こ転送されるアドレスの指定する記
憶セルに対しては書込みデータ１００が書込まれるよう
、他の記憶セル群に対しては読出しデータ２００，２０
１，・・・２０ｎが書込まれるよう書込みデータ２１０
，２１１，・・・２１ｎが出力されて書込みが行なわれ
る。すなわち、書込みおよび読出し‘ま記憶セル群００
，０１，・・・ｏｎ；１０，１１，・・・ｌｎｉ・・・
，似，ｍ，，ｍｎの任意の１ビットを１回目のアドレス
信号および２回目のアドレス信号により選択して行ない
、タイミング信号１０４は１つでも複数でもよい。次に
試験状態の議出し／書込み動作においては、通常／試験
切替え信号１０３を試験状態にして、謙出し／書込み制
御信号１０５を書込み状態としタイミング信号１０４を
与えると、試験用アドレス信号４０５，試験データ４０
３が、アドレス信号制御信号４００，書込みデータ制御
信号４０２とともに制御回路１より出力され、アドレス
デコード回路３により試験用アドレス信号４０５の指定
するアドレスデコード信号３００，３１０．・・・３肌
のうちの一つが選択されて試験用データ４０３が書込み
データ２１０，２１１，・・・２ｌｎとして書込みデー
タバッファー回路４から出力され、指定された記憶セル
群ｉｏ，ｉ．・・・ｉｎ（ｉ＝０，１，・・・，ｍ）に
試験データ４０３が同時に書込まれ、一方、通常／試験
切替え信号１０３を試験状態にして、議出し／書込み制
御信号１０５を読出し状態としタイミング信号１０４を
与えると、試験用アドレス４０５，試験用データ４０３
がアドレス制御信号４００，読出しデータ制御信号４０
１とともに１より出力され、アドレスデコード回路３に
より試験用アドレス信号４０５の指定するアドレスデコ
ード信号３００，３１０，…３肌のうち１つが選択され
て当該記憶セル群ｉｏ，１．，・・・ｉｎ（ｉ＝０，１
…ｍ）から議出しデータ２００，２０１，・・・２０ｎ
が出力され、試験用データ４０３とともに比較回路６に
入力されて読出しデータ２００，２０１，・・・２０ｎ
はその期待値である試験用データ４０３とビット毎に比
較され、比較した結果が一致したか否かが比較結果信号
４０６として出力され、講出しデータバッファー回路５
を経て読出しデータ１０１として比較結果信号４０６が
出力される。
いるが、必ずしも１ビットのデータでなくともよく、メ
モリセル群ｉｏ〜ｉｎ（ｉ＝０，１，…，ｍ）に対応し
て独立に与えられるものとしてもよい。次にその動作に
ついて説明すると、先ず、通常の謙出し／書込み動作に
おいては、通常／試験切換え信号１０３が通常状態とな
り、読出し／書込み制御信号１０５は論出し動作の場合
には論出し状態となり、書込み動作の場合には書込み状
態となり、タイミング信号１０４が与えられると、制御
回路１からアドレス制御信号４００が出力されて、１回
目に転送されるアドレス信号】０２の指定するメモリセ
ル群００，０１，…ｏｎ；１０，１１，…ｌｎ：ｍｏ，
ｍｌ，…ｍｎのうちの１群がアドレスデコード回路３の
出力であるアドレスデコード信号３００，３１０…３ｍ
０のうちの１つにより選択され、選択されたメモリセル
群ｉｏ，ｉ，，・・・ｉｎ（ｉ＝０，１，…ｍ）から論
出しデータ２００，２０１，・・・２０ｎが出力され、
読出し動作の場合には、２回目に転送されるアドレス信
号１０２の指定にしたがって読出しデータ制御信号４０
１により、謙出しデータバッファー回路５において謙出
しデータ２００，２０１，…２０ｎの３５の１つが選択
されて出力され、書込み動作の場合には、書込みデータ
１００が書込みデータバッファー回路２により、書込み
データ４０４として出力されるとともに、議出しデータ
２００，２０１，・・・２０ｎが出力されて、２回目に
転送されるアドレス信号１０２にしたがって、書込み制
御信号４０２により、書込みデータバッファー回路４に
おいて、１回目に転送されるアドレスの指定する記憶セ
ル群のうち２回目‘こ転送されるアドレスの指定する記
憶セルに対しては書込みデータ１００が書込まれるよう
、他の記憶セル群に対しては読出しデータ２００，２０
１，・・・２０ｎが書込まれるよう書込みデータ２１０
，２１１，・・・２１ｎが出力されて書込みが行なわれ
る。すなわち、書込みおよび読出し‘ま記憶セル群００
，０１，・・・ｏｎ；１０，１１，・・・ｌｎｉ・・・
，似，ｍ，，ｍｎの任意の１ビットを１回目のアドレス
信号および２回目のアドレス信号により選択して行ない
、タイミング信号１０４は１つでも複数でもよい。次に
試験状態の議出し／書込み動作においては、通常／試験
切替え信号１０３を試験状態にして、謙出し／書込み制
御信号１０５を書込み状態としタイミング信号１０４を
与えると、試験用アドレス信号４０５，試験データ４０
３が、アドレス信号制御信号４００，書込みデータ制御
信号４０２とともに制御回路１より出力され、アドレス
デコード回路３により試験用アドレス信号４０５の指定
するアドレスデコード信号３００，３１０．・・・３肌
のうちの一つが選択されて試験用データ４０３が書込み
データ２１０，２１１，・・・２ｌｎとして書込みデー
タバッファー回路４から出力され、指定された記憶セル
群ｉｏ，ｉ．・・・ｉｎ（ｉ＝０，１，・・・，ｍ）に
試験データ４０３が同時に書込まれ、一方、通常／試験
切替え信号１０３を試験状態にして、議出し／書込み制
御信号１０５を読出し状態としタイミング信号１０４を
与えると、試験用アドレス４０５，試験用データ４０３
がアドレス制御信号４００，読出しデータ制御信号４０
１とともに１より出力され、アドレスデコード回路３に
より試験用アドレス信号４０５の指定するアドレスデコ
ード信号３００，３１０，…３肌のうち１つが選択され
て当該記憶セル群ｉｏ，１．，・・・ｉｎ（ｉ＝０，１
…ｍ）から議出しデータ２００，２０１，・・・２０ｎ
が出力され、試験用データ４０３とともに比較回路６に
入力されて読出しデータ２００，２０１，・・・２０ｎ
はその期待値である試験用データ４０３とビット毎に比
較され、比較した結果が一致したか否かが比較結果信号
４０６として出力され、講出しデータバッファー回路５
を経て読出しデータ１０１として比較結果信号４０６が
出力される。
以上説明したように試験状態においては、メモリ用集積
回路内で発生されるアドレスにより同一×アドレスで指
定されるメモリセル群ｉｏ，ｉ．・・・ｉｎ（ｉ＝０，
１，…ｎ）に対して、順次メモリ集積回路内で発生され
る試験データが書込まれ、次いで同様に順次これらのメ
モリセル群からデータが謙出されて前記試験データと比
較されてメモリ用集積回路の試験が行なえるが、試験デ
ータ４０３および試験用アドレス信号４０５はあらかじ
め制御回路１内に設定されたパターンジェネレータであ
る試験用データ発生回路７および試験用アドレス発生回
路８から発生され、これらの初期設定は、通常／試験切
替え信号１０３を試験状態にしてアドレス信号１０２の
指定とタイミング信号１０４によって行なえばよい。
回路内で発生されるアドレスにより同一×アドレスで指
定されるメモリセル群ｉｏ，ｉ．・・・ｉｎ（ｉ＝０，
１，…ｎ）に対して、順次メモリ集積回路内で発生され
る試験データが書込まれ、次いで同様に順次これらのメ
モリセル群からデータが謙出されて前記試験データと比
較されてメモリ用集積回路の試験が行なえるが、試験デ
ータ４０３および試験用アドレス信号４０５はあらかじ
め制御回路１内に設定されたパターンジェネレータであ
る試験用データ発生回路７および試験用アドレス発生回
路８から発生され、これらの初期設定は、通常／試験切
替え信号１０３を試験状態にしてアドレス信号１０２の
指定とタイミング信号１０４によって行なえばよい。
本発明は以上説明したように、メモリ用集積回路内にア
ドレス発生手段と試験データ発生手段と議出しデータを
前記試験データと比較する手段を設けるとともに、複数
個の記憶セル群のうちの１つを前記アドレス発生手段に
より順次選択し議出し書込みを行なうことにより、高速
にメモリ用集積回路を試験できるという効果がある。
ドレス発生手段と試験データ発生手段と議出しデータを
前記試験データと比較する手段を設けるとともに、複数
個の記憶セル群のうちの１つを前記アドレス発生手段に
より順次選択し議出し書込みを行なうことにより、高速
にメモリ用集積回路を試験できるという効果がある。
本発明は、また現在一般的な同一メモリサイクル内で同
ーァドレス線を用いて２回アドレス転送を行なうメモリ
用集積回路において、その回路構成を利用して若干のア
ドレス及び試験データ発生回路を同一集積回路内に追加
することにより、自己診断可能なメモリ用集積回路装置
を実現できる効果がある。
ーァドレス線を用いて２回アドレス転送を行なうメモリ
用集積回路において、その回路構成を利用して若干のア
ドレス及び試験データ発生回路を同一集積回路内に追加
することにより、自己診断可能なメモリ用集積回路装置
を実現できる効果がある。
第１図は本発明の一実施例を示すブロック図である。
１・・・・・・制御回路、２，４・・・・・・書込みデ
ータバッファー回路、３・・・・・・アドレスデコード
回路、５・・・・・・読出しデータバッファー回路、６
・・…・比較回路、７・・・・・・試験用データ発生回
路、８・・・・・・試験用アドレス発生回路、００，０
１・・・ｏｎ，１０，ｌ１…ｌｎ，…肌，ｍ，…ｍｎ…
…記憶セル、１００・・・・・・音込みデータ、１０１
・・・議出しデータ、１０２・・・・・・アドレス信号
、１０３・・・通常／試験切替え信号、１０４・・・・
・・タイミング信号、１０５・・・・・・論出し／書込
み制御信号、２００，２０１・・・２０ｎ・・・・・・
論出しデータ、２１０，２１１・・・２１ｎ．・・．・
・書込みデータ、３００，３１０…３ｍｏ……アドレス
デコード信号、４００・・・アドレス制御信号、４０１
・・…・講出しデータ制御信号、４０２…・・・基込み
データ制御信号、４０３・・・・・・試験データ、４０
４・・・誓込みデータ、４０５・・・・・・試験用アド
レス信号、４０６・・・・・・比較結果信号。 第１図
ータバッファー回路、３・・・・・・アドレスデコード
回路、５・・・・・・読出しデータバッファー回路、６
・・…・比較回路、７・・・・・・試験用データ発生回
路、８・・・・・・試験用アドレス発生回路、００，０
１・・・ｏｎ，１０，ｌ１…ｌｎ，…肌，ｍ，…ｍｎ…
…記憶セル、１００・・・・・・音込みデータ、１０１
・・・議出しデータ、１０２・・・・・・アドレス信号
、１０３・・・通常／試験切替え信号、１０４・・・・
・・タイミング信号、１０５・・・・・・論出し／書込
み制御信号、２００，２０１・・・２０ｎ・・・・・・
論出しデータ、２１０，２１１・・・２１ｎ．・・．・
・書込みデータ、３００，３１０…３ｍｏ……アドレス
デコード信号、４００・・・アドレス制御信号、４０１
・・…・講出しデータ制御信号、４０２…・・・基込み
データ制御信号、４０３・・・・・・試験データ、４０
４・・・誓込みデータ、４０５・・・・・・試験用アド
レス信号、４０６・・・・・・比較結果信号。 第１図
Claims (1)
- １ 同一アドレス信号線を用いて同一メモリサイクル内
で第１及び第２のアドレスを受付け、第１のアドレス信
号により複数個のメモリセル群のうちの対応する１つの
メモリセル群を選択し、第２のアドレス信号により当該
メモリセル群のうちの対応するメモリセルを指定する読
出し書込み可能なメモリ用集積回路において、通常／試
験指定、読出し書込み指定及びタイミング信号を入力し
て、メモリ用集積回路内部を制御する制御信号及び試験
データ並びに疑似第１のアドレス信号を発生する第１の
手段と前記第１のアドレス信号あるいは疑似第１のアド
レス信号にもとずき任意のメモリセル群を選択する第２
の手段と、外部から与えられる書込みデータあるいは第
１の手段から与えられる試験パターンをメモリセル群に
与える第３の手段と、メモリセル群から出力される読出
しデータあるいは第５の手段出力をデータ出力として出
力する第４の手段と、第１の手段から出力される試験パ
ターンとメモリセル群から出力される読出しデータとを
比較する第５の手段とを含み、通常書込み動作において
は第１の手段に与えられる通常、読出し指定及びタイミ
ング信号とにより、第２の手段に与えられる第１のアド
レスにより指定されるメモリセル群を選択し、第１の手
段から出力される制御信号により、第３の手段に入力さ
れたデータが当該メモリセル群の第２のアドレスにより
指定されたメモリセルに第３の手段を経て書込まれ、通
常読出し動作においては第１の手段に与えられる通常、
書込み指定及びタイミング信号とにより、第２の手段に
与えられる第１のアドレスにより指定されるメモリセル
群を選択し、第１の手段から出力される制御信号により
当該メモリセル群から読出された読出しデータが第４の
手段において第２のアドレスにより選択されて出力され
、試験書込み動作においては第１の手段に与えられる試
験、書込み指定及びタイミング信号とにより、制御信号
及びメモリセル群に与えられる書込み用試験データ並び
に疑似第１のアドレスが順次発生され第２の手段に順次
与えられる前記疑似第１のアドレスにもとずき、順次メ
モリセル群が選択され、第１の手段出力である試験パタ
ーンが第３の手段を経て、順次メモリセル群に与えられ
て、同時に１つずつのメモリセル群に書込みが行われ、
試験読出し動作においては、第１の手段に与えられる試
験、読出し指定及びタイミング信号とにより制御信号及
び第５の手段に与えられる比較用試験データ並びに疑似
第１のアドレスが順次発生される第２の手段に順次与え
られる疑似第１のアドレスにもとずき第２の手段により
順次メモリセル群が選択されて、読出しデータが出力さ
れて前記試験データを第５の手段に入力されて比較され
、両者が一致すれば、第４の手段を経て一致信号として
出力されることを特徴とするメモリ用集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55085363A JPS6031040B2 (ja) | 1980-06-24 | 1980-06-24 | メモリ用集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55085363A JPS6031040B2 (ja) | 1980-06-24 | 1980-06-24 | メモリ用集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5712498A JPS5712498A (en) | 1982-01-22 |
| JPS6031040B2 true JPS6031040B2 (ja) | 1985-07-19 |
Family
ID=13856622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55085363A Expired JPS6031040B2 (ja) | 1980-06-24 | 1980-06-24 | メモリ用集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6031040B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0380940U (ja) * | 1989-12-12 | 1991-08-19 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0319522B1 (en) * | 1984-07-18 | 1994-06-01 | Hughes Aircraft Company | Programmable word length memory in a gate array with bidirectional symmetry |
| JPS6238600A (ja) * | 1985-08-14 | 1987-02-19 | Fujitsu Ltd | 半導体記憶装置 |
-
1980
- 1980-06-24 JP JP55085363A patent/JPS6031040B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0380940U (ja) * | 1989-12-12 | 1991-08-19 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5712498A (en) | 1982-01-22 |
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