JPH08255112A - メモリ制御方式 - Google Patents
メモリ制御方式Info
- Publication number
- JPH08255112A JPH08255112A JP7058910A JP5891095A JPH08255112A JP H08255112 A JPH08255112 A JP H08255112A JP 7058910 A JP7058910 A JP 7058910A JP 5891095 A JP5891095 A JP 5891095A JP H08255112 A JPH08255112 A JP H08255112A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- parity
- read
- write
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- Pending
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 メモリの未使用領域を効率的に使用すること
により、メモリの個数を削減することを目的とする。 【構成】データ及びパリティデータを記憶するメモリ７
と、２つの異なるアドレス情報を生成するアドレス生成
部１と、読み出し／書き込み信号を生成する読み出し／
書き込み信号生成部２と、ＭＰＵ８からのデータをメモ
リ７に書き込むための書き込みデータとして記憶するデ
ータラッチ回路４と、読み出しデータの出力を制御する
データ出力制御部３と、書き込みデータに基づくパリテ
ィデータを記憶するパリティラッチ回路と、前記パリテ
ィデータの内、読み出し信号１５によって読み出される
パリティデータの出力を制御するパリティ出力制御部を
含んで構成される。
により、メモリの個数を削減することを目的とする。 【構成】データ及びパリティデータを記憶するメモリ７
と、２つの異なるアドレス情報を生成するアドレス生成
部１と、読み出し／書き込み信号を生成する読み出し／
書き込み信号生成部２と、ＭＰＵ８からのデータをメモ
リ７に書き込むための書き込みデータとして記憶するデ
ータラッチ回路４と、読み出しデータの出力を制御する
データ出力制御部３と、書き込みデータに基づくパリテ
ィデータを記憶するパリティラッチ回路と、前記パリテ
ィデータの内、読み出し信号１５によって読み出される
パリティデータの出力を制御するパリティ出力制御部を
含んで構成される。
Description
【０００１】
【産業上の利用分野】本発明はメモリ制御方式に関し、
特に一つのメモリにデータとパリティデータの保存可能
にするメモリ制御方式に関する。
特に一つのメモリにデータとパリティデータの保存可能
にするメモリ制御方式に関する。
【０００２】
【従来の技術】図２を参照して従来のメモリ制御方式を
説明する。図２において、ＭＰＵ８からの読み出し信号
１３と書き込み信号２３がデータメモリ１０１及びパリ
ティメモリ１０２に入力され、ＭＰＵ８からのアドレス
情報がアドレスバス１１を通ってデータメモリ１０１及
びパリティメモリ１０２に入力される。ＭＰＵ８からの
データはデータバス１２を通って、書き込み信号２３に
よってデータメモリ１０１の前記アドレス情報にて指定
された領域に書き込まれる。データからパリティデータ
を生成するデータバス１２を通って、書き込み信号２３
によってデータメモリ１０１の前記アドレス情報にて指
定された領域に書き込まれる。また、データメモリ１０
１に書き込まれたデータは読み出し信号１３でＭＰＵ８
に入力され、データメモリ１０１に書き込まれたパリテ
ィデータは読み出し信号１３でパリティ生成／チェック
部９に入力される。パリティ生成／チェック部９ではメ
モリ１０１から読み出されたデータに基づいて生成され
たパリティデータとＭＰＵ８からのデータから生成され
たパリティデータとからパリティチェックをし、その結
果を出力する。
説明する。図２において、ＭＰＵ８からの読み出し信号
１３と書き込み信号２３がデータメモリ１０１及びパリ
ティメモリ１０２に入力され、ＭＰＵ８からのアドレス
情報がアドレスバス１１を通ってデータメモリ１０１及
びパリティメモリ１０２に入力される。ＭＰＵ８からの
データはデータバス１２を通って、書き込み信号２３に
よってデータメモリ１０１の前記アドレス情報にて指定
された領域に書き込まれる。データからパリティデータ
を生成するデータバス１２を通って、書き込み信号２３
によってデータメモリ１０１の前記アドレス情報にて指
定された領域に書き込まれる。また、データメモリ１０
１に書き込まれたデータは読み出し信号１３でＭＰＵ８
に入力され、データメモリ１０１に書き込まれたパリテ
ィデータは読み出し信号１３でパリティ生成／チェック
部９に入力される。パリティ生成／チェック部９ではメ
モリ１０１から読み出されたデータに基づいて生成され
たパリティデータとＭＰＵ８からのデータから生成され
たパリティデータとからパリティチェックをし、その結
果を出力する。
【０００３】上記したように、メモリを使用する回路に
おいて、一般には記憶情報が正しいか否かをチェックで
きるようパリティビット保存用メモリをデータ用のメモ
リの他に設けるため、データ用メモリとパリティ用メモ
リの２つのメモリが必要であり、その二つのメモリは同
一アドレスにデータとパリティデータが保存される。
おいて、一般には記憶情報が正しいか否かをチェックで
きるようパリティビット保存用メモリをデータ用のメモ
リの他に設けるため、データ用メモリとパリティ用メモ
リの２つのメモリが必要であり、その二つのメモリは同
一アドレスにデータとパリティデータが保存される。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来のメモリの構成では、データ保存用のメモリの他
にパリティチェック用のメモリが必要であり、効率的な
メモリ利用ができないという問題点がある。
た従来のメモリの構成では、データ保存用のメモリの他
にパリティチェック用のメモリが必要であり、効率的な
メモリ利用ができないという問題点がある。
【０００５】本発明の課題は、データ用メモリとパリテ
ィチェック用のメモリの２つのメモリを必要とせず、１
つのメモリで未使用領域を効率的に使用することのでき
るメモリ制御方式を提供することである。
ィチェック用のメモリの２つのメモリを必要とせず、１
つのメモリで未使用領域を効率的に使用することのでき
るメモリ制御方式を提供することである。
【０００６】
【課題を解決するための手段】本発明によれば、プログ
ラム及びデータ並びにパリティデータを記憶するメモリ
と、該メモリへ読み出し／書き込み信号を送出するＭＰ
Ｕと、前記メモリに前記データ及び前記パリティデータ
の読み出し／書き込みを行うための２つの異なるアドレ
ス情報を生成して出力するアドレス生成部と、前記メモ
リに前記データ及び前記パリティデータの読み出し／書
き込みを行うための読み出し／書き込み信号を生成する
読み出し／書き込み信号生成部と、前記ＭＰＵからのデ
ータを前記メモリに書き込むための書き込みデータとし
て記憶するデータラッチ回路と、前記メモリに記憶され
た前記データの内、前記読み出し信号によって読み出さ
れる読み出しデータの出力を制御するデータ出力制御部
と、前記書き込みデータからパリティデータを生成し、
該パリティデータに基づいてパリティチェックを行うパ
リティ生成／チェック部と、前記書き込みデータから生
成されたパリティデータを記憶するパリティラッチ回路
と、前記メモリに記憶された前記パリティデータの内、
前記読み出し信号によって読み出されるパリティデータ
の出力を制御するパリティ出力制御部を有し、前記読み
出し／書き込み信号生成部は、読み出時と書き込み時に
それぞれ２度のパルスを異なるタイミングで出力し、前
記２つの異なるアドレス情報に応じて前記メモリに前記
データ及び前記パリティデータの書き込み／読み出しを
行うことを特徴とするメモリ制御方式が得られる。
ラム及びデータ並びにパリティデータを記憶するメモリ
と、該メモリへ読み出し／書き込み信号を送出するＭＰ
Ｕと、前記メモリに前記データ及び前記パリティデータ
の読み出し／書き込みを行うための２つの異なるアドレ
ス情報を生成して出力するアドレス生成部と、前記メモ
リに前記データ及び前記パリティデータの読み出し／書
き込みを行うための読み出し／書き込み信号を生成する
読み出し／書き込み信号生成部と、前記ＭＰＵからのデ
ータを前記メモリに書き込むための書き込みデータとし
て記憶するデータラッチ回路と、前記メモリに記憶され
た前記データの内、前記読み出し信号によって読み出さ
れる読み出しデータの出力を制御するデータ出力制御部
と、前記書き込みデータからパリティデータを生成し、
該パリティデータに基づいてパリティチェックを行うパ
リティ生成／チェック部と、前記書き込みデータから生
成されたパリティデータを記憶するパリティラッチ回路
と、前記メモリに記憶された前記パリティデータの内、
前記読み出し信号によって読み出されるパリティデータ
の出力を制御するパリティ出力制御部を有し、前記読み
出し／書き込み信号生成部は、読み出時と書き込み時に
それぞれ２度のパルスを異なるタイミングで出力し、前
記２つの異なるアドレス情報に応じて前記メモリに前記
データ及び前記パリティデータの書き込み／読み出しを
行うことを特徴とするメモリ制御方式が得られる。
【０００７】さらに、本発明によれば、前記２つの異な
るアドレス情報は、それぞれ前記データの読み出し／書
き込み信号、前記パリティデータの読み出し／書き込み
信号の出力のタイミングと同じタイミングで前記メモリ
に出力されることを特徴とするメモリ制御方式が得られ
る。
るアドレス情報は、それぞれ前記データの読み出し／書
き込み信号、前記パリティデータの読み出し／書き込み
信号の出力のタイミングと同じタイミングで前記メモリ
に出力されることを特徴とするメモリ制御方式が得られ
る。
【０００８】さらに、本発明によれば、前記読み出し／
書き込み信号生成部から出力されるデータ用及びパリテ
ィデータ用の前記読み出し信号並びにデータ用及びパリ
ティデータ用の書き込み信号は、それぞれアンドゲート
を介して前記メモリに入力されることを特徴とするメモ
リ制御方式が得られる。
書き込み信号生成部から出力されるデータ用及びパリテ
ィデータ用の前記読み出し信号並びにデータ用及びパリ
ティデータ用の書き込み信号は、それぞれアンドゲート
を介して前記メモリに入力されることを特徴とするメモ
リ制御方式が得られる。
【０００９】
【実施例】本発明の一実施例について図１を参照して説
明する。図１は本発明に係るメモリ制御方式の一実施例
を示したブロック図である。図１において、ＭＰＵ８か
らの読み出し信号１３と書き込み信号２３が読み出し／
書き込み信号生成部２に入力され、読み出し／書き込み
信号生成部２から、２つの読み出し信号１４，１５と２
つの書き込み信号２４，２５が出力される。尚、２つの
読み出し信号１４，１５は異なるタイミングで出力さ
れ、２つの書き込み信号２４，２５も異なるタイミング
で出力される。ここで、２つの読み出し信号１４，１５
が異なるタイミングで２つのパルスとしてメモリ７に入
力されるように、読み出し信号１４，１５をアンドゲー
ト１６に入力させている。同様に、２つの書き込み信号
２４，２５が異なるタイミングで２つのパルスとしてメ
モリ７に入力されるように、書き込み信号２４，２５を
アンドゲート１７に入力させている。
明する。図１は本発明に係るメモリ制御方式の一実施例
を示したブロック図である。図１において、ＭＰＵ８か
らの読み出し信号１３と書き込み信号２３が読み出し／
書き込み信号生成部２に入力され、読み出し／書き込み
信号生成部２から、２つの読み出し信号１４，１５と２
つの書き込み信号２４，２５が出力される。尚、２つの
読み出し信号１４，１５は異なるタイミングで出力さ
れ、２つの書き込み信号２４，２５も異なるタイミング
で出力される。ここで、２つの読み出し信号１４，１５
が異なるタイミングで２つのパルスとしてメモリ７に入
力されるように、読み出し信号１４，１５をアンドゲー
ト１６に入力させている。同様に、２つの書き込み信号
２４，２５が異なるタイミングで２つのパルスとしてメ
モリ７に入力されるように、書き込み信号２４，２５を
アンドゲート１７に入力させている。
【００１０】ＭＰＵ８からのアドレス情報は、アドレス
バス１１を通ってアドレス生成部１に入力し、アドレス
生成部１からは２つの異なるアドレス情報が読み出し信
号１４，１５の出力タイミングと同じタイミングでアド
レスバス１２を通ってメモリ７に出力される。さらに、
２つの異なるアドレス情報は、書き込み信号２４，２５
の出力タイミングと同じタイミングでアドレスバス１２
を通ってメモリ７に出力される。１つ目のアドレス情報
はアドレス生成部１に入ったそのままのアドレスであっ
て、２つ目アドレス情報はアドレス生成部１で作り出さ
れたアドレスである。ＭＰＵ８からのデータはデータラ
ッチ４でラッチされ１つ目の書き込み信号２４でメモリ
７に書き込まれる。ＭＰＵ８からのデータによりパリテ
ィ生成／チェック部９で生成されたパリティデータは、
パリティデータラッチ５でラッチされ、書き込み信号２
５によりメモリ７に書き込まれる。
バス１１を通ってアドレス生成部１に入力し、アドレス
生成部１からは２つの異なるアドレス情報が読み出し信
号１４，１５の出力タイミングと同じタイミングでアド
レスバス１２を通ってメモリ７に出力される。さらに、
２つの異なるアドレス情報は、書き込み信号２４，２５
の出力タイミングと同じタイミングでアドレスバス１２
を通ってメモリ７に出力される。１つ目のアドレス情報
はアドレス生成部１に入ったそのままのアドレスであっ
て、２つ目アドレス情報はアドレス生成部１で作り出さ
れたアドレスである。ＭＰＵ８からのデータはデータラ
ッチ４でラッチされ１つ目の書き込み信号２４でメモリ
７に書き込まれる。ＭＰＵ８からのデータによりパリテ
ィ生成／チェック部９で生成されたパリティデータは、
パリティデータラッチ５でラッチされ、書き込み信号２
５によりメモリ７に書き込まれる。
【００１１】メモリ７に書き込まれているデータは、読
み出し信号１４でデータ出力制御部３に入力され、該デ
ータは読み出し信号１４のイネーブル制御によりデータ
出力制御３からＭＰＵ８に入力される。メモリ７に書き
込まれているパリティデータは、読み出し信号１５でパ
リティ出力制御部６に入力される。該パリティデータ
は、その後読み出し信号１５のイネーブル制御によりパ
リティ生成／チェック部９に入力される。パリティ生成
／チェック部９ではメモリ７から読み出されたデータに
基づいて生成されたパリティデータとＭＰＵ８からのデ
ータに基づいて生成されたパリティデータからパリティ
チェックを行い、その結果を出力する。
み出し信号１４でデータ出力制御部３に入力され、該デ
ータは読み出し信号１４のイネーブル制御によりデータ
出力制御３からＭＰＵ８に入力される。メモリ７に書き
込まれているパリティデータは、読み出し信号１５でパ
リティ出力制御部６に入力される。該パリティデータ
は、その後読み出し信号１５のイネーブル制御によりパ
リティ生成／チェック部９に入力される。パリティ生成
／チェック部９ではメモリ７から読み出されたデータに
基づいて生成されたパリティデータとＭＰＵ８からのデ
ータに基づいて生成されたパリティデータからパリティ
チェックを行い、その結果を出力する。
【００１２】
【発明の効果】以上説明したように本発明のメモリ制御
方式は、データ用メモリとパリティ用メモリの２つのメ
モリを必要とせず、１つのメモリで実現でき、効率的に
メモリを使用できる。
方式は、データ用メモリとパリティ用メモリの２つのメ
モリを必要とせず、１つのメモリで実現でき、効率的に
メモリを使用できる。
【図１】本発明に係るメモリ制御方式の一実施例を示し
た図である。
た図である。
【図２】従来のメモリ制御方式の一実施例を示した図で
ある。
ある。
１ アドレス生成部 ２ 読み出し／書き込み信号生成部 ３ データ出力制御部 ４ データラッチ ５ パリティデータラッチ ６ パリティ出力制御部 ７ メモリ ８ ＭＰＵ ９ パリティ生成／チェック部 １１ アドレスバス
Claims (3)
- 【請求項１】 プログラム及びデータ並びにパリティデ
ータを記憶するメモリと、該メモリへ読み出し／書き込
み信号を送出するＭＰＵと、前記メモリに前記データ及
び前記パリティデータの読み出し／書き込みを行うため
の２つの異なるアドレス情報を生成して出力するアドレ
ス生成部と、前記メモリに前記データ及び前記パリティ
データの読み出し／書き込みを行うための読み出し／書
き込み信号を生成する読み出し／書き込み信号生成部
と、前記ＭＰＵからのデータを前記メモリに書き込むた
めの書き込みデータとして記憶するデータラッチ回路
と、前記メモリに記憶された前記データの内、前記読み
出し信号によって読み出される読み出しデータの出力を
制御するデータ出力制御部と、前記書き込みデータから
パリティデータを生成し、該パリティデータに基づいて
パリティチェックを行うパリティ生成／チェック部と、
前記書き込みデータから生成されたパリティデータを記
憶するパリティラッチ回路と、前記メモリに記憶された
前記パリティデータの内、前記読み出し信号によって読
み出されるパリティデータの出力を制御するパリティ出
力制御部を有し、前記読み出し／書き込み信号生成部
は、読み出時と書き込み時にそれぞれ２度のパルスを異
なるタイミングで出力し、前記２つの異なるアドレス情
報に応じて前記メモリに前記データ及び前記パリティデ
ータの書き込み／読み出しを行うことを特徴とするメモ
リ制御方式。 - 【請求項２】 前記２つの異なるアドレス情報は、それ
ぞれ前記データの読み出し／書き込み信号、前記パリテ
ィデータの読み出し／書き込み信号の出力のタイミング
と同じタイミングで前記メモリに出力されることを特徴
とする請求項１記載のメモリ制御方式。 - 【請求項３】 前記読み出し／書き込み信号生成部から
出力されるデータ用及びパリティデータ用の前記読み出
し信号並びにデータ用及びパリティデータ用の書き込み
信号は、それぞれアンドゲートを介して前記メモリに入
力されることを特徴とする請求項１記載のメモリ制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7058910A JPH08255112A (ja) | 1995-03-17 | 1995-03-17 | メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7058910A JPH08255112A (ja) | 1995-03-17 | 1995-03-17 | メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08255112A true JPH08255112A (ja) | 1996-10-01 |
Family
ID=13097978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7058910A Pending JPH08255112A (ja) | 1995-03-17 | 1995-03-17 | メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08255112A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013030072A (ja) * | 2011-07-29 | 2013-02-07 | Mitsubishi Electric Corp | メモリ制御装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6214248A (ja) * | 1985-07-12 | 1987-01-22 | Canon Inc | デユアルポ−トメモリ装置 |
| JPH0573437A (ja) * | 1991-09-12 | 1993-03-26 | Nec Corp | メモリパリテイ回路 |
-
1995
- 1995-03-17 JP JP7058910A patent/JPH08255112A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6214248A (ja) * | 1985-07-12 | 1987-01-22 | Canon Inc | デユアルポ−トメモリ装置 |
| JPH0573437A (ja) * | 1991-09-12 | 1993-03-26 | Nec Corp | メモリパリテイ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013030072A (ja) * | 2011-07-29 | 2013-02-07 | Mitsubishi Electric Corp | メモリ制御装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980304 |