JPS63282870A - メモリユニットのアドレス指定方式 - Google Patents
メモリユニットのアドレス指定方式Info
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- JPS63282870A JPS63282870A JP62117941A JP11794187A JPS63282870A JP S63282870 A JPS63282870 A JP S63282870A JP 62117941 A JP62117941 A JP 62117941A JP 11794187 A JP11794187 A JP 11794187A JP S63282870 A JPS63282870 A JP S63282870A
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- 230000015654 memory Effects 0.000 title claims abstract description 49
- 238000000034 method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
- G06F9/342—Extension of operand address space
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0615—Address space extension
- G06F12/0623—Address space extension for memory modules
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K15/00—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
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- G06K2215/00—Arrangements for producing a permanent visual presentation of the output data
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- G06K2215/002—Generic data access
- G06K2215/0022—Generic data access characterised by the storage means used
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- Engineering & Computer Science (AREA)
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- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリユニットのアドレス指定方式に関し、
特にメモリ容量の増加に伴うアドレス拡張を可能にした
アドレス指定方式に関する。
特にメモリ容量の増加に伴うアドレス拡張を可能にした
アドレス指定方式に関する。
（従来の技術及びその問題点〕
コンピュータシステムにおいては、特定のプログラムや
データを格納したメモリを、装置本体に着脱可能なメモ
リユニットとして構成し、種々のアプリケーションに対
応できるようにしたものが用いられている０例えば、レ
ーザプリンターの文字画像発生回路においては、ホスト
コンピュータから送られてくる文字データをイメージに
変換するためのフォノ）ＲＯＭを、文字の書体や大きさ
毎にメモリユニット（フォントカートリッジ）として構
成し、これを必要に応じて装置本体に装着するようにな
っている。
データを格納したメモリを、装置本体に着脱可能なメモ
リユニットとして構成し、種々のアプリケーションに対
応できるようにしたものが用いられている０例えば、レ
ーザプリンターの文字画像発生回路においては、ホスト
コンピュータから送られてくる文字データをイメージに
変換するためのフォノ）ＲＯＭを、文字の書体や大きさ
毎にメモリユニット（フォントカートリッジ）として構
成し、これを必要に応じて装置本体に装着するようにな
っている。
ところが、システムに対する要求の高度化ど、半導体メ
モリの飛躍的な進歩にともなって、メモリユニットのメ
モリの容量も飛躍的に増大し、メモリのアドレス指定の
ためのビット数が増加してきた。このため、装置本体と
メモリユニットととの間の信号線の本数が不足すること
となるが、信号線の本数の増加はコネクタの極数の増加
となり、従来機種と新機種との間に互換性がなくなって
しまうという問題がある。
モリの飛躍的な進歩にともなって、メモリユニットのメ
モリの容量も飛躍的に増大し、メモリのアドレス指定の
ためのビット数が増加してきた。このため、装置本体と
メモリユニットととの間の信号線の本数が不足すること
となるが、信号線の本数の増加はコネクタの極数の増加
となり、従来機種と新機種との間に互換性がなくなって
しまうという問題がある。
〔問題点を解決するための技術的手段〕本発明は、上述
の問題に鑑み、従来機種と新機種との間に互換性を持た
せつつ、アドレスの拡張が行なえるアドレス指定方式を
提供するもので、そのための技術的手段は、装置本体と
、該装置本体に着脱可能なメモリユニットとからなり、
これら装置本体とメモリユニットとの間には、アドレス
信号、データ信号及び制御信号が接続され、アドレス信
号のうちの所定ビット数以外のアドレス信号は、所定ビ
ット数のアドレス信号以外の信号と時間的に多重化され
ており、メモリユニットをアドレス指定するに必要なア
ドレス信号が前記所定ビット数を越えるときには、前記
所定ピント数以外のアドレス信号を、当該メモリユニッ
トに内蔵された信号ラッチ手段によりラッチするととも
に、前記信号ラッチ手段によりラッチされたアドレスラ
ッチ信号と前記所定ビット数のアドレス信号とにより、
当該メモリユニットをアドレス指定するようにしたこと
特徴とする。
の問題に鑑み、従来機種と新機種との間に互換性を持た
せつつ、アドレスの拡張が行なえるアドレス指定方式を
提供するもので、そのための技術的手段は、装置本体と
、該装置本体に着脱可能なメモリユニットとからなり、
これら装置本体とメモリユニットとの間には、アドレス
信号、データ信号及び制御信号が接続され、アドレス信
号のうちの所定ビット数以外のアドレス信号は、所定ビ
ット数のアドレス信号以外の信号と時間的に多重化され
ており、メモリユニットをアドレス指定するに必要なア
ドレス信号が前記所定ビット数を越えるときには、前記
所定ピント数以外のアドレス信号を、当該メモリユニッ
トに内蔵された信号ラッチ手段によりラッチするととも
に、前記信号ラッチ手段によりラッチされたアドレスラ
ッチ信号と前記所定ビット数のアドレス信号とにより、
当該メモリユニットをアドレス指定するようにしたこと
特徴とする。
メモリユニットをアドレス指定するのに必要なアドレス
信号が所定ビット数を越えるときには、その越える部分
のアドレス信号は、所定ビット数のアドレス信号以外の
信号、例えばデータ信号と時間的に多重化されて装置本
体から送られてくる。
信号が所定ビット数を越えるときには、その越える部分
のアドレス信号は、所定ビット数のアドレス信号以外の
信号、例えばデータ信号と時間的に多重化されて装置本
体から送られてくる。
この信号をメモリユニットに内蔵された信号ラッチ手段
によりラッチし、これによるアドレスラッチ信号と前記
所定ビット数のアドレス信号とによって、メモリユニッ
トのアドレス指定が行なわれる。メモリユニット内に信
号ラッチ手段を設けることにより、アドレスの拡張を行
うことができ、装置本体とメモリユニットとの間のアド
レス信号の本数は増加しないので、互換性を損なわない
。
によりラッチし、これによるアドレスラッチ信号と前記
所定ビット数のアドレス信号とによって、メモリユニッ
トのアドレス指定が行なわれる。メモリユニット内に信
号ラッチ手段を設けることにより、アドレスの拡張を行
うことができ、装置本体とメモリユニットとの間のアド
レス信号の本数は増加しないので、互換性を損なわない
。
以下、本発明の実施例を図面を参照しつつ説明する。
第１図は、レーザプリンタの装置本体１の要部、及び装
置本体１に着脱可能なフォントカートリッジ２のブロッ
ク図を示す、これらは、例えば、プリント基板用コネク
タや角形多極コネクタにより、電気的に又は機械的に接
続されている。
置本体１に着脱可能なフォントカートリッジ２のブロッ
ク図を示す、これらは、例えば、プリント基板用コネク
タや角形多極コネクタにより、電気的に又は機械的に接
続されている。
装置本体１は、フォントカートリッジ２をアクセスする
ためのアドレス信号ＦＡＯ〜２３を発生するフォントア
ドレス発生部３、及び、フォントカートリッジ２から読
みだしたデータを処理し又はフォントカートリッジ２に
書き込むデータを処理するフォントデータ処理部４を有
している。フォントアドレス発生部３からのアドレス信
号ＦＡＯ〜２３の内、下位のアドレス信号Ｆ Ａ ＯＮ
１９は、パスバッファー５を介して出力信号線１８に出
力され、残り上位のアドレス信号ＦＡ２０〜２３は、パ
スバッファー６を介し、アドレスデータ信号線ＦＡＤＯ
〜３（出力信号線１９）に出力されている。
ためのアドレス信号ＦＡＯ〜２３を発生するフォントア
ドレス発生部３、及び、フォントカートリッジ２から読
みだしたデータを処理し又はフォントカートリッジ２に
書き込むデータを処理するフォントデータ処理部４を有
している。フォントアドレス発生部３からのアドレス信
号ＦＡＯ〜２３の内、下位のアドレス信号Ｆ Ａ ＯＮ
１９は、パスバッファー５を介して出力信号線１８に出
力され、残り上位のアドレス信号ＦＡ２０〜２３は、パ
スバッファー６を介し、アドレスデータ信号線ＦＡＤＯ
〜３（出力信号線１９）に出力されている。
フォントデータ処理部４からは、データ信号ＦＤＯ〜７
が入出力され、また、フォントカートリッジ２をアクセ
スしていることを示す制御信号−ＦＥＮ、フォントカー
トリッジ２のフォントデータを読み出すための制御信号
−ＦＲＤ、及びフォントデータを書き込むための制御信
号−ＦＷＲが出力される。
が入出力され、また、フォントカートリッジ２をアクセ
スしていることを示す制御信号−ＦＥＮ、フォントカー
トリッジ２のフォントデータを読み出すための制御信号
−ＦＲＤ、及びフォントデータを書き込むための制御信
号−ＦＷＲが出力される。
データ信号ＦＤＯ〜７は、パストランシーバマを介して
アドレスデータ信号線ＦＡＤＯ〜７（出力信号線１９）
に出力されている。したがって、アドレスデータ信号線
ＦＡＤＯ〜７の内の下位４ビツトのアドレスデータ信号
線ＦＡＤＯ〜３には、パスバッファー６からのアドレス
信号とパストランシーバ７からのデータ信号とが乗って
おり、これらは後述するように時間的に多重化されてい
る。
アドレスデータ信号線ＦＡＤＯ〜７（出力信号線１９）
に出力されている。したがって、アドレスデータ信号線
ＦＡＤＯ〜７の内の下位４ビツトのアドレスデータ信号
線ＦＡＤＯ〜３には、パスバッファー６からのアドレス
信号とパストランシーバ７からのデータ信号とが乗って
おり、これらは後述するように時間的に多重化されてい
る。
制御信号−ＦＥＮ、制御信号−ＦＲＤ、及び制御信号−
ＦＷＲは、パスバッファー８を介して出力信号線２０，
２１．２２にそれぞれ出力されているとともに、素子９
，１０．１１を介して前述のパスバッファ−６及びパス
トランシーバ７を制御する。すなわち、パスバッファー
６は、制御信号−ＦＲＤ及び制御信号−ＦＷＲが共にア
クティブでないときに動作状態となり、いずれか一方で
もアクティブのときは出力がハイインピーダンスとなる
。また、パストランシーバ７は、制御信号−ＦＲＤ又は
制御信号−ＦＷＲの内の少なくとも一方がアクティブで
且つ制御信号−ＦＥＮがアクティブのときに動作状態と
なり、それ以外のときは出力がハイインピーダンスとな
るとともに、制御信号−ＦＲＤの状態によって通信方向
が選択される。
ＦＷＲは、パスバッファー８を介して出力信号線２０，
２１．２２にそれぞれ出力されているとともに、素子９
，１０．１１を介して前述のパスバッファ−６及びパス
トランシーバ７を制御する。すなわち、パスバッファー
６は、制御信号−ＦＲＤ及び制御信号−ＦＷＲが共にア
クティブでないときに動作状態となり、いずれか一方で
もアクティブのときは出力がハイインピーダンスとなる
。また、パストランシーバ７は、制御信号−ＦＲＤ又は
制御信号−ＦＷＲの内の少なくとも一方がアクティブで
且つ制御信号−ＦＥＮがアクティブのときに動作状態と
なり、それ以外のときは出力がハイインピーダンスとな
るとともに、制御信号−ＦＲＤの状態によって通信方向
が選択される。
フォントカートリッジ２は、フォントＲＯＭ（リードオ
ンリーメモリ）、又はフォントＲＯＭとＲＡＭ（ランダ
ムアクセスメモリ）からなるフォントメモリ１２を有し
ている。フォントメモリ１２には、前述の出力信号＆ｆ
ｆ１８からのアドレス信号ＦＡＯ〜１９は、パスバッフ
ァー１３を介しアドレス信号線ＣＦＡＯ〜１９から人力
され、アドレスデータ信号線ＦＡＤＯ〜７からの信号は
、パストランシーバ１４を介してアドレスデータ信号線
ＣＦＡＤ０〜７から入出力され、出力信号線２０〜２２
からの制御信号−ＦＲＤ及び制御信号−ＦＷＲは、パス
バッファー１５を介して制御信号線−ＣＦＲＤ及び制御
信号線−ＣＦＷＲから入力されている。パストランシー
バ１４からのアドレスデータ信号線ＣＦＡＤｏ〜７の内
、下位の４ビツトのアドレスデータ信号線ＣＦＡＤＯ〜
３は、ラッチ１６に入力され、素子１７からのラッチ信
号ＡＬＣＬＫによりラッチされ、アドレス信号線ＣＦ
Ａ２０〜２３からフォントメモリ１２へ入力されている
。なお、パストランシーバ１４は、制御信号−ＣＦＥＮ
がアクティブのときに動作状態となり、制御信号−ＦＲ
Ｄの状態によって通信方向が選択される。
ンリーメモリ）、又はフォントＲＯＭとＲＡＭ（ランダ
ムアクセスメモリ）からなるフォントメモリ１２を有し
ている。フォントメモリ１２には、前述の出力信号＆ｆ
ｆ１８からのアドレス信号ＦＡＯ〜１９は、パスバッフ
ァー１３を介しアドレス信号線ＣＦＡＯ〜１９から人力
され、アドレスデータ信号線ＦＡＤＯ〜７からの信号は
、パストランシーバ１４を介してアドレスデータ信号線
ＣＦＡＤ０〜７から入出力され、出力信号線２０〜２２
からの制御信号−ＦＲＤ及び制御信号−ＦＷＲは、パス
バッファー１５を介して制御信号線−ＣＦＲＤ及び制御
信号線−ＣＦＷＲから入力されている。パストランシー
バ１４からのアドレスデータ信号線ＣＦＡＤｏ〜７の内
、下位の４ビツトのアドレスデータ信号線ＣＦＡＤＯ〜
３は、ラッチ１６に入力され、素子１７からのラッチ信
号ＡＬＣＬＫによりラッチされ、アドレス信号線ＣＦ
Ａ２０〜２３からフォントメモリ１２へ入力されている
。なお、パストランシーバ１４は、制御信号−ＣＦＥＮ
がアクティブのときに動作状態となり、制御信号−ＦＲ
Ｄの状態によって通信方向が選択される。
第２図は第１図のブロック図で示す回路の動作タイミン
グを示すタイムチャートである。同図において、前半（
左側）の２サイクルはフォントデータを読み出すための
サイクル、後半（右側）の２サイクルはフォントデータ
を書き込むためのサイクルである。
グを示すタイムチャートである。同図において、前半（
左側）の２サイクルはフォントデータを読み出すための
サイクル、後半（右側）の２サイクルはフォントデータ
を書き込むためのサイクルである。
まず、読み出しサイクルについて説明する。制御信号−
ＦＥＮ、制御信号−ＦＲＤ、及び制御信号−ＦＷＲが全
てアクティブでない状態で、フォントアドレス発生部３
からフォントアドレスＡ１が発生すると、フォントアド
レスＡ１の内の下位２０ビツトのアドレス信号Ｆ 、Ａ
Ｏ〜１９は、パスバッファー５．１３を介し、アドレ
ス信号線ＣＦＡＯ〜１９からフォントメモ１月２に入力
される。上位４ビツトのアドレス信号ＦＡ２０〜２３は
、アドレスデータ信号線ＦＡＤＯ〜３（出力信号線１９
）に出力されており、制御信号−ＦＥＮがアクティブ（
すなわち“Ｌ”）になったとき、アドレスデータ信号線
ＣＦＡＤＯ〜３からラッチ１６に入力され、且つアドレ
ス信号線ＣＦＡ２０〜２３からフォントメモリ１２に入
力される。
ＦＥＮ、制御信号−ＦＲＤ、及び制御信号−ＦＷＲが全
てアクティブでない状態で、フォントアドレス発生部３
からフォントアドレスＡ１が発生すると、フォントアド
レスＡ１の内の下位２０ビツトのアドレス信号Ｆ 、Ａ
Ｏ〜１９は、パスバッファー５．１３を介し、アドレ
ス信号線ＣＦＡＯ〜１９からフォントメモ１月２に入力
される。上位４ビツトのアドレス信号ＦＡ２０〜２３は
、アドレスデータ信号線ＦＡＤＯ〜３（出力信号線１９
）に出力されており、制御信号−ＦＥＮがアクティブ（
すなわち“Ｌ”）になったとき、アドレスデータ信号線
ＣＦＡＤＯ〜３からラッチ１６に入力され、且つアドレ
ス信号線ＣＦＡ２０〜２３からフォントメモリ１２に入
力される。
ここで、制御信号−ＦＲＤがアクティブ（すなわち“Ｌ
”）になると、ラッチ１６はアドレス信号線ＣＦＡ２０
〜２３上のアドレス信号ＦＡ２０〜２３をラッチし、制
御信号−ＦＲＤが再び′Ｈ”になるまでアドレス信号Ｆ
Ａ２０〜２３をフォントメモ１月２へ出力し続ける。
”）になると、ラッチ１６はアドレス信号線ＣＦＡ２０
〜２３上のアドレス信号ＦＡ２０〜２３をラッチし、制
御信号−ＦＲＤが再び′Ｈ”になるまでアドレス信号Ｆ
Ａ２０〜２３をフォントメモ１月２へ出力し続ける。
一方、アドレス信号線ＣＦＡＯに２３によってアドレス
Ａ１が指定され、フォントメモリ１２から読み出される
データＲＦＤＩは、制御信号−ＦＥＮ及び制御信号−Ｆ
ＲＤが共にアクティブ（“Ｌ”）になるタイミングで、
アドレスデータ信号線ＣＦＡＤＯ〜７上に出力され、パ
ストランシーバ１４．７を介し、データ信号ＦＤＯ〜７
としてフォントデータ処理部４へ入力される。これと同
時に、パスバッファー６はハイインピーダンスとなり、
アドレスデータ信号線ＦＡＤＯ〜３へのアドレス信号の
出力を停止する。
Ａ１が指定され、フォントメモリ１２から読み出される
データＲＦＤＩは、制御信号−ＦＥＮ及び制御信号−Ｆ
ＲＤが共にアクティブ（“Ｌ”）になるタイミングで、
アドレスデータ信号線ＣＦＡＤＯ〜７上に出力され、パ
ストランシーバ１４．７を介し、データ信号ＦＤＯ〜７
としてフォントデータ処理部４へ入力される。これと同
時に、パスバッファー６はハイインピーダンスとなり、
アドレスデータ信号線ＦＡＤＯ〜３へのアドレス信号の
出力を停止する。
次に、書き込みサイクルについて説明する。書き込みサ
イクルは、読み出しサイクルのときの制御信号−ＦＲＤ
が制御信号−ＦＷＲに変わり、且つ、データ信号がフォ
ントデータ処理部４からフォントメモリ１２へ向かうよ
う、パストランシーバ７．１４の通信方向が読み出しサ
イクルのときとは反転する以外は、読み出しサイクルの
場合と同様である。
イクルは、読み出しサイクルのときの制御信号−ＦＲＤ
が制御信号−ＦＷＲに変わり、且つ、データ信号がフォ
ントデータ処理部４からフォントメモリ１２へ向かうよ
う、パストランシーバ７．１４の通信方向が読み出しサ
イクルのときとは反転する以外は、読み出しサイクルの
場合と同様である。
上述の実施例によると、読み出し又は書き込みの各１サ
イクルの間において、アドレスデータ信号線ＦＡＤＯ〜
３には、フォントアドレス発生部３からのアドレスＡ１
の上位４ビツトのアドレス信号ＦＡ２０〜２３と、フォ
ントメモ１月２から読み出したデータＲＦＤＩの下位４
ビツトのデータ信号ＦＤＯ〜３とが、時間的に多重化さ
れて出力されており、アドレスＡ１の上位４ビット分の
アドレス信号ＦＡ２０〜２３は、データ信号用の出力信
号線１９ （アドレスデータ信号線ＦＡＤＯ〜３）によ
り伝送され、且つラッチ１６によりラッチされ、アドレ
ス信号用の出力信号線１８がアドレスＡ１の下位２０ビ
ット分しかないにもかかわらず、２４ビツトのアドレス
Ａ１を指定することができる。
イクルの間において、アドレスデータ信号線ＦＡＤＯ〜
３には、フォントアドレス発生部３からのアドレスＡ１
の上位４ビツトのアドレス信号ＦＡ２０〜２３と、フォ
ントメモ１月２から読み出したデータＲＦＤＩの下位４
ビツトのデータ信号ＦＤＯ〜３とが、時間的に多重化さ
れて出力されており、アドレスＡ１の上位４ビット分の
アドレス信号ＦＡ２０〜２３は、データ信号用の出力信
号線１９ （アドレスデータ信号線ＦＡＤＯ〜３）によ
り伝送され、且つラッチ１６によりラッチされ、アドレ
ス信号用の出力信号線１８がアドレスＡ１の下位２０ビ
ット分しかないにもかかわらず、２４ビツトのアドレス
Ａ１を指定することができる。
したがって、アドレス信号線が２０ビツト分しかない従
来機種に、２４ビ４トのアドレスＡｌを指定できるフォ
ントメモリ１２を有したフォントカートリッジ２を装着
し、これをフルに動作させることができる。また、フォ
ントメモリ１２のメモリ容量が大きくなく、アドレス指
定が２０ビツト以下で行なえる場合には、ラッチ１６を
省略しておけばよく、したがってラッチ１６の有無にか
かわらず互換性が保たれる。これによって、メモリのア
ドレス指定のためのビット数の増加により従来機種と新
機種との間に互換性がなくなってしまうという問題が解
消され、互換性を持たせつつ容易にアドレスの拡張が行
なえる。
来機種に、２４ビ４トのアドレスＡｌを指定できるフォ
ントメモリ１２を有したフォントカートリッジ２を装着
し、これをフルに動作させることができる。また、フォ
ントメモリ１２のメモリ容量が大きくなく、アドレス指
定が２０ビツト以下で行なえる場合には、ラッチ１６を
省略しておけばよく、したがってラッチ１６の有無にか
かわらず互換性が保たれる。これによって、メモリのア
ドレス指定のためのビット数の増加により従来機種と新
機種との間に互換性がなくなってしまうという問題が解
消され、互換性を持たせつつ容易にアドレスの拡張が行
なえる。
上述の実施例においては、アドレス信号の一部をデータ
信号と多重化したが、これ以外の信号と多重化すること
も可能である。また、アドレス信号の内のどのビットを
多重化するかは、回路を設計する際に決めればよく、各
素子及び結線の具体的構成や各信号のタイミングについ
ても同様である。
信号と多重化したが、これ以外の信号と多重化すること
も可能である。また、アドレス信号の内のどのビットを
多重化するかは、回路を設計する際に決めればよく、各
素子及び結線の具体的構成や各信号のタイミングについ
ても同様である。
上述の実施例においては、レーザプリンタのフォントカ
ートリッジについて説明したが、他のプリンタやディス
プレイ装置のフォントカートリッジ、また、コンピュー
タを応用した各種事務機器や産業機器のメモリユニット
にも適用可能である。
ートリッジについて説明したが、他のプリンタやディス
プレイ装置のフォントカートリッジ、また、コンピュー
タを応用した各種事務機器や産業機器のメモリユニット
にも適用可能である。
本発明によると、従来機種との互換性を持たせつつ、容
易にアドレスの拡張を行うことができ・メモリのアドレ
ス指定のためのビット数の増加により従来機種と新機種
との間に互換性がなくなってしまうという問題が解消さ
れる。
易にアドレスの拡張を行うことができ・メモリのアドレ
ス指定のためのビット数の増加により従来機種と新機種
との間に互換性がなくなってしまうという問題が解消さ
れる。
図面は本発明の実施例を示し、第１図は本発明のアドレ
ス指定方式による装置本体及びフォントカートリッジの
回路を示すブロック図、第２図は第１図の回路の動作状
態を示すタイミングチャートである。 １・・・装置本体、２・・・フォントカートリッジ（メ
モリユニット）、３・・・フォントアドレス発生部、４
・・・フォントデータ処理部、５．６，８，１３．１５
・・・パスバッファー、７．１４・・・パストランシー
バ、１２・・・フォントメモリ、１６・・・ラッチ（信
号ラッチ手段）、ＦＡＯ〜１９・・・アドレス信号（所
定ビット数のアドレス信号）、ＦＡ２０〜２３・・・ア
ドレス信号（所定ビット数以外のアドレス信号）。
ス指定方式による装置本体及びフォントカートリッジの
回路を示すブロック図、第２図は第１図の回路の動作状
態を示すタイミングチャートである。 １・・・装置本体、２・・・フォントカートリッジ（メ
モリユニット）、３・・・フォントアドレス発生部、４
・・・フォントデータ処理部、５．６，８，１３．１５
・・・パスバッファー、７．１４・・・パストランシー
バ、１２・・・フォントメモリ、１６・・・ラッチ（信
号ラッチ手段）、ＦＡＯ〜１９・・・アドレス信号（所
定ビット数のアドレス信号）、ＦＡ２０〜２３・・・ア
ドレス信号（所定ビット数以外のアドレス信号）。
Claims (1)
- 【特許請求の範囲】 装置本体と、該装置本体に着脱可能なメモリユニットと
からなり、 これら装置本体とメモリユニットとの間には、アドレス
信号、データ信号及び制御信号が接続され、 アドレス信号のうちの所定ビット数以外のアドレス信号
は、所定ビット数のアドレス信号以外の信号と時間的に
多重化されており、 メモリユニットをアドレス指定するに必要なアドレス信
号が前記所定ビット数を越えるときには、前記所定ビッ
ト数以外のアドレス信号を、当該メモリユニットに内蔵
された信号ラッチ手段によりラッチするとともに、 前記信号ラッチ手段によりラッチされたアドレスラッチ
信号と前記所定ビット数のアドレス信号とにより、当該
メモリユニットをアドレス指定するようにしたこと特徴
とするメモリユニットのアドレス指定方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62117941A JPS63282870A (ja) | 1987-05-14 | 1987-05-14 | メモリユニットのアドレス指定方式 |
| US07/193,270 US5127095A (en) | 1987-05-14 | 1988-05-11 | Addressing system for a memory unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62117941A JPS63282870A (ja) | 1987-05-14 | 1987-05-14 | メモリユニットのアドレス指定方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63282870A true JPS63282870A (ja) | 1988-11-18 |
Family
ID=14724012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62117941A Pending JPS63282870A (ja) | 1987-05-14 | 1987-05-14 | メモリユニットのアドレス指定方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5127095A (ja) |
| JP (1) | JPS63282870A (ja) |
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Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4675830A (en) * | 1984-07-06 | 1987-06-23 | Compugraphic Corporation | Method for producing a scaleable typeface data |
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| US4698749A (en) * | 1985-10-18 | 1987-10-06 | Gte Communication Systems Corporation | RAM memory overlay gate array circuit |
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-
1987
- 1987-05-14 JP JP62117941A patent/JPS63282870A/ja active Pending
-
1988
- 1988-05-11 US US07/193,270 patent/US5127095A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5127095A (en) | 1992-06-30 |
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