JPS5958698A - 半導体集積記憶装置 - Google Patents
半導体集積記憶装置Info
- Publication number
- JPS5958698A JPS5958698A JP57169036A JP16903682A JPS5958698A JP S5958698 A JPS5958698 A JP S5958698A JP 57169036 A JP57169036 A JP 57169036A JP 16903682 A JP16903682 A JP 16903682A JP S5958698 A JPS5958698 A JP S5958698A
- Authority
- JP
- Japan
- Prior art keywords
- parity
- parity check
- odd
- section
- check
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は１半導体集積記憶装置の主要部を一枚の半導体
基板に集積した半導体集積記憶装置に関するっ 記憶装置においては、記憶されあるいは読出された情報
に誤りのないことが極めて重要であろうこのために従来
の記憶装置においては、読出された情報が正しいか否か
のチェックが通常行なわれている。このチェック方法と
しては、パリティチェック、誤り訂正その他色々の方法
がその装置に要求される信頼性に応じて用いられるが、
最も簡便で実施容易な方法としてパリティチェックが広
く用いられている。パリティチェックは、ｌと、。
基板に集積した半導体集積記憶装置に関するっ 記憶装置においては、記憶されあるいは読出された情報
に誤りのないことが極めて重要であろうこのために従来
の記憶装置においては、読出された情報が正しいか否か
のチェックが通常行なわれている。このチェック方法と
しては、パリティチェック、誤り訂正その他色々の方法
がその装置に要求される信頼性に応じて用いられるが、
最も簡便で実施容易な方法としてパリティチェックが広
く用いられている。パリティチェックは、ｌと、。
トのパリティビットに含む出力データに対して、偶パリ
ティにするか奇パリティにするかを予め規定しておくこ
とによりチェックを行う方法である。
ティにするか奇パリティにするかを予め規定しておくこ
とによりチェックを行う方法である。
第１図は従来の記憶装置の一例のブロック図である。
この記憶装置はパリティチェック機能を有する装置であ
る。入力データ端子ＤＩに印加σれたデータ入力は、ア
ドレス制御端子Ａに印加されるアドレス信号に従ってア
ドレス制御部（アドレスバソファ。デコーダ等を含む〕
ｌから出力される選択信号によりデータ記憶部２の指定
された場所に格納される。
る。入力データ端子ＤＩに印加σれたデータ入力は、ア
ドレス制御端子Ａに印加されるアドレス信号に従ってア
ドレス制御部（アドレスバソファ。デコーダ等を含む〕
ｌから出力される選択信号によりデータ記憶部２の指定
された場所に格納される。
データ読出しの場合は、データ記憶部２に格納されたデ
ータが、アドレス制御部ｌへ印加されたアドレス信号に
従ってアドレス制御部１から出力される選択信号により
、データ出力端子ＤＯへ読出される。と同時に、読出さ
れた出力データが。
ータが、アドレス制御部ｌへ印加されたアドレス信号に
従ってアドレス制御部１から出力される選択信号により
、データ出力端子ＤＯへ読出される。と同時に、読出さ
れた出力データが。
予め規定された奇パリティか偶パリティかのどちらか一
方のみに対応したパリティがパリティチェック部３へ印
加され、その結果が、パリティチェック出力端子Ｐへ出
力される。
方のみに対応したパリティがパリティチェック部３へ印
加され、その結果が、パリティチェック出力端子Ｐへ出
力される。
上述のように、従来はパリティチェック全行うためには
パリティチェック部３の構成に従い、偶パリティまたは
奇パリティのいずれかにしか適用できないという点で、
汎用性に欠け、偶パリティ、奇パリティの選択をしたい
という要求には、外部回路を必要とするなどの欠点があ
った。
パリティチェック部３の構成に従い、偶パリティまたは
奇パリティのいずれかにしか適用できないという点で、
汎用性に欠け、偶パリティ、奇パリティの選択をしたい
という要求には、外部回路を必要とするなどの欠点があ
った。
本発明の目的は上記欠点を除去し、偶パリティチェック
、奇パリティチェックのいずれかを自由に選択でき、奇
偶の変更もパリティチェック部の設計変更を行うことな
く簡単に行うことのできる半導体集積記憶装置を提供す
ることにある。
、奇パリティチェックのいずれかを自由に選択でき、奇
偶の変更もパリティチェック部の設計変更を行うことな
く簡単に行うことのできる半導体集積記憶装置を提供す
ることにある。
本発明の半導体集積記憶装置は、Ｎ（Ｎ２２）個の出力
データ端子と、該出力データ端子へ出力されるべき出力
データに対応してパリティチェックを行うパリティチェ
ック部と、該パリティチェック部に設けられパリティチ
ェック結果を出力するパリティ出力端子と、前記パリテ
ィチェック部が偶パリティまたは奇パリティのいずれの
ときにフェイル信号を発生するかを選択制御するパリテ
ィ選択制御部と、前記パリティ選択制御部に接続し該パ
リティ選択制御部へ選択制御信号を印加するための奇偶
パリティ選択制御端子とを含んで構成される。
データ端子と、該出力データ端子へ出力されるべき出力
データに対応してパリティチェックを行うパリティチェ
ック部と、該パリティチェック部に設けられパリティチ
ェック結果を出力するパリティ出力端子と、前記パリテ
ィチェック部が偶パリティまたは奇パリティのいずれの
ときにフェイル信号を発生するかを選択制御するパリテ
ィ選択制御部と、前記パリティ選択制御部に接続し該パ
リティ選択制御部へ選択制御信号を印加するための奇偶
パリティ選択制御端子とを含んで構成される。
次に本発明の実施例について図面を用いて説明する。
第２図は本発明の一実施例のブロック図であるっこの実
施例の半導体集積記憶装置は、Ｎ４Ｎ≧２）個の入力デ
ータ端子Ｄｒと、入力データを格納するデータ記憶部２
と、データ記憶部２の特定の部分を指定する選択信号を
発生するアドレス制御部１と、アドレス制御部へ印加さ
れるＭｆｍのアドレス制御端子へと、データ記憶部２か
ら読出された信号を出力するＮ個のデータ出力端子Ｄｏ
と、データ記憶部２から読出された信号が印加され。
施例の半導体集積記憶装置は、Ｎ４Ｎ≧２）個の入力デ
ータ端子Ｄｒと、入力データを格納するデータ記憶部２
と、データ記憶部２の特定の部分を指定する選択信号を
発生するアドレス制御部１と、アドレス制御部へ印加さ
れるＭｆｍのアドレス制御端子へと、データ記憶部２か
ら読出された信号を出力するＮ個のデータ出力端子Ｄｏ
と、データ記憶部２から読出された信号が印加され。
その信号のパリティチェックを行うパリティチェ・ツク
部３と、パリティチェック部からパリティ出力端子Ｐを
通じて出力されるフェイル信号が偶パリティか奇パリテ
ィかを選択する選択制御信号が印加される奇偶パリティ
選択制御端子Ｇと、偶パリティか奇パリティかと選択す
るパリティ選択制御部４とを含んで、これらを一枚の半
導体基板上に集積形成することにより構成される。
部３と、パリティチェック部からパリティ出力端子Ｐを
通じて出力されるフェイル信号が偶パリティか奇パリテ
ィかを選択する選択制御信号が印加される奇偶パリティ
選択制御端子Ｇと、偶パリティか奇パリティかと選択す
るパリティ選択制御部４とを含んで、これらを一枚の半
導体基板上に集積形成することにより構成される。
第３図は第２図に示すパリティ選択制御部の回路構成の
一例を示すブロック図である。
一例を示すブロック図である。
パリティチェック部３からのパリティチェック信号は奇
偶パリティ選択制御端子Ｇに印加された選択制御信号と
共に不一致回路（排他的論理和回路）５に与えられ、パ
リティ出力端子Ｐには、この両者の信号が一致しないと
きには′１“、一致したときには“０“が現われる。す
なわち、パリティチェック部３が奇パリティチェ・ツク
回路で構成されており、奇パリティチェックでフェイル
したとき、パリティチェック部３の出力が“１″になる
とすると、奇偶パリティ選択制御端子Ｇに印加される選
択制御信号を“０″人カにしておくことにより、パリテ
ィ出力端子Ｐへ奇パリティチェック時のフェイル信号が
出力される。一方１選択制御信号を“１“入力にしてお
くと、パリティチェック部３が奇パリティチェックであ
るので、偶バリティチェνりでフェイルしたときは、パ
リティチェック部３の出力が“０″になる。従って。
偶パリティ選択制御端子Ｇに印加された選択制御信号と
共に不一致回路（排他的論理和回路）５に与えられ、パ
リティ出力端子Ｐには、この両者の信号が一致しないと
きには′１“、一致したときには“０“が現われる。す
なわち、パリティチェック部３が奇パリティチェ・ツク
回路で構成されており、奇パリティチェックでフェイル
したとき、パリティチェック部３の出力が“１″になる
とすると、奇偶パリティ選択制御端子Ｇに印加される選
択制御信号を“０″人カにしておくことにより、パリテ
ィ出力端子Ｐへ奇パリティチェック時のフェイル信号が
出力される。一方１選択制御信号を“１“入力にしてお
くと、パリティチェック部３が奇パリティチェックであ
るので、偶バリティチェνりでフェイルしたときは、パ
リティチェック部３の出力が“０″になる。従って。
このときは、パリティ出力端子Ｐへ偶パリティチェック
時のフェイル信号が出力される。
時のフェイル信号が出力される。
上述の説明から明らかなように、この発明の一実施例の
記憶装蓋は、１個の集積回路としてバリティチェックを
偶パリティチェックと奇パリティチェックのいずれかを
その記憶システムの必要に応じて、自由に選択制御でき
るので１バリティチニック形式に、奇偶の変更があって
も従来技術のように改めてパリティチェック部を再設計
することなく、単に選択制御信号の極性を反転させるだ
けでパリティの奇偶変更を行うことができる。
記憶装蓋は、１個の集積回路としてバリティチェックを
偶パリティチェックと奇パリティチェックのいずれかを
その記憶システムの必要に応じて、自由に選択制御でき
るので１バリティチニック形式に、奇偶の変更があって
も従来技術のように改めてパリティチェック部を再設計
することなく、単に選択制御信号の極性を反転させるだ
けでパリティの奇偶変更を行うことができる。
上記実施例の説明においては、−個の半導体集積記憶装
置について一個のパリティチェックを有する場合につい
て説明したが１本発明は一個の半導体集積記憶装置内に
複数のパリティチェックピットヲ有する場合に用いると
一層有効である。例えば、８ビ・ントにつき１ピツトの
パリティビットを有するブロックが８個ある場合、ただ
１個の奇偶パリティ選択制御端子によって８個のパリテ
ィ出力端子制御可能である。
置について一個のパリティチェックを有する場合につい
て説明したが１本発明は一個の半導体集積記憶装置内に
複数のパリティチェックピットヲ有する場合に用いると
一層有効である。例えば、８ビ・ントにつき１ピツトの
パリティビットを有するブロックが８個ある場合、ただ
１個の奇偶パリティ選択制御端子によって８個のパリテ
ィ出力端子制御可能である。
以上詳細に説明したように、本発明の半導体集積記憶装
置は、従来技術では困難であったパリティチェック形式
の変更を自由にできるという効果を有している。
置は、従来技術では困難であったパリティチェック形式
の変更を自由にできるという効果を有している。
第１図は従来の記憶装置の一例のブロック図。
第２図は本発明の一実施例のブロック図、第３図は第２
図に示すパリティ選択制御部の回路構成の一例を示すブ
ロック図である。 ｌ・・・・・・アドレス制御部、２・・・・・・データ
記憶部。 ３・・・・・・パリティチェック部、４・・・・・・パ
リティ選択制御部、５・・・・・・不一致回路、Ａ・・
・・・・アドレス制御端子、Ｄｒ・・・・・・入力デー
タ端子、ＤＯ・・・・・・出力データ端子、Ｇ・・・・
・・奇偶パリティ選択制御端子、Ｐ・・・・・・パリテ
ィ出力端子。
図に示すパリティ選択制御部の回路構成の一例を示すブ
ロック図である。 ｌ・・・・・・アドレス制御部、２・・・・・・データ
記憶部。 ３・・・・・・パリティチェック部、４・・・・・・パ
リティ選択制御部、５・・・・・・不一致回路、Ａ・・
・・・・アドレス制御端子、Ｄｒ・・・・・・入力デー
タ端子、ＤＯ・・・・・・出力データ端子、Ｇ・・・・
・・奇偶パリティ選択制御端子、Ｐ・・・・・・パリテ
ィ出力端子。
Claims (1)
- 【特許請求の範囲】 Ｎ（Ｎ２２）個の出力データ端子と、該出力データ端子
へ出力されるべき出力データに対応してパリティチェッ
クを行うパリティチェ・ンク部と。 該パリティチェック部に設けられハリティチェ・ンク結
果を出力するパリティ出力端子と、前記パリティチェ・
・り部が偶パリティまたは奇パリティのいずれのときに
フェイル信号を発生するかを選択制御するパリティ選択
制御部と、前記パリティ選択制御部に接続し該パリティ
選択制御部へ選択制御信号全印加するだめの奇偶パリテ
ィ選択制御端子とを含むことを特徴とする半導体集積記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169036A JPS5958698A (ja) | 1982-09-28 | 1982-09-28 | 半導体集積記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57169036A JPS5958698A (ja) | 1982-09-28 | 1982-09-28 | 半導体集積記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5958698A true JPS5958698A (ja) | 1984-04-04 |
Family
ID=15879123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57169036A Pending JPS5958698A (ja) | 1982-09-28 | 1982-09-28 | 半導体集積記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5958698A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07319774A (ja) * | 1994-05-19 | 1995-12-08 | Y Kong Edmund | 記憶モジュール、奇偶検査ビットエミュレータ、及び奇偶検査ビットエミュレーション方法 |
| JP2009043389A (ja) * | 2007-08-08 | 2009-02-26 | Hynix Semiconductor Inc | フラッシュメモリ素子及びその動作方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57127997A (en) * | 1981-01-30 | 1982-08-09 | Nec Corp | Semiconductor integrated storage device |
-
1982
- 1982-09-28 JP JP57169036A patent/JPS5958698A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57127997A (en) * | 1981-01-30 | 1982-08-09 | Nec Corp | Semiconductor integrated storage device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07319774A (ja) * | 1994-05-19 | 1995-12-08 | Y Kong Edmund | 記憶モジュール、奇偶検査ビットエミュレータ、及び奇偶検査ビットエミュレーション方法 |
| JP2009043389A (ja) * | 2007-08-08 | 2009-02-26 | Hynix Semiconductor Inc | フラッシュメモリ素子及びその動作方法 |
| US8335118B2 (en) | 2007-08-08 | 2012-12-18 | Hynix Semiconductor Inc. | Method of operating a flash memory device |
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