JPH01177146A - メモリ・チェック回路 - Google Patents
メモリ・チェック回路Info
- Publication number
- JPH01177146A JPH01177146A JP63000302A JP30288A JPH01177146A JP H01177146 A JPH01177146 A JP H01177146A JP 63000302 A JP63000302 A JP 63000302A JP 30288 A JP30288 A JP 30288A JP H01177146 A JPH01177146 A JP H01177146A
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- Japan
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- memory
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- 230000015654 memory Effects 0.000 title claims abstract description 94
- 238000010586 diagram Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、メモリに書込まれたデータに誤りがあるか
否かを調べるメモリ・チェック回路に関するものである
。
否かを調べるメモリ・チェック回路に関するものである
。
（従来の技術）
従来のメモリ・チェック回路として、メモリに書込んだ
データに誤りがあるか否かを調べるために、書込むべき
データに予めパリティ−・ビットを付加しておき、メモ
リからデータを読出したときは、このデータに誤りがあ
るか否かをこれに付加されているパリティ−・ビットに
より調べる回路は・、よく知られている。このような回
路は、例えば羽田裕著、「精解ディジタル回路工学Ｉ
基礎と組合せ論理」、昭和６１年５月５日、共立出版株
式会社発行、第１５６頁〜第１５８頁のｒ３−４−５パ
リテイチエツカ／ツジエネレータ」の項に説明されてい
る。
データに誤りがあるか否かを調べるために、書込むべき
データに予めパリティ−・ビットを付加しておき、メモ
リからデータを読出したときは、このデータに誤りがあ
るか否かをこれに付加されているパリティ−・ビットに
より調べる回路は・、よく知られている。このような回
路は、例えば羽田裕著、「精解ディジタル回路工学Ｉ
基礎と組合せ論理」、昭和６１年５月５日、共立出版株
式会社発行、第１５６頁〜第１５８頁のｒ３−４−５パ
リテイチエツカ／ツジエネレータ」の項に説明されてい
る。
このようなパリティ−・ビットを用いた従来のメモリ・
チェック回路を第２図に示す。第２図において、メモリ
１００及びパリティ−用メモリ１０１は、これらに同一
のアドレス信号を供給するためにアドレス線１０２及び
制御線１０３が共通接続されているアドレス端子Ａと、
データの書込み及び読出しを制御するための制御信号を
供給する制御端子Ｃとを有する。
チェック回路を第２図に示す。第２図において、メモリ
１００及びパリティ−用メモリ１０１は、これらに同一
のアドレス信号を供給するためにアドレス線１０２及び
制御線１０３が共通接続されているアドレス端子Ａと、
データの書込み及び読出しを制御するための制御信号を
供給する制御端子Ｃとを有する。
更に、メモリ１００は、データ線１０４に接続され、デ
ータを書込むための又は読出すためのデータ端子りを有
する。また、パリティ−用メモリ１０１は、書込み用パ
リティ−情報線１０５に接続され、パリティ−情報を記
憶するためのデータ入力端子Ｄｉｎと、パリティ−・ビ
ット線１０６に接続され、パリティ−・ビットを読出す
ためのデータ出力端子り。ｕｔとを有する。
ータを書込むための又は読出すためのデータ端子りを有
する。また、パリティ−用メモリ１０１は、書込み用パ
リティ−情報線１０５に接続され、パリティ−情報を記
憶するためのデータ入力端子Ｄｉｎと、パリティ−・ビ
ット線１０６に接続され、パリティ−・ビットを読出す
ためのデータ出力端子り。ｕｔとを有する。
データ線１０４及びパリティ−・ビット線１０６はパリ
ティ−情報作成回路１０７に接続され、前者はデータを
、また後者はパリティ−・ビットをパリティ−情報作成
回路１０７に供給している。
ティ−情報作成回路１０７に接続され、前者はデータを
、また後者はパリティ−・ビットをパリティ−情報作成
回路１０７に供給している。
パリティ−情報作成回路１０７は、第１の出力を読出し
用パリティ−情報線１０８に接続して読出し用パリティ
−情報を供給し、第２の出力を書込み用パリティ−情報
線１０５に接続して書込み用パリティ−情報を供給して
いる。
用パリティ−情報線１０８に接続して読出し用パリティ
−情報を供給し、第２の出力を書込み用パリティ−情報
線１０５に接続して書込み用パリティ−情報を供給して
いる。
読出し用パリティ−情報線１０８はパリティ−判定回路
１０９に接続されており、またパリティ−判定回路１０
９の出力はパリティ−出力線１１０に接続されており、
パリティ−出力線１１０を介してパリティ−・エラー信
号が出力される。
１０９に接続されており、またパリティ−判定回路１０
９の出力はパリティ−出力線１１０に接続されており、
パリティ−出力線１１０を介してパリティ−・エラー信
号が出力される。
パリティ−情報作成回路１０７及びパリティ−判定回路
１０９は、それぞれの制御端子にメモリ読出上／書込み
信号線１１１を接続している。
１０９は、それぞれの制御端子にメモリ読出上／書込み
信号線１１１を接続している。
次に、メモリ１００にデータを書き込むメモリ書込み動
作を説明する。メモリ１００は、データ線１０４のデー
タがアドレス線１０２のアドレス信号により指定された
アドレスに制御線１０３の制御信号により書込まれる。
作を説明する。メモリ１００は、データ線１０４のデー
タがアドレス線１０２のアドレス信号により指定された
アドレスに制御線１０３の制御信号により書込まれる。
これと同時に、データ線１０４のデータはパリティ−情
報作成回路１０７に人力され、これによりデータにおけ
る”ｌ”のビットは偶数個あるか、奇数個あるかを調べ
、この結果によるパリティ−情報を書込み用パリティ−
情報線１０５を介してパリティ−用メモリ１０１に書き
込む。この場合に、パリティ−情報作成回路１０７は、
メモリ読出し／書込み信号線１１１のメモリ読出し／書
込み信号によりメモリ書込み期間であることを知るので
、パリティ−・ビット線１０６からのパリティ−・ビッ
トを無視した動作をする。
報作成回路１０７に人力され、これによりデータにおけ
る”ｌ”のビットは偶数個あるか、奇数個あるかを調べ
、この結果によるパリティ−情報を書込み用パリティ−
情報線１０５を介してパリティ−用メモリ１０１に書き
込む。この場合に、パリティ−情報作成回路１０７は、
メモリ読出し／書込み信号線１１１のメモリ読出し／書
込み信号によりメモリ書込み期間であることを知るので
、パリティ−・ビット線１０６からのパリティ−・ビッ
トを無視した動作をする。
次に、メモリ１００のデータを読出す動作を説明する。
アドレス線１０２のアドレスによりメモリ１００から読
出されたデータはデータ線１０４を介して、またパリテ
ィ−用メモリ１０１のパリデイ−・ビットはパリティ−
・ビット線１０６を介してそれぞれパリティ−情報作成
回路１０７に入力される。パリデイ−情報作成回路１０
７は、メモリ読出し／書込み信号線１１１のメモリ読出
し／書込み信号によりメモリ読出し期間であることを知
るので、データ線１０４のデータ、及びパリティ−・ビ
ット線１０６のパリティ−・ビットにおける”ｌ”のビ
ット数が偶数個あるか否かを調べ、その結果のパリティ
−情報を読出し用パリティ−情報線１０８を介してパリ
ティ−判定回路１０９に出力する。
出されたデータはデータ線１０４を介して、またパリテ
ィ−用メモリ１０１のパリデイ−・ビットはパリティ−
・ビット線１０６を介してそれぞれパリティ−情報作成
回路１０７に入力される。パリデイ−情報作成回路１０
７は、メモリ読出し／書込み信号線１１１のメモリ読出
し／書込み信号によりメモリ読出し期間であることを知
るので、データ線１０４のデータ、及びパリティ−・ビ
ット線１０６のパリティ−・ビットにおける”ｌ”のビ
ット数が偶数個あるか否かを調べ、その結果のパリティ
−情報を読出し用パリティ−情報線１０８を介してパリ
ティ−判定回路１０９に出力する。
パリティ−判定回路１０９は、メモリ読出し／書込み信
号線１１１のメモリ読出し／書込み信号がメモリ読出し
期間であることを示しているときは、読出し用パリティ
−情報線１０８のパリティ−情報によりパリティ−判定
をし、データ線１０４のデータの正否を示すパリティ−
出力をパリティ−出力線１１０に送出する。
号線１１１のメモリ読出し／書込み信号がメモリ読出し
期間であることを示しているときは、読出し用パリティ
−情報線１０８のパリティ−情報によりパリティ−判定
をし、データ線１０４のデータの正否を示すパリティ−
出力をパリティ−出力線１１０に送出する。
（発明が解決しようとする問題点）
従来のメモリ・チェック回路は、以上のように、対象の
データにビット誤りがあるか否かを、そのデータに含ま
れている特定の論理レベルにあるビットの個数が奇数又
は偶数となるかによって判定をしているので、そのデー
タに偶数個のビットｔりがあると、そのデータの誤りを
検出できないという問題点があった。
データにビット誤りがあるか否かを、そのデータに含ま
れている特定の論理レベルにあるビットの個数が奇数又
は偶数となるかによって判定をしているので、そのデー
タに偶数個のビットｔりがあると、そのデータの誤りを
検出できないという問題点があった。
この発明は、以上で説明した従来のメモリ・チェック回
路の問題点を除去し、誤り検出能力の高いメモリ・チェ
ック回路を提供することを目的とする。
路の問題点を除去し、誤り検出能力の高いメモリ・チェ
ック回路を提供することを目的とする。
（問題点を解決するための手段）
この発明によるメモリ・チェック回路は、メモリに書込
まれたデータの誤りを調べるために、 同一のアドレス信号により同一のデータの書込み及び読
出しをする一対のメモリと、 前記一対のメモリからそわぞれ読出されたデータの内容
を相互に比較して前記データに誤りがあるか否かの判断
をし、その判断の結果を出力するチェック回路と を備えたものである。
まれたデータの誤りを調べるために、 同一のアドレス信号により同一のデータの書込み及び読
出しをする一対のメモリと、 前記一対のメモリからそわぞれ読出されたデータの内容
を相互に比較して前記データに誤りがあるか否かの判断
をし、その判断の結果を出力するチェック回路と を備えたものである。
（作用）
この発明のメモリ・チェック回路によれば、メモリ書込
み期間で前記一対のメモリに同一のアドレス信号により
同一のデータを書込み、かつメモリ読出し期間で前記一
対のメモリからそれぞれ読出されたデータを相互に対応
させてその誤りを全ビットについて調べるようにしたの
で、両メモリの対応するビットが同時に誤りを発生して
いない限り、そのデータの偶数ビットに誤りがあっても
正しくその誤りを検出する。
み期間で前記一対のメモリに同一のアドレス信号により
同一のデータを書込み、かつメモリ読出し期間で前記一
対のメモリからそれぞれ読出されたデータを相互に対応
させてその誤りを全ビットについて調べるようにしたの
で、両メモリの対応するビットが同時に誤りを発生して
いない限り、そのデータの偶数ビットに誤りがあっても
正しくその誤りを検出する。
（実施例）
第１図はこの発明の第１の実施例を示すメモリ・チェッ
ク回路の回路図である。第２図において、メモリ２００
は、そのアドレス入力Ａをアドレス信号を転送するアド
レス線２０１に接続し、その制御人力Ｃが制御線２０２
に接続され、かつそのデータ端子りがデータ線２０３を
介してチェック回路２０４に接続されている。
ク回路の回路図である。第２図において、メモリ２００
は、そのアドレス入力Ａをアドレス信号を転送するアド
レス線２０１に接続し、その制御人力Ｃが制御線２０２
に接続され、かつそのデータ端子りがデータ線２０３を
介してチェック回路２０４に接続されている。
一方、メモリ２０５はメモリ２００と同一構成を有し、
そのアドレス人力Ａをアドレス線２０１に接続し、その
制御人力Ｃを制御線２０２に接続し、かつそのデータ端
子りをデータ線２０６を介してチェック回路２０４とデ
ータ・ドライバ２０７の一端とに接続している。データ
・ドライバ２０７の他端はデータ線２０３に接続されて
いる。
そのアドレス人力Ａをアドレス線２０１に接続し、その
制御人力Ｃを制御線２０２に接続し、かつそのデータ端
子りをデータ線２０６を介してチェック回路２０４とデ
ータ・ドライバ２０７の一端とに接続している。データ
・ドライバ２０７の他端はデータ線２０３に接続されて
いる。
チェック回路２０４は、メモリ読み込み期間で付勢され
るメモリ読出し／書込み信号２０８に従って、データ線
２０３を介して供給されるメモリ２００のデータと、デ
ータ線２０６を介して供給されるメモリ２０５のデータ
とをビット対応により比較することによって誤りチェッ
クをする回路であり、その結果をエラー出力線２０９に
出力する。メモリ読出し／書込み信号２０８はデータ・
ドライバ２０７にも接続されており、その論理状態によ
り、データ・ドライバ２０７はデータ線２０３のデータ
をデータ線２０６に導くように開放された状態、又は両
者間を遮断させる状Ｂ（アイソレート状態）を取る。前
者の状態はメモリ読出し期間の状態であり、後者はメモ
リ読出し期間の状態である。
るメモリ読出し／書込み信号２０８に従って、データ線
２０３を介して供給されるメモリ２００のデータと、デ
ータ線２０６を介して供給されるメモリ２０５のデータ
とをビット対応により比較することによって誤りチェッ
クをする回路であり、その結果をエラー出力線２０９に
出力する。メモリ読出し／書込み信号２０８はデータ・
ドライバ２０７にも接続されており、その論理状態によ
り、データ・ドライバ２０７はデータ線２０３のデータ
をデータ線２０６に導くように開放された状態、又は両
者間を遮断させる状Ｂ（アイソレート状態）を取る。前
者の状態はメモリ読出し期間の状態であり、後者はメモ
リ読出し期間の状態である。
次に、前記実施例の動作説明として、メモリ２００及び
２０５の同一アドレスにデータを書込むメモリ書込み期
間の動作を説明する。メモリ２００及び２０５は、共に
アドレス線２０１に接続されているので、データ線２０
３を介するデータは、同一のアドレスにより同一のメモ
リ位置に書込まれる。ただし、メモリ２０５には、デー
タ線２０３のデータがメモリ読出し／書込み信号２０８
の制御により開放となったデータ・ドライバ２０７と、
データ線２０６とを介してデータ端子りに人力されるこ
とにより書き込まれる。このメモリ書込み期間において
、チェック回路２０４は・メモリ読出し／書込み信号２
０８の制御により、データ線２０３のデータとメモリ２
０５のデータとを比較した結果をエラー出力線２０９に
出力することはない。
２０５の同一アドレスにデータを書込むメモリ書込み期
間の動作を説明する。メモリ２００及び２０５は、共に
アドレス線２０１に接続されているので、データ線２０
３を介するデータは、同一のアドレスにより同一のメモ
リ位置に書込まれる。ただし、メモリ２０５には、デー
タ線２０３のデータがメモリ読出し／書込み信号２０８
の制御により開放となったデータ・ドライバ２０７と、
データ線２０６とを介してデータ端子りに人力されるこ
とにより書き込まれる。このメモリ書込み期間において
、チェック回路２０４は・メモリ読出し／書込み信号２
０８の制御により、データ線２０３のデータとメモリ２
０５のデータとを比較した結果をエラー出力線２０９に
出力することはない。
次に、メモリ２００及び２０１に書込まわたデー夕を読
出すメモリ読出し期間の動作を説明する。制御線２０２
の制御信号により、メモリ２００から読出されたデータ
はデータ線２０３を介して、またメモリ２０５から読出
されたデータはデータ線２０６を介してそれぞれチェッ
ク回路２０４に入力される。この時点でのデータ・ドラ
イバ２０７は、メモリ読出し／書込み信号線２０８のメ
モリ読出し／書込み信号の制御により、アイソレータ状
態に設定されているので、データ線２０３とデータと線
２０６のデータとが干渉し合うことはない。チェック回
路２０４は、メモリ読出し／書込み信号線２０８のメモ
リ読出し／書込み信号により、データ線２０３からのデ
ータと、データ線２０６からのデー、夕とをビット対応
により比較し、全ビットが一致しなかったときは、当該
データに誤りがあることを示すメモリ・チェック・エラ
ー信号をエラー出力線２０９に出力する。
出すメモリ読出し期間の動作を説明する。制御線２０２
の制御信号により、メモリ２００から読出されたデータ
はデータ線２０３を介して、またメモリ２０５から読出
されたデータはデータ線２０６を介してそれぞれチェッ
ク回路２０４に入力される。この時点でのデータ・ドラ
イバ２０７は、メモリ読出し／書込み信号線２０８のメ
モリ読出し／書込み信号の制御により、アイソレータ状
態に設定されているので、データ線２０３とデータと線
２０６のデータとが干渉し合うことはない。チェック回
路２０４は、メモリ読出し／書込み信号線２０８のメモ
リ読出し／書込み信号により、データ線２０３からのデ
ータと、データ線２０６からのデー、夕とをビット対応
により比較し、全ビットが一致しなかったときは、当該
データに誤りがあることを示すメモリ・チェック・エラ
ー信号をエラー出力線２０９に出力する。
（発明の効果）
以上、詳細に説明したように、この発明によれば、メモ
リ書込み期間で前記一対のメモリにそれぞれ同一のアド
レスにより同一のデータを書込み、かつメモリ読出し期
間で前記一対のメモリからそれぞれ同一のアドレスによ
り読出されたデータの全ビットを相互に比較することに
より、その誤りを調べるように構成したので、データの
誤りチェックを高い信頼性をもって行うことができ、ま
たメモリ・チェック回路を構築する際は、メモリ素子に
既に備えられている人出力線を利用することにより回路
を簡単にすることができ、また１チツプ化も容易であり
、このような１チツプ化により、必要とする実装面積を
更に少なくすることができる。
リ書込み期間で前記一対のメモリにそれぞれ同一のアド
レスにより同一のデータを書込み、かつメモリ読出し期
間で前記一対のメモリからそれぞれ同一のアドレスによ
り読出されたデータの全ビットを相互に比較することに
より、その誤りを調べるように構成したので、データの
誤りチェックを高い信頼性をもって行うことができ、ま
たメモリ・チェック回路を構築する際は、メモリ素子に
既に備えられている人出力線を利用することにより回路
を簡単にすることができ、また１チツプ化も容易であり
、このような１チツプ化により、必要とする実装面積を
更に少なくすることができる。
第１図はこの発明の一実施例を示すメモリ・チェック回
路のブロック図、第２図は従来のメモリ・チェック回路
のブロック図である。 １００．１０１，２００，２０５−・・メモリ、２０４
−・・チェック回路。
路のブロック図、第２図は従来のメモリ・チェック回路
のブロック図である。 １００．１０１，２００，２０５−・・メモリ、２０４
−・・チェック回路。
Claims (1)
- 【特許請求の範囲】 メモリに書込まれたデータの誤りを調べるメモリ・チ
ェック回路において、 同一のアドレス信号により同一のデータの書込み及び読
出しをする一対のメモリと、 前記一対のメモリからそれぞれ読出されたデータの内容
を相互に比較して前記データに誤りがあるか否かの判断
をし、その判断の結果を出力するチェック回路と を備えたことを特徴とするメモリ・チェック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63000302A JPH01177146A (ja) | 1988-01-06 | 1988-01-06 | メモリ・チェック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63000302A JPH01177146A (ja) | 1988-01-06 | 1988-01-06 | メモリ・チェック回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01177146A true JPH01177146A (ja) | 1989-07-13 |
Family
ID=11470107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63000302A Pending JPH01177146A (ja) | 1988-01-06 | 1988-01-06 | メモリ・チェック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01177146A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04131951A (ja) * | 1990-09-25 | 1992-05-06 | Nec Corp | タイムスロット入れ替え装置データ監視方式 |
| JP2007055674A (ja) * | 2005-08-26 | 2007-03-08 | Dainippon Printing Co Ltd | 箱型容器 |
-
1988
- 1988-01-06 JP JP63000302A patent/JPH01177146A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04131951A (ja) * | 1990-09-25 | 1992-05-06 | Nec Corp | タイムスロット入れ替え装置データ監視方式 |
| JP2007055674A (ja) * | 2005-08-26 | 2007-03-08 | Dainippon Printing Co Ltd | 箱型容器 |
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