JPH0314149A - メモリユニットのリードライト制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、パリティメモリ用（１ビットメモリのリード
ライト）に多数桁のパラレル入出ボートを有するメモリ
を利用するだめのメモリユニットリードライト制御装置
。

従来の技術 第４図は従来のパリティ用メモリを有するメモリ制御装
置の構成を示している。第４図において１はＣＰＵであ
シ、アドレスデータ、およびリトライト制御信号を入出
力する。メモリチップセレクト回路２ば、ＣＰＵ１よシ
出力されるアドレ２　　・−７ ヌをデコードしてメモリユニット（４，５，６゜７．８
，９，１０．１１　）のメモリチップセレクトを生成し
ている。３はパリティデータ生成、検出回路であり、１
のＣＰＵおよび４，５，６，７のメモリユニットより出
力されるデータよりパリティデータを生成・検量してい
る。

４．５，６．７は、多数桁のパラレルビット入出力ボー
ト（ここでは、例として８ビットパラレルビット入出力
ボートとする。）をもつメモリユニットであり、８，９
，１０，１１は、１ビットのデータ入出力ポートをもつ
メモリユニットである。２１はチップセレクト信号、２
２はアドレス信号、２３はデータ信号、２４はライト信
号２６はリード信号、２６はパリティデータである。

次に上記従来例の動作について説明する。第４図におい
て、１のＣＰＵよりメモリ４〜７およびパリティデータ
用メモリ８〜１１にデータをライトする場合２のメモリ
チップセレクト回路で適当なメモリユニットをＪ巽択し
、１のＣＰＵより出力された８ビットのデータをセレク
トされたメモリユニットにライトする。それと同時に３
のパリティデータ生成・検出回路によって、生成された
パリティデータを２つのメモリチップセレクト回路でセ
レクトされたパリティデータ用メモリ８〜１１のいずれ
かにライトする。

ＣＰＵ１がメモリのデータをリードする場合は２のメモ
リチップセレクト回路で選択されたメモリからデータを
読み込む。同時に２のメモリチップセレクト回路で選択
されたパリティデータ用メモリよシ出力されたデータを
３のパリティデータ生成・検出回路でチエツクを行い、
データの正誤を確認する。

このように上記従来のメモリ制御装置では、１ビットの
入出力ボートを有するメモリユニットを用いることによ
シ、パリティチエツク機能をもたせることが可能である
。

発明が解決しようとする課題 しかしながら、上記従来のメモリ制御装置では、データ
用メモリに対応してパリティデータ用メモリとして１ビ
ットシングル入出ポートを有するメモリュニッ１−が必
要であった。そのためメモリ容量が多くなるとパリティ
データ用メモリユニットを多く必要とし、そのメモリを
使用している装置が大型となりコストアップの原因とも
なっている。

本発明はこのような従来の問題を解決するものでありメ
モリユニットを使用している装置の小型化、使用するメ
モリユニットの標準化（１種類のメモリユニットで、デ
ータ用メモリユニット、パリティデータ用メモリユニッ
トとして使用可能）および大巾なコストダウンができる
優れたメモリ制御装置を提供することを目的とするもの
である。

課題を解決するだめの手段 本発明は、上記目的を達成するために、多数桁パラレル
ビット入出力ポートをもつメモリユニットヨリ、任意の
１ビットのメモリに対してリードライト可能とした制御
回路を設けた装置である。

作　　　用 本発明は」−記のような構成によシ次のような効果を有
する。すなわち多数桁パラレル入出力ボトヲもつメモリ
ユニットより、任意の１ピッＩ−のメモリをリードライ
トする制御回路を設けることによシ、使用するメモリユ
ニット数を減らすことおよびメモリユニットの標準化が
でき、装置の小型化および大巾なコストダウンができる
。

実施例 第１図は本発明の一実施例の構成を示すものである。

第１図において、図中１．２，３，４，５，６゜了は、
第２図と同じ番号の機能をもつ回路であり、２１．２２
．２３　、’２４，２５．２６は第２図と同じ機能をも
つ信号線である。３１はパリティデータ用メモリとして
使用する８ビットパラレル入呂カポートを有するメモリ
ユニットである。

４１は１ビットのパリティデータを３１の８ビットパラ
レルポートを有するメモリユニットに対してリードライ
ト制御を行う制御回路である。

次に上記実施例の動作について説明する。第１図におい
て、１のＣＰＵよりメモリユニット４〜７おヨヒパリテ
ィデーク用メモリユニット３１にデータをライトする場
合２のチップセレクト回路で適当なメモリユニットを選
択し、１のＣＰＵより出力されだ８ビットのデータをセ
レクトされたメモリユニットにライトする。それと同時
に３のパリティデータ生成・検出回路によって生成され
た１ビットのパリティデータを４１の制御回路を用いて
、３１０８ビットパラレルポー１・を有するメモリュニ
ッ１−の任意の１ビットに対してライトする。

８ビットのデータおよびパリティデータをリドする場合
、２のチップセレクト回路で適当なメモリユニット（４
，６，６，７のいずれか）を選択し、１のＣＰＵに選択
されたメモリユニットよりデータを送る。また２のチッ
プセレクトおよび１のＣＰＵより出力されたアドレスで
選択された１ピントのパリティデータが３１のパリティ
データ用メモリユニットから出力される。このときは８
ビットパラレルデータであシ、この中から必要な１ビッ
トのパリティデータを４１の制御回路を通して選択し、
３のパリティデータ生成・検出回路へデータを送る。３
のパリティデータ生成検出回路は、ハリティデータと８
ピツ１゛のパラン）Ｖ−ｒ−り（４ｖ　５＋　”　＋７
のいずれかから送られてきたデータ）と比較検査を行い
、データの正常、異常を検査する。

第２図は、ＣＰＵ１よシバリティデータ用メモリユニッ
ト３１ヘパリテイデータを頼込むときのタイミンクチャ
ートである。次にこのクイミンクチャートについて説明
する。ＣＰＵ１よりアドレス信号が出力され、次にＣＰ
Ｕ１よりライト信号が出力される。このライト信号に同
期して制御１（用路４１よりパリティデータ用メモリユ
ニット３１にリード信号が出力される。このリード信号
に同期してパリティデータ用メモリユニット３１よりハ
リティデータが出力される。このブータラ１Ｉｒｌｊ御
回路４１にラッチする。その後、制御回路４１内部にお
いて、このデータの１ビ、１・だけをパリティデータ生
成・検出回路３より生成されたパリティデータに変更す
る。その後制御回路４１よりライト信号、および更新さ
れたデータがパリティブタ用メモリュニソ１゛３１に出
力され１．メモリに１ビットだけ更新されたデータが書
き込まれる。

第３図ばＣＰＵ１ヘパリテイデーク用メモリユニ、ｌ−
３１よりパリティデータを読み込むときのタイミングチ
ャー１−である。次にこのタイミングチャー１−につい
て説明する。ＣＰＵ１よりアドレス信号が出力され、次
にＣＰＵ１よシリード信号が出力される。このリード信
号に同期してパリティデータ用メモリュニノ１−３１よ
りパリティデータが制御回路４１に出力される。このパ
リティデクを制御回路４１である特定のビットだけ選択
し、その１ビットのデータをパリティデータ生成。

検出回路３に出力する。

発明の効果 本発明は、」−記実層側より明らかなように、パラレル
ビットをもメモリユニットを使用することによシシング
ルドノト入出カメモリユニットよシ使用するメモリユニ
ット数を少なくすることができ装置の小型化がはかれる
。首だ使用するメモリユニットの個数を少なくすること
および標準ＲＡＭをパリティメモリ用として使用するこ
とができるため大目］なニス１−ダウンができる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるメモリ制御のブロッ
ク図、第２図及び第３図は同実施例の動作説明図、第４
図は従来のメモリ制御のブロック図である。 １・・・・・・ＣＰＵ、２・・・・・・メモリチップセ
レクト回路、３・・・・・・ハリティデータ生成・検出
回路、４゜６、．６．７・二・・・・８ビットの入出力
ポートをもつメモリュニッ）、８，９，１０９１１・川
・・１ピッ１−のデータ入出力ポートをもつメモリュニ
ノｌ−，３１、・・、、・８ビットの入出力ポートをも
っメモリユニット、４１・・・・・・メモリリードライ
ト制御回路。

Claims (1)

【特許請求の範囲】
1. 多数桁のパラレルビット入出力ポートを有するメモリユ
   ニットと、そのメモリユニットの任意の１ビットのメモ
   リをリードライト可能な制御部とを設けたメモリユニッ
   トのリードライト制御装置。