KR900010561A - 듀얼 포트 판독/기입 레지스터 파일 메모리 및 그 구성방법 - Google Patents
듀얼 포트 판독/기입 레지스터 파일 메모리 및 그 구성방법 Download PDFInfo
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 원리를 구체화하는 레지스터 파일 메모리의 바람직한 실시예를 나타내는 블록도, 제2도는 제1도의 블록도를 상세히 나타내는 도면, 제3도는 본 발명의 레지스터 파일의 타이밍도.
Claims (22)
- 단일 기입 입력을 가진 듀얼포트 판독 및 기입 메모리에 있어서, 복수의 어드레스가능 기억위치를 가진 랜덤액세스 메모리(RAM) 어레이를 구비하는데, 상기 RAM은 기입데이타, 어드레스 및 기입 인에이블 입련단자의 세트를 포함하는 단일 기입포트를 가지며; 한쌍의 포트와 관련된 기입데이타, 기입어드레스 및 명령 정보의 세트를 기억하기 위한 클럭 입력 레지스터 수단과; 상기 정보세트를 수신하기 위해 상기 레지스터수단에 접속되며, 정보세트를 상기 RAM의 기입데이타, 기입 어드레스 및 기입 인에이블 단자의 대응위치에 인가하도록 접속된 멀티플렉서 선택수단과; 상기 멀티플렉서 선택수단에 인가된 2가지 상태의 기입 선택신호와 상기 RAM의 기입펄스 입력단자에 인가된 제1및 제2순차 기입펄스 신호를 포함하며 각 동작사이클동안 메모리에 일련의 타이밍신호를 인가하기 위한 입력 수단을 구비하는데, 상기 RAM은 상기 기입선택신호가 제1상태에 있을때 상기 선택수단에 의해 인가된 명령 정보에 응답하여 상기 하나의 포트의 데이타를 관련된 상기 어드레스에 의해 지정된 복수의 위치중 하나의 위치에 기입하도록 상기 제1기입펄스 신호에 의해 인에이블되며, 상기 기입선택신호가 상기 제2상태에 있을때 각 동작사이클동안 듀얼포트 기입능력을 제공하도록 상기 명령정보에 응답하여 상기 포트중 다른 포트의 데이타를 관련된 어드레스에 의해 지정된 상기 위치중 다른 위치에 기입하도록 상기 제2기입 펄스 신호에 의해 인에이블되는 것을 특징으로 하는 단일 기입 입력의 듀얼포트판독 및 기입 메모리.
- 제1항에 있어서, 상기 각 동작사이클은 판독부분. 연장된 수정부분 및 짧은 기입부분을 포함하며, 상기 제1및 제2순차 기입 펄스 신호는 상기 각 동작사이클중 상기 연장된 수정부분동안 발생하는 것을 특징으로 하는 단일기입 입력의 듀얼포트 판돌 및 기입 메모리.
- 제2항에 있어서, 상기 입력수단은 적어도 한쌍의 입력단자 및 출력단자를 가진 AND게이팅 수단을 포함하며, 상기 입력단자쌍의 하나는 상기 레지스터수단으로부터 상기 명령정보세트를 수신하기 위해 상기 멀티플렉서 선택수단에 접속되고, 상기 입력단자쌍중 다른 하나는 상기 제1및 제2기입펄스신호를 수신하도록 접속되며, 상기 출력단자는 상기 기입펄스 입력 단자에 접속되고, 상기 AND게이팅 수단은 상기 각 동작 사이클동안 상기 기입 선택 신호에 응답하여 상기 멀티플렉서 선택수단에 의해 연속적으로 인가된 상기 명련정보세트의 함수로서 상기 제1및 제2기입 펄스신호를 연속적으로 인가하는 것을 특징으로 하는 단일기입 입력의 듀얼포트 판독 및 기입 메모리.
- 제2항에 있어서, 상기 판독포트에 인가된 판독 어드레스에 응답하여 상기 기억위치로부터 데이타를 액세싱하기 위해 상기 RAM에 접속된 적어도 한쌍의 판독포트와; 상기 RAM 위치로부터 독출된 상기 데이타를 일시적으로 기억하기 위한 투명래치수단과; 상기 투명래치수단과, 상기 판독포트에 의해 독출된 데이타를 수용 하기 위한 상기 RAM과, 상기 기입데이타 정보세트를 수용하기 위한 상기 레지스터 수단에 접속된 데이타 출력 멀티플렉서 선택수단과; 상기 기입어드레스 및 명령 정보 세트를 수신하기 위한 상기 레지스터 수단에 접속되며, 상기 판독어드레스를 수신하기 위한 상기 판독포트쌍의 하나에 접속되는 복수의 입력세트를 가진 비교수단을 추가로 구비하는데, 상기 비교수단은 상기 출력데이타 멀티플렉서 선택수단에 접속된 출력세트를 가지며, 상기 임의의 하나의 판독 어드레스와 상기 기입 어드레스 사이에서 동일한 비교가 검출되면 상기 데이타 멀티 플렉서 선택수단으로 하여금 상기 RAM으로 부터 독출된 데이타 대신에 상기 기입데이타를 상기 투명래치수단으로 전달하도록 상기 출력세트에 신호를 발생하여 가장 최근의 출력데이타가 각 판독포트의 액세스에 응답하여 상기 메모리에 제공되도록 구성한 것을 특징으로 하는 단일 기입입력의 듀얼포트판독 및 기입메모리.
- 제4항에 있어서, 상기 비교수단은 CWA, DWA, CWC 및 DWC 각각 이 상기 레지스터 수단에 기억된 상기 기입어드레스 및 명령정보에 대응하고 RA 및 RB가 상기 판독포트에 인가된 상기 판독어드레스에 대응하며, CWA = RA 및 CWC = 1 또는, CWA = RA 및 DWC = 1 또는, CWB = RA 및 CWC = 1 또는, DWB=RB 및 DWC=1과 같이 판독어드레스와 기입 어드레서 사이에서 검출될때 각각의 동일비교에 대해 출력신호를 발생하는 것을 특징으로 하는 단일기입 입력의 듀얼포트판독 및 기입메모리.
- 제2항에 있어서, 상기 선택수단에 의해 인가된 상기 어드레스는 상기 기입 선택신호가 상기 제1 및 제2상태에 있을때 메모리 테스팅을 용이하게 하는 각 동작 사이클 동안 다른 데이타가 동일 위치에 기입되도록 동일위치에 대한 지정제한 없이 코드화 되는 것을 특징으로 하는 단일기입 입력의 듀얼포트판독 및 기입메모리.
- 제2항에 있어서, 상기 기입선택신호는 각 동작사이클동안 상기 멀티플렉서 선택수단으로 하여금 항상 동일순서로 기입데이타, 기입 어드레스 및 명령정보의 세트를 선택하게끔 하는 동일한 연속상태를 반복하는 것을 특징으로 하는 단일기입 입력의 듀얼포트판독 및 기입메모리.
- 제2항에 있어서, 상기 일련의 타이밍신호는 상기 각 동작 사이클중 짧은 기입부분동안 발생하는 클럭신호를 포함하고, 상기 입력 수단은 기입데이타, 어드레스 및 명령정보를 기억하여 다음 동작 사이클동안 메모리에기입하도록 하는 상기 레지스터 수단에 상기 클럭신호를 인가하는 것을 특징으로 하는 단일기입 입력의 듀얼포트판독 및 기입메모리.
- 제2항에 있어서, 상기 어레이는 복수의 바이트폭을 가진 메모리 모듈을 포함하고, 각 모듈은 특정한 다수의 기억위치를 가지며 소망의 비트폭을 소망의 다수의 위치에 제공하도록 병렬로 배열되는 것을 특징으로 하는 단일 기입 입력의 듀얼포트판독 및 기입메모리.
- 제2항에 있어서, 상기 판독포트에 인가된 판독어드레스에 응답하여 상기 기억위치로부터 데이타를 액세스하기 위해 상기 RAM에 접속된 한쌍의 판독포트와; 상기 RAM위치로부터 독출된 상기 데이타를 일시적으로 기억하기 위한 투명래치수단과; 상기 투명래치수단 및 상기 RAM에 접속된 데이타 출력 수단을 추가로 포함하며, 상기 일련의 타이밍신호는 출력래치 인에이블 펄스신호를 추가로 포함하고, 상기 입력수단은 각 동작사이클의 판독부분동안 상기 판독포트에 의해 독출된 상기 데이타 출력 수단으로부터 수신된 상기 데이타를 일시적으로 기억하기 위한 상기 투명래치수단에 상기 출력래치 인에이블펄스 신호를 인가하기 위한 수단을 포함하는것을 특징으로 하는 단일기입 입력의 듀얼포트 판독 및 기입메모리.
- 단일기입 입력포트를 가진 듀얼포트판독 및 기입 레지스터 파일 메모리에 있어서, 복수의 어드레스 가능 기억위치를 가진 랜던 액세스 메모리(RAM)어레이를 구비하는데, 상기 RAM은 다수의 기입데이타, 어드레스 입력단자 및 기입펄스 제어단자를 포함하는 단일기입 입력포트를 가지며; 복수의 클럭입력레지스터를 구비하는데, 상기 복수의 레지스터중 다른 쌍들은 기입데이타, 어드레스 및 명령 정보를 수신하여 기억하기 위해 한쌍의 소오스와 관련되고; 입력단자세트, 제어입력단자 및 다수의 출력단자를 각각 가진 복수의 멀티플렉서 회로를 구비하는데, 상기 멀티플렉서 회로중 다른 멀티플렉서회로의 입력단자세트 상기 소오스쌍으로부터 상기 데이타, 어드레스 및 명령정보를 수신하도록 접속되며, 상기 다른 멀티플럭세회로중 대응회로의 상기 출력 단자는 상기 RAM의 기입데이타, 어드레스 및 기입펄스 제어단자에 접속하고, 상기 각 멀티플렉서회로의 상기제어입력단자를 2가지 상태의 기입선택신호를 수신하도록 접속되며;각 동작사이클동안 각 멀티플렉서 회로의 상기 제어입력단자에 인가된 상기 2가지 상태의 기입선택신호와 상기 기입펄스 제어단자에 인가된 제1 및 제2순차 기입펄스 신호를 포함하는 일련의 타이밍신호를 인가하기 위한 입력수단을 구비하는데 상기 RAM으로 하여금 상기 어드레스에 의해 지정된 복수의 위치중 하나의 위치에 상기 소오스쌍중 하나와 관련된 상기 하나의 클럭입력 레지스터에 기억된 상기 데이타를 기입하게하는 상기 제1기입펄스신호는 상기 기입선택신호가 제1상태에 있을때 지정된 상기 명령정보의 함수로써 상기 멀티플렉서회로의 출력에 전달된 것과 관련되고, 상기 RAM으로 하여금 상기 어드레스에 의해 지정된 상기 위치중 하나의 위치에 상기 소오스쌍중 다른 하나의 위치와 관련된 상기 다른 하나의 클럭입력 레지스터에 기억된 데이타를 기입하게 하는 상기 제2기입펄스신호는 상기 기입선택신호가 제2상태에 있을때 지정된 상기 명령정보의 함수로써 상기 멀티플렉서회로의 출력에 전달된 것과 관련하여 각 동작사이클동안 듀얼기입 능력을 제공하는 것을 특징으로 하는 단일기입 입력포트의 듀얼 포트판독 및 기입레지스터 파일메모리.
- 제11항에 있어서, 상기 각 동작사이클은 판독부분, 연장된 수정부분 및 짧은 기입부분을 포함하며, 상기 제1및 제2순차 기입펄스 신호는 상기 각 동작사이클중 연장된 수정부분동안 발생되는 것을 특징으로 하는 단일기입 입력포트의 듀얼포트판독 및 기입 레지스터 파일메모리.
- 제12항에 있어서, 상기 입력수단은 적어도 한쌍의 입력단자 및 출력단자를 가긴 AND 게이팅 수단을 포함하며, 상기 입력단자쌍의 하나는 상기 소오스쌍과 관련된 상기 클릭입력레지스터로 부터 상기 명령정보를 수신하도록 상기 복수의 멀티플렉서 회로중 하나에 접속되고, 상기 입력단자쌍중 다른 하나는 상기 제1및 제2순차 기입펄스신호를 수신하도록 접속되며, 상기 출력단자는 상기 기입펄스단자에 접속되고, 상기 입력단자쌍중 다른 하나는 상기 제1및 제2순차 기입펄스신호를 수신하도록 접속되며, 상기 출력단자는 상기 기입펄스단자에 접속되고, 상기 AND 게이팅 수단은 상기 동작사이클동안 상기 멀티플렉서회로중 다른 하나의 회로에 의해 상기 클럭 입력레지스터의 다른쌍중 하나로 부터 순차적으로 전달된 상기 명령정보의 함수로써 상기 기입펄스신호를 연속적으로 인가하는 것을 특징으로 하는 단일기입 입력포트의 듀얼포트판독 및 기입레지스터파일 메모리.
- 제11항에 있어서, 상기 판독포트에 인가된 판독어드레스에 응답하여 상기 기억위치로부터 데이타를 액세싱하기 위해 상기 RAM에 접속된 적어도 한쌍의 판독포트와; 각 판독포트의 상기 RAM위치로부터 독출된 상기 데이타를 일시적으로 기억하기 위한 복수의 투명래치와; 상기 투명래치와 상기 RAM으로 부터 독출된 데이타를 수신하기 위한 상기 RAM판독포트와, 기입데이타 정보세트를 수용하기 위한 상기 레지스터에 접속된 복수의 데이타 출력멀티플렉서회로와, 상기기입어드레스 및 명령정보 세트를 수신하기 위한 상기 레지스터수단에 접속되며, 판독어드레스를 수신하기 위한 상기 판독포스쌍의 하나에 접속되는 복수의 입력세트를 각각 가진 비교회로 세트를 추가로 구비하는데, 상기 각 비교회로는 복수의 출력데이타 멀티플랙서회로중 하나에 접소된 출력세트를 가지며, 임의의 하나의 판독어드레스와 상기 기입어드레스 사이에서동일한 비교가 검출되면 상기 데이타 멀티플렉회로로 하여금 상기 RAM으로부터 독출된 데이타 대신에 상기 기입데이타를 상기 투명래치로 전달하도록 상기 출력세트에 신호를 발생하여 가장 최근의 출력데이타가 각 판독포트와 엑세스에 응답하여 상기 메모리에 제공되도록 구성한 것을 특징으로 하는 단일기입 입력포트의 듀얼포트판독 및 기입레지스터 파일 메모리.
- 제14항에 있어서, 상기 비교 회로 세트중 하나는, CWA, DWA, CWA 및 DWC 각각 이 상기 레지스터에 기억된 기입어드레스 및 명령정보에 대응하고 RA 및 RB가 상기 판독포트에 인가된 상기 판독어드레스에 대응하며, CWA = RA 및 CWC = 1 또는, CWA = RA 및 DWC = 1또는, CWB = RN 및 CWC = 1또는, DWB=RB 및 DWC=1과 같이 판독어드레스와 기입 어드레스 사이에서 검출될때 각각의 동일비교에 대한 출력신호를 발생하는 것을 특징으로 하는 단일기입 입력 포트의 듀얼포트판독 및 기입레지스터의 파일 메모리.
- 제11항에 있어서 상기 멀티 플렉서회로중 대응하는 것에 의해 인가된 상기 어드레스는 상기 기입선택신호가 상기 제1및 제2상태에 있을때 테스팀을 용이하게 하는 각 동작사이클동안 다른 데이타가 동일 위치에 기입되도록 동일위치에 대한 지정제한 없이 코드화 되는 것을 특징으로 하는 단일 기입입력포트의 듀얼포트 판독 및 기입레지스터 파일 메모리.
- 제12항에 있어서, 상기 기입선택신호는 각 동작사이클동안 상기 복수의 멀티플렉서회로로 하여금 항상 동일 순서로 기입데이타, 및 명령정보의 세트를 선택하게끔 하는 동일한 연속상태를 반복하는 것을 특징으로 하는 단일기입 입력포트의 듀얼 포트판독 및 기입레지스터 파일 메모리.
- 제12항에 있어서, 상기 일련의 타이밍신호는 상기 각 동작사이클중 짧은 기입부분동안 발생하는 클릭신호를 포함하고 상기 입력 수단은 각 소오스로부터 수신된 기입데, 어드레스 및 명령정보세트 기억하여 다음 동작 사이클동안 메모리에 기입하도록 하는 상기 레지스터에 상기 클럭신호를 인가하는 것을 특징으로 하는 단일기입 입력포트의 듀얼포트 판독 및 기입레지스터 파일메모리.
- 제12항에 있어서, 상기 어레이는 복수의 바이트 폭을 가진 메모리 모듈을 포함하고 각 모듈은 특정한 다수의 기억위치를 가지며, 소망의 비트폭을 소망의 다수의 위치에 제공하도록 병렬로 배열되는 것을 특징으로 하는 단일기입 입력포트의 듀얼포트 판독 및 기입레지스터 파일메모리.
- 제12항에 있어서, 상기 판독포트에 인가된 판독어드레스에 응답하여 상기기억위치로부터 데이타를 액세스하기 위해 상기 RAM에 접속된 한쌍의 판독포트와; 각 판독포트의 상기 RAM 위치로부터 독출된 상기 데이타를 일시적으로 기억하기 위한 복수의 투명래치와; 상기 투명래치 및 상기 RAM에 접속된 데이타 출력회로 수단을 추가로 포함하며, 상기 일련의 타이밍 신호는 출력래치 인에이블 펄스신호를 추가로 포함하고, 상기 입력수단은 각 동작 사이클의 판독 부분동안 상기 판독포트에 의해 독출된 상기 데이타출력 수단으로부터 수신된 상기 데이타를 일시적으로 기억하기 위한 상기 복수의 투명래치에 상기 출력래치 인에이블 펄스신호를 인가하기 위한 수단을 포함하는 것을 특징으로 하는 단일기입 입력포트의 듀얼포트판독 및 기입레지스터 파일메모리.
- 단일집적회로칩상에 집적되며 듀얼기입포트동작을 하기 위한 표준 듀얼판독 및 단일기입포트로된 랜덤 액세스 메모리(RAM)부분을 가지는 디지탈 메모리장치를 구성하는 방법에 있어서, 소정수의 기억위치 및 소정의 비트폭을 제공하도록 복수의 어드레스가능 기억위치와, 다수의 기입데이타, 어드레스 및 기입펄스제어단자를 포함하는 단일기입포트를 가진 다수의 RAM 부분을 병렬로 상기 칩상에 설치하는 단계와; 다수의 클럭입력 레지스터를 칩상에 접속하는 단계를 포함하는데, 상기 레지스터의 다른쌍은 한쌍의 소오스에 관련되 기입데이타, 어드레스 및 명령정보를 수신하며; 상기 입력레지스터의 다른쌍과 상기 RAM부분 사이에 복수의 멀티플렉서회로를 칩상에 접속하는 단계를 포함하는데, 다른 멀티플렉서회로는 상기 입력레지스터로부터의 기입데이타, 기입어드레스 및 기입명령정보를 세트를 상기 단일기입포트데이타, 어드레스 및 기입필수 제어단자에 인가하며; 상기 RAM 부분으로 부터 독출된 데이타를 수신하기 위한 듀얼판독포트에 투명래치회로를 침상에서 접속하는 단계와; 각 동작사이클동안 출력래치 스트로브 신호 2가지 상태의 기입선택신호, 제1, 제2순차 기입펄스 신호 및 종료사이클 클럭신호를 포함하는 일련의 타이밍신호를 상기 칩에 인가하기 위한 수단을 접속하는 단계와; 상기 RAM 부분으로부터 독출된 상기 데이타를 기억하는 투명래치회로에 상기 출력 래치 스트로브신호를 인가하는 단계와; 상기 2가지 상태의 기입선택신호의 상태 함수로써 상기 한쌍의 소오스와 관련된 상기 명령정보세트를 연속적으로 전달하기 위해 상기 멀티플렉서회로에 상기 기입선택 신호를 인가하는 단계와; 각 동작 사이클동안 기입어드레스 정보 세트에 의해 지정된 위치로 기입데이타가 상기 RAM부분에 두번기입되도록 상기 명령정보 세트에 응답하여 상기 제1 및 제2순차 기입펄스신호를 각 RAM부분의 상기 기입펄스 제어단자에 인가하는 단계와; 다음동작 사이클 동안 상기 RAM부분으로 기입될 기입데이타, 어드레스 및 명령정보의 세트를 기억하기 위한 다수의 입력레지스터에 상기 종료 사이클 클럭신호를 인가하는 단계를 포함하는 것을 특징으로 하는 디지탈 메모리장치 구성방법.
- 제21항에 있어서, 각 동작사이클동안, 상기 RAM 부분의 각각은 첫번째로 투명래치 회로에 데이타를 전달하기 위해 정상지속시간을 가진 판독동작을 수행하고, 그다음으로 두번 기입되는 연장된 지속시간을 가진 수정동작을 수행하며, 마지막으로 상기 클럭입력 레지스터에 대해 짧은 지속시간을 가진 기입동작을 수행하는 것을 특징으로 하는 디지탈메모리 장치 구성방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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