KR890008823A - 직렬 메모리 장치 - Google Patents

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KR890008823A
KR890008823A KR1019880014643A KR880014643A KR890008823A KR 890008823 A KR890008823 A KR 890008823A KR 1019880014643 A KR1019880014643 A KR 1019880014643A KR 880014643 A KR880014643 A KR 880014643A KR 890008823 A KR890008823 A KR 890008823A
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KR
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KR1019880014643A
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English (en)
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KR0132784B1 (ko
Inventor
도른하인 로렌스
마리아 케텐니스 예뢴
Original Assignee
이반 밀러 레르너
엔.브이.필립스 글로아이람펜파브리켄
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals

Landscapes

  • Television Signal Processing For Recording (AREA)
  • Shift Register Type Memory (AREA)
  • Controls And Circuits For Display Device (AREA)
  • Dram (AREA)
  • Information Transfer Systems (AREA)

Abstract

내용 없음

Description

직렬 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 256Kx4비트용 공지의 직렬 메모리 모듈의 인터페이스를 도시한 도면.
제2도는 사전 셋트된 메카니즘의 회로 다이어그램.
제3도는 헤더(header) 및 단말 정보 패턴을 갖는 양호한 실시예의 타이밍 다이어그램.

Claims (9)

  1. 제어신호 입력 수단과 함께 특수한 단자를 공유하는 일련의 입력 수단 및 클럭 신호 입력 수단, 제어 신호 입력 수단, 데이타 출력 수단, 데이타 입력 수단, 직렬의 메모리 전지를 구비하는 직렬 메모리에 있어서, 상기 메모리는 상기 클럭신호 입력 수단으로부터 어드레스 중분신호를 수신하는 최소의 하나의 어드레스 카운터, 상기 직렬 어드레스 입력 수단에 수신된 프리셋 어드레스와, 상기 제어신호 입력 수단에 수신된 활동신호의 제어하에서, 수신하기에 적절한 최소의 어드레스 카운터를 구비하며 정보의 비-시프팅 기억용으로 적절한 것을 특징으로 하는 직렬 메모리.
  2. 제1항에 있어서, 판독 어드레스 카운터 뿐 아니라 기록 어드레스 카운터를 구비하며, 각각의 카운터는 각각 결함된 직렬 어드레스 입력 수단의 연결에 의해 선택적으로 로드되는 것을 특징으로 하는 직렬 메모리.
  3. 제1항 또는 제2항에 있어서, 리셋 입력은 직렬 어드레스 입력 수단처럼 사용되는 것을 특징으로 하는 직렬 메모리.
  4. 제1항 또는 2항에 있어서, 헤더 정보는 유일하게 앞의 프리셋 어드레스의 시작으로 확인되며 직렬 어드레스 입력 수단을 수신 가능하게 하며 앞의 프리셋 어드레스의 헤더 정보용 인식 요소를 구비하는 것을 특징으로 하는 직렬 메모리.
  5. 제1항 또는 2항에 있어서, 조합 정보는 유일하게 앞의 프리셋 어드레스의 끝단에서 확인되며 직렬 어드레스 입력 수단을 수신 가능하게 하여 계속되는 상기 프리셋 어드레스의 조합 정보용 인식 요소를 구비하는 것을 특징으로 하는 직렬 메모리.
  6. 제1항 또는 2항에 있어서, 상기 계속되는 프리셋 어드레스의 조합 정보 및 앞의 프리셋 어드레스의 헤어 정보용 인식 요소를 구비하며, 상기 정보는 2개의 수신 가능한 직렬 어드레스 입력 수단을 갖으며, 상기 헤어 정보 및 조합 정보는 함께 프리셋 어드레스의 시작과 끝에서 확인되는 것을 특징으로 하는 직렬 메모리.
  7. 제4항 또는 6항에 있어서, 상기 인식 요소는 인식 요소에 의해 상기 헤더정보에서 주어진 패턴의 검출후의 출력을 구비하며, 신호는 직렬 어드레스 입력 수단처럼 사용된 입력 수단의 보통기능을 확실하게 제공하며 또한 상기 프리셋 어드레스의 검사가 완전하게 될때까지 삭제되어 또다른 신호용으로 사용될 수 있는 것을 특징으로 하는 직렬 메모리.
  8. 제1 내지 7항의 임의의 한항에 있어 하나 또는 더 많은 직렬 메모리를 구비하는 것을 특징으로 하는 화상 메모리 장치.
  9. 재생 요소를 구비하고 제8항에서 청구된 화상 메모리 장치를 구비하는 것을 특징으로 하는 재생 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880014643A 1987-11-09 1988-11-08 직렬 메모리 장치 KR0132784B1 (ko)

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Application Number Priority Date Filing Date Title
NL8702672A NL8702672A (nl) 1987-11-09 1987-11-09 Serieel geheugen, alsmede beeldgeheugeninrichting en weergeeftoestel voorzien van een of meer seriele geheugens.
NL8702672 1987-11-09

Publications (2)

Publication Number Publication Date
KR890008823A true KR890008823A (ko) 1989-07-12
KR0132784B1 KR0132784B1 (ko) 1998-10-01

Family

ID=19850887

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US (1) US5046051A (ko)
EP (1) EP0321998B1 (ko)
JP (1) JP2798398B2 (ko)
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DE (1) DE3878201T2 (ko)
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0391188A (ja) * 1989-09-04 1991-04-16 Matsushita Electric Ind Co Ltd Ｆｉｆｏメモリ
DE69021213T2 (de) * 1990-12-20 1996-02-29 Ibm Modulare Pufferspeicherung für ein paketvermitteltes Netzwerk.
DE69031220T2 (de) * 1990-12-20 1998-02-12 Ibm Hochgeschwindigkeitsmultiport-FIFO-Pufferschaltung
US5206821A (en) * 1991-07-01 1993-04-27 Harris Corporation Decimation circuit employing multiple memory data shifting section and multiple arithmetic logic unit section
JP4018159B2 (ja) * 1993-06-28 2007-12-05 株式会社ルネサステクノロジ 半導体集積回路
JP2002281005A (ja) * 2001-03-16 2002-09-27 Fujitsu Ltd 伝送装置及び集積回路
CN106708277A (zh) * 2015-11-18 2017-05-24 英业达科技有限公司 分享输入装置的电子设备及其方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5215257U (ko) * 1975-07-21 1977-02-03
SE424510B (sv) * 1975-08-26 1982-07-26 Inventing Ab Sett och anordning for dubbelsidig beleggning av en lopande bana
US4159541A (en) * 1977-07-01 1979-06-26 Ncr Corporation Minimum pin memory device
US4148099A (en) * 1978-04-11 1979-04-03 Ncr Corporation Memory device having a minimum number of pins
JPS6228993A (ja) * 1985-07-30 1987-02-06 Toshiba Corp 記憶装置
US4751675A (en) * 1985-08-19 1988-06-14 American Telephone And Telegraph Company, At&T Bell Laboratories Memory access circuit with pointer shifting network
JPS62209792A (ja) * 1986-03-11 1987-09-14 Fujitsu Ltd Ｆｉｆｏ回路
US4813015A (en) * 1986-03-12 1989-03-14 Advanced Micro Devices, Inc. Fracturable x-y storage array using a ram cell with bidirectional shift

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EP0321998A1 (en) 1989-06-28
JPH01155596A (ja) 1989-06-19
US5046051A (en) 1991-09-03
KR0132784B1 (ko) 1998-10-01
NL8702672A (nl) 1989-06-01
DE3878201T2 (de) 1993-07-22
EP0321998B1 (en) 1993-02-03
DE3878201D1 (de) 1993-03-18

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