JP2002281005A - 伝送装置及び集積回路 - Google Patents
伝送装置及び集積回路Info
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- JP2002281005A JP2002281005A JP2001076761A JP2001076761A JP2002281005A JP 2002281005 A JP2002281005 A JP 2002281005A JP 2001076761 A JP2001076761 A JP 2001076761A JP 2001076761 A JP2001076761 A JP 2001076761A JP 2002281005 A JP2002281005 A JP 2002281005A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
- G06F5/12—Means for monitoring the fill level; Means for resolving contention, i.e. conflicts between simultaneous enqueue and dequeue operations
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Abstract
(57)【要約】
【課題】 ディジタル伝送制御の品質及び信頼性の向上
を図る。 【解決手段】 メモリ１１は入力信号を格納する。書き
込みアドレス生成手段１２は、メモリ１１への書き込み
アドレスを生成する。読み出しアドレス生成手段１３
は、メモリ１１からの読み出しアドレスを生成する。位
相状態監視手段１４ａは、メモリ１１に対する書き込み
／読み出しの正常動作を行う定常位相状態または立ち上
げの状態から、書き込みアドレスと読み出しアドレスの
アドレス値が一致した一致位相状態への移行、または位
相変動余裕幅が偏った不安定位相状態への移行の監視制
御を行う。再設定信号出力手段１４ｂは、一致位相状態
または不安定位相状態が検出された場合には、書き込み
アドレスと読み出しアドレスとの位相関係が最適位相関
係になるための再設定信号を、書き込みアドレス生成手
段１２及び読み出しアドレス生成手段１３へ出力する。
を図る。 【解決手段】 メモリ１１は入力信号を格納する。書き
込みアドレス生成手段１２は、メモリ１１への書き込み
アドレスを生成する。読み出しアドレス生成手段１３
は、メモリ１１からの読み出しアドレスを生成する。位
相状態監視手段１４ａは、メモリ１１に対する書き込み
／読み出しの正常動作を行う定常位相状態または立ち上
げの状態から、書き込みアドレスと読み出しアドレスの
アドレス値が一致した一致位相状態への移行、または位
相変動余裕幅が偏った不安定位相状態への移行の監視制
御を行う。再設定信号出力手段１４ｂは、一致位相状態
または不安定位相状態が検出された場合には、書き込み
アドレスと読み出しアドレスとの位相関係が最適位相関
係になるための再設定信号を、書き込みアドレス生成手
段１２及び読み出しアドレス生成手段１３へ出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、伝送装置及び集積
回路に関し、特にディジタル信号の伝送制御を行う伝送
装置及び信号の速度変換機能を内蔵し、半導体基板上に
集積化された集積回路に関する。
回路に関し、特にディジタル信号の伝送制御を行う伝送
装置及び信号の速度変換機能を内蔵し、半導体基板上に
集積化された集積回路に関する。
【０００２】
【従来の技術】近年、コンピュータ技術や光ファイバ技
術の発展によって、高速コンピュータ通信、マルチメデ
ィア通信等の高度な通信サービスを提供する同期多重化
ネットワークが広く普及している。
術の発展によって、高速コンピュータ通信、マルチメデ
ィア通信等の高度な通信サービスを提供する同期多重化
ネットワークが広く普及している。
【０００３】同期多重化ネットワークを構築する際の多
重化技術の中核としては、ＳＤＨ／ＳＯＮＥＴの伝送シ
ステムがある。ＳＤＨ／ＳＯＮＥＴは、各種の高速サー
ビスや既存の低速サービスを有効に多重化するためのイ
ンタフェースを規定するものであり、標準化されて開発
が進んでいる。
重化技術の中核としては、ＳＤＨ／ＳＯＮＥＴの伝送シ
ステムがある。ＳＤＨ／ＳＯＮＥＴは、各種の高速サー
ビスや既存の低速サービスを有効に多重化するためのイ
ンタフェースを規定するものであり、標準化されて開発
が進んでいる。
【０００４】一方、このような伝送システムは、扱う回
線の大容量化に伴い、大規模な多重化処理能力が要求さ
れているため、複数のＬＳＩへの機能分割が施されてい
る。そして、機能毎に多段に配置されたＬＳＩでは、Ｐ
／Ｓ（Parallel／Serial）変換を出力段毎に行い、徐々
にそのインタフェース速度を上げていって、信号を処理
していく。
線の大容量化に伴い、大規模な多重化処理能力が要求さ
れているため、複数のＬＳＩへの機能分割が施されてい
る。そして、機能毎に多段に配置されたＬＳＩでは、Ｐ
／Ｓ（Parallel／Serial）変換を出力段毎に行い、徐々
にそのインタフェース速度を上げていって、信号を処理
していく。
【０００５】図１０は従来のＰ／Ｓ ＬＳＩの構成を示
す図である。Ｐ／Ｓ ＬＳＩ２０は、ＰＬＬ（Phase Loc
ked Loop）部２１と、Ｐ／Ｓ部２２で構成される。ＰＬ
Ｌ部２１は、位相比較器２１ａ、ＶＣＸＯ（電圧制御水
晶発信器）２１ｂ−１を含むＰＬＬ２１ｂ、分周器２１
ｃから構成される。
す図である。Ｐ／Ｓ ＬＳＩ２０は、ＰＬＬ（Phase Loc
ked Loop）部２１と、Ｐ／Ｓ部２２で構成される。ＰＬ
Ｌ部２１は、位相比較器２１ａ、ＶＣＸＯ（電圧制御水
晶発信器）２１ｂ−１を含むＰＬＬ２１ｂ、分周器２１
ｃから構成される。
【０００６】クロックドライバ３０は、クロックｃｋ１
を出力する。ＬＳＩ４０は、ディレイ後のクロックｃｋ
１を用いて処理したｎパラレルのデータＤ１を出力す
る。ＰＬＬ部２１は、クロックｃｋ１をリファレンスク
ロックとし、このクロックｃｋ１とＰＬＬ部２１が出力
するクロックｃｋ２の１／ｎ分周クロックであるクロッ
クｃｋ１ｂとのフィードバック制御を常時行い、クロッ
クｃｋ１ｂをクロックｃｋ１に追従させる。
を出力する。ＬＳＩ４０は、ディレイ後のクロックｃｋ
１を用いて処理したｎパラレルのデータＤ１を出力す
る。ＰＬＬ部２１は、クロックｃｋ１をリファレンスク
ロックとし、このクロックｃｋ１とＰＬＬ部２１が出力
するクロックｃｋ２の１／ｎ分周クロックであるクロッ
クｃｋ１ｂとのフィードバック制御を常時行い、クロッ
クｃｋ１ｂをクロックｃｋ１に追従させる。
【０００７】位相比較器２１ａは、クロックｃｋ１とク
ロックｃｋ２との周波数の位相を比較し、位相差を出力
する。ＰＬＬ２１ｂは、この位相差を直流電圧にして内
部のＶＣＸＯ２１ｂ−１へ出力し、ＶＣＸＯ２１ｂ−１
は、この直流電圧に比例した出力周波数を発振する。分
周器２１ｃは、クロックｃｋ２をｎ分周した分周信号
（クロックｃｋ１ｂ＝クロックｃｋ２／ｎ）を位相比較
器２１ａへ入力する。このように、ＰＬＬ部２１では、
分周信号がクロックｃｋ１と一致するようにＶＣＸＯ２
１ｂ−１を制御する。
ロックｃｋ２との周波数の位相を比較し、位相差を出力
する。ＰＬＬ２１ｂは、この位相差を直流電圧にして内
部のＶＣＸＯ２１ｂ−１へ出力し、ＶＣＸＯ２１ｂ−１
は、この直流電圧に比例した出力周波数を発振する。分
周器２１ｃは、クロックｃｋ２をｎ分周した分周信号
（クロックｃｋ１ｂ＝クロックｃｋ２／ｎ）を位相比較
器２１ａへ入力する。このように、ＰＬＬ部２１では、
分周信号がクロックｃｋ１と一致するようにＶＣＸＯ２
１ｂ−１を制御する。
【０００８】Ｐ／Ｓ部２２は、低速ｎパラレルのデータ
Ｄ１に対し、クロックｃｋ１ｂを書き込みクロックと
し、クロックｃｋ２を読み出しクロックとしてシリアル
に読み出すことで、インタフェース速度を上げたシリア
ルデータＤ２を出力する。
Ｄ１に対し、クロックｃｋ１ｂを書き込みクロックと
し、クロックｃｋ２を読み出しクロックとしてシリアル
に読み出すことで、インタフェース速度を上げたシリア
ルデータＤ２を出力する。
【０００９】このようなＰ／Ｓ ＬＳＩ２０では、低速
クロックｃｋ１とＰＬＬ部２１のクロックｃｋ２との位
相関係をあらかじめ取り決めて、定常位相誤差を小さく
し、この位相関係に合わせる形で、低速データＤ１を入
力する必要がある。
クロックｃｋ１とＰＬＬ部２１のクロックｃｋ２との位
相関係をあらかじめ取り決めて、定常位相誤差を小さく
し、この位相関係に合わせる形で、低速データＤ１を入
力する必要がある。
【００１０】したがって、設計段階で、Ｐ／Ｓ ＬＳＩ
２０の取込み位相に合わせてＬＳＩ４０の出力位相の作
り込みを行ったり、またはユニットに調整用の付加部品
を搭載したりしなければならない。このため、ユニット
に特化した回路構成となるため汎用性がなく、また設計
開発に対する負担も重いといった欠点があった。
２０の取込み位相に合わせてＬＳＩ４０の出力位相の作
り込みを行ったり、またはユニットに調整用の付加部品
を搭載したりしなければならない。このため、ユニット
に特化した回路構成となるため汎用性がなく、また設計
開発に対する負担も重いといった欠点があった。
【００１１】一方、最近になって、位相規定の緩和を目
的としたＦｉＦｏ（First-In First-Out）回路を含むＰ
／Ｓ ＬＳＩが製品化されている。図１１は従来のＦｉ
Ｆｏ回路を含むＰ／Ｓ ＬＳＩの構成を示す図である。
的としたＦｉＦｏ（First-In First-Out）回路を含むＰ
／Ｓ ＬＳＩが製品化されている。図１１は従来のＦｉ
Ｆｏ回路を含むＰ／Ｓ ＬＳＩの構成を示す図である。
【００１２】Ｐ／Ｓ ＬＳＩ２０ａは、上述したＰＬＬ
部２１とＰ／Ｓ部２２の他にＦｉＦｏ回路２１０を有し
ている。ＦｉＦｏ回路２１０は、エラスティックストア
メモリ２１１、書き込みカウンタ２１２、読み出しカウ
ンタ２１３、位相監視部２１４から構成される。
部２１とＰ／Ｓ部２２の他にＦｉＦｏ回路２１０を有し
ている。ＦｉＦｏ回路２１０は、エラスティックストア
メモリ２１１、書き込みカウンタ２１２、読み出しカウ
ンタ２１３、位相監視部２１４から構成される。
【００１３】クロックドライバ３０は、クロックｃｋ１
を出力する。ＬＳＩ４０は、クロックｃｋ１を用いて処
理したｎパラレルのデータＤ１及びクロックｃｋ１をデ
ィレイしたクロックｃｋ１ａを出力する。
を出力する。ＬＳＩ４０は、クロックｃｋ１を用いて処
理したｎパラレルのデータＤ１及びクロックｃｋ１をデ
ィレイしたクロックｃｋ１ａを出力する。
【００１４】書き込みカウンタ２１２は、クロックｃｋ
１ａにもとづいて、エラスティックストアメモリ２１１
にデータＤ１を書き込むための書き込みアドレスを生成
する。読み出しカウンタ２１３は、クロックｃｋ１ｂに
もとづいて、エラスティックストアメモリ２１１に書き
込まれたデータＤ１を読み出すための読み出しアドレス
を生成する。
１ａにもとづいて、エラスティックストアメモリ２１１
にデータＤ１を書き込むための書き込みアドレスを生成
する。読み出しカウンタ２１３は、クロックｃｋ１ｂに
もとづいて、エラスティックストアメモリ２１１に書き
込まれたデータＤ１を読み出すための読み出しアドレス
を生成する。
【００１５】エラスティックストアメモリ２１１は、奥
行（メモリ段数）がｍであり、クロックｃｋ１ａにもと
づいて、書き込みアドレスにデータＤ１を書き込む。ま
た、ＰＬＬ部２１からのクロックｃｋ１ｂにもとづい
て、読み出しアドレスからデータＤ１を読み出す。
行（メモリ段数）がｍであり、クロックｃｋ１ａにもと
づいて、書き込みアドレスにデータＤ１を書き込む。ま
た、ＰＬＬ部２１からのクロックｃｋ１ｂにもとづい
て、読み出しアドレスからデータＤ１を読み出す。
【００１６】位相監視部２１４は、クロックｃｋ１ｂに
もとづいて、書き込みアドレスと読み出しアドレスの位
相を監視し、書き込み及び読み出しが正常に行えない位
相関係となった場合には、再設定信号ＳＥＴを書き込み
カウンタ２１２及び読み出しカウンタ２１３へ送信し、
位相関係を再設定する。
もとづいて、書き込みアドレスと読み出しアドレスの位
相を監視し、書き込み及び読み出しが正常に行えない位
相関係となった場合には、再設定信号ＳＥＴを書き込み
カウンタ２１２及び読み出しカウンタ２１３へ送信し、
位相関係を再設定する。
【００１７】そして、Ｐ／Ｓ部２２は、ＦｉＦｏ回路２
１０から出力されたｎパラレルのデータＤ１に対し、Ｐ
ＬＬ部２１からのクロックｃｋ１ｂを書き込みクロッ
ク、クロックｃｋ２を読み出しクロックとしてシリアル
に読み出すことで、シリアルデータＤ２を出力する。
１０から出力されたｎパラレルのデータＤ１に対し、Ｐ
ＬＬ部２１からのクロックｃｋ１ｂを書き込みクロッ
ク、クロックｃｋ２を読み出しクロックとしてシリアル
に読み出すことで、シリアルデータＤ２を出力する。
【００１８】このようなＦｉＦｏ回路２１０を有するＰ
／Ｓ ＬＳＩ２０ａにより、低速側のデータ取り込みの
位相規定を緩和することができる。したがって、このよ
うな汎用ＬＳＩを用いることで、開発の初期段階から装
置内の位相規定を確立する必要がなくなり、設計開発に
対する負担を軽くすることができる。
／Ｓ ＬＳＩ２０ａにより、低速側のデータ取り込みの
位相規定を緩和することができる。したがって、このよ
うな汎用ＬＳＩを用いることで、開発の初期段階から装
置内の位相規定を確立する必要がなくなり、設計開発に
対する負担を軽くすることができる。
【００１９】
【発明が解決しようとする課題】しかし、上記のような
従来のＰ／Ｓ ＬＳＩ２０ａでは、書き込みアドレスと
読み出しアドレスの値が完全に重なった場合にのみ再設
定される構成となっており、書き込みアドレスと読み出
しアドレスの値が重なる寸前の位置では、通常運用の状
態と認識されて再設定が行われず、不安定な状態のまま
で動作し続けるといった問題があった。
従来のＰ／Ｓ ＬＳＩ２０ａでは、書き込みアドレスと
読み出しアドレスの値が完全に重なった場合にのみ再設
定される構成となっており、書き込みアドレスと読み出
しアドレスの値が重なる寸前の位置では、通常運用の状
態と認識されて再設定が行われず、不安定な状態のまま
で動作し続けるといった問題があった。
【００２０】図１２はＰ／Ｓ ＬＳＩ２０ａで再設定が
行われる際の動作タイムチャートを示す図である。パラ
レルデータの並列数ｎ＝４、エラスティックストアメモ
リ２１１の奥行ｍ＝７とする。ここで、クロックｃｋ１
ａの立ち上がりで書き込みアドレスＷＡにデータを書き
込み、クロックｃｋ１ｂの立ち上がりで読み出しアドレ
スＲＡからデータを読み出す。また、再設定信号ＳＥＴ
は“Ｈ”でリセットを意味しており、リセット時には、
書き込みアドレス及び読み出しアドレスの位相関係が最
適位相に再設定される。
行われる際の動作タイムチャートを示す図である。パラ
レルデータの並列数ｎ＝４、エラスティックストアメモ
リ２１１の奥行ｍ＝７とする。ここで、クロックｃｋ１
ａの立ち上がりで書き込みアドレスＷＡにデータを書き
込み、クロックｃｋ１ｂの立ち上がりで読み出しアドレ
スＲＡからデータを読み出す。また、再設定信号ＳＥＴ
は“Ｈ”でリセットを意味しており、リセット時には、
書き込みアドレス及び読み出しアドレスの位相関係が最
適位相に再設定される。
【００２１】まず、立ち上げ時では、再設定信号ＳＥＴ
により、書き込みアドレスＷＡと読み出しアドレスＲＡ
の値が最適位置（ＷＡ＝１、ＲＡ＝４）に設定される。
ここで、区間Ａに示すように、ＥＳＤ（electrostatic
discharge：静電気放電）等の外的要因により、クロッ
クｃｋ１ａにクロック擾乱が生じて、ＷＡとＲＡの値が
重なった場合には、再設定信号ＳＥＴにより、元の最適
位置に再設定される（ただし、エラスティックストアメ
モリ２１１では、読み出しエラーが発生するが、動作保
証外のＥＳＤ等の外的要因による異常動作であるため、
通常の評価対象とはならない）。
により、書き込みアドレスＷＡと読み出しアドレスＲＡ
の値が最適位置（ＷＡ＝１、ＲＡ＝４）に設定される。
ここで、区間Ａに示すように、ＥＳＤ（electrostatic
discharge：静電気放電）等の外的要因により、クロッ
クｃｋ１ａにクロック擾乱が生じて、ＷＡとＲＡの値が
重なった場合には、再設定信号ＳＥＴにより、元の最適
位置に再設定される（ただし、エラスティックストアメ
モリ２１１では、読み出しエラーが発生するが、動作保
証外のＥＳＤ等の外的要因による異常動作であるため、
通常の評価対象とはならない）。
【００２２】図１３はＰ／Ｓ ＬＳＩ２０ａの動作問題
点を示すタイムチャートである。立ち上げ時では図１２
と同様に、再設定信号ＳＥＴにより、エラスティックス
トアメモリ２１１への書き込みアドレスＷＡと、読み出
しアドレスＲＡの値が最適位置（ＷＡ＝１、ＲＡ＝４）
に設定される。
点を示すタイムチャートである。立ち上げ時では図１２
と同様に、再設定信号ＳＥＴにより、エラスティックス
トアメモリ２１１への書き込みアドレスＷＡと、読み出
しアドレスＲＡの値が最適位置（ＷＡ＝１、ＲＡ＝４）
に設定される。
【００２３】そして、区間Ｂに示すように、ＥＳＤ等の
外的要因により、クロックｃｋ１ａにクロック擾乱が生
じた場合に、ＷＡとＲＡの値が完全には重ならず、重な
る寸前の位相位置に変化したとする。このような状況で
は、再設定が行われないため、スリップする手前の不安
定な状態で動作し続けることになる。
外的要因により、クロックｃｋ１ａにクロック擾乱が生
じた場合に、ＷＡとＲＡの値が完全には重ならず、重な
る寸前の位相位置に変化したとする。このような状況で
は、再設定が行われないため、スリップする手前の不安
定な状態で動作し続けることになる。
【００２４】このような状態で動作している時に、温度
・電源変動等の要因（これらの要因は、通常運用状態に
も十分起こりうる要因であり、保証範囲内で正常動作す
る必要がある）により、クロックｃｋ１ａとクロックｃ
ｋ１ｂの位相関係が変化して（この場合では、クロック
ｃｋ１ｂに対してクロックｃｋ１ａが後方にずれる）、
ＷＡとＲＡの値が一致してしまうと、通常運用状態にも
かかわらず、リセットがかかってしまうことになる。
・電源変動等の要因（これらの要因は、通常運用状態に
も十分起こりうる要因であり、保証範囲内で正常動作す
る必要がある）により、クロックｃｋ１ａとクロックｃ
ｋ１ｂの位相関係が変化して（この場合では、クロック
ｃｋ１ｂに対してクロックｃｋ１ａが後方にずれる）、
ＷＡとＲＡの値が一致してしまうと、通常運用状態にも
かかわらず、リセットがかかってしまうことになる。
【００２５】すなわち、従来のＰ／Ｓ ＬＳＩ２０ａで
は、ＥＳＤ等の動作保証外の外的要因が生じて、この時
にリセットがかからないと、不安定状態へ移行して動作
し続け、この状態で温度・電源変動等の要因が発生する
と、通常運用状態にもかかわらずリセットがかかってし
まうといった現象が生じてしまい、品質及び信頼性の低
下を引き起こすといった問題があった。
は、ＥＳＤ等の動作保証外の外的要因が生じて、この時
にリセットがかからないと、不安定状態へ移行して動作
し続け、この状態で温度・電源変動等の要因が発生する
と、通常運用状態にもかかわらずリセットがかかってし
まうといった現象が生じてしまい、品質及び信頼性の低
下を引き起こすといった問題があった。
【００２６】本発明はこのような点に鑑みてなされたも
のであり、ディジタル伝送制御の品質及び信頼性の向上
を図った伝送装置を提供することを目的とする。また、
本発明の他の目的は、ディジタル伝送制御の品質及び信
頼性の向上を図った集積回路を提供することである。
のであり、ディジタル伝送制御の品質及び信頼性の向上
を図った伝送装置を提供することを目的とする。また、
本発明の他の目的は、ディジタル伝送制御の品質及び信
頼性の向上を図った集積回路を提供することである。
【００２７】
【課題を解決するための手段】本発明では上記課題を解
決するために、図１に示すような、ディジタル信号の伝
送制御を行う伝送装置１０において、入力信号を格納す
るメモリ１１と、メモリ１１への書き込みアドレスを生
成する書き込みアドレス生成手段１２と、メモリ１１か
らの読み出しアドレスを生成する読み出しアドレス生成
手段１３と、メモリ１１に対する書き込み／読み出しの
正常動作を行う定常位相状態または立ち上げの状態か
ら、書き込みアドレスと読み出しアドレスのアドレス値
が一致した一致位相状態への移行、または位相変動余裕
幅が偏った不安定位相状態への移行の監視制御を行う位
相状態監視手段１４ａと、一致位相状態または不安定位
相状態が検出された場合には、書き込みアドレスと読み
出しアドレスとの位相関係が最適位相関係になるための
再設定信号を、書き込みアドレス生成手段１２及び読み
出しアドレス生成手段１３へ出力する再設定信号出力手
段１４ｂと、を有することを特徴とする伝送装置１０が
提供される。
決するために、図１に示すような、ディジタル信号の伝
送制御を行う伝送装置１０において、入力信号を格納す
るメモリ１１と、メモリ１１への書き込みアドレスを生
成する書き込みアドレス生成手段１２と、メモリ１１か
らの読み出しアドレスを生成する読み出しアドレス生成
手段１３と、メモリ１１に対する書き込み／読み出しの
正常動作を行う定常位相状態または立ち上げの状態か
ら、書き込みアドレスと読み出しアドレスのアドレス値
が一致した一致位相状態への移行、または位相変動余裕
幅が偏った不安定位相状態への移行の監視制御を行う位
相状態監視手段１４ａと、一致位相状態または不安定位
相状態が検出された場合には、書き込みアドレスと読み
出しアドレスとの位相関係が最適位相関係になるための
再設定信号を、書き込みアドレス生成手段１２及び読み
出しアドレス生成手段１３へ出力する再設定信号出力手
段１４ｂと、を有することを特徴とする伝送装置１０が
提供される。
【００２８】ここで、メモリ１１は入力信号を格納す
る。書き込みアドレス生成手段１２は、メモリ１１への
書き込みアドレスを生成する。読み出しアドレス生成手
段１３は、メモリ１１からの読み出しアドレスを生成す
る。位相状態監視手段１４ａは、メモリ１１に対する書
き込み／読み出しの正常動作を行う定常位相状態または
立ち上げの状態から、書き込みアドレスと読み出しアド
レスのアドレス値が一致した一致位相状態への移行、ま
たは位相変動余裕幅が偏った不安定位相状態への移行の
監視制御を行う。再設定信号出力手段１４ｂは、一致位
相状態または不安定位相状態が検出された場合には、書
き込みアドレスと読み出しアドレスとの位相関係が最適
位相関係になるための再設定信号を、書き込みアドレス
生成手段１２及び読み出しアドレス生成手段１３へ出力
する。
る。書き込みアドレス生成手段１２は、メモリ１１への
書き込みアドレスを生成する。読み出しアドレス生成手
段１３は、メモリ１１からの読み出しアドレスを生成す
る。位相状態監視手段１４ａは、メモリ１１に対する書
き込み／読み出しの正常動作を行う定常位相状態または
立ち上げの状態から、書き込みアドレスと読み出しアド
レスのアドレス値が一致した一致位相状態への移行、ま
たは位相変動余裕幅が偏った不安定位相状態への移行の
監視制御を行う。再設定信号出力手段１４ｂは、一致位
相状態または不安定位相状態が検出された場合には、書
き込みアドレスと読み出しアドレスとの位相関係が最適
位相関係になるための再設定信号を、書き込みアドレス
生成手段１２及び読み出しアドレス生成手段１３へ出力
する。
【００２９】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は本発明の伝送装置の原理図
である。伝送装置１０は、ディジタル信号の伝送制御を
行う。
を参照して説明する。図１は本発明の伝送装置の原理図
である。伝送装置１０は、ディジタル信号の伝送制御を
行う。
【００３０】メモリ１１は、入力信号を格納し、格納さ
れた信号は、出力信号として読み出される。書き込みア
ドレス生成手段１２は、メモリ１１へ信号を書き込む際
の書き込みアドレスを生成する。読み出しアドレス生成
手段１３は、メモリ１１から信号を読み出す際の読み出
しアドレスを生成する。
れた信号は、出力信号として読み出される。書き込みア
ドレス生成手段１２は、メモリ１１へ信号を書き込む際
の書き込みアドレスを生成する。読み出しアドレス生成
手段１３は、メモリ１１から信号を読み出す際の読み出
しアドレスを生成する。
【００３１】位相状態監視手段１４ａは、メモリ１１に
対する書き込みアドレス及び読み出しアドレスの位相状
態を監視する。そして、書き込み／読み出しが正常に実
行されている定常位相状態または立ち上げの状態から、
何らかの要因により、書き込み／読み出しが正常に実行
することができない位相状態として、一致位相状態また
は不安定位相状態へ移行したか否かを検出する。
対する書き込みアドレス及び読み出しアドレスの位相状
態を監視する。そして、書き込み／読み出しが正常に実
行されている定常位相状態または立ち上げの状態から、
何らかの要因により、書き込み／読み出しが正常に実行
することができない位相状態として、一致位相状態また
は不安定位相状態へ移行したか否かを検出する。
【００３２】一致位相状態とは、書き込みアドレスと読
み出しアドレスとの両方のアドレス値が一致した位相タ
イミングになった場合の状態のことである。不安定位相
状態とは、位相変動余裕幅が前側、後側いずれかに偏っ
た位相タイミングになった場合の状態のことである。
み出しアドレスとの両方のアドレス値が一致した位相タ
イミングになった場合の状態のことである。不安定位相
状態とは、位相変動余裕幅が前側、後側いずれかに偏っ
た位相タイミングになった場合の状態のことである。
【００３３】また、不安定位相状態の具体的な検出制御
としては、アドレス値の連続回数が設定範囲を外れた第
１の位相状態、またはアドレス値のカウント値とびが発
生した第２の位相状態のいずれかの位相状態が発生した
場合に、不安定位相状態とみなす。詳細は図４以降で後
述する。
としては、アドレス値の連続回数が設定範囲を外れた第
１の位相状態、またはアドレス値のカウント値とびが発
生した第２の位相状態のいずれかの位相状態が発生した
場合に、不安定位相状態とみなす。詳細は図４以降で後
述する。
【００３４】再設定信号出力手段１４ｂは、位相状態監
視手段１４ａで一致位相状態または不安定位相状態が検
出された場合には、再設定信号を書き込みアドレス生成
手段１２及び読み出しアドレス生成手段１３へ出力す
る。
視手段１４ａで一致位相状態または不安定位相状態が検
出された場合には、再設定信号を書き込みアドレス生成
手段１２及び読み出しアドレス生成手段１３へ出力す
る。
【００３５】書き込みアドレス生成手段１２及び読み出
しアドレス生成手段１３は、再設定信号を受信すると、
書き込みアドレスと読み出しアドレスとの位相関係を最
適な位相関係の状態（元の定常位相状態）へ再設定す
る。
しアドレス生成手段１３は、再設定信号を受信すると、
書き込みアドレスと読み出しアドレスとの位相関係を最
適な位相関係の状態（元の定常位相状態）へ再設定す
る。
【００３６】ここで、例えば図に示すように、書き込み
アドレスと読み出しアドレスの位相関係に対し、定常位
相状態では、書き込み位相の読み出し位相に対する位相
余裕変動幅は、前側及び後側に同程度ほど設けられてい
る。
アドレスと読み出しアドレスの位相関係に対し、定常位
相状態では、書き込み位相の読み出し位相に対する位相
余裕変動幅は、前側及び後側に同程度ほど設けられてい
る。
【００３７】この定常位相状態から書き込みアドレスと
読み出しアドレスのアドレス値が一致した時の一致位相
状態及び位相余裕変動幅が偏った不安定位相状態（図で
は前側に位相余裕変動幅があるが、後側には全くない状
態である）になった場合には、書き込みアドレス生成手
段１２と読み出しアドレス生成手段１３は再設定されて
定常位相状態に戻る。そして、書き込み／読み出し制御
が再び行われることになる。
読み出しアドレスのアドレス値が一致した時の一致位相
状態及び位相余裕変動幅が偏った不安定位相状態（図で
は前側に位相余裕変動幅があるが、後側には全くない状
態である）になった場合には、書き込みアドレス生成手
段１２と読み出しアドレス生成手段１３は再設定されて
定常位相状態に戻る。そして、書き込み／読み出し制御
が再び行われることになる。
【００３８】次に本発明が解決したい問題点についてさ
らに詳しく説明する。図２は通常運用時の動作イメージ
を示す図である。書き込み側の通常の書き込み位相Ｐ１
と、読み出し位相Ｐ２との位相関係が、メモリ１１に対
しての書き込み／読み出しができる定常位相状態である
（例えば、書き込みアドレス１にデータが書き込まれて
いる時は、読み出しアドレス４からデータが読み出され
る）。
らに詳しく説明する。図２は通常運用時の動作イメージ
を示す図である。書き込み側の通常の書き込み位相Ｐ１
と、読み出し位相Ｐ２との位相関係が、メモリ１１に対
しての書き込み／読み出しができる定常位相状態である
（例えば、書き込みアドレス１にデータが書き込まれて
いる時は、読み出しアドレス４からデータが読み出され
る）。
【００３９】この状態から温度・電源変動等の要因によ
り前側または後側に位相が変動した場合を考える。書き
込み位相Ｐ１が、前側に２クロック分変動して、書き込
み位相Ｐ１ａの状態に移行しても、読み出し位相Ｐ２に
は重ならない（２クロック分の前側変動なら許容範囲で
ある）。
り前側または後側に位相が変動した場合を考える。書き
込み位相Ｐ１が、前側に２クロック分変動して、書き込
み位相Ｐ１ａの状態に移行しても、読み出し位相Ｐ２に
は重ならない（２クロック分の前側変動なら許容範囲で
ある）。
【００４０】また、書き込み位相Ｐ１が、後側に３クロ
ック分変動して、書き込み位相Ｐ１ｂの状態に移行して
も、読み出し位相Ｐ２には重ならない（３クロック分の
後側変動なら許容範囲である）。
ック分変動して、書き込み位相Ｐ１ｂの状態に移行して
も、読み出し位相Ｐ２には重ならない（３クロック分の
後側変動なら許容範囲である）。
【００４１】すなわち、書き込み位相の読み出し位相に
対する変動幅は、範囲Ｈ１まで許容できることになる。
したがって、メモリ１１へ入力する入力信号の出力変動
幅がこの許容範囲Ｈ１のほぼ中心付近にあれば（図に示
す範囲ｈ１）、定常位相状態として正常に書き込み／読
み出し制御が行われて読み出しエラーは生じない。
対する変動幅は、範囲Ｈ１まで許容できることになる。
したがって、メモリ１１へ入力する入力信号の出力変動
幅がこの許容範囲Ｈ１のほぼ中心付近にあれば（図に示
す範囲ｈ１）、定常位相状態として正常に書き込み／読
み出し制御が行われて読み出しエラーは生じない。
【００４２】図３は問題発生時の動作イメージを示す図
である。書き込み側の通常の書き込み位相Ｐ１と、読み
出し位相Ｐ２との位相関係が、メモリ１１に対しての書
き込み／読み出しができる定常位相状態である。
である。書き込み側の通常の書き込み位相Ｐ１と、読み
出し位相Ｐ２との位相関係が、メモリ１１に対しての書
き込み／読み出しができる定常位相状態である。
【００４３】ここで、書き込み位相Ｐ１に対し、ＥＳＤ
等の外的要因によりクロック擾乱が図に示す位置に発生
し、変化後の書き込み位相Ｐ１０になったとする。この
時点での書き込み位相Ｐ１０は、読み出し位相Ｐ２には
重ならない。また、入力信号の出力変動幅の位置がｈ２
に移行する。
等の外的要因によりクロック擾乱が図に示す位置に発生
し、変化後の書き込み位相Ｐ１０になったとする。この
時点での書き込み位相Ｐ１０は、読み出し位相Ｐ２には
重ならない。また、入力信号の出力変動幅の位置がｈ２
に移行する。
【００４４】この状態から温度・電源変動等の要因によ
り前側または後側に位相が変動した場合を考えると、書
き込み位相Ｐ１０が、前側に５クロック分変動して、書
き込み位相Ｐ１０ａの状態に移行しても、読み出し位相
Ｐ２には重ならないが、書き込み位相Ｐ１０は、後側に
変動余裕が全くなく、１クロック分後側に変動しただけ
で、読み出し位相Ｐ２に重なってしまう。
り前側または後側に位相が変動した場合を考えると、書
き込み位相Ｐ１０が、前側に５クロック分変動して、書
き込み位相Ｐ１０ａの状態に移行しても、読み出し位相
Ｐ２には重ならないが、書き込み位相Ｐ１０は、後側に
変動余裕が全くなく、１クロック分後側に変動しただけ
で、読み出し位相Ｐ２に重なってしまう。
【００４５】したがって、書き込み位相の読み出し位相
に対する変動幅は、許容範囲Ｈ２であるが、入力信号の
出力変動幅はｈ２にあるので、後側に位相変動すると、
たちまち読み出しエラーが発生してしまうことになる。
に対する変動幅は、許容範囲Ｈ２であるが、入力信号の
出力変動幅はｈ２にあるので、後側に位相変動すると、
たちまち読み出しエラーが発生してしまうことになる。
【００４６】すなわち、ＥＳＤ等の動作保証外の外的要
因が生じて、この時点でリセットがかかる状態（アドレ
ス値が一致する状態）まで行かずに、不安定状態（例え
ば、書き込み位相Ｐ１０）へ移行して動作し続けてしま
うと、変動余裕幅が前後に十分ないため（図３では前側
に５クロック分の変動余裕があり、後側には全く変動余
裕がないといった、変動余裕幅の偏った位相状態になっ
ている）、装置が本来カバーできるはずの温度・電源変
動等の要因により生じる位相変動をカバーできなくな
り、通常運用状態にもかかわらずリセットがかかってし
まうといった問題があった。
因が生じて、この時点でリセットがかかる状態（アドレ
ス値が一致する状態）まで行かずに、不安定状態（例え
ば、書き込み位相Ｐ１０）へ移行して動作し続けてしま
うと、変動余裕幅が前後に十分ないため（図３では前側
に５クロック分の変動余裕があり、後側には全く変動余
裕がないといった、変動余裕幅の偏った位相状態になっ
ている）、装置が本来カバーできるはずの温度・電源変
動等の要因により生じる位相変動をカバーできなくな
り、通常運用状態にもかかわらずリセットがかかってし
まうといった問題があった。
【００４７】従来では、定常位相状態から位相タイミン
グがずれて、アドレス値が一致した一致位相状態となっ
た時のみリセットして再設定を行っていたが、本発明で
はさらに、一致位相状態だけでなく、変動余裕幅の偏っ
た不安定位相状態に移行した場合に対しても、リセット
をかけて再設定を行うものである。
グがずれて、アドレス値が一致した一致位相状態となっ
た時のみリセットして再設定を行っていたが、本発明で
はさらに、一致位相状態だけでなく、変動余裕幅の偏っ
た不安定位相状態に移行した場合に対しても、リセット
をかけて再設定を行うものである。
【００４８】次に本発明の伝送装置１０を適用した集積
回路について説明する。図４は集積回路の構成を示す図
である。集積回路１００は、信号の速度変換機能を内蔵
し、半導体基板上に集積化されたＬＳＩである。以降で
は集積回路１００をＰ／ＳＬＳＩ１００と呼ぶ。
回路について説明する。図４は集積回路の構成を示す図
である。集積回路１００は、信号の速度変換機能を内蔵
し、半導体基板上に集積化されたＬＳＩである。以降で
は集積回路１００をＰ／ＳＬＳＩ１００と呼ぶ。
【００４９】Ｐ／Ｓ ＬＳＩ１００は、ＰＬＬ回路１０
１、Ｐ／Ｓ回路１０２、ＦｉＦｏ回路１１０から構成さ
れる。ＰＬＬ回路１０１、Ｐ／Ｓ回路１０２は、図１
０、図１１で上述したＰＬＬ部２１、Ｐ／Ｓ部２２と同
様な構成である。ＦｉＦｏ回路１１０は、伝送装置１０
の機能を含んでいる。
１、Ｐ／Ｓ回路１０２、ＦｉＦｏ回路１１０から構成さ
れる。ＰＬＬ回路１０１、Ｐ／Ｓ回路１０２は、図１
０、図１１で上述したＰＬＬ部２１、Ｐ／Ｓ部２２と同
様な構成である。ＦｉＦｏ回路１１０は、伝送装置１０
の機能を含んでいる。
【００５０】次にＦｉＦｏ回路１１０について説明す
る。なお、機能動作を明確にするために、不安定位相状
態として第１の位相状態（アドレス値の連続回数が設定
範囲を外れた位相状態）の監視制御を行うＦｉＦｏ回路
１１０をＦｉＦｏ回路１１０−１とし、第２の位相状態
（アドレス値のカウント値とびが発生した位相状態）の
監視制御を行うＦｉＦｏ回路１１０をＦｉＦｏ回路１１
０−２と区別して以降説明する（ＦｉＦｏ回路１１０
は、実際には両方の機能を有している）。
る。なお、機能動作を明確にするために、不安定位相状
態として第１の位相状態（アドレス値の連続回数が設定
範囲を外れた位相状態）の監視制御を行うＦｉＦｏ回路
１１０をＦｉＦｏ回路１１０−１とし、第２の位相状態
（アドレス値のカウント値とびが発生した位相状態）の
監視制御を行うＦｉＦｏ回路１１０をＦｉＦｏ回路１１
０−２と区別して以降説明する（ＦｉＦｏ回路１１０
は、実際には両方の機能を有している）。
【００５１】図５はＦｉＦｏ回路１１０−１の構成を示
す図である。ＦｉＦｏ回路１１０−１は、エラスティッ
クストアメモリ（以下、ＥＳ）１１１、書き込みカウン
タ１１２、読み出しカウンタ１１３、位相制御手段１１
４−１、連続回数監視手段４−１ａ、４−１ｂ、要求信
号生成手段４−１ｃ、４−１ｄから構成される。
す図である。ＦｉＦｏ回路１１０−１は、エラスティッ
クストアメモリ（以下、ＥＳ）１１１、書き込みカウン
タ１１２、読み出しカウンタ１１３、位相制御手段１１
４−１、連続回数監視手段４−１ａ、４−１ｂ、要求信
号生成手段４−１ｃ、４−１ｄから構成される。
【００５２】クロックｃｋ１は、ＰＬＬ回路１０１とＬ
ＳＩ４０へ供給される。クロックｃｋ２は、クロックｃ
ｋ１に追従してｎ逓倍されたクロックであり、クロック
ｃｋ１ｂは、クロックｃｋ２の１／ｎのクロックであ
る。また、ｎパラレルのデータＤ１及びクロックｃｋ１
ａ（クロックｃｋ１をディレイしたクロック）は、ＬＳ
Ｉ４０から出力される。
ＳＩ４０へ供給される。クロックｃｋ２は、クロックｃ
ｋ１に追従してｎ逓倍されたクロックであり、クロック
ｃｋ１ｂは、クロックｃｋ２の１／ｎのクロックであ
る。また、ｎパラレルのデータＤ１及びクロックｃｋ１
ａ（クロックｃｋ１をディレイしたクロック）は、ＬＳ
Ｉ４０から出力される。
【００５３】ここで、クロックｃｋ１ａとクロックｃｋ
１ｂは、クロックｃｋ２の１／ｎである。したがって、
クロックｃｋ１ａでカウント動作する書き込みカウンタ
１１２と、クロックｃｋ１ｂでカウント動作する読み出
しカウンタ１１３とのそれぞれのカウント値をクロック
ｃｋ２で監視すると、ｎ回連続して同じ値が検出される
ことになる。
１ｂは、クロックｃｋ２の１／ｎである。したがって、
クロックｃｋ１ａでカウント動作する書き込みカウンタ
１１２と、クロックｃｋ１ｂでカウント動作する読み出
しカウンタ１１３とのそれぞれのカウント値をクロック
ｃｋ２で監視すると、ｎ回連続して同じ値が検出される
ことになる。
【００５４】ところが、外的要因によりクロック擾乱等
が生じて異常をきたすと、この連続回数が変化すること
になる。したがって、この連続回数を常時監視して、あ
らかじめ設定した範囲から外れた場合には、不安定位相
状態になったものとみなして、書き込みカウンタ１１２
及び読み出しカウンタ１１３をリセットして再設定す
る。
が生じて異常をきたすと、この連続回数が変化すること
になる。したがって、この連続回数を常時監視して、あ
らかじめ設定した範囲から外れた場合には、不安定位相
状態になったものとみなして、書き込みカウンタ１１２
及び読み出しカウンタ１１３をリセットして再設定す
る。
【００５５】以下、パラレル数ｎ＝４、ＥＳ１１１の奥
行ｍ＝７とする。また、連続回数の正常な出現回数の設
定範囲をｎ−１〜ｎ＋１とする。すなわち、設定範囲が
３〜５となり、連続回数が３，４，５以外の値の時は、
不安定位相状態に遷移したと認識する。なお、連続回数
の監視に、ｎの固定値ではなく、設定範囲ｎ−１〜ｎ＋
１とするのは、カウント値の変化点付近をクロックｃｋ
２で監視した場合を考慮してのことであり、±１ビット
の幅をもたせておく。
行ｍ＝７とする。また、連続回数の正常な出現回数の設
定範囲をｎ−１〜ｎ＋１とする。すなわち、設定範囲が
３〜５となり、連続回数が３，４，５以外の値の時は、
不安定位相状態に遷移したと認識する。なお、連続回数
の監視に、ｎの固定値ではなく、設定範囲ｎ−１〜ｎ＋
１とするのは、カウント値の変化点付近をクロックｃｋ
２で監視した場合を考慮してのことであり、±１ビット
の幅をもたせておく。
【００５６】連続回数監視手段４−１ａは、書き込みカ
ウンタ１１２でクロックｃｋ１ａにてカウントアップさ
れた書き込みアドレスＷＡをクロックｃｋ２で監視し、
同一値を何回取り込めたかを監視する。また、連続回数
監視手段４−１ａは、位相保障がないデータ（クロック
ｃｋ２と書き込みアドレスＷＡ）の取り込み処理を行う
ために、メタ・ステーブル現象（セットアップ時間やホ
ールド時間を守られなかった場合に、出力信号が不安定
な状態になること）に陥らないための制御を行ってい
る。
ウンタ１１２でクロックｃｋ１ａにてカウントアップさ
れた書き込みアドレスＷＡをクロックｃｋ２で監視し、
同一値を何回取り込めたかを監視する。また、連続回数
監視手段４−１ａは、位相保障がないデータ（クロック
ｃｋ２と書き込みアドレスＷＡ）の取り込み処理を行う
ために、メタ・ステーブル現象（セットアップ時間やホ
ールド時間を守られなかった場合に、出力信号が不安定
な状態になること）に陥らないための制御を行ってい
る。
【００５７】連続回数監視手段４−１ｂは、読み出しカ
ウンタ１１３でクロックｃｋ１ｂにてカウントアップさ
れた読み出しアドレスＲＡをクロックｃｋ２で監視し、
同一値を何回取り込めたかを監視する。また、連続回数
監視手段４−１ｂは、位相保障ありデータ（クロックｃ
ｋ２と読み出しアドレスＲＡ）の取り込み処理を行うた
めに、メタ・ステーブル現象に陥らないための制御を行
う必要はない。
ウンタ１１３でクロックｃｋ１ｂにてカウントアップさ
れた読み出しアドレスＲＡをクロックｃｋ２で監視し、
同一値を何回取り込めたかを監視する。また、連続回数
監視手段４−１ｂは、位相保障ありデータ（クロックｃ
ｋ２と読み出しアドレスＲＡ）の取り込み処理を行うた
めに、メタ・ステーブル現象に陥らないための制御を行
う必要はない。
【００５８】そしてここでは、同一値を取り込めた回数
が３〜５回以内であれば正常、この範囲を外れると異常
と判断する。書き込みアドレスＷＡで異常があれば、連
続回数監視手段４−１ａから異常検出信号ＮＧ１が出力
し、読み出しアドレスＲＡで異常があれば、連続回数監
視手段４−１ｂから異常検出信号ＮＧ２が出力する。
が３〜５回以内であれば正常、この範囲を外れると異常
と判断する。書き込みアドレスＷＡで異常があれば、連
続回数監視手段４−１ａから異常検出信号ＮＧ１が出力
し、読み出しアドレスＲＡで異常があれば、連続回数監
視手段４−１ｂから異常検出信号ＮＧ２が出力する。
【００５９】要求信号生成手段４−１ｃは、異常検出信
号ＮＧ１を受信すると、書き込みカウンタ１１２及び読
み出しカウンタ１１３を再設定するための再設定要求信
号ＣＮＴ１を出力する。要求信号生成手段４−１ｄは、
異常検出信号ＮＧ２を受信すると、書き込みカウンタ１
１２及び読み出しカウンタ１１３を再設定するための再
設定要求信号ＣＮＴ２を出力する。
号ＮＧ１を受信すると、書き込みカウンタ１１２及び読
み出しカウンタ１１３を再設定するための再設定要求信
号ＣＮＴ１を出力する。要求信号生成手段４−１ｄは、
異常検出信号ＮＧ２を受信すると、書き込みカウンタ１
１２及び読み出しカウンタ１１３を再設定するための再
設定要求信号ＣＮＴ２を出力する。
【００６０】位相制御手段１１４−１は、クロックｃｋ
１ｂにもとづいて、書き込みアドレスＷＡが、読み出し
アドレスＲＡに一致したか否かの一致位相状態を監視
し、一致位相状態を検出した場合は、書き込みカウンタ
１１２及び読み出しカウンタ１１３をリセットして再設
定するための再設定信号ＳＥＴＡを出力する。また、再
設定要求信号ＣＮＴ１、ＣＮＴ２の少なくとも一方を受
信した場合にも再設定信号ＳＥＴＡを出力する。さら
に、装置立ち上げ時にも再設定信号ＳＥＴＡを出力する
（この場合は初期設定動作に該当する）。
１ｂにもとづいて、書き込みアドレスＷＡが、読み出し
アドレスＲＡに一致したか否かの一致位相状態を監視
し、一致位相状態を検出した場合は、書き込みカウンタ
１１２及び読み出しカウンタ１１３をリセットして再設
定するための再設定信号ＳＥＴＡを出力する。また、再
設定要求信号ＣＮＴ１、ＣＮＴ２の少なくとも一方を受
信した場合にも再設定信号ＳＥＴＡを出力する。さら
に、装置立ち上げ時にも再設定信号ＳＥＴＡを出力する
（この場合は初期設定動作に該当する）。
【００６１】また、この再設定信号ＳＥＴＡは、要求信
号生成手段４−１ｃ、４−１ｄにも入力されて、再設定
要求信号ＣＮＴ１、ＣＮＴ２は、再設定信号ＳＥＴＡに
より解除される。
号生成手段４−１ｃ、４−１ｄにも入力されて、再設定
要求信号ＣＮＴ１、ＣＮＴ２は、再設定信号ＳＥＴＡに
より解除される。
【００６２】ここで、装置立ち上げ直後及び再設定直後
では、書き込みアドレスＷＡの値、または読み出しアド
レスＲＡの値が間延びしたり、カウント値がとんだり
（図８以降で後述）する場合がある。したがって、この
時に、連続回数監視手段４−１ａ、４−１ｂで連続回数
を監視すると、定常動作の位相状態なのに誤った監視結
果を得てしまうので、立ち上げ直後及び再設定直後に出
力された異常検出信号ＮＧ１、ＮＧ２は、要求信号生成
手段４−１ｃ、４−１ｄの内部でマスク処理され、制御
対象から除外するようにしている。なお、連続回数監視
手段４−１ａ、４−１ｂ側をディセーブルする構成にし
てもよい。
では、書き込みアドレスＷＡの値、または読み出しアド
レスＲＡの値が間延びしたり、カウント値がとんだり
（図８以降で後述）する場合がある。したがって、この
時に、連続回数監視手段４−１ａ、４−１ｂで連続回数
を監視すると、定常動作の位相状態なのに誤った監視結
果を得てしまうので、立ち上げ直後及び再設定直後に出
力された異常検出信号ＮＧ１、ＮＧ２は、要求信号生成
手段４−１ｃ、４−１ｄの内部でマスク処理され、制御
対象から除外するようにしている。なお、連続回数監視
手段４−１ａ、４−１ｂ側をディセーブルする構成にし
てもよい。
【００６３】次に連続監視異常時の再設定動作について
タイミングチャートを用いて説明する。図６、図７は連
続回数異常時の再設定動作を示すタイミングチャートで
ある。図６は、立ち上げ時のタイミングチャートであ
り、図７はクロック擾乱が発生して再設定するタイミン
グチャートである。クロックｃｋ１ａとクロックｃｋ１
ｂは、クロックｃｋ２の１／４であり、これらのクロッ
クは、図に示すような位相関係になっている。ＸＲＳＴ
のリセットによる立ち上げ後、再設定信号ＳＥＴＡが出
力され、書き込みカウンタ１１２及び読み出しカウンタ
１１３が初期設定されて、書き込みカウンタ１１２は１
からカウントし、読み出しカウンタ１１３は４からカウ
ントを始める（初期設定）。
タイミングチャートを用いて説明する。図６、図７は連
続回数異常時の再設定動作を示すタイミングチャートで
ある。図６は、立ち上げ時のタイミングチャートであ
り、図７はクロック擾乱が発生して再設定するタイミン
グチャートである。クロックｃｋ１ａとクロックｃｋ１
ｂは、クロックｃｋ２の１／４であり、これらのクロッ
クは、図に示すような位相関係になっている。ＸＲＳＴ
のリセットによる立ち上げ後、再設定信号ＳＥＴＡが出
力され、書き込みカウンタ１１２及び読み出しカウンタ
１１３が初期設定されて、書き込みカウンタ１１２は１
からカウントし、読み出しカウンタ１１３は４からカウ
ントを始める（初期設定）。
【００６４】また、立ち上げ直後では、読み出しアドレ
ス値４が、図に示すように間延びしている。連続回数監
視手段４−１ｂは、クロックｃｋ２で読み出しアドレス
値４を６回連続カウントした時点で、設定範囲３〜５の
外れを認識し、連続回数監視手段４−１ｂは、異常検出
信号ＮＧ２を出力する。
ス値４が、図に示すように間延びしている。連続回数監
視手段４−１ｂは、クロックｃｋ２で読み出しアドレス
値４を６回連続カウントした時点で、設定範囲３〜５の
外れを認識し、連続回数監視手段４−１ｂは、異常検出
信号ＮＧ２を出力する。
【００６５】すると、要求信号生成手段４−１ｄは、再
設定信号ＣＮＴ２を図に示すタイミングで出力するはず
であるが、立ち上げ直後の状態であるので、再設定信号
ＣＮＴ２は、要求信号生成手段４−１ｄ内部のマスク信
号Ｍ２によりマスクされて、実際には出力されない。し
たがって、立ち上げ直後の連続回数６の監視結果による
再設定信号ＳＥＴＡは、出力されない。
設定信号ＣＮＴ２を図に示すタイミングで出力するはず
であるが、立ち上げ直後の状態であるので、再設定信号
ＣＮＴ２は、要求信号生成手段４−１ｄ内部のマスク信
号Ｍ２によりマスクされて、実際には出力されない。し
たがって、立ち上げ直後の連続回数６の監視結果による
再設定信号ＳＥＴＡは、出力されない。
【００６６】一方、クロック擾乱が図の位置で発生した
場合、連続回数監視手段４−１ａは、クロックｃｋ２で
書き込みアドレス値５を２回だけ連続してカウントす
る。この連続数は設定範囲３〜５から外れているので、
異常検出信号ＮＧ１を出力する。
場合、連続回数監視手段４−１ａは、クロックｃｋ２で
書き込みアドレス値５を２回だけ連続してカウントす
る。この連続数は設定範囲３〜５から外れているので、
異常検出信号ＮＧ１を出力する。
【００６７】要求信号生成手段４−１ｃは、再設定信号
ＣＮＴ１を出力し、位相制御手段１１４−１は、再設定
信号ＣＮＴ１により再設定信号ＳＥＴＡを書き込みカウ
ンタ１１２及び読み出しカウンタ１１３へ出力する。
ＣＮＴ１を出力し、位相制御手段１１４−１は、再設定
信号ＣＮＴ１により再設定信号ＳＥＴＡを書き込みカウ
ンタ１１２及び読み出しカウンタ１１３へ出力する。
【００６８】書き込みカウンタ１１２及び読み出しカウ
ンタ１１３は、再設定信号ＳＥＴＡを受信すると、リセ
ットされて元の定常位相状態に戻ってカウントし始め
る。また、再設定直後の状態に対して、この図の状態で
はマスク処理は不要であるが、要求信号生成手段４−１
ｃ、４−１ｄ内部では、マスク信号Ｍ１、Ｍ２が自動的
に出力される。
ンタ１１３は、再設定信号ＳＥＴＡを受信すると、リセ
ットされて元の定常位相状態に戻ってカウントし始め
る。また、再設定直後の状態に対して、この図の状態で
はマスク処理は不要であるが、要求信号生成手段４−１
ｃ、４−１ｄ内部では、マスク信号Ｍ１、Ｍ２が自動的
に出力される。
【００６９】次に第２の位相状態の監視制御を行うＦｉ
Ｆｏ回路１１０−２について説明する。図８はＦｉＦｏ
回路１１０−２の構成を示す図である。ＦｉＦｏ回路１
１０−２は、ＥＳ１１１、書き込みカウンタ１１２、読
み出しカウンタ１１３、位相制御手段１１４−２、カウ
ント値とび監視手段４−２ａ、４−２ｂ、要求信号生成
手段４−２ｃ、４−２ｄから構成される。なお、以降で
は図５と同じ構成要素には同一符号を付けてそれらの説
明は省略する。
Ｆｏ回路１１０−２について説明する。図８はＦｉＦｏ
回路１１０−２の構成を示す図である。ＦｉＦｏ回路１
１０−２は、ＥＳ１１１、書き込みカウンタ１１２、読
み出しカウンタ１１３、位相制御手段１１４−２、カウ
ント値とび監視手段４−２ａ、４−２ｂ、要求信号生成
手段４−２ｃ、４−２ｄから構成される。なお、以降で
は図５と同じ構成要素には同一符号を付けてそれらの説
明は省略する。
【００７０】ＦｉＦｏ回路１１０−２では、書き込みア
ドレス値と読み出しアドレス値を監視して、カウント値
とび（例えば５の次に６をとばし７となる等）を検出し
た場合に、書き込みカウンタ１１２及び読み出しカウン
タ１１３を再設定する。
ドレス値と読み出しアドレス値を監視して、カウント値
とび（例えば５の次に６をとばし７となる等）を検出し
た場合に、書き込みカウンタ１１２及び読み出しカウン
タ１１３を再設定する。
【００７１】通常の動作ではカウント値がとぶことはな
いが、ＥＳＤ等の外的要因でクロック擾乱等が発生して
異常をきたすと、上記で説明した連続監視条件は満足し
ても、カウント値が異常となり不安定位相状態になる可
能性がある。したがって、このようなカウント値とびを
検出し、再設定するものである。
いが、ＥＳＤ等の外的要因でクロック擾乱等が発生して
異常をきたすと、上記で説明した連続監視条件は満足し
ても、カウント値が異常となり不安定位相状態になる可
能性がある。したがって、このようなカウント値とびを
検出し、再設定するものである。
【００７２】カウント値とび監視手段４−２ａは、書き
込みカウンタ１１２でクロックｃｋ１ａにてカウントア
ップされた書き込みアドレスＷＡをクロックｃｋ２で監
視し、例えば５の次に６をとばし７となる等のようなカ
ウント値とびを監視する。そして、書き込みアドレスＷ
Ａにカウント値とびがあれば、異常検出信号ＮＧ３を出
力する。
込みカウンタ１１２でクロックｃｋ１ａにてカウントア
ップされた書き込みアドレスＷＡをクロックｃｋ２で監
視し、例えば５の次に６をとばし７となる等のようなカ
ウント値とびを監視する。そして、書き込みアドレスＷ
Ａにカウント値とびがあれば、異常検出信号ＮＧ３を出
力する。
【００７３】カウント値とび監視手段４−２ｂは、読み
出しカウンタ１１３でクロックｃｋ１ｂにてカウントア
ップされた読み出しアドレスＲＡをクロックｃｋ２で監
視し、カウント値とびを監視する。そして、読み出しア
ドレスＲＡにカウント値とびがあれば、異常検出信号Ｎ
Ｇ４を出力する。
出しカウンタ１１３でクロックｃｋ１ｂにてカウントア
ップされた読み出しアドレスＲＡをクロックｃｋ２で監
視し、カウント値とびを監視する。そして、読み出しア
ドレスＲＡにカウント値とびがあれば、異常検出信号Ｎ
Ｇ４を出力する。
【００７４】要求信号生成手段４−２ｃは、異常検出信
号ＮＧ３を受信すると、書き込みカウンタ１１２及び読
み出しカウンタ１１３を再設定するための再設定要求信
号ＣＮＴ３を出力する。要求信号生成手段４−２ｄは、
異常検出信号ＮＧ４を受信すると、書き込みカウンタ１
１２及び読み出しカウンタ１１３を再設定するための再
設定要求信号ＣＮＴ４を出力する。
号ＮＧ３を受信すると、書き込みカウンタ１１２及び読
み出しカウンタ１１３を再設定するための再設定要求信
号ＣＮＴ３を出力する。要求信号生成手段４−２ｄは、
異常検出信号ＮＧ４を受信すると、書き込みカウンタ１
１２及び読み出しカウンタ１１３を再設定するための再
設定要求信号ＣＮＴ４を出力する。
【００７５】位相制御手段１１４−２は、一致位相状態
検出時の再設定信号ＳＥＴＢの出力制御の他に、再設定
要求信号ＣＮＴ３、ＣＮＴ４の少なくとも一方を受信し
た場合にも再設定信号ＳＥＴＢを出力する。また、装置
立ち上げの初期設定動作時にも再設定信号ＳＥＴＢを出
力する。
検出時の再設定信号ＳＥＴＢの出力制御の他に、再設定
要求信号ＣＮＴ３、ＣＮＴ４の少なくとも一方を受信し
た場合にも再設定信号ＳＥＴＢを出力する。また、装置
立ち上げの初期設定動作時にも再設定信号ＳＥＴＢを出
力する。
【００７６】さらに、この再設定信号ＳＥＴＢは、要求
信号生成手段４−２ｃ、４−２ｄにも入力されて、再設
定要求信号ＣＮＴ３、ＣＮＴ４は、再設定信号ＳＥＴＢ
により解除される。
信号生成手段４−２ｃ、４−２ｄにも入力されて、再設
定要求信号ＣＮＴ３、ＣＮＴ４は、再設定信号ＳＥＴＢ
により解除される。
【００７７】また、マスク処理にしても同様にして、再
設定によるカウント値とびを異常状態として検出しない
ように、再設定直後に出力された異常検出信号ＮＧ３、
ＮＧ４は、要求信号生成手段４−２ｃ、４−２ｄの内部
でマスク処理され、制御対象から除外するようにしてい
る。
設定によるカウント値とびを異常状態として検出しない
ように、再設定直後に出力された異常検出信号ＮＧ３、
ＮＧ４は、要求信号生成手段４−２ｃ、４−２ｄの内部
でマスク処理され、制御対象から除外するようにしてい
る。
【００７８】次にカウント値とび異常時の再設定動作に
ついてタイミングチャートを用いて説明する。図９はカ
ウント値とび異常時の再設定動作を示すタイミングチャ
ートである。
ついてタイミングチャートを用いて説明する。図９はカ
ウント値とび異常時の再設定動作を示すタイミングチャ
ートである。
【００７９】外的要因によりクロック擾乱が図の位置で
発生した場合、カウント値とび監視手段４−２ａは、ク
ロックｃｋ２にもとづいて書き込みアドレス値のカウン
ト値とび（５→７）を検出し、異常検出信号ＮＧ３を出
力する。
発生した場合、カウント値とび監視手段４−２ａは、ク
ロックｃｋ２にもとづいて書き込みアドレス値のカウン
ト値とび（５→７）を検出し、異常検出信号ＮＧ３を出
力する。
【００８０】要求信号生成手段４−２ｃは、異常検出信
号ＮＧ３を受信すると、再設定信号ＣＮＴ３を出力し、
位相制御手段１１４−２は、再設定信号ＣＮＴ３により
再設定信号ＳＥＴＢを書き込みカウンタ１１２及び読み
出しカウンタ１１３へ出力する。書き込みカウンタ１１
２及び読み出しカウンタ１１３は、再設定信号ＳＥＴＢ
を受信すると、リセットされて元の定常位相状態に戻っ
てカウントし始める。
号ＮＧ３を受信すると、再設定信号ＣＮＴ３を出力し、
位相制御手段１１４−２は、再設定信号ＣＮＴ３により
再設定信号ＳＥＴＢを書き込みカウンタ１１２及び読み
出しカウンタ１１３へ出力する。書き込みカウンタ１１
２及び読み出しカウンタ１１３は、再設定信号ＳＥＴＢ
を受信すると、リセットされて元の定常位相状態に戻っ
てカウントし始める。
【００８１】また、再設定により読み出しアドレス値の
カウント値とび（２→４）が発生する。カウント値とび
監視手段４−２ｂは、クロックｃｋ２にもとづいて、異
常検出信号ＮＧ４を出力する。
カウント値とび（２→４）が発生する。カウント値とび
監視手段４−２ｂは、クロックｃｋ２にもとづいて、異
常検出信号ＮＧ４を出力する。
【００８２】すると、要求信号生成手段４−２ｄは、再
設定信号ＣＮＴ４を図に示すタイミングで出力するはず
であるが、再設定直後の状態であるので、再設定信号Ｃ
ＮＴ４は、要求信号生成手段４−２ｄ内部のマスク信号
Ｍ４によりマスクされて実際には出力されない。したが
って、カウント値とび（２→４）による再設定信号ＳＥ
ＴＢは、出力されない。
設定信号ＣＮＴ４を図に示すタイミングで出力するはず
であるが、再設定直後の状態であるので、再設定信号Ｃ
ＮＴ４は、要求信号生成手段４−２ｄ内部のマスク信号
Ｍ４によりマスクされて実際には出力されない。したが
って、カウント値とび（２→４）による再設定信号ＳＥ
ＴＢは、出力されない。
【００８３】以上説明したように、本発明の伝送装置１
０及び集積回路１００は、定常位相状態から、アドレス
値が一致した一致位相状態への移行、または位相変動余
裕幅が偏った不安定位相状態への移行のいずれかを検出
した場合には、書き込みアドレスと読み出しアドレスと
の位相関係が最適位相関係になるための再設定信号を出
力する構成とした。
０及び集積回路１００は、定常位相状態から、アドレス
値が一致した一致位相状態への移行、または位相変動余
裕幅が偏った不安定位相状態への移行のいずれかを検出
した場合には、書き込みアドレスと読み出しアドレスと
の位相関係が最適位相関係になるための再設定信号を出
力する構成とした。
【００８４】これにより、通常運用中に不要なリセット
がかかってしまうといった現象の発生をなくすことがで
き、ディジタル伝送制御の品質及び信頼性の向上を図る
ことが可能になる。
がかかってしまうといった現象の発生をなくすことがで
き、ディジタル伝送制御の品質及び信頼性の向上を図る
ことが可能になる。
【００８５】また、本発明の適用例としては、ＳＯＮＥ
Ｔの伝送システムの場合、例えば、ＳＴＳ−３ｃ（１５
５．５２Ｍｂｐｓ）の１６パラレルの信号を高速インタ
フェースに変換して、ＯＣ４８ｃ（２．４８８３２０Ｇ
ｂｐｓ）の光伝送レートの信号を生成するような信号処
理部に、本発明の伝送装置１０または集積回路１００を
適用することができる。このような伝送システムに適用
することにより、高精度の伝送制御が可能になる。
Ｔの伝送システムの場合、例えば、ＳＴＳ−３ｃ（１５
５．５２Ｍｂｐｓ）の１６パラレルの信号を高速インタ
フェースに変換して、ＯＣ４８ｃ（２．４８８３２０Ｇ
ｂｐｓ）の光伝送レートの信号を生成するような信号処
理部に、本発明の伝送装置１０または集積回路１００を
適用することができる。このような伝送システムに適用
することにより、高精度の伝送制御が可能になる。
【００８６】（付記１） ディジタル信号の伝送制御を
行う伝送装置において、入力信号を格納するメモリと、
前記メモリへの書き込みアドレスを生成する書き込みア
ドレス生成手段と、前記メモリからの読み出しアドレス
を生成する読み出しアドレス生成手段と、前記メモリに
対する書き込み／読み出しの正常動作を行う定常位相状
態または立ち上げの状態から、前記書き込みアドレスと
前記読み出しアドレスのアドレス値が一致した一致位相
状態への移行、または位相変動余裕幅が偏った不安定位
相状態への移行の監視制御を行う位相状態監視手段と、
前記一致位相状態または前記不安定位相状態が検出され
た場合には、前記書き込みアドレスと前記読み出しアド
レスとの位相関係が最適位相関係になるための再設定信
号を、前記書き込みアドレス生成手段及び前記読み出し
アドレス生成手段へ出力する再設定信号出力手段と、を
有することを特徴とする伝送装置。
行う伝送装置において、入力信号を格納するメモリと、
前記メモリへの書き込みアドレスを生成する書き込みア
ドレス生成手段と、前記メモリからの読み出しアドレス
を生成する読み出しアドレス生成手段と、前記メモリに
対する書き込み／読み出しの正常動作を行う定常位相状
態または立ち上げの状態から、前記書き込みアドレスと
前記読み出しアドレスのアドレス値が一致した一致位相
状態への移行、または位相変動余裕幅が偏った不安定位
相状態への移行の監視制御を行う位相状態監視手段と、
前記一致位相状態または前記不安定位相状態が検出され
た場合には、前記書き込みアドレスと前記読み出しアド
レスとの位相関係が最適位相関係になるための再設定信
号を、前記書き込みアドレス生成手段及び前記読み出し
アドレス生成手段へ出力する再設定信号出力手段と、を
有することを特徴とする伝送装置。
【００８７】（付記２） 前記位相状態監視手段は、ア
ドレス値の連続回数が設定範囲を外れた第１の位相状
態、またはアドレス値のカウント値とびが発生した第２
の位相状態のいずれかの位相状態が発生した場合に、前
記不安定位相状態とみなすことを特徴とする付記１記載
の伝送装置。
ドレス値の連続回数が設定範囲を外れた第１の位相状
態、またはアドレス値のカウント値とびが発生した第２
の位相状態のいずれかの位相状態が発生した場合に、前
記不安定位相状態とみなすことを特徴とする付記１記載
の伝送装置。
【００８８】（付記３） 前記再設定信号出力手段は、
立ち上げ直後を含む再設定直後の状態では、前記再設定
信号の出力制御をマスクすることを特徴とする付記１記
載の伝送装置。
立ち上げ直後を含む再設定直後の状態では、前記再設定
信号の出力制御をマスクすることを特徴とする付記１記
載の伝送装置。
【００８９】（付記４） 信号の速度変換機能を内蔵
し、半導体基板上に集積化された集積回路において、ｎ
本のパラレル信号に同期した入力クロックに対し、前記
入力クロックに追従して、前記入力クロックをｎ逓倍し
た出力クロックを生成するＰＬＬ回路と、前記パラレル
信号を格納するメモリと、前記メモリへの書き込みアド
レスを生成する書き込みアドレス生成手段と、前記メモ
リからの読み出しアドレスを生成する読み出しアドレス
生成手段と、前記メモリに対する書き込み／読み出しの
正常動作を行う定常位相状態または立ち上げの状態か
ら、前記書き込みアドレスと前記読み出しアドレスのア
ドレス値が一致した一致位相状態への移行、または位相
変動余裕幅が偏った不安定位相状態への移行の監視制御
を行う位相状態監視手段と、前記一致位相状態または前
記不安定位相状態が検出された場合には、前記書き込み
アドレスと前記読み出しアドレスとの位相関係が最適位
相関係になるための再設定信号を、前記書き込みアドレ
ス生成手段及び前記読み出しアドレス生成手段へ出力す
る再設定信号出力手段と、から構成されるＦｉＦｏ回路
と、前記メモリから読み出されたパラレル信号を、前記
出力クロックにもとづいてシリアル信号に変換するＰ／
Ｓ回路と、を有することを特徴とする集積回路。
し、半導体基板上に集積化された集積回路において、ｎ
本のパラレル信号に同期した入力クロックに対し、前記
入力クロックに追従して、前記入力クロックをｎ逓倍し
た出力クロックを生成するＰＬＬ回路と、前記パラレル
信号を格納するメモリと、前記メモリへの書き込みアド
レスを生成する書き込みアドレス生成手段と、前記メモ
リからの読み出しアドレスを生成する読み出しアドレス
生成手段と、前記メモリに対する書き込み／読み出しの
正常動作を行う定常位相状態または立ち上げの状態か
ら、前記書き込みアドレスと前記読み出しアドレスのア
ドレス値が一致した一致位相状態への移行、または位相
変動余裕幅が偏った不安定位相状態への移行の監視制御
を行う位相状態監視手段と、前記一致位相状態または前
記不安定位相状態が検出された場合には、前記書き込み
アドレスと前記読み出しアドレスとの位相関係が最適位
相関係になるための再設定信号を、前記書き込みアドレ
ス生成手段及び前記読み出しアドレス生成手段へ出力す
る再設定信号出力手段と、から構成されるＦｉＦｏ回路
と、前記メモリから読み出されたパラレル信号を、前記
出力クロックにもとづいてシリアル信号に変換するＰ／
Ｓ回路と、を有することを特徴とする集積回路。
【００９０】（付記５） 前記位相状態監視手段は、ア
ドレス値の連続回数が設定範囲を外れた第１の位相状
態、またはアドレス値のカウント値とびが発生した第２
の位相状態のいずれかの位相状態が発生した場合に、前
記不安定位相状態とみなすことを特徴とする付記４記載
の集積回路。
ドレス値の連続回数が設定範囲を外れた第１の位相状
態、またはアドレス値のカウント値とびが発生した第２
の位相状態のいずれかの位相状態が発生した場合に、前
記不安定位相状態とみなすことを特徴とする付記４記載
の集積回路。
【００９１】（付記６） 前記再設定信号出力手段は、
立ち上げ直後を含む再設定直後の状態では、前記再設定
信号の出力制御をマスクすることを特徴とする付記４記
載の集積回路。
立ち上げ直後を含む再設定直後の状態では、前記再設定
信号の出力制御をマスクすることを特徴とする付記４記
載の集積回路。
【００９２】
【発明の効果】以上説明したように、本発明の伝送装置
は、書き込み／読み出しの正常動作を行う定常位相状態
から、アドレス値が一致した一致位相状態への移行、ま
たは位相変動余裕幅が偏った不安定位相状態への移行の
いずれかを検出した場合には、書き込みアドレスと読み
出しアドレスとの位相関係が最適位相関係になるための
再設定信号を出力する構成とした。これにより、高精度
のディジタル伝送制御を行うことができ、品質及び信頼
性の向上を図ることが可能になる。
は、書き込み／読み出しの正常動作を行う定常位相状態
から、アドレス値が一致した一致位相状態への移行、ま
たは位相変動余裕幅が偏った不安定位相状態への移行の
いずれかを検出した場合には、書き込みアドレスと読み
出しアドレスとの位相関係が最適位相関係になるための
再設定信号を出力する構成とした。これにより、高精度
のディジタル伝送制御を行うことができ、品質及び信頼
性の向上を図ることが可能になる。
【００９３】また、本発明の集積回路は、書き込み／読
み出しの正常動作を行う定常位相状態から、アドレス値
が一致した一致位相状態への移行、または位相変動余裕
幅が偏った不安定位相状態への移行のいずれかを検出し
た場合には、書き込みアドレスと読み出しアドレスとの
位相関係が最適位相関係になるための再設定信号を出力
する構成とした。これにより、高精度の速度変換制御を
行うことができ、品質及び信頼性の向上を図ることが可
能になる。
み出しの正常動作を行う定常位相状態から、アドレス値
が一致した一致位相状態への移行、または位相変動余裕
幅が偏った不安定位相状態への移行のいずれかを検出し
た場合には、書き込みアドレスと読み出しアドレスとの
位相関係が最適位相関係になるための再設定信号を出力
する構成とした。これにより、高精度の速度変換制御を
行うことができ、品質及び信頼性の向上を図ることが可
能になる。
【図１】本発明の伝送装置の原理図である。
【図２】通常運用時の動作イメージを示す図である。
【図３】問題発生時の動作イメージを示す図である。
【図４】集積回路の構成を示す図である。
【図５】ＦｉＦｏ回路の構成を示す図である。
【図６】連続回数異常時の再設定動作を示すタイミング
チャートである。
チャートである。
【図７】連続回数異常時の再設定動作を示すタイミング
チャートである。
チャートである。
【図８】ＦｉＦｏ回路の構成を示す図である。
【図９】カウント値とび異常時の再設定動作を示すタイ
ミングチャートである。
ミングチャートである。
【図１０】従来のＰ／Ｓ ＬＳＩの構成を示す図であ
る。
る。
【図１１】従来のＦｉＦｏ回路を含むＰ／Ｓ ＬＳＩの
構成を示す図である。
構成を示す図である。
【図１２】Ｐ／Ｓ ＬＳＩで再設定が行われる際の動作
タイムチャートを示す図である。
タイムチャートを示す図である。
【図１３】Ｐ／Ｓ ＬＳＩの動作問題点を示すタイムチ
ャートである。
ャートである。
１０ 伝送装置 １１ メモリ １２ 書き込みアドレス生成手段 １３ 読み出しアドレス生成手段 １４ａ 位相状態監視手段 １４ｂ 再設定信号出力手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 浅井 利章 大阪府大阪市中央区城見二丁目２番53号 富士通関西中部ネットテック株式会社内 (72)発明者 大塩 禎也 大阪府大阪市中央区城見二丁目２番53号 富士通関西中部ネットテック株式会社内 (72)発明者 橋爪 幹人 大阪府大阪市中央区城見二丁目２番53号 富士通関西中部ネットテック株式会社内 (72)発明者 柴田 めぐみ 大阪府大阪市中央区城見二丁目２番53号 富士通関西中部ネットテック株式会社内 (72)発明者 加村 有次 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5K047 AA11 GG52 LL01 MM24 MM56 MM63
Claims (5)
- 【請求項１】 ディジタル信号の伝送制御を行う伝送装
置において、 入力信号を格納するメモリと、 前記メモリへの書き込みアドレスを生成する書き込みア
ドレス生成手段と、 前記メモリからの読み出しアドレスを生成する読み出し
アドレス生成手段と、 前記メモリに対する書き込み／読み出しの正常動作を行
う定常位相状態または立ち上げの状態から、前記書き込
みアドレスと前記読み出しアドレスのアドレス値が一致
した一致位相状態への移行、または位相変動余裕幅が偏
った不安定位相状態への移行の監視制御を行う位相状態
監視手段と、 前記一致位相状態または前記不安定位相状態が検出され
た場合には、前記書き込みアドレスと前記読み出しアド
レスとの位相関係が最適位相関係になるための再設定信
号を、前記書き込みアドレス生成手段及び前記読み出し
アドレス生成手段へ出力する再設定信号出力手段と、 を有することを特徴とする伝送装置。 - 【請求項２】 前記位相状態監視手段は、アドレス値の
連続回数が設定範囲を外れた第１の位相状態、またはア
ドレス値のカウント値とびが発生した第２の位相状態の
いずれかの位相状態が発生した場合に、前記不安定位相
状態とみなすことを特徴とする請求項１記載の伝送装
置。 - 【請求項３】 前記再設定信号出力手段は、立ち上げ直
後を含む再設定直後の状態では、前記再設定信号の出力
制御をマスクすることを特徴とする請求項１記載の伝送
装置。 - 【請求項４】 信号の速度変換機能を内蔵し、半導体基
板上に集積化された集積回路において、 ｎ本のパラレル信号に同期した入力クロックに対し、前
記入力クロックに追従して、前記入力クロックをｎ逓倍
した出力クロックを生成するＰＬＬ回路と、 前記パラレル信号を格納するメモリと、前記メモリへの
書き込みアドレスを生成する書き込みアドレス生成手段
と、前記メモリからの読み出しアドレスを生成する読み
出しアドレス生成手段と、前記メモリに対する書き込み
／読み出しの正常動作を行う定常位相状態または立ち上
げの状態から、前記書き込みアドレスと前記読み出しア
ドレスのアドレス値が一致した一致位相状態への移行、
または位相変動余裕幅が偏った不安定位相状態への移行
の監視制御を行う位相状態監視手段と、前記一致位相状
態または前記不安定位相状態が検出された場合には、前
記書き込みアドレスと前記読み出しアドレスとの位相関
係が最適位相関係になるための再設定信号を、前記書き
込みアドレス生成手段及び前記読み出しアドレス生成手
段へ出力する再設定信号出力手段と、から構成されるＦ
ｉＦｏ回路と、 前記メモリから読み出されたパラレル信号を、前記出力
クロックにもとづいてシリアル信号に変換するＰ／Ｓ回
路と、 を有することを特徴とする集積回路。 - 【請求項５】 前記位相状態監視手段は、アドレス値の
連続回数が設定範囲を外れた第１の位相状態、またはア
ドレス値のカウント値とびが発生した第２の位相状態の
いずれかの位相状態が発生した場合に、前記不安定位相
状態とみなすことを特徴とする請求項４記載の集積回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001076761A JP2002281005A (ja) | 2001-03-16 | 2001-03-16 | 伝送装置及び集積回路 |
| US09/903,004 US6400614B1 (en) | 2001-03-16 | 2001-07-11 | Transmission device and integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001076761A JP2002281005A (ja) | 2001-03-16 | 2001-03-16 | 伝送装置及び集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002281005A true JP2002281005A (ja) | 2002-09-27 |
Family
ID=18933642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001076761A Withdrawn JP2002281005A (ja) | 2001-03-16 | 2001-03-16 | 伝送装置及び集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6400614B1 (ja) |
| JP (1) | JP2002281005A (ja) |
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|---|---|---|---|---|
| JP2004228837A (ja) * | 2003-01-22 | 2004-08-12 | Matsushita Electric Ind Co Ltd | デジタル放送の蓄積時間保証方法及び装置 |
| US6961413B2 (en) * | 2003-02-19 | 2005-11-01 | Sarakas Stephen T | Residential telephone system and method |
| JP4416572B2 (ja) * | 2004-05-27 | 2010-02-17 | 富士通株式会社 | 信号処理回路 |
| US8059642B2 (en) * | 2006-02-09 | 2011-11-15 | Flextronics International Usa, Inc. | Single stage pointer and overhead processing |
| WO2012042594A1 (ja) * | 2010-09-28 | 2012-04-05 | 富士通株式会社 | クロック変換装置、フレーム処理装置及び周波数制御方法 |
| US9379540B2 (en) | 2010-12-23 | 2016-06-28 | Texas Instruments Incorporated | Controllable circuits, processes and systems for functional ESD tolerance |
Family Cites Families (5)
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|---|---|---|---|---|
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| JP2513002B2 (ja) * | 1988-10-31 | 1996-07-03 | 富士ゼロックス株式会社 | 中間調画像生成装置 |
| JP4018159B2 (ja) * | 1993-06-28 | 2007-12-05 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| US6307868B1 (en) * | 1995-08-25 | 2001-10-23 | Terayon Communication Systems, Inc. | Apparatus and method for SCDMA digital data transmission using orthogonal codes and a head end modem with no tracking loops |
| JPH11112456A (ja) | 1997-10-02 | 1999-04-23 | Hitachi Commun Syst Inc | クロック乗換用ビットバッファ装置 |
-
2001
- 2001-03-16 JP JP2001076761A patent/JP2002281005A/ja not_active Withdrawn
- 2001-07-11 US US09/903,004 patent/US6400614B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6400614B1 (en) | 2002-06-04 |
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