JP2798398B2 - シリアルメモリ装置 - Google Patents
シリアルメモリ装置Info
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- JP2798398B2 JP2798398B2 JP63280534A JP28053488A JP2798398B2 JP 2798398 B2 JP2798398 B2 JP 2798398B2 JP 63280534 A JP63280534 A JP 63280534A JP 28053488 A JP28053488 A JP 28053488A JP 2798398 B2 JP2798398 B2 JP 2798398B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
Landscapes
- Television Signal Processing For Recording (AREA)
- Shift Register Type Memory (AREA)
- Controls And Circuits For Display Device (AREA)
- Information Transfer Systems (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 本発明は、一連のメモリセルと、データ入力手段と、
データ出力手段と、制御信号入力手段と、クロック信号
入力手段と、特定の端子を前記制御信号入力手段と共有
するシリアルアドレス入力手段とを具えるシリアルメモ
リ装置に関するものである。
データ出力手段と、制御信号入力手段と、クロック信号
入力手段と、特定の端子を前記制御信号入力手段と共有
するシリアルアドレス入力手段とを具えるシリアルメモ
リ装置に関するものである。
この種のメモリは、米国特許第4159541号から既知で
ある。
ある。
上記特許公報で説明されているメモリは端子を4個だ
け有している。端子を4個しか有しないことは端子数が
絶対的に最小のものであるが、端子数が少ないため適用
性が相当低減してしまう不都合がある。例えば、アドレ
ス信号及びモード制御信号に加えて全ての入力信号及び
出力データ信号を単一の端子を経て送出しなければなら
なくなってしまう。さらに、上記既知のメモリはCCD技
術を用いているためエネルギー損失が比較的大きなもの
となる欠点もあった。
け有している。端子を4個しか有しないことは端子数が
絶対的に最小のものであるが、端子数が少ないため適用
性が相当低減してしまう不都合がある。例えば、アドレ
ス信号及びモード制御信号に加えて全ての入力信号及び
出力データ信号を単一の端子を経て送出しなければなら
なくなってしまう。さらに、上記既知のメモリはCCD技
術を用いているためエネルギー損失が比較的大きなもの
となる欠点もあった。
従って、本発明の目的は、クロックで増分されるアド
レスカウンタを具え容易にアクセスできると共にエネル
ギー損失の少ないシリアルメモリ装置を提供するもので
ある。
レスカウンタを具え容易にアクセスできると共にエネル
ギー損失の少ないシリアルメモリ装置を提供するもので
ある。
この目的を達成するため、本発明によるシリアルメモ
リ装置は、前記制御信号入力手段により受信された起動
信号の制御のもとで、前記シリアルアドレス入力手段に
より受信された情報を受け入れることができる少なくと
も1個のアドレスカウンタを具え、前記情報はプリセッ
トアドレス、及び前記情報中のプリセットアドレスに先
行するヘッダ情報又は前記プリセットアドレスに後続す
る終端情報の少なくとも一方の情報を含み、これらヘッ
ダ情報及び終端情報は前記プリセットアドレスの先頭及
び終端をそれぞれ規定し、このシリアルメモリ装置は、
前記ヘッダ情報及び/又は終端情報を認識する少なくと
も1個の認識回路を具え、前記プリセットアドレスは、
前記ヘッダ情報及び/又は終端情報が固定された情報パ
ターンに対応する場合だけ前記アドレスカウンタにロー
ドされ、前記少なくとも1個のアドレスカウンタは、ア
ドレスカウンタを前記プリセットアドレスからさらに計
数させる前記クロック信号入力手段からのアドレス増分
信号を受信し、前記メモリ位置をシリアルにアドレスす
るように構成したことを特徴とする。
リ装置は、前記制御信号入力手段により受信された起動
信号の制御のもとで、前記シリアルアドレス入力手段に
より受信された情報を受け入れることができる少なくと
も1個のアドレスカウンタを具え、前記情報はプリセッ
トアドレス、及び前記情報中のプリセットアドレスに先
行するヘッダ情報又は前記プリセットアドレスに後続す
る終端情報の少なくとも一方の情報を含み、これらヘッ
ダ情報及び終端情報は前記プリセットアドレスの先頭及
び終端をそれぞれ規定し、このシリアルメモリ装置は、
前記ヘッダ情報及び/又は終端情報を認識する少なくと
も1個の認識回路を具え、前記プリセットアドレスは、
前記ヘッダ情報及び/又は終端情報が固定された情報パ
ターンに対応する場合だけ前記アドレスカウンタにロー
ドされ、前記少なくとも1個のアドレスカウンタは、ア
ドレスカウンタを前記プリセットアドレスからさらに計
数させる前記クロック信号入力手段からのアドレス増分
信号を受信し、前記メモリ位置をシリアルにアドレスす
るように構成したことを特徴とする。
本発明のシリアルメモリ装置の第1実施例は、読出ア
ドレスカウンタと、書込アドレスカウンタとを有し、各
カウンタが、それぞれ関連するシリアルアドレス入力手
段に接続されることにより選択的にロードされ得るよう
に構成する。このように構成することにより、適用性が
一層増大する。
ドレスカウンタと、書込アドレスカウンタとを有し、各
カウンタが、それぞれ関連するシリアルアドレス入力手
段に接続されることにより選択的にロードされ得るよう
に構成する。このように構成することにより、適用性が
一層増大する。
別の実施例において、本発明によるシリアルメモリ装
置は、リセット入力部がシリアルアドレス入力手段とし
て用いられるように構成されている。これにより、構成
が一層簡単になる利点が達成される。
置は、リセット入力部がシリアルアドレス入力手段とし
て用いられるように構成されている。これにより、構成
が一層簡単になる利点が達成される。
さらに、別の実施例において本発明によるシリアルメ
モリ装置は、プリセットアドレスに先行すると共にシリ
アルアドレス入力手段で受信され得るヘッダ情報用の認
識回路を有し、このヘッダ情報により後続するプリセッ
トアドレスの先頭を特定するように構成され、及び/又
はプリセットアドレスに後続すると共にシリアルアドレ
ス入力手段で受信される得るターミネーション情報用の
認識回路を有し、このターミネーション情報により先行
するプリセットアドレスの終端を特定するように構成さ
れている。これにより、プリセットアドレスの検出が一
層有利になる。
モリ装置は、プリセットアドレスに先行すると共にシリ
アルアドレス入力手段で受信され得るヘッダ情報用の認
識回路を有し、このヘッダ情報により後続するプリセッ
トアドレスの先頭を特定するように構成され、及び/又
はプリセットアドレスに後続すると共にシリアルアドレ
ス入力手段で受信される得るターミネーション情報用の
認識回路を有し、このターミネーション情報により先行
するプリセットアドレスの終端を特定するように構成さ
れている。これにより、プリセットアドレスの検出が一
層有利になる。
本発明のシリアルメモリ装置の別の実施例は、前記認
識素子が出力部を有し、この出力部を介して、認識素子
によるヘッダ情報中の所定のパターンの検出後に、シリ
アルアドレス入力手段及び制御信号入力手段により共有
される特定の端子の正規の機能をプリセットアドレスに
ついてのチェックが完了するまで停止させる信号を供給
するように構成したことを特徴とする。このように構成
すれば、プリセットアドレスの入力が一層簡単になる。
識素子が出力部を有し、この出力部を介して、認識素子
によるヘッダ情報中の所定のパターンの検出後に、シリ
アルアドレス入力手段及び制御信号入力手段により共有
される特定の端子の正規の機能をプリセットアドレスに
ついてのチェックが完了するまで停止させる信号を供給
するように構成したことを特徴とする。このように構成
すれば、プリセットアドレスの入力が一層簡単になる。
プリセットアドレスを供給する装置はビデオ信号処理
装置、例えば“画像内画像”処理や“ズーム”処理を行
なう信号処理装置に関することができる。
装置、例えば“画像内画像”処理や“ズーム”処理を行
なう信号処理装置に関することができる。
以下図面に基いて本発明を詳細に説明する。
第1図は読出及び書込操作用の個別の接続部を有する
メモリモジュールのインタフェイスを示す。
メモリモジュールのインタフェイスを示す。
このインタフェイスには、4個のデータ用入力部(Di
n0〜Din3)と、4個のデータ用出力部(Dout0〜Dout3)
と、2個の電力供給用接続部(VDD,VSS)と、書込操作
及び読出操作をそれぞれ活性化するための書込イネーブ
ルピン及び読出イネーブルピン(WE,RE)と、同期用の
シリアル書込クロック接続部及びシリアル読出クロック
接続部(SWCK,SRCK)と、書込アドレス及び読出アドレ
スをそれぞれ零にリセットする書込リセットピン及び読
出リセットピン(RSTW,RSTR)との合計16個のピンが設
けられている。
n0〜Din3)と、4個のデータ用出力部(Dout0〜Dout3)
と、2個の電力供給用接続部(VDD,VSS)と、書込操作
及び読出操作をそれぞれ活性化するための書込イネーブ
ルピン及び読出イネーブルピン(WE,RE)と、同期用の
シリアル書込クロック接続部及びシリアル読出クロック
接続部(SWCK,SRCK)と、書込アドレス及び読出アドレ
スをそれぞれ零にリセットする書込リセットピン及び読
出リセットピン(RSTW,RSTR)との合計16個のピンが設
けられている。
本例では、読出及び書込用リセット入力部を、ヘッダ
情報及びターミネーション情報を用いてプリセットアド
レスを入力するシリアルアドレス入力手段として用い
る。
情報及びターミネーション情報を用いてプリセットアド
レスを入力するシリアルアドレス入力手段として用い
る。
第2図はプリセット機構の回路構成を示す。シリアル
アドレス入力手段(本例の場合、リセット入力部のうち
の1個)を介して関連するアドレスカウンタS又はLに
プリセットアドレスを入力する。このアドレスカウンタ
はデコーダと組み合されて所定のメモリセルMCをアドレ
スしてプリセットアドレスからのものとして計数する、
この第2図で用いられている文言は第1図で用いた文言
と同一のものとする。
アドレス入力手段(本例の場合、リセット入力部のうち
の1個)を介して関連するアドレスカウンタS又はLに
プリセットアドレスを入力する。このアドレスカウンタ
はデコーダと組み合されて所定のメモリセルMCをアドレ
スしてプリセットアドレスからのものとして計数する、
この第2図で用いられている文言は第1図で用いた文言
と同一のものとする。
第3A図は正規のリセット操作用のタイミング線図を示
す。本例では、リセットはリセット信号RSの0から1に
到る遷移に応答して非同期で行ない、アドレスカウンタ
AC(読出用又は書込用)を零にリセットする。このアド
レスカウンタはクロック信号CK(読出用又は書込用)の
リズムに従って計数する。本例ではアドレスカウンタの
増分が1となるように選択するが、零に等しくない他の
いかなる任意の値(負の値を含む)を有することもでき
る。リセット装置は必ずしもアドレス0にリセットする
必要なく他の固定したアドレスにリセットできることは
明らかである。
す。本例では、リセットはリセット信号RSの0から1に
到る遷移に応答して非同期で行ない、アドレスカウンタ
AC(読出用又は書込用)を零にリセットする。このアド
レスカウンタはクロック信号CK(読出用又は書込用)の
リズムに従って計数する。本例ではアドレスカウンタの
増分が1となるように選択するが、零に等しくない他の
いかなる任意の値(負の値を含む)を有することもでき
る。リセット装置は必ずしもアドレス0にリセットする
必要なく他の固定したアドレスにリセットできることは
明らかである。
第3B図は好適実施例におけるリセット指令用のタイミ
ング線図を示す。この実施例において、リセット入力部
は、先行するヘッダ情報及び後続するターミネーション
情報を有するプリセットアドレス入力用のシリアルアド
レス入力手段として用いられる。リセット信号RSはクロ
ック信号CKと同期している。プリセットアドレスAは18
ビットで構成され、ヘッダ情報及びターミネーション情
報はそれぞれ3ビットで構成する。勿論他のビット数で
構成することもできることは明らかである。ヘッダ情報
の先頭部とターミネーション情報の最後部との間で値が
1のビットが値0のビットを超える毎にアドレスカウン
タ値は0になる。ヘッダ情報及びターミネーション情報
を有するプリセットアドレスがシフトレジスタに書込ま
れた後(第4図参照)、認識素子によりヘッダ情報及び
ターミネーション情報が所定の固定パターン、例えば10
1及び001と比較され、対応関係が検出されるとヘッダ情
報とターミネーション情報との間のプリセットアドレス
Aがアドレスカウンタに書込まれ、アドレスカウンタの
値はAになる。
ング線図を示す。この実施例において、リセット入力部
は、先行するヘッダ情報及び後続するターミネーション
情報を有するプリセットアドレス入力用のシリアルアド
レス入力手段として用いられる。リセット信号RSはクロ
ック信号CKと同期している。プリセットアドレスAは18
ビットで構成され、ヘッダ情報及びターミネーション情
報はそれぞれ3ビットで構成する。勿論他のビット数で
構成することもできることは明らかである。ヘッダ情報
の先頭部とターミネーション情報の最後部との間で値が
1のビットが値0のビットを超える毎にアドレスカウン
タ値は0になる。ヘッダ情報及びターミネーション情報
を有するプリセットアドレスがシフトレジスタに書込ま
れた後(第4図参照)、認識素子によりヘッダ情報及び
ターミネーション情報が所定の固定パターン、例えば10
1及び001と比較され、対応関係が検出されるとヘッダ情
報とターミネーション情報との間のプリセットアドレス
Aがアドレスカウンタに書込まれ、アドレスカウンタの
値はAになる。
プリセットアドレスに対する2個の順次のリセット指
令間においてリセット信号を数個のクロック信号(選択
されたヘッダ及びターミネーションパターンに依存す
る)に対して安定状態に維持してインタフェアレンスを
回避する必要がある。
令間においてリセット信号を数個のクロック信号(選択
されたヘッダ及びターミネーションパターンに依存す
る)に対して安定状態に維持してインタフェアレンスを
回避する必要がある。
アドレスカウンタをメモリの先頭アドレスにリセット
する正規のリセット機能を維持することができる。
する正規のリセット機能を維持することができる。
同様に、ヘッダ情報だけ又はターミネーション情報だ
けを用いる別の方法で作動させることもできる。
けを用いる別の方法で作動させることもできる。
ヘッダ情報及び/又はターミネーション情報を用いる
別の実施例では、認識素子による認識動作の後にリセッ
ト入力部の正規のリセット機能をプリセットアドレス長
に対応する多数のクロック信号についてキャンセルする
信号を供給させている。この時間期間の後、プリセット
アドレスがアドレスカウンタに誘導されリセット入力部
の正規のリセット機能が再記憶される。
別の実施例では、認識素子による認識動作の後にリセッ
ト入力部の正規のリセット機能をプリセットアドレス長
に対応する多数のクロック信号についてキャンセルする
信号を供給させている。この時間期間の後、プリセット
アドレスがアドレスカウンタに誘導されリセット入力部
の正規のリセット機能が再記憶される。
リセット入力部の代りに別の信号入力部、例えばイネ
ーブル入力部又はデータ入力部をシリアルアドレス入力
手段として用いることができることは明らかである。
ーブル入力部又はデータ入力部をシリアルアドレス入力
手段として用いることができることは明らかである。
第4図はプリセット機構として好適なハードウェアの
構成を示し、ヘッダ情報II及びターミネーション情報AI
をそれぞれ有するプリセットアドレスを書込むためのシ
フトレジスタSR、及びヘッダ情報及びターミネーション
情報用の認識素子C1及びC2を有している。固定パターン
に対する対応が検出されると、プリセットアドレスVで
あるシフトレジスタの内容が呼び出され、その内容がア
ドレスカウンタのメモリ素子ME内に記憶される。
構成を示し、ヘッダ情報II及びターミネーション情報AI
をそれぞれ有するプリセットアドレスを書込むためのシ
フトレジスタSR、及びヘッダ情報及びターミネーション
情報用の認識素子C1及びC2を有している。固定パターン
に対する対応が検出されると、プリセットアドレスVで
あるシフトレジスタの内容が呼び出され、その内容がア
ドレスカウンタのメモリ素子ME内に記憶される。
第5図はリセット機構の配線図である。ブロックU00
1、U002及びU003(シグネッティクス74164;フィリィプ
ス データハンドブック エレクトロコンポーネント
アンド マテリアル インテグレィテッド サーキィツ
ブック ICO9N、TTL ロジック シリーズ シグネテ
ィクス参照のこと)はシフトレジスタを構成し、このシ
フトレジスタにヘッダ情報及びターミネーション情報を
有するプリセットアドレスを記憶する。ブロックU004及
びU005は、ヘッダ情報及びターミネーション情報を所定
のパターンと比較する認識素子である。対応関係が検出
されると、メモリU007〜U011(シグネッティクス7416
1)にプリセットアドレスがロードされる。ブロックU00
6a及びU006bはインバータである。
1、U002及びU003(シグネッティクス74164;フィリィプ
ス データハンドブック エレクトロコンポーネント
アンド マテリアル インテグレィテッド サーキィツ
ブック ICO9N、TTL ロジック シリーズ シグネテ
ィクス参照のこと)はシフトレジスタを構成し、このシ
フトレジスタにヘッダ情報及びターミネーション情報を
有するプリセットアドレスを記憶する。ブロックU004及
びU005は、ヘッダ情報及びターミネーション情報を所定
のパターンと比較する認識素子である。対応関係が検出
されると、メモリU007〜U011(シグネッティクス7416
1)にプリセットアドレスがロードされる。ブロックU00
6a及びU006bはインバータである。
ブロックU001,U002,U003及びU007〜U011をクロック信
号ラインに接続する。U007〜U011の入力部▲▼及
びU001の入力部Bをリセット信号ラインに接続する。U0
01〜U003の入力部▲▼は常時ハイ状態にあるもの
とし、入力部Aは用いないものとする。リセット指令を
行なう場合、ヘッダ情報及びターミネーション情報を有
するプリセットアドレスを入力部B及び出力部QHを介し
てブロックU001〜U003に入力する。
号ラインに接続する。U007〜U011の入力部▲▼及
びU001の入力部Bをリセット信号ラインに接続する。U0
01〜U003の入力部▲▼は常時ハイ状態にあるもの
とし、入力部Aは用いないものとする。リセット指令を
行なう場合、ヘッダ情報及びターミネーション情報を有
するプリセットアドレスを入力部B及び出力部QHを介し
てブロックU001〜U003に入力する。
認識素子U004によりパターン“001"(B0,B1,B2=B3)
とターミネーション情報(ブロックU001におけるQC,QB
及びQA)との対応関係(入力部No.3がハイ、入力部No.2
及び4がロー)をチェックする。出力部No.6をブロック
U005の入力部No.3に接続する。この認識素子はヘッダ情
報についても同一の操作を行なう。このヘッダ情報が同
様に予め定めたパターン(B0,B1,B2=B3において“101"
の場合)と対応関係がある場合、ブロックU007〜U011の
入力部LDが信号を受信し、プリセットアドレス(ブロッ
クU001〜U003の18個の中央出力部、0〜17の符号が付さ
れている)がブロックU007〜U010の入力部A,B,C,D及び
ブロックU011の入力部C,Dを介してロードされる。
とターミネーション情報(ブロックU001におけるQC,QB
及びQA)との対応関係(入力部No.3がハイ、入力部No.2
及び4がロー)をチェックする。出力部No.6をブロック
U005の入力部No.3に接続する。この認識素子はヘッダ情
報についても同一の操作を行なう。このヘッダ情報が同
様に予め定めたパターン(B0,B1,B2=B3において“101"
の場合)と対応関係がある場合、ブロックU007〜U011の
入力部LDが信号を受信し、プリセットアドレス(ブロッ
クU001〜U003の18個の中央出力部、0〜17の符号が付さ
れている)がブロックU007〜U010の入力部A,B,C,D及び
ブロックU011の入力部C,Dを介してロードされる。
ブロックU007の入力部ENT及びENPをハイ状態とし、U0
07の出力部RCOをU008の入力部ENT及びU008〜U011の入力
部ENPに接続し、U008の出力部RCOをU009の入力部ENTに
接続し、他のメモリ素子についても同様に接続する。ブ
ロックU007〜U010の出力部QA,QB,QC,QD及びブロックU01
1の出力部QC,QDの合計18個の出力部はプリセットアドレ
スを含んでおり、これら出力部を内部メモリアドレスバ
スに接続する。
07の出力部RCOをU008の入力部ENT及びU008〜U011の入力
部ENPに接続し、U008の出力部RCOをU009の入力部ENTに
接続し、他のメモリ素子についても同様に接続する。ブ
ロックU007〜U010の出力部QA,QB,QC,QD及びブロックU01
1の出力部QC,QDの合計18個の出力部はプリセットアドレ
スを含んでおり、これら出力部を内部メモリアドレスバ
スに接続する。
第6A図は画像メモリ装置を有する再生装置の一実施例
の回路構成を示す。入力データライン601をシリアルメ
モリ605及び同期信号分離器607に接続する。同期信号分
離器607を制御ユニット609及び再生素子603に接続す
る。制御ユニットはシリアルメモリ605を制御し、操作
者制御ユニット611から制御ユニット609に制御信号を供
給する。尚、図面を簡略化するため結合兼整合手段は説
明しないことにする。
の回路構成を示す。入力データライン601をシリアルメ
モリ605及び同期信号分離器607に接続する。同期信号分
離器607を制御ユニット609及び再生素子603に接続す
る。制御ユニットはシリアルメモリ605を制御し、操作
者制御ユニット611から制御ユニット609に制御信号を供
給する。尚、図面を簡略化するため結合兼整合手段は説
明しないことにする。
第6B図は“画像内画像”(picture in picture)の場
合におけるプリセットアドレスの適用例を示す。プリセ
ットアドレスがなくても画像メモリは毎回完全にアドレ
スされる。プリセットアドレスを用いることによりアク
セスが改善されるので、画像メモリの一部は別の表示内
容に影響を及ぼすことなく個別にアドレスされることが
できる。全体の操作は追加の接続部を用いることなく達
成される。
合におけるプリセットアドレスの適用例を示す。プリセ
ットアドレスがなくても画像メモリは毎回完全にアドレ
スされる。プリセットアドレスを用いることによりアク
セスが改善されるので、画像メモリの一部は別の表示内
容に影響を及ぼすことなく個別にアドレスされることが
できる。全体の操作は追加の接続部を用いることなく達
成される。
第1図は256K×4ビット用の既知のシリアルメモリモジ
ュールのインターフェイスを示す線図、 第2図はプリセット機構の回路構成を示す回路図、 第3図はヘッダ情報パターン及びターミネーション情報
パターンを具える好適実施例のタイミング線図、 第4図はプリセット機構に好適なハードウエの構成を示
す線図、 第5図はリセット機構の実装配線図、 第6図は画像メモリ装置を有する再生装置の構成を示す
線図である。 Din0〜Din3……データ入力部 Dout0〜Dout3……データ出力部 WE……書込イネーブルピン RE……読出イネーブルピン S,L……アドレスカウンタ SR……シフトレジスタ C1,C2……認識素子、ME……メモリ素子
ュールのインターフェイスを示す線図、 第2図はプリセット機構の回路構成を示す回路図、 第3図はヘッダ情報パターン及びターミネーション情報
パターンを具える好適実施例のタイミング線図、 第4図はプリセット機構に好適なハードウエの構成を示
す線図、 第5図はリセット機構の実装配線図、 第6図は画像メモリ装置を有する再生装置の構成を示す
線図である。 Din0〜Din3……データ入力部 Dout0〜Dout3……データ出力部 WE……書込イネーブルピン RE……読出イネーブルピン S,L……アドレスカウンタ SR……シフトレジスタ C1,C2……認識素子、ME……メモリ素子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) G11C 8/04 G11C 11/34 G11C 7/00
Claims (5)
- 【請求項1】一連のメモリセルと、データ入力手段と、
データ出力手段と、制御信号入力手段と、クロック信号
入力手段と、特定の端子を前記制御信号入力手段と共有
するシリアルアドレス入力手段とを具えるシリアルメモ
リ装置において、 前記制御信号入力手段により受信された起動信号の制御
のもとで、前記シリアルアドレス入力手段により受信さ
れた情報を受け入れることができる少なくとも1個のア
ドレスカウンタを具え、前記情報はプリセットアドレ
ス、及び前記情報中のプリセットアドレスに先行するヘ
ッダ情報又は前記プリセットアドレスに後続する終端情
報の少なくとも一方の情報を含み、これらヘッダ情報及
び終端情報は前記プリセットアドレスの先頭及び終端を
それぞれ規定し、このシリアルメモリ装置は、前記ヘッ
ダ情報及び/又は終端情報を認識する少なくとも1個の
認識回路を具え、前記プリセットアドレスは、前記ヘッ
ダ情報及び/又は終端情報が固定された情報パターンに
対応する場合だけ前記アドレスカウンタにロードされ、
前記少なくとも1個のアドレスカウンタは、アドレスカ
ウンタを前記プリセットアドレスからさらに計数させる
前記クロック信号入力手段からのアドレス増分信号を受
信し、前記メモリ位置をシリアルにアドレスするように
構成したことを特徴とするシリアルメモリ装置。 - 【請求項2】請求項1に記載のシリアルメモリ装置にお
いて、さらに、別のアドレスカウンタを具え、前記アド
レスカウンタ及び別のアドレスカウンタをそれぞれ読出
アドレスカウンタ及び書込みアドレスカウンタとし、前
記別のアドレスカウンタは、前記制御信号入力手段によ
り受信された起動信号の制御のもとで別のシリアルアド
レス入力手段により受信されたプリセットアドレスを受
け入れるように構成し、当該別のアドレスカウンタは、
当該別のアドレスカウンタを前記プリセットアドレスか
らさらに計数させる前記クロック信号入力手段からのア
ドレス増分信号を受信し、前記順次のメモリ位置をシリ
アルに読み出すように構成したことを特徴とするシリア
ルメモリ装置。 - 【請求項3】前記シリアルアドレス入力手段としてリセ
ット入力が用いられることを特徴とする請求項1又は2
に記載のシリアルメモリ装置。 - 【請求項4】プリセットアドレスに先行するヘッダ情報
及びプリセットアドレスに後続する終端情報用の認識回
路を有し、これらの情報が共に前記シリアルアドレス入
力手段に受信可能なものとされ、ヘッダ情報及び終端情
報がこれらの間に位置するプリセットアドレスの先頭及
び終端を特定するように構成したことを特徴とする請求
項1又は2に記載のシリアルメモリ装置。 - 【請求項5】前記認識回路が出力部を有し、この出力部
を介して、認識回路によるヘッダ情報中の所定のパター
ンの検出後に、前記シリアルアドレス入力手段及び前記
制御信号入力手段により共有される前記特定の端子の正
規の機能を、プリセットアドレスについてのチェックが
完了するまで停止させる信号を供給するように構成した
ことを特徴とする請求項4に記載のシリアルメモリ装
置。
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