JP3285037B2 - メモリ試験装置 - Google Patents
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- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/10—Energy storage using batteries
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】この発明はメモリ試験装置に関
し、特に被試験メモリ（以下ＭＵＴと言う）の連続した
フラッシュライト動作の試験に関する。
し、特に被試験メモリ（以下ＭＵＴと言う）の連続した
フラッシュライト動作の試験に関する。
【０００２】
【従来の技術】画像用メモリでは内蔵されたデータレジ
スタ（カラーレジスタ）にストアした例えば４ビットの
データを所定のロウアドレスの１行分のメモリセルに同
時に書き込むフラッシュ（ライト）モードと呼ばれる動
作モードがある。ＭＵＴのセルアレイが例えば図４に示
すようにロウアドレス信号Ａ0 〜Ａ7 及びカラムアドレ
ス信号Ａ8 〜Ａ15（各８ビット）が入力され、０〜２５
５番地のロウアドレスと０〜２５５番地のカラムアドレ
スを持つ、２５６×２５６ビット構成のメモリチップを
４層（枚）重ねて、２５６×２５６×４ビット構成であ
るとすると、同じロウアドレスの行の２５６×４個のメ
モリセルに同時に４ビット構成の同じデータが書き込ま
れる。
スタ（カラーレジスタ）にストアした例えば４ビットの
データを所定のロウアドレスの１行分のメモリセルに同
時に書き込むフラッシュ（ライト）モードと呼ばれる動
作モードがある。ＭＵＴのセルアレイが例えば図４に示
すようにロウアドレス信号Ａ0 〜Ａ7 及びカラムアドレ
ス信号Ａ8 〜Ａ15（各８ビット）が入力され、０〜２５
５番地のロウアドレスと０〜２５５番地のカラムアドレ
スを持つ、２５６×２５６ビット構成のメモリチップを
４層（枚）重ねて、２５６×２５６×４ビット構成であ
るとすると、同じロウアドレスの行の２５６×４個のメ
モリセルに同時に４ビット構成の同じデータが書き込ま
れる。
【０００３】更に画像メモリには例えば４ビットのマス
クレジスタが内蔵され、マスクデータがストアされる。
フラッシュライトモードで各チップの同じロウアドレス
の一行分のメモリセルのデータを書き換える場合、この
マスクレジスタのデータと入力マスクデータのどちらか
のマスクデータ（４ビット）によって，４ビットデータ
内の特定のビットにマスクを掛け、そのビットの書き換
えを阻止できるようになっている。
クレジスタが内蔵され、マスクデータがストアされる。
フラッシュライトモードで各チップの同じロウアドレス
の一行分のメモリセルのデータを書き換える場合、この
マスクレジスタのデータと入力マスクデータのどちらか
のマスクデータ（４ビット）によって，４ビットデータ
内の特定のビットにマスクを掛け、そのビットの書き換
えを阻止できるようになっている。
【０００４】このようなフラッシュ（ライト）モードを
持つＭＵＴを対象とした従来のメモリ試験装置を図５，
図６を参照して説明する。パターン発生器１からアドレ
ス信号ＳＡ，マスクデータ信号ＳＭＤ，データ信号ＳＤ
及びＭＵＴ制御信号ＳＣ１がＭＵＴ２に、また前記アド
レス信号ＳＡ，マスクデータ信号ＳＭＤ，データ信号Ｓ
Ｄ及び制御信号ＳＣ２が期待値発生器３にそれぞれ供給
される。ＭＵＴ２から読み出したリードデータＲＤと期
待値発生器３より出力された期待値ＫＤとが論理比較器
４にそれぞれ入力され、論理比較さて、ＭＵＴの試験が
行われる。
持つＭＵＴを対象とした従来のメモリ試験装置を図５，
図６を参照して説明する。パターン発生器１からアドレ
ス信号ＳＡ，マスクデータ信号ＳＭＤ，データ信号ＳＤ
及びＭＵＴ制御信号ＳＣ１がＭＵＴ２に、また前記アド
レス信号ＳＡ，マスクデータ信号ＳＭＤ，データ信号Ｓ
Ｄ及び制御信号ＳＣ２が期待値発生器３にそれぞれ供給
される。ＭＵＴ２から読み出したリードデータＲＤと期
待値発生器３より出力された期待値ＫＤとが論理比較器
４にそれぞれ入力され、論理比較さて、ＭＵＴの試験が
行われる。
【０００５】パターン発生器１は、アドレス信号ＳＡ及
びマスクデータ信号ＳＭＤを発生するアドレス発生部１
ａと、データ信号ＳＤを発生するデータ発生部１ｂと、
ＭＵＴ制御信号（クロックを含む）ＳＣ１を発生するＭ
ＵＴ制御信号発生部１ｃ，期待値発生器３に対する制御
信号ＳＣ２を発生する制御信号発生部１ｄと、これら各
部のシーケンスを制御するシーケンス制御部１ｅとで構
成される。
びマスクデータ信号ＳＭＤを発生するアドレス発生部１
ａと、データ信号ＳＤを発生するデータ発生部１ｂと、
ＭＵＴ制御信号（クロックを含む）ＳＣ１を発生するＭ
ＵＴ制御信号発生部１ｃ，期待値発生器３に対する制御
信号ＳＣ２を発生する制御信号発生部１ｄと、これら各
部のシーケンスを制御するシーケンス制御部１ｅとで構
成される。
【０００６】期待値発生器３の構成を図６を参照して説
明する。バッファメモリ５はＭＵＴ２と同等またはそれ
以上の容量を持つ。従って、ＭＵＴ２のデータビット幅
と同じか、それ以上の数だけ重ねられたメモリチップ
（図の例では４枚）を有している。アドレス信号ＳＡ
（例えばロウアドレス，カラムアレス各８ビット）はバ
ッファメモリ５のアドレス入力端子Ａに与えられる。例
えば４ビット構成のデータ信号ＳＤはデータレジスタ６
及びマルチプレクサ７に入力され、データレジスタ６の
出力はマルチプレクサ７及び８にそれぞれ入力される。
マルチプレクサ７では、ある時点の入力データ信号ＳＤ
とデータレジスタ６の出力とのいずれか一方が選択され
て、バッファメモリ５のデータ入力端子Ｄに与えられ
る。
明する。バッファメモリ５はＭＵＴ２と同等またはそれ
以上の容量を持つ。従って、ＭＵＴ２のデータビット幅
と同じか、それ以上の数だけ重ねられたメモリチップ
（図の例では４枚）を有している。アドレス信号ＳＡ
（例えばロウアドレス，カラムアレス各８ビット）はバ
ッファメモリ５のアドレス入力端子Ａに与えられる。例
えば４ビット構成のデータ信号ＳＤはデータレジスタ６
及びマルチプレクサ７に入力され、データレジスタ６の
出力はマルチプレクサ７及び８にそれぞれ入力される。
マルチプレクサ７では、ある時点の入力データ信号ＳＤ
とデータレジスタ６の出力とのいずれか一方が選択され
て、バッファメモリ５のデータ入力端子Ｄに与えられ
る。
【０００７】例えば４ビットのマスクデータ信号ＳＭＤ
はマスクレジスタ（例えば４ビット構成）９及びマルチ
プレクサ１０に入力され、マスクレジスタ９の出力はマ
ルチプレクサ１０に入力される。マルチプレクサ１０で
は、ある時点での入力マスクデータ信号ＳＭＤとマスク
レジスタ９の出力とのいずれか一方が選択され、アンド
ゲート群１１，１２の各一方の入力端子に与えられる。
データレジスタ６，マスクレジスタ９，マルチプレクサ
７，１０及びアンドゲート群１１，１２の一方の入力端
子に制御信号ＳＣ2 が与えられる。アンドゲート群１
１，１２はデータビット幅（例えば４ビット）と同じ数
のアンドゲートよりなり、各々の出力はバッファメモリ
５のライトイネーブル信号入力端子ＷＥ及びマルチプレ
クサ８のセレクト信号入力端子Ｓにそれぞれ入力され
る。
はマスクレジスタ（例えば４ビット構成）９及びマルチ
プレクサ１０に入力され、マスクレジスタ９の出力はマ
ルチプレクサ１０に入力される。マルチプレクサ１０で
は、ある時点での入力マスクデータ信号ＳＭＤとマスク
レジスタ９の出力とのいずれか一方が選択され、アンド
ゲート群１１，１２の各一方の入力端子に与えられる。
データレジスタ６，マスクレジスタ９，マルチプレクサ
７，１０及びアンドゲート群１１，１２の一方の入力端
子に制御信号ＳＣ2 が与えられる。アンドゲート群１
１，１２はデータビット幅（例えば４ビット）と同じ数
のアンドゲートよりなり、各々の出力はバッファメモリ
５のライトイネーブル信号入力端子ＷＥ及びマルチプレ
クサ８のセレクト信号入力端子Ｓにそれぞれ入力され
る。
【０００８】マルチプレクサ１０出力のマスクデータの
Ｌ論理のビットに対応するアンドゲート群１１の出力は
Ｌ論理となるので、バッファメモリ５の対応するチップ
にはＨ論理のライトイネーブル信号が与えられないの
で、そのビットの書き換えは禁止される。なお、データ
レジスタ６及びマスクレジスタ９と同等のものがＭＵＴ
２に内蔵されている。
Ｌ論理のビットに対応するアンドゲート群１１の出力は
Ｌ論理となるので、バッファメモリ５の対応するチップ
にはＨ論理のライトイネーブル信号が与えられないの
で、そのビットの書き換えは禁止される。なお、データ
レジスタ６及びマスクレジスタ９と同等のものがＭＵＴ
２に内蔵されている。
【０００９】バッファメモリ５はＭＵＴ２と異なり通常
のメモリで構成されているので、フランシュ（ライト）
モードでの書込み機能を持っていない。ＭＵＴ２がフラ
ッシュライトモードによってデータを書き込むのと同時
に、同じデータをデータレジスタ６にストアし、その直
後からＭＵＴ２の読み出しを行わせる。このときマルチ
プレクサ８ではアンドゲート１２の出力によって、マス
クが掛けられないビットはデータレジスタ６にストアさ
れたデータが選択され、マスクが掛けられるビットはバ
ッファメモリ５のリードデータが選択される。
のメモリで構成されているので、フランシュ（ライト）
モードでの書込み機能を持っていない。ＭＵＴ２がフラ
ッシュライトモードによってデータを書き込むのと同時
に、同じデータをデータレジスタ６にストアし、その直
後からＭＵＴ２の読み出しを行わせる。このときマルチ
プレクサ８ではアンドゲート１２の出力によって、マス
クが掛けられないビットはデータレジスタ６にストアさ
れたデータが選択され、マスクが掛けられるビットはバ
ッファメモリ５のリードデータが選択される。
【００１０】ＭＵＴ２のフラッシュライトの良否を試験
する状態において、各テストサイクルごとにＭＵＴ２よ
り１アドレス分のデータ（４ビット）の読み出しを行わ
せるが、バッファメモリ５に対しては、１テストサイク
ルの前半で読み出しを行わせ、後半で書き込みを行わせ
る。これによりＭＵＴ２のフラッシュライトの成否を試
験している過程で、バッファメモリ５にデータレジスタ
６の内容をマスクを掛けながら書き込むことができるの
で、ＭＵＴ２の内容とバッファメモリ５の内容とを合致
させることができる。
する状態において、各テストサイクルごとにＭＵＴ２よ
り１アドレス分のデータ（４ビット）の読み出しを行わ
せるが、バッファメモリ５に対しては、１テストサイク
ルの前半で読み出しを行わせ、後半で書き込みを行わせ
る。これによりＭＵＴ２のフラッシュライトの成否を試
験している過程で、バッファメモリ５にデータレジスタ
６の内容をマスクを掛けながら書き込むことができるの
で、ＭＵＴ２の内容とバッファメモリ５の内容とを合致
させることができる。
【００１１】マスクデータ信号ＳＭＤは図５ではアドレ
ス発生部１ａで発生され、アドレスバスを通じてＭＵＴ
２及び期待値発生器３に供給されているが、データ発生
部１ｂで発生して、データバスを通じて供給される場合
もある。
ス発生部１ａで発生され、アドレスバスを通じてＭＵＴ
２及び期待値発生器３に供給されているが、データ発生
部１ｂで発生して、データバスを通じて供給される場合
もある。
【００１２】
【発明が解決しようとする課題】ＭＵＴ２の動作をエミ
ュレートするバッファメモリ方式でデータレジスタ６や
マスクレジスタ９を内蔵した従来の試験装置では、ＭＵ
Ｔ２が一度フラッシュライトを実行したらその１ロウア
ドレス分の領域に対して、バッファメモリ５、データレ
ジスタ６及びマスクレジスタ９の各データで合成した期
待値ＫＤと、ＭＵＴ２のリードデータＲＤとを論理比較
器４で比較してからでないと次のフラッシュライトを実
行することができなかった。
ュレートするバッファメモリ方式でデータレジスタ６や
マスクレジスタ９を内蔵した従来の試験装置では、ＭＵ
Ｔ２が一度フラッシュライトを実行したらその１ロウア
ドレス分の領域に対して、バッファメモリ５、データレ
ジスタ６及びマスクレジスタ９の各データで合成した期
待値ＫＤと、ＭＵＴ２のリードデータＲＤとを論理比較
器４で比較してからでないと次のフラッシュライトを実
行することができなかった。
【００１３】しかし、ＭＵＴ２の実使用状態ではフラッ
シュライトは１ロウアドレス分のメモリセルに限られ
ず、一般に複数のロウアドレス分のメモリセルに対し１
ロウアドレスごとに連続的に書き込みが行われる。従っ
て、試験装置としてはＭＵＴ２の連続的なフラッシュラ
イト動作の良否を試験できるのが望ましい。しかしなが
ら、従来の装置では前述したように連続したフラッシュ
ライト動作の試験ができない問題があった。この発明の
目的はこの問題を解決して、連続的なフラッシュライト
動作の試験を可能にしようとするものである。
シュライトは１ロウアドレス分のメモリセルに限られ
ず、一般に複数のロウアドレス分のメモリセルに対し１
ロウアドレスごとに連続的に書き込みが行われる。従っ
て、試験装置としてはＭＵＴ２の連続的なフラッシュラ
イト動作の良否を試験できるのが望ましい。しかしなが
ら、従来の装置では前述したように連続したフラッシュ
ライト動作の試験ができない問題があった。この発明の
目的はこの問題を解決して、連続的なフラッシュライト
動作の試験を可能にしようとするものである。
【００１４】
（１） この発明では、前記期待値発生器が、少なくと
もＭＵＴのメモリ容量と同等のメモリ容量を持つバッフ
ァメモリと、ＭＵＴ内のデータレジスタが前記データ信
号をライトする動作に同期して、そのデータ信号をライ
ト可能なデータレジスタと、そのデータレジスタの出力
と前記パターン発生器より入力されるデータ信号とを切
り換えて、前記バッファメモリのデータ入力端子に供給
する第１マルチプレクサと、ＭＵＴ内のマスクレジスタ
が前記マスクデータ信号をライトする動作に同期して、
そのマスクデータ信号をライトするマスクレジスタと、
そのマスクレジスタの出力と前記パターン発生器より入
力されるマスクデータ信号とを切り換える第２マルチプ
レクサと、前記アドレス信号（ロウ、カラムアドレス）
の中より任意にロウアドレス・ビットを取り出すアドレ
ス・セレクタと、そのアドレス・セレクタ出力のロウア
ドレスをアドレスとし、前記データレジスタ出力をライ
トデータとし、ＭＵＴのフラッシュライト動作に同期し
てライト可能なデータメモリと、前記アドレス・セレク
タ出力のロウアドレスをアドレスとし、前記第２マルチ
プレクサの出力のマスクデータをライトデータとし、Ｍ
ＵＴのフラッシュライト動作に同期してライト可能なマ
スクメモリと、ＭＵＴのデータビット幅と同じ数のアン
ドゲートで構成され、それら各アンドゲートの入力の一
方に前記マスクデータの各ビットが１対１に対応して入
力され、他方には共通にＰＧからのバッファメモリ・ラ
イト命令が入力され、ビット単位で前記バッファメモリ
のライトを禁止できるアンドゲート群と、前記マスクメ
モリのマスクデータにより、データビット対応でマスク
が指定されたビットは前記バッファメモリ側、マスクが
指定されていないビットは前記データメモリ側のデータ
を選択して前記期待値を発生する第３マルチプレクサと
を具備する。
もＭＵＴのメモリ容量と同等のメモリ容量を持つバッフ
ァメモリと、ＭＵＴ内のデータレジスタが前記データ信
号をライトする動作に同期して、そのデータ信号をライ
ト可能なデータレジスタと、そのデータレジスタの出力
と前記パターン発生器より入力されるデータ信号とを切
り換えて、前記バッファメモリのデータ入力端子に供給
する第１マルチプレクサと、ＭＵＴ内のマスクレジスタ
が前記マスクデータ信号をライトする動作に同期して、
そのマスクデータ信号をライトするマスクレジスタと、
そのマスクレジスタの出力と前記パターン発生器より入
力されるマスクデータ信号とを切り換える第２マルチプ
レクサと、前記アドレス信号（ロウ、カラムアドレス）
の中より任意にロウアドレス・ビットを取り出すアドレ
ス・セレクタと、そのアドレス・セレクタ出力のロウア
ドレスをアドレスとし、前記データレジスタ出力をライ
トデータとし、ＭＵＴのフラッシュライト動作に同期し
てライト可能なデータメモリと、前記アドレス・セレク
タ出力のロウアドレスをアドレスとし、前記第２マルチ
プレクサの出力のマスクデータをライトデータとし、Ｍ
ＵＴのフラッシュライト動作に同期してライト可能なマ
スクメモリと、ＭＵＴのデータビット幅と同じ数のアン
ドゲートで構成され、それら各アンドゲートの入力の一
方に前記マスクデータの各ビットが１対１に対応して入
力され、他方には共通にＰＧからのバッファメモリ・ラ
イト命令が入力され、ビット単位で前記バッファメモリ
のライトを禁止できるアンドゲート群と、前記マスクメ
モリのマスクデータにより、データビット対応でマスク
が指定されたビットは前記バッファメモリ側、マスクが
指定されていないビットは前記データメモリ側のデータ
を選択して前記期待値を発生する第３マルチプレクサと
を具備する。
【００１５】（２） 前記（１）項において、前記第１
マルチプレクサの出力と前記データメモリの出力とを切
換選択して、前記バッファメモリのデータ入力端子に供
給する第４マルチプレクサと、前記第２マルチプレクサ
の出力と前記マスクメモリの出力とを切換選択して、前
記アンドゲート群の一方の入力端子に供給する第５マル
チプレクサとを設け、ＭＵＴの連続的なフラッシュライ
トを行った複数ロウアドレス領域をリードするとき、前
記第４、第５マルチプレクサに対して前記データメモリ
側及びマスクメモリ側をそれぞれ選択させ、１テストサ
イクルにおいてＭＵＴの１アドレス分のデータをリード
する度に、その前半の期間で前記データメモリの出力と
バッファメモリの出力とを前記第３マルチプレクサで選
択して期待値を発生させ、後半の期間で前記データメモ
リのデータを前記マスクメモリのデータでマスクを掛け
ながら、前記バッファメモリにライトするようにしても
よい。
マルチプレクサの出力と前記データメモリの出力とを切
換選択して、前記バッファメモリのデータ入力端子に供
給する第４マルチプレクサと、前記第２マルチプレクサ
の出力と前記マスクメモリの出力とを切換選択して、前
記アンドゲート群の一方の入力端子に供給する第５マル
チプレクサとを設け、ＭＵＴの連続的なフラッシュライ
トを行った複数ロウアドレス領域をリードするとき、前
記第４、第５マルチプレクサに対して前記データメモリ
側及びマスクメモリ側をそれぞれ選択させ、１テストサ
イクルにおいてＭＵＴの１アドレス分のデータをリード
する度に、その前半の期間で前記データメモリの出力と
バッファメモリの出力とを前記第３マルチプレクサで選
択して期待値を発生させ、後半の期間で前記データメモ
リのデータを前記マスクメモリのデータでマスクを掛け
ながら、前記バッファメモリにライトするようにしても
よい。
【００１６】
【実施例】この発明のメモリ試験装置に使用する期待値
発生器３を図１に、図６と対応する部分に同じ符号を付
して示す。動作説明の前に各機能ブロックについて簡単
に説明する。マルチプレクサ７，８，１０，データレジ
スタ６，マスクレジスタ９，アンドゲート群１１，１
２，バッファメモリ５の機能・動作は従来の図６のもの
と同じである。
発生器３を図１に、図６と対応する部分に同じ符号を付
して示す。動作説明の前に各機能ブロックについて簡単
に説明する。マルチプレクサ７，８，１０，データレジ
スタ６，マスクレジスタ９，アンドゲート群１１，１
２，バッファメモリ５の機能・動作は従来の図６のもの
と同じである。
【００１７】マルチプレクサ７はパターン発生器（Ｐ
Ｇ）１（図５）からのフラッシュライト命令でデータレ
ジスタ６側のデータを選択する様に切り換えられる。ま
たマルチプレクサ１０はＰＧ１からのマスクデータ切り
換え命令でマスクレジスタ９側のデータを選択する様に
切り換えられる。データレジスタ６はＰＧ１からのデー
タロード命令でデータＳＤをロードし、マスクレジスタ
９はＰＧ１からのマスクデータロード命令でマスクデー
タＳＭＤをロードする。
Ｇ）１（図５）からのフラッシュライト命令でデータレ
ジスタ６側のデータを選択する様に切り換えられる。ま
たマルチプレクサ１０はＰＧ１からのマスクデータ切り
換え命令でマスクレジスタ９側のデータを選択する様に
切り換えられる。データレジスタ６はＰＧ１からのデー
タロード命令でデータＳＤをロードし、マスクレジスタ
９はＰＧ１からのマスクデータロード命令でマスクデー
タＳＭＤをロードする。
【００１８】バッファメモリ５は１ビットデータ幅の複
数（ＭＵＴ２のデータビット幅ＤＷの倍数）のメモリで
構成され、ＭＵＴ２のメモリ容量と同じかまたはそれ以
上のメモリ容量を持っている。この例では、バッファメ
モリ５はＭＵＴ２と同じデータビット幅ＤＷ＝４とされ
る。アンドゲート群１１はバッファメモリ５のデータビ
ット幅ＤＷと同じ数のアンドゲートで構成され、入力の
一方はマルチプレクサ１０出力のマスクデータビットと
１対１に接続され、もう一方は共通に制御信号端子ＣＯ
ＮＴに接続され、ＰＧからのバッファメモリ・ライト命
令が入力される。
数（ＭＵＴ２のデータビット幅ＤＷの倍数）のメモリで
構成され、ＭＵＴ２のメモリ容量と同じかまたはそれ以
上のメモリ容量を持っている。この例では、バッファメ
モリ５はＭＵＴ２と同じデータビット幅ＤＷ＝４とされ
る。アンドゲート群１１はバッファメモリ５のデータビ
ット幅ＤＷと同じ数のアンドゲートで構成され、入力の
一方はマルチプレクサ１０出力のマスクデータビットと
１対１に接続され、もう一方は共通に制御信号端子ＣＯ
ＮＴに接続され、ＰＧからのバッファメモリ・ライト命
令が入力される。
【００１９】アドレス・セレクタ２１はＰＧ１からのア
ドレス信号（ロウ、カラムアドレス）ＳＡの中よりロウ
アドレス・ビットを取り出す。データメモリ２２はアド
レス・セレクタ２１で取り出されたロウアドレスをアド
レスとしてアクセスされるメモリで、データとしてデー
タレジスタ６の出力が印加され、書き込みはＰＧ１から
のフラッシュライト命令で行われる。またマスクメモリ
２３もアドレス・セレクタ２１で取り出されたロウアド
レスをアドレスとしてアクセスされるメモリで、データ
としてマルチプレクサ１０出力のマスクデータが印加さ
れ、書き込みはＰＧ１からのフラッシュライト命令で行
われる。
ドレス信号（ロウ、カラムアドレス）ＳＡの中よりロウ
アドレス・ビットを取り出す。データメモリ２２はアド
レス・セレクタ２１で取り出されたロウアドレスをアド
レスとしてアクセスされるメモリで、データとしてデー
タレジスタ６の出力が印加され、書き込みはＰＧ１から
のフラッシュライト命令で行われる。またマスクメモリ
２３もアドレス・セレクタ２１で取り出されたロウアド
レスをアドレスとしてアクセスされるメモリで、データ
としてマルチプレクサ１０出力のマスクデータが印加さ
れ、書き込みはＰＧ１からのフラッシュライト命令で行
われる。
【００２０】アンドゲート群１２はマスクメモリ２３の
データビット幅と同じ数のアンドゲートで構成され、入
力の一方はマスクメモリ２３のデータの各ビットと１対
１に接続され、入力の他方は共通に制御端子ＣＯＮＴに
接続され、ＰＧ１からのフラッシュリード命令（この期
待値発生器のみに与えられる命令）が入力される。マル
チプレクサ８はアンドゲート群１２の出力により、デー
タビット対応でマスクが指定されたビットはバッファメ
モリ５側、マスクが指定されていないビットはデータメ
モリ２２側のデータを選択するように制御される。な
お、フラッシュリードでないときは、バッファメモリ５
側が選択される。
データビット幅と同じ数のアンドゲートで構成され、入
力の一方はマスクメモリ２３のデータの各ビットと１対
１に接続され、入力の他方は共通に制御端子ＣＯＮＴに
接続され、ＰＧ１からのフラッシュリード命令（この期
待値発生器のみに与えられる命令）が入力される。マル
チプレクサ８はアンドゲート群１２の出力により、デー
タビット対応でマスクが指定されたビットはバッファメ
モリ５側、マスクが指定されていないビットはデータメ
モリ２２側のデータを選択するように制御される。な
お、フラッシュリードでないときは、バッファメモリ５
側が選択される。
【００２１】本装置でも、フラッシュライト動作試験以
外の試験ではＭＵＴ２の試験を開始してＭＵＴ２にデー
タをライトするとき、バッファメモリ５に同じデータを
ライトし、ＭＵＴ２からデータをリードするとき、バッ
ファメモリ５からデータをリードし、このデータを期待
値としてＭＵＴ２からのリードデータと比較することに
より試験を行っている。
外の試験ではＭＵＴ２の試験を開始してＭＵＴ２にデー
タをライトするとき、バッファメモリ５に同じデータを
ライトし、ＭＵＴ２からデータをリードするとき、バッ
ファメモリ５からデータをリードし、このデータを期待
値としてＭＵＴ２からのリードデータと比較することに
より試験を行っている。
【００２２】ＭＵＴ２がフラッシュライトのデータを内
部データレジスタにライトするとき、同じデータを本装
置のデータレジスタ６にライトし、同様にマスクデータ
をＭＵＴ２の内部マスクレジスタにライトするとき、同
じデータを本装置のマスクレジスタ９にライトする。Ｍ
ＵＴ２がフラッシュライトを実行するとき、バッファメ
モリ５にはライトせず、代わりにデータメモリ２２にデ
ータレジスタ６の設定値をライトし、マスクメモリ２３
にマスクデータ（マルチプレクサ１０の出力）をライト
する。これにより、ＭＵＴ２がフラッシュライトを実行
するときのライトデータとマスクデータを同時にロウア
ドレスごとにこれらのメモリに取り込むことができるの
で、ＭＵＴ２の連続的なフラッシュライト動作の実行が
可能となる。
部データレジスタにライトするとき、同じデータを本装
置のデータレジスタ６にライトし、同様にマスクデータ
をＭＵＴ２の内部マスクレジスタにライトするとき、同
じデータを本装置のマスクレジスタ９にライトする。Ｍ
ＵＴ２がフラッシュライトを実行するとき、バッファメ
モリ５にはライトせず、代わりにデータメモリ２２にデ
ータレジスタ６の設定値をライトし、マスクメモリ２３
にマスクデータ（マルチプレクサ１０の出力）をライト
する。これにより、ＭＵＴ２がフラッシュライトを実行
するときのライトデータとマスクデータを同時にロウア
ドレスごとにこれらのメモリに取り込むことができるの
で、ＭＵＴ２の連続的なフラッシュライト動作の実行が
可能となる。
【００２３】ＭＵＴ２の連続的なフラッシュライトを行
った領域をリードするとき、期待値発生器３だけにフラ
ッシュリード命令を印加し、アンドゲート群１２の入力
の他方を“１”にしてマスクメモリ２３のデータにより
マルチプレクサ８の制御を行い、データビット対応でマ
スクが指定されたビットはバッファメモリ５側、マスク
が指定されていないビットはデータメモリ２２側のデー
タを選択することにより期待値を生成できる。これによ
りＭＵＴ２の連続的なフラッシュライト動作の試験が可
能となる。
った領域をリードするとき、期待値発生器３だけにフラ
ッシュリード命令を印加し、アンドゲート群１２の入力
の他方を“１”にしてマスクメモリ２３のデータにより
マルチプレクサ８の制御を行い、データビット対応でマ
スクが指定されたビットはバッファメモリ５側、マスク
が指定されていないビットはデータメモリ２２側のデー
タを選択することにより期待値を生成できる。これによ
りＭＵＴ２の連続的なフラッシュライト動作の試験が可
能となる。
【００２４】
【変形例】図１の回路では、連続したフラッシュライト
動作の試験が終了した後は、装置はリセットされ、必要
に応じマスクデータ等を変更して、再び次の連続したフ
ラッシュライト動作の試験が行われる。これに対して、
装置をリセットすることなく、次の連続したフラッシュ
ライト動作試験を何度でも行えるようにしたのが図２の
回路である。この場合には、マルチプレクサ７とメモリ
２２のデータを切り換えるマルチプレクサ３１，マルチ
プレクサ１０とマスクメモリ２３のデータを切り換える
マルチプレクサ３２を追加して、フラッシュリード命令
が来たときデータメモリ２２，マスクメモリ２３側をそ
れぞれ選択させ、ＭＵＴ２のフラッシュライトを行った
領域をリードするとき、図３に示す様に１テストサイク
ルにおいてＭＵＴ２の１アドレス分のデータ（例えば４
ビット）を読み出す１リード動作期間に、期待値発生器
３のリード動作とライト動作を順次行わせる。その前半
のリード動作でマルチプレクサ８より期待値が発生され
る。また後半のライト動作のときデータメモリ２２とマ
スクメモリ２３からの対応するデータでバッファメモリ
５にマスクを掛けながらライトすることにより、ＭＵＴ
２の連続的にフラッシュライトを行った領域を全てリー
ドした後で、ＭＵＴ２とバッファメモリ５の内容が一致
することになるので次の連続的なフラッシュライト動作
の試験が続いて実行できる。
動作の試験が終了した後は、装置はリセットされ、必要
に応じマスクデータ等を変更して、再び次の連続したフ
ラッシュライト動作の試験が行われる。これに対して、
装置をリセットすることなく、次の連続したフラッシュ
ライト動作試験を何度でも行えるようにしたのが図２の
回路である。この場合には、マルチプレクサ７とメモリ
２２のデータを切り換えるマルチプレクサ３１，マルチ
プレクサ１０とマスクメモリ２３のデータを切り換える
マルチプレクサ３２を追加して、フラッシュリード命令
が来たときデータメモリ２２，マスクメモリ２３側をそ
れぞれ選択させ、ＭＵＴ２のフラッシュライトを行った
領域をリードするとき、図３に示す様に１テストサイク
ルにおいてＭＵＴ２の１アドレス分のデータ（例えば４
ビット）を読み出す１リード動作期間に、期待値発生器
３のリード動作とライト動作を順次行わせる。その前半
のリード動作でマルチプレクサ８より期待値が発生され
る。また後半のライト動作のときデータメモリ２２とマ
スクメモリ２３からの対応するデータでバッファメモリ
５にマスクを掛けながらライトすることにより、ＭＵＴ
２の連続的にフラッシュライトを行った領域を全てリー
ドした後で、ＭＵＴ２とバッファメモリ５の内容が一致
することになるので次の連続的なフラッシュライト動作
の試験が続いて実行できる。
【００２５】
【発明の効果】この発明では、ＭＵＴ２がフラッシュラ
イトを実行するときのライトデータとマスクデータとを
同時にロウアドレスごとにデータメモリ２２及びマスク
メモリ２３にそれぞれ取り込むことができるので、ＭＵ
Ｔ２の連続的なフラッシュライトが行える。またＭＵＴ
２の連続的なフラッシュライトを行った領域をリードす
るとき、バッファメモリ５側とデータメモリ２２側のデ
ータを切換選択することにより期待値を生成できる。こ
れによりＭＵＴ２の連続的なフラッシュライト動作の試
験が可能となる。
イトを実行するときのライトデータとマスクデータとを
同時にロウアドレスごとにデータメモリ２２及びマスク
メモリ２３にそれぞれ取り込むことができるので、ＭＵ
Ｔ２の連続的なフラッシュライトが行える。またＭＵＴ
２の連続的なフラッシュライトを行った領域をリードす
るとき、バッファメモリ５側とデータメモリ２２側のデ
ータを切換選択することにより期待値を生成できる。こ
れによりＭＵＴ２の連続的なフラッシュライト動作の試
験が可能となる。
【００２６】更に請求項２の発明では、マルチプレクサ
３１，３２を追加し、フラッシュリード命令でデータメ
モリ２２及びマスクメモリ２３側をそれぞれ選択させ、
ＭＵＴ２の１アドレス分のデータを読み出す１テストサ
イクルにおいて、その前半で前記と同様にして期待値を
発生し、後半でデータメモリ２２のデータをマスクメモ
リ２３のデータでマスクを掛けながら、バッファメモリ
５にライトすることにより、ＭＵＴ２の連続したフラッ
シュライトを行った領域を読み出した後のＭＵＴ２とバ
ッファメモリ５の内容を完全に一致させることができる
ので、次の連続的なフラッシュライト動作の試験を引き
続き行うことができる。
３１，３２を追加し、フラッシュリード命令でデータメ
モリ２２及びマスクメモリ２３側をそれぞれ選択させ、
ＭＵＴ２の１アドレス分のデータを読み出す１テストサ
イクルにおいて、その前半で前記と同様にして期待値を
発生し、後半でデータメモリ２２のデータをマスクメモ
リ２３のデータでマスクを掛けながら、バッファメモリ
５にライトすることにより、ＭＵＴ２の連続したフラッ
シュライトを行った領域を読み出した後のＭＵＴ２とバ
ッファメモリ５の内容を完全に一致させることができる
ので、次の連続的なフラッシュライト動作の試験を引き
続き行うことができる。
【図１】請求項１の発明のメモリ試験装置に使用する期
待値発生器のブロック図。
待値発生器のブロック図。
【図２】請求項２の発明のメモリ試験装置に使用する期
待値発生器のブロック図。
待値発生器のブロック図。
【図３】図２の実施例の要部のタイミングチャート。
【図４】被試験メモリ（ＭＵＴ）のセルアレイの構成例
を示す図。
を示す図。
【図５】従来およびこの発明のメモリ試験装置の構成の
概要を示すブロック図。
概要を示すブロック図。
【図６】従来のメモリ試験装置に使用する期待値発生器
のブロック図。
のブロック図。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G01R 31/28 G01R 31/3183
Claims (2)
- 【請求項１】 期待値発生器と、その期待値発生器より
出力される期待値と被試験メモリ（以下ＭＵＴと言う）
より読み出したデータとを論理比較する論理比較器と、
アドレス信号、データ信号及びマスクデータ信号を前記
ＭＵＴ及び期待値発生器に並列に供給すると共に各々に
制御信号を供給するパターン発生器とを具備するメモリ
試験装置において、 前記期待値発生器は、少なくともＭＵＴのメモリ容量と
同等のメモリ容量を持つバッファメモリと、 ＭＵＴ内のデータレジスタが前記データ信号をライトす
る動作に同期して、そのデータ信号をライト可能なデー
タレジスタと、 そのデータレジスタの出力と前記パターン発生器より入
力されるデータ信号とを切り換えて、前記バッファメモ
リのデータ入力端子に供給する第１マルチプレクサと、 ＭＵＴ内のマスクレジスタが前記マスクデータ信号をラ
イトする動作に同期して、そのマスクデータ信号をライ
トするマスクレジスタと、 そのマスクレジスタの出力と前記パターン発生器より入
力されるマスクデータ信号とを切り換える第２マルチプ
レクサと、 前記アドレス信号（ロウ、カラムアドレス）の中より任
意にロウアドレス・ビットを取り出すアドレス・セレク
タと、 そのアドレス・セレクタ出力のロウアドレスをアドレス
とし、前記データレジスタ出力をライトデータとし、Ｍ
ＵＴのフラッシュライト動作に同期してライト可能なデ
ータメモリと、 前記アドレス・セレクタ出力のロウアドレスをアドレス
とし、前記第２マルチプレクサの出力のマスクデータを
ライトデータとし、ＭＵＴのフラッシュライト動作に同
期してライト可能なマスクメモリと、 ＭＵＴのデータビット幅と同じ数のアンドゲートで構成
され、それら各アンドゲートの入力の一方に前記マスク
データの各ビットが１対１に対応して入力され、他方に
は共通にＰＧからのバッファメモリ・ライト命令が入力
され、ビット単位で前記バッファメモリのライトを禁止
できるアンドゲート群と、 前記マスクメモリのマスクデータにより、データビット
対応でマスクが指定されたビットは前記バッファメモリ
側、マスクが指定されていないビットは前記データメモ
リ側のデータを選択して前記期待値を発生する第３マル
チプレクサとを具備することを特徴とする、 メモリ試験装置。 - 【請求項２】 前記第１マルチプレクサの出力と前記デ
ータメモリの出力とを切換選択して、前記バッファメモ
リのデータ入力端子に供給する第４マルチプレクサと、
前記第２マルチプレクサの出力と前記マスクメモリの出
力とを切換選択して、前記アンドゲート群の一方の入力
端子に供給する第５マルチプレクサとを設け、ＭＵＴの
連続的なフラッシュライトを行った複数ロウアドレス領
域をリードするとき、前記第４、第５マルチプレクサに
対して前記データメモリ側及びマスクメモリ側をそれぞ
れ選択させ、 １テストサイクルにおいてＭＵＴの１アドレス分のデー
タをリードする度に、その前半の期間で前記データメモ
リの出力とバッファメモリの出力とを前記第３マルチプ
レクサで選択して期待値を発生させ、後半の期間で前記
データメモリのデータを前記マスクメモリのデータでマ
スクを掛けながら、前記バッファメモリにライトするこ
とを特徴とする、請求項１記載のメモリ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03735892A JP3285037B2 (ja) | 1992-02-25 | 1992-02-25 | メモリ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03735892A JP3285037B2 (ja) | 1992-02-25 | 1992-02-25 | メモリ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05234399A JPH05234399A (ja) | 1993-09-10 |
| JP3285037B2 true JP3285037B2 (ja) | 2002-05-27 |
Family
ID=12495321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03735892A Expired - Fee Related JP3285037B2 (ja) | 1992-02-25 | 1992-02-25 | メモリ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3285037B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997025717A1 (fr) * | 1996-01-12 | 1997-07-17 | Advantest Corporation | Generateur de motif de contrôle |
-
1992
- 1992-02-25 JP JP03735892A patent/JP3285037B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05234399A (ja) | 1993-09-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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