JP2545719Y2 - メモリ試験データ選択回路 - Google Patents

Description

【考案の詳細な説明】 「産業上の利用分野」 この考案は、半導体メモリの試験装置に用いられる、
パターン発生部から得られた試験データ群からメモリの
それぞれのデータ入力端子に印加するデータを選択する
回路に関する。

「従来の技術」 半導体メモリの試験装置においては、パターン発生部
から得られた試験データ群からメモリのそれぞれのデー
タ入力端子に印加されるデータが選択され、その選択さ
れた印加データがそれぞれメモリのデータ入力端子に印
加されてメモリに書き込まれるとともに、パターン発生
部から得られた試験データ群からメモリのそれぞれのデ
ータ出力端子から読み出されたデータと論理比較される
データが選択され、その選択された期待値データがそれ
ぞれ論理比較回路に供給されてメモリのデータ出力端子
から読み出されたデータと論理比較されるが、従来、そ
のパターン発生部から得られた試験データ群からの印加
データおよび期待値データの選択は、それぞれ１試験サ
イクル内において同一内容のデータが取り出されるよう
にされている。

すなわち、第４図は従来のメモリ試験データ選択回路
の一例で、パターン発生部10から試験データ群が得られ
てデータマルチプレクサ20に供給され、その一つのデー
タが選択されてメモリの一つのデータ入力端子に印加さ
れてメモリに書き込まれるとともに、メモリからのデー
タ読出時においてはデータマルチプレクサ20からメモリ
のデータ出力端子から読み出されたデータと論理比較さ
れるデータがそれぞれの試験サイクルごとに選択され、
その選択された期待値データが論理比較回路に供給され
てメモリのデータ出力端子から読み出されたデータと論
理比較される。図では１つのデータマルチプレクサ20を
示したが、メモリのデータ入力端子数だけ設けられ、メ
モリの種類によりパターン発生部10のデータ出力端子の
配列順と、メモリのデータ入力端子の配列の関係が異な
ることがあり、この異なりに応じてデータマルチプレク
サ20でパターン発生部10のデータ出力端子のデータ選択
を変更する。従って試験中はデータマルチプレクサ20で
の選択は変更されない。

「考案が解決しようとする課題」 半導体メモリの一種として、DRAM（ダイナミックRA
M）の一種でディスプレイのフレームバッファなどとし
て用いられる、ランダムアクセスポートとシリアルアク
セスポートを備えるデュアルポート・ダイナミックメモ
リと称されるものがあり、このデュアルポート・ダイナ
ミックメモリの拡張機能の一つとして、１回のRAS（行
アドレスストローブ）サイクル内においてメモリセルの
データ入力端子にマスクデータを与えてメモリセルのブ
ロックのうちのマスクがかけられない部分に内部レジス
タの内容を一気に書き込むマスク付きブロックライトと
称されるものが考えられているが、このようなデュアル
ポート・ダイナミックメモリのマスク付きブロックライ
ト機能を試験するには、メモリセルのそれぞれのデータ
入力端子に印加されるデータが１試験サイクル内におい
て変えられる必要がある。ただし、そのデータはのマス
クデータとされるもので、メモリに書き込まれるもので
はない。

しかしながら、上述した従来のメモリ試験データ選択
回路においては、データマルチプレクサ20からメモリの
データ入力端子に印加されるデータがそれぞれの試験サ
イクルごとに選択され、メモリのデータ入力端子に印加
されるデータが１試験サイクル内において変えられない
ので、上述したデュアルポート・ダイナミックメモリの
マスク付きブロックライト機能を試験する場合などには
用いることができない不都合がある。

そこで、この考案は、半導体メモリの試験装置に用い
られる、パターン発生部から得られた試験データ群から
メモリのそれぞれのデータ入力端子に印加するデータを
選択する回路において、デュアルポート・ダイナミック
メモリのマスク付きブロックライト機能を試験する場合
などにも用いることができるようにしたものである。

「課題を解決するための手段」 この考案においては、パターン発生部から得られた試
験データ群からその一つを選択して出力する複数のデー
タマルチプレクサを、メモリの一つのデータピンと接続
されるべきデータ入力端子と対応して設け、１試験サイ
クル内でこの複数のデータマルチプレクサの出力データ
の選択切換によって、データ入力端子に印加する第１モ
ードと、試験中は複数のデータマルチプレクサの出力デ
ータの一つを選択してデータ入力端子に印加する第２モ
ードのいずれかが選択され、また第１モードおよび第２
モードのいずれにおいても、試験中は複数のデータマル
チプレクサの出力データの一つを選択して期待値データ
として出力する手段を有する。

「作用」 上記のように構成された、この考案のメモリ試験デー
タ選択回路においては、メモリの一つのデータ入力端子
につき複数のデータマルチプレクサの出力データの選択
切換によって、メモリのそれぞれのデータ入力端子に印
加されるデータが１試験サイクル内において変えられる
モードが選択されることによって、デュアルポート・ダ
イナミックメモリのマスク付きブロックライト機能を試
験する場合などにも用いることができる。

「実施例」 第１図は、この考案のメモリ試験データ選択回路の一
例で、メモリのある一つのデータ入力端子およびある一
つのデータ出力端子に対する試験データ選択回路を示し
たものである。

パターン発生部10から試験データ群が得られて２個の
前段側データマルチプレクサ21および22に供給され、前
段側データマルチプレクサ21および22からそれぞれ一つ
の試験データが選択される。前段側データマルチプレク
サ21および22には、それぞれパターン発生部10からの試
験データ群のすべてが共通に供給されてもよいし、パタ
ーン発生部10からの試験データ群が二分されて供給され
てもよいとともに、前段側データマルチプレクサ21およ
び22からは、それぞれの試験サイクルにおいて互いに異
なる試験データが選択される。前段側データマルチプレ
クサ21の出力データは印加データ用データマルチプレク
サ31および期待値データ用データマルチプレクサ32のそ
れぞれ一方のデータ入力端子D1に供給され、前段側デー
タマルチプレクサ22の出力データは印加データ用データ
マルチプレクサ31および期待値データ用データマルチプ
レクサ32のそれぞれ他方のデータ入力端子D2に供給され
る。

そして、制御部40からレジスタ51にデータ内容が１ま
たは０の制御データがロードされて、そのレジスタ51か
らの制御データCD0がマルチプレクサ53に供給され、制
御部40から１試験サイクル内の前半と後半でデータ内容
が変化するリアルタイム制御データRCDが得られて、こ
れがマルチプレクサ53に供給され、マルチプレクサ53が
制御部40からの制御信号によって切り換えられて、これ
から制御データCD1として上記の制御データCD0またはリ
アルタイム制御データRCDが選択され、その制御データC
D1が印加データ用データマルチプレクサ31のセレクト端
子Ｓに供給されて、制御データCD1のデータ内容が１で
あるか０であるかに応じて印加データ用データマルチプ
レクサ31から前段側データマルチプレクサ21または22の
出力データが選択され、その選択されたデータがメモリ
のデータ入力端子に印加されるデータとされる。

また、制御部40からレジスタ52にデータ内容が１また
は０の制御データがロードされ、そのレジスタ52からの
制御データCD2が期待値データ用データマルチプレクサ3
2のセレクト端子Ｓに供給されて、制御データCD2のデー
タ内容が１であるか０であるかに応じて期待値データ用
データマルチプレクサ32から前段側データマルチプレク
サ21または22の出力データが選択され、その選択された
データがメモリのデータ出力端子から読み出されたデー
タと論理比較されるデータとされる。

上記のメモリ試験データ選択回路においては、通常の
メモリを試験する場合には、マルチプレクサ53が出力の
制御データCD1としてレジスタ51からの制御データCD0を
選択する状態に切り換えられて、その制御データCD0が
印加データ用データマルチプレクサ31のセレクト端子Ｓ
に供給され、印加データ用データマルチプレクサ31から
は制御データCD0のデータ内容が１であるか０であるか
に応じて前段側データマルチプレクサ21または22の出力
データが選択され、すなわちメモリのデータ入力端子に
印加されるデータは第２図に示すように１試験サイクル
内において変化しないとともに、期待値データ用データ
マルチプレクサ32のセレクト端子Ｓにはレジスタ52から
の制御データCD2が供給されるので、期待値データ用デ
ータマルチプレクサ32からは制御データCD2のデータ内
容が１であるか０であるかに応じて前段側データマルチ
プレクサ21または22の出力データが選択され、すなわち
メモリのデータ出力端子から読み出されたデータと論理
比較される期待値データは上記の印加データと同様に１
試験サイクル内において変化しない。

また、例えばデュアルポート・ダイナミックメモリの
マスク付きブロックライト機能を試験する場合には、マ
ルチプレクサ53が出力の制御データCD1として制御部40
からのリアルタイム制御データRCDを選択する状態に切
り換えられて、そのリアルタイム制御データRCDが印加
データ用データマルチプレクサ31のセレクト端子Ｓに供
給され、印加データ用データマルチプレクサ31からはリ
アルタイム制御データRCDのデータ内容が１であるか０
であるかに応じて前段側データマルチプレクサ21または
22の出力データが選択され、すなわちデュアルポート・
ダイナミックメモリのメモリセルのデータ入力端子にマ
スクデータとして印加されるデータは第３図に示すよう
に１試験サイクル内においてその前半と後半で変えられ
るとともに、期待値データ用データマルチプレクサ32の
セレクト端子Ｓにはレジスタ52からの制御データCD2が
供給されるので、期待値データ用データマルチプレクサ
32からは制御データCD2のデータ内容が１であるか０で
あるかに応じて前段側データマルチプレクサ21または22
の出力データが選択され、すなわちデュアルポート・ダ
イナミックメモリのデータ出力端子から読み出されたデ
ータと論値比較される期待値データは１試験サイクル内
において変化しない。

「考案の効果」 上述したように、この考案によれば、メモリ試験デー
タ選択回路をデュアルポート・ダイナミックメモリのマ
スク付きブロックライト機能を試験する場合などにも用
いることができる。

【図面の簡単な説明】

第１図は、この考案のメモリ試験データ選択回路の一例
を示すブロック図、第２図および第３図は、その動作の
説明に供するタイムチャート、第４図は、従来のメモリ
試験データ選択回路の一例を示すブロック図である。

Claims (1)

(57)【実用新案登録請求の範囲】
1. 【請求項１】パターン発生部から得られたデータ群から
   その一つを選択して出力する複数のデータマルチプレク
   サが、被試験メモリの一つのデータピンと接続されるべ
   きデータ入力端子と対応して設けられ、 １試験サイクル内で上記複数データマルチプレクサの出
   力データを選択切換えて上記データ入力端子に印加する
   第１モードと、試験中は上記複数のデータマルチプレク
   サの出力データの１つを選択して上記データ入力端子に
   印加する第２モードとの何れかが選択され、 上記第１モードおよび上記第２モードの何れにおいて
   も、試験中は上記複数のデータマルチプレクサの出力デ
   ータの１つを選択して期待値データとして出力する手段
   を有する メモリ試験データ選択回路。