JPH1166889A - 高速試験機能つきメモリ - Google Patents
高速試験機能つきメモリInfo
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- JPH1166889A JPH1166889A JP9227192A JP22719297A JPH1166889A JP H1166889 A JPH1166889 A JP H1166889A JP 9227192 A JP9227192 A JP 9227192A JP 22719297 A JP22719297 A JP 22719297A JP H1166889 A JPH1166889 A JP H1166889A
- Authority
- JP
- Japan
- Prior art keywords
- test
- pattern
- circuit
- memory
- data
- Prior art date
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】チップ内部での試験を可能とすると共に試験時
間を短縮するメモリの提供。 【解決手段】メモリセルアレイと、予め格納された固定
パタンを出力する手段、入力ビットパタンから任意パタ
ンを生成する手段、ロウアドレスを順次カウントアップ
するカウンタ手段、固定パタン又は任意パタンを選択出
力する選択手段とを含む試験回路と、メモリセルアレイ
の選択されたロウに試験回路からのパタンを書き込む試
験データ書き込み回路と、試験回路からのパタンと前記
メモリセルアレイからの読み出しデータを比較し試験終
了でない場合にはロウアドレスをカウントアップするよ
うに前記カウンタ手段を制御する試験データチェック回
路と、含む。
間を短縮するメモリの提供。 【解決手段】メモリセルアレイと、予め格納された固定
パタンを出力する手段、入力ビットパタンから任意パタ
ンを生成する手段、ロウアドレスを順次カウントアップ
するカウンタ手段、固定パタン又は任意パタンを選択出
力する選択手段とを含む試験回路と、メモリセルアレイ
の選択されたロウに試験回路からのパタンを書き込む試
験データ書き込み回路と、試験回路からのパタンと前記
メモリセルアレイからの読み出しデータを比較し試験終
了でない場合にはロウアドレスをカウントアップするよ
うに前記カウンタ手段を制御する試験データチェック回
路と、含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に中央処理装置の試験時間の短縮と試験性を向
上する高速試験機能つきメモリ関する。
関し、特に中央処理装置の試験時間の短縮と試験性を向
上する高速試験機能つきメモリ関する。
【０００２】
【従来の技術】この種の試験機能つきメモリは、試験精
度の向上の目的で用いられている。例えば特開平５−２
６４６７５号公報には、同一チップ上にメモリと論理回
路を備え、試験専用端子から入力される多ビットのアド
レス信号に基づいて該アドレス信号がメモリの入力ポー
トに入力された後に前記アドレス信号に基づいて所定の
パルス幅の書き込み制御信号（ＷＥ）を該メモリに出力
する試験回路を備え得た半導体集積回路装置が提案され
ている。
度の向上の目的で用いられている。例えば特開平５−２
６４６７５号公報には、同一チップ上にメモリと論理回
路を備え、試験専用端子から入力される多ビットのアド
レス信号に基づいて該アドレス信号がメモリの入力ポー
トに入力された後に前記アドレス信号に基づいて所定の
パルス幅の書き込み制御信号（ＷＥ）を該メモリに出力
する試験回路を備え得た半導体集積回路装置が提案され
ている。
【０００３】また、例えば特開昭５９−２３５４０号公
報には、集積回路と一体的に自己機能のテスト回路を備
え、集積回路事態で自己テストを実行し、テスト結果を
フラグをたてることにより自己申告する集積回路のテス
ト方法が提案されている。
報には、集積回路と一体的に自己機能のテスト回路を備
え、集積回路事態で自己テストを実行し、テスト結果を
フラグをたてることにより自己申告する集積回路のテス
ト方法が提案されている。
【０００４】次に、上記特開平５−２６４６７５号公報
に記載される従来の試験機能つきメモリについて、図８
を用いて説明する。図８において、８はメモリ、９はチ
ップ、１０は論理回路、１１はメモリ試験回路である。
ＡＤはアドレス信号である。
に記載される従来の試験機能つきメモリについて、図８
を用いて説明する。図８において、８はメモリ、９はチ
ップ、１０は論理回路、１１はメモリ試験回路である。
ＡＤはアドレス信号である。
【０００５】次に、動作を説明する。試験専用端子Ｔｉ
から入力されるアドレス信号ＡＤの変化に基づいて、メ
モリ試験回路１１が所定のパルス幅の書き込み制御信号
ＷＥをメモリ８に出力する。
から入力されるアドレス信号ＡＤの変化に基づいて、メ
モリ試験回路１１が所定のパルス幅の書き込み制御信号
ＷＥをメモリ８に出力する。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来技術及び従来のメモリは下記記載の問題点を有してい
る。
来技術及び従来のメモリは下記記載の問題点を有してい
る。
【０００７】第一の問題点は、メモリチップを装置に組
み込んだ状態でメモリの試験を行う場合の試験時間が長
い、ということである。
み込んだ状態でメモリの試験を行う場合の試験時間が長
い、ということである。
【０００８】その理由は、メモリチップの集積度が年々
向上する上、メモリのアクセスタイムはほぼ同じである
ためである。また、上記の従来技術では、チップ内部の
アクセスタイミングとチップ外部からのアクセスタイミ
ングに、差がないからである。
向上する上、メモリのアクセスタイムはほぼ同じである
ためである。また、上記の従来技術では、チップ内部の
アクセスタイミングとチップ外部からのアクセスタイミ
ングに、差がないからである。
【０００９】第二の問題点は、メモリチップは初期設定
されていないため、システムで初期設定をしないかぎ
り、ＥＣＣ（誤り訂正符号）エラーなどを引き起こす可
能性がある、ということである。
されていないため、システムで初期設定をしないかぎ
り、ＥＣＣ（誤り訂正符号）エラーなどを引き起こす可
能性がある、ということである。
【００１０】その理由は、パワーオン時のメモリセルの
状態が未定義であるためである。
状態が未定義であるためである。
【００１１】第三の問題点は、メモリチップ内部にある
データのビット幅を有効に使えないことである。
データのビット幅を有効に使えないことである。
【００１２】その理由は、メモリチップは、内部のセル
が正方形に配置されており、外部からは１度に１ビット
しかアクセスしない場合でも、チップ内部としてはセル
１列分がアクセスされている。しかし、外部端子のデー
タ幅でしかアクセスできないため、その点を有効利用で
きていない。
が正方形に配置されており、外部からは１度に１ビット
しかアクセスしない場合でも、チップ内部としてはセル
１列分がアクセスされている。しかし、外部端子のデー
タ幅でしかアクセスできないため、その点を有効利用で
きていない。
【００１３】第四の問題点は、外部にアドレスなどを生
成する試験回路を必要とすることである。
成する試験回路を必要とすることである。
【００１４】その理由は、上記特開平５−２６４６７５
号公報に記載の半導体集積回路装置では、タイミング生
成は内部で行っているが、アドレス自体は外部入力しな
ければならないからである。
号公報に記載の半導体集積回路装置では、タイミング生
成は内部で行っているが、アドレス自体は外部入力しな
ければならないからである。
【００１５】したがって本発明は、上記問題点に鑑みて
なれたものであって、その目的は、チップ内部での試験
を可能とすると共に試験時間を短縮する、高速試験機能
つきメモリを提供することにある。本発明の他の目的
は、試験を行うための外部回路を簡略化し、試験性の向
上を図る高速試験機能つきメモリを提供することにあ
る。本発明のさらに他の目的は、メモリ初期設定機能を
具備した高速試験機能つきメモリを提供することにあ
る。
なれたものであって、その目的は、チップ内部での試験
を可能とすると共に試験時間を短縮する、高速試験機能
つきメモリを提供することにある。本発明の他の目的
は、試験を行うための外部回路を簡略化し、試験性の向
上を図る高速試験機能つきメモリを提供することにあ
る。本発明のさらに他の目的は、メモリ初期設定機能を
具備した高速試験機能つきメモリを提供することにあ
る。
【００１６】
【課題を解決するための手段】前記目的を達成するた
め、本発明の高速試験機能つきメモリは、テスト時、固
定パタン格納部又は任意パタンのうち選択されたパタン
をワード線を選択しながらメモリセルアレイに書き込む
手段と、読み出しサイクルで読み出されたデータを前記
パタンと比較し試験結果を出力する手段と、をメモリと
同一チップ上に備えたことを、ことを特徴とする。
め、本発明の高速試験機能つきメモリは、テスト時、固
定パタン格納部又は任意パタンのうち選択されたパタン
をワード線を選択しながらメモリセルアレイに書き込む
手段と、読み出しサイクルで読み出されたデータを前記
パタンと比較し試験結果を出力する手段と、をメモリと
同一チップ上に備えたことを、ことを特徴とする。
【００１７】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の高速試験機能つきメモリは、その
好ましい実施の形態において、メモリセルアレイ（図１
の１）と、ライト／リードタイミングを生成するタイミ
ング制御回路（図１の１２）と、テスト時のタイミング
を生成する試験タイミング生成手段（図２の３１）と、
予め格納された固定パタンを出力する固定パタ格納手段
（図１の３２）と、入力ビットパタンから任意パタンを
生成する任意パタン生成手段（図１の３３）と、ロウア
ドレスを順次カウントアップするカウンタ（図１の３
４）と、試験制御レジスタ（図１の３５）と、固定パタ
ン又は任意パタンを選択出力する選択手段（図１の３
６）とを含む試験回路（図１の７）と、カウンタの出力
はロウデコーダー（図１の２）に供給され、メモリセル
アレイの選択されたロウに対して試験回路からのパタン
を書き込む試験データ書き込み回路（図１の５）と、試
験回路（図１の７）からのパタンとメモリセルアレイか
らの読み出しデータを比較し、試験終了でない場合には
ロウアドレスをカウントアップするようにカウンタを制
御し、試験終了の場合試験結果出力を出力する試験デー
タチェック回路（図１の６）と、を備えている。
に説明する。本発明の高速試験機能つきメモリは、その
好ましい実施の形態において、メモリセルアレイ（図１
の１）と、ライト／リードタイミングを生成するタイミ
ング制御回路（図１の１２）と、テスト時のタイミング
を生成する試験タイミング生成手段（図２の３１）と、
予め格納された固定パタンを出力する固定パタ格納手段
（図１の３２）と、入力ビットパタンから任意パタンを
生成する任意パタン生成手段（図１の３３）と、ロウア
ドレスを順次カウントアップするカウンタ（図１の３
４）と、試験制御レジスタ（図１の３５）と、固定パタ
ン又は任意パタンを選択出力する選択手段（図１の３
６）とを含む試験回路（図１の７）と、カウンタの出力
はロウデコーダー（図１の２）に供給され、メモリセル
アレイの選択されたロウに対して試験回路からのパタン
を書き込む試験データ書き込み回路（図１の５）と、試
験回路（図１の７）からのパタンとメモリセルアレイか
らの読み出しデータを比較し、試験終了でない場合には
ロウアドレスをカウントアップするようにカウンタを制
御し、試験終了の場合試験結果出力を出力する試験デー
タチェック回路（図１の６）と、を備えている。
【００１８】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。図１は、本発明の第一の実施例の構
成を示す図である。図１を参照すると、本発明の第一の
実施例において、メモリセルアレイ１はＤＲＡＭ（ダイ
ナミックランダムアクセスメモリ）やＳＲＡＭ（スタテ
ィックランダムアクセスメモリ）などの記憶素子をアレ
イ状に配列したものである。ロウデコーダー２は、ロウ
アドレス入力をデコードし、メモリセルアレイ１のロウ
（行；ワード線）を指定する。カラムデコーダー３は、
メモリセルアレイ１のカラム（列）を指定（選択）す
る。センスアンプ４は、メモリセル１からの読み出しデ
ータを増幅して取り出す。試験データ書き込み回路５
は、試験回路７から出力された試験データをメモリセル
に書き込み、試験データチェック回路６は、試験回路７
から出力された試験データが正常にリードされるかチェ
ックする。試験回路７は、上記の試験データ作成機能と
試験の実行制御を行う。タイミング制御回路１２は、通
常のリード／ライト制御を行う。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。図１は、本発明の第一の実施例の構
成を示す図である。図１を参照すると、本発明の第一の
実施例において、メモリセルアレイ１はＤＲＡＭ（ダイ
ナミックランダムアクセスメモリ）やＳＲＡＭ（スタテ
ィックランダムアクセスメモリ）などの記憶素子をアレ
イ状に配列したものである。ロウデコーダー２は、ロウ
アドレス入力をデコードし、メモリセルアレイ１のロウ
（行；ワード線）を指定する。カラムデコーダー３は、
メモリセルアレイ１のカラム（列）を指定（選択）す
る。センスアンプ４は、メモリセル１からの読み出しデ
ータを増幅して取り出す。試験データ書き込み回路５
は、試験回路７から出力された試験データをメモリセル
に書き込み、試験データチェック回路６は、試験回路７
から出力された試験データが正常にリードされるかチェ
ックする。試験回路７は、上記の試験データ作成機能と
試験の実行制御を行う。タイミング制御回路１２は、通
常のリード／ライト制御を行う。
【００１９】図２は、試験回路７の内部構成の一例を示
す図である。図２を参照すると、試験タイミング生成回
路３１が試験実行時のタイミング制御を行う。固定デー
タパタン格納部３２は、メモリセルアレイ１のロウ全体
に書き込む固定の試験データの格納部である。任意パタ
ン設定回路３３は、外部から任意のパタンに試験データ
を変更する。ロウカウンタ３４は、試験中の実行ロウの
位置を保持するためのカウンタである。
す図である。図２を参照すると、試験タイミング生成回
路３１が試験実行時のタイミング制御を行う。固定デー
タパタン格納部３２は、メモリセルアレイ１のロウ全体
に書き込む固定の試験データの格納部である。任意パタ
ン設定回路３３は、外部から任意のパタンに試験データ
を変更する。ロウカウンタ３４は、試験中の実行ロウの
位置を保持するためのカウンタである。
【００２０】試験制御レジスタ３５には、試験対象とな
るメモリが複数ある場合や、試験モードが異なる場合に
表示を行う試験モード表示ビット、試験実行中を示し通
常アクセスを禁止する試験中表示（試験開始／終了）ビ
ット、試験結果表示ビット、図４の入力ビットパタンに
使用される試験データパタン設定ビット群（複数）、障
害ロウアドレス表示ビット群（複数）、試験データ選択
ビットがある。セレクタ３６は、固定データパタン格納
部３２、任意パタン設定回路３３を入力し試験制御レジ
スタ３５の選択ビットにより、試験データ書き込み回路
５、試験データチェック回路６へ出力する。
るメモリが複数ある場合や、試験モードが異なる場合に
表示を行う試験モード表示ビット、試験実行中を示し通
常アクセスを禁止する試験中表示（試験開始／終了）ビ
ット、試験結果表示ビット、図４の入力ビットパタンに
使用される試験データパタン設定ビット群（複数）、障
害ロウアドレス表示ビット群（複数）、試験データ選択
ビットがある。セレクタ３６は、固定データパタン格納
部３２、任意パタン設定回路３３を入力し試験制御レジ
スタ３５の選択ビットにより、試験データ書き込み回路
５、試験データチェック回路６へ出力する。
【００２１】図３は、試験データチェック回路６の内部
構成の一例を示す図である。試験データチェック回路４
１は、試験回路７からの試験データとセンスアンプ４か
らの読み出しデータを比較し、試験結果を出力するもの
である。
構成の一例を示す図である。試験データチェック回路４
１は、試験回路７からの試験データとセンスアンプ４か
らの読み出しデータを比較し、試験結果を出力するもの
である。
【００２２】図４は、任意パターン設定回路３３の動作
原理を説明するための図である。ロウ書き込みデータと
して入力されたデータをＮ回リピートすることにより拡
張し、試験データとして使用することが出来る。
原理を説明するための図である。ロウ書き込みデータと
して入力されたデータをＮ回リピートすることにより拡
張し、試験データとして使用することが出来る。
【００２３】次に、本発明の第一の実施例の動作につい
て、図１乃至図６を参照して詳細に説明する。図５及び
図６は、本発明の第一の実施例の動作（書き込み、及び
読み出し動作）を説明するためのタイミングチャートで
ある。
て、図１乃至図６を参照して詳細に説明する。図５及び
図６は、本発明の第一の実施例の動作（書き込み、及び
読み出し動作）を説明するためのタイミングチャートで
ある。
【００２４】試験回路７に対し、図５、図６に示すよう
に、ＲＡＳ（ローアドレスストローブ）とＣＡＳ（カラ
ムアドレスストローブ）を同時にアサートする（図では
Ｌｏｗレベルとする）ことによって、制御アドレス空間
へのアクセスを行う。ライトアクセスを行うと、試験制
御レジスタ３５へのライトアクセスと判定し、外部から
のデータを書き込む。シンクロナスＲＡＭの場合には、
クロックＣＬＫでデータの書き込み／読み出しを行い、
従来型のＲＡＭの場合には、ＣＡＳをトグルすることで
タイミングを与える。
に、ＲＡＳ（ローアドレスストローブ）とＣＡＳ（カラ
ムアドレスストローブ）を同時にアサートする（図では
Ｌｏｗレベルとする）ことによって、制御アドレス空間
へのアクセスを行う。ライトアクセスを行うと、試験制
御レジスタ３５へのライトアクセスと判定し、外部から
のデータを書き込む。シンクロナスＲＡＭの場合には、
クロックＣＬＫでデータの書き込み／読み出しを行い、
従来型のＲＡＭの場合には、ＣＡＳをトグルすることで
タイミングを与える。
【００２５】試験の開始は、試験制御レジスタ３５の試
験中表示（試験開始／終了）ビットに１を書き込むこと
で行う。図２に示した試験制御レジスタ３５から試験実
行中信号がロウカウンタ３４と、試験タイミング生成回
路３１に、制御データバスを経由して送出され、試験タ
イミング生成回路３１から各部に供給されるタイミング
によって試験アクセスが開始される。
験中表示（試験開始／終了）ビットに１を書き込むこと
で行う。図２に示した試験制御レジスタ３５から試験実
行中信号がロウカウンタ３４と、試験タイミング生成回
路３１に、制御データバスを経由して送出され、試験タ
イミング生成回路３１から各部に供給されるタイミング
によって試験アクセスが開始される。
【００２６】通常、アクセスのタイミングは、タイミン
グ制御回路１２によって行われるが、試験時には、試験
回路７の試験タイミング生成回路３１からのテストタイ
ミング信号によって試験が行われる。
グ制御回路１２によって行われるが、試験時には、試験
回路７の試験タイミング生成回路３１からのテストタイ
ミング信号によって試験が行われる。
【００２７】試験アクセスは、ロウカウンタ３４のアド
レスがロウデコーダー２に送出され、メモリセル１の当
該ロウが選択されて、試験データを書き込み、その後読
み出したデータをチェックすることで実行される。
レスがロウデコーダー２に送出され、メモリセル１の当
該ロウが選択されて、試験データを書き込み、その後読
み出したデータをチェックすることで実行される。
【００２８】試験に使用されるデータパタンについて
は、ワードライン上の干渉や隣接セルとのブリッジなど
を検出するために、マーチングパターンなどを固定デー
タパタン格納部３２から読み出して実行する。
は、ワードライン上の干渉や隣接セルとのブリッジなど
を検出するために、マーチングパターンなどを固定デー
タパタン格納部３２から読み出して実行する。
【００２９】図２の各部の制御としては、このように、
試験制御レジスタ３５にある制御情報や試験タイミング
生成回路３１からの制御信号は、制御データバスを経由
してやりとりされる。
試験制御レジスタ３５にある制御情報や試験タイミング
生成回路３１からの制御信号は、制御データバスを経由
してやりとりされる。
【００３０】固定データパタン格納部３２からの固定パ
タンがセレクタ３６で選択され、図３に示したデータチ
ェック回路４１でメモリセルアレイから読み出されたデ
ータとチェックされる。試験中であれば、カウントアッ
プ信号がロウカウンタ３４に送出され、次のロウアドレ
スに対して試験が続行される。試験が終了すると、試験
結果出力信号が試験制御レジスタ３５に出力され、試験
が終了する。
タンがセレクタ３６で選択され、図３に示したデータチ
ェック回路４１でメモリセルアレイから読み出されたデ
ータとチェックされる。試験中であれば、カウントアッ
プ信号がロウカウンタ３４に送出され、次のロウアドレ
スに対して試験が続行される。試験が終了すると、試験
結果出力信号が試験制御レジスタ３５に出力され、試験
が終了する。
【００３１】本発明の第二の実施例について説明する。
本発明の第二の実施例は、試験回路７は、任意パタン設
定回路３３を含むものである。
本発明の第二の実施例は、試験回路７は、任意パタン設
定回路３３を含むものである。
【００３２】本発明の第二の実施例の動作について、図
１乃至図６を参照して詳細に説明する。試験回路７に対
し、図５、図６に示すようにＲＡＳとＣＡＳを同時にア
サートすることによって制御空間アクセスを行う。ライ
トアクセスを行うと試験制御レジスタ３５へのライトア
クセスと判定し、外部からのデータを書き込む。シンク
ロナスＲＡＭの場合はクロックＣＬＫでデータの書き込
み／読み出しを行い、従来型のＲＡＭの場合はＣＡＳを
トグルすることでタイミングを与える。
１乃至図６を参照して詳細に説明する。試験回路７に対
し、図５、図６に示すようにＲＡＳとＣＡＳを同時にア
サートすることによって制御空間アクセスを行う。ライ
トアクセスを行うと試験制御レジスタ３５へのライトア
クセスと判定し、外部からのデータを書き込む。シンク
ロナスＲＡＭの場合はクロックＣＬＫでデータの書き込
み／読み出しを行い、従来型のＲＡＭの場合はＣＡＳを
トグルすることでタイミングを与える。
【００３３】試験の開始は、試験制御レジスタ３５にあ
る試験中表示（試験開始／終了）ビットに１を書き込む
ことで行う。試験制御レジスタ３５から試験実行中信号
がロウカウンタ３４と試験タイミング生成回路３１に制
御データバスを経由して送出され、試験タイミング生成
回路３１から各部に供給されるタイミングによって試験
アクセスが開始される。
る試験中表示（試験開始／終了）ビットに１を書き込む
ことで行う。試験制御レジスタ３５から試験実行中信号
がロウカウンタ３４と試験タイミング生成回路３１に制
御データバスを経由して送出され、試験タイミング生成
回路３１から各部に供給されるタイミングによって試験
アクセスが開始される。
【００３４】通常アクセスのタイミングは、タイミング
制御回路１２によって行われるが、試験時には試験タイ
ミング生成回路３１からのテストタイミング信号によっ
て試験が行われる。試験アクセスは、ロウカウンタ３４
のアドレスがロウデコーダー２に送出され、メモリセル
１の当該ロウが選択されて、試験データを書き込み、そ
の後読み出したデータをチェックすることで実行され
る。
制御回路１２によって行われるが、試験時には試験タイ
ミング生成回路３１からのテストタイミング信号によっ
て試験が行われる。試験アクセスは、ロウカウンタ３４
のアドレスがロウデコーダー２に送出され、メモリセル
１の当該ロウが選択されて、試験データを書き込み、そ
の後読み出したデータをチェックすることで実行され
る。
【００３５】なお、本発明の第二の実施例においても、
試験に使用されるデータパタンについて、固定パタンを
選択して用いるともできる。すなわち、ワードライン上
の干渉や隣接セルとのブリッジなどを検出するために、
マーチングパターンなどを固定データパタン格納部３２
から読み出して実行する。
試験に使用されるデータパタンについて、固定パタンを
選択して用いるともできる。すなわち、ワードライン上
の干渉や隣接セルとのブリッジなどを検出するために、
マーチングパターンなどを固定データパタン格納部３２
から読み出して実行する。
【００３６】試験制御レジスタ３５にある任意に設定さ
れたデータパタンは、制御データバスを経由して任意パ
タン設定回路３３に送られ、任意パタン設定回路３３で
は、入力ビットパタンから図４に示すような任意パタン
を生成する。
れたデータパタンは、制御データバスを経由して任意パ
タン設定回路３３に送られ、任意パタン設定回路３３で
は、入力ビットパタンから図４に示すような任意パタン
を生成する。
【００３７】このように、試験制御レジスタ３５にある
制御情報や試験タイミング生成回路３１からの制御信号
は、制御データバスを経由してやりとりされる。
制御情報や試験タイミング生成回路３１からの制御信号
は、制御データバスを経由してやりとりされる。
【００３８】固定パタンあるいは任意パタンが、試験制
御レジスタ３５にある試験データ生成ビットによりセレ
クタ３６で選択され、図３のデータチェック回路４１で
読み出されたデータとチェックされる。試験中であれ
ば、カウントアップ信号がロウカウンタ３４に送出さ
れ、次のロウアドレスに対して試験が続行される。試験
が終了であれば、試験結果出力信号が試験制御レジスタ
３５に出力され、試験が終了する。
御レジスタ３５にある試験データ生成ビットによりセレ
クタ３６で選択され、図３のデータチェック回路４１で
読み出されたデータとチェックされる。試験中であれ
ば、カウントアップ信号がロウカウンタ３４に送出さ
れ、次のロウアドレスに対して試験が続行される。試験
が終了であれば、試験結果出力信号が試験制御レジスタ
３５に出力され、試験が終了する。
【００３９】本発明の更に別の実施例について、図７を
用いて詳細に説明する。
用いて詳細に説明する。
【００４０】マルチプロセッサなどの内部には、一次キ
ャッシュとしてメモリがとりこまれることが普通となっ
ている。本実施例は、これらの命令キャッシュやデータ
キャッシュ、あるいはリード／ライトバッファなどの記
憶素子によって構成されるものの試験を行う場合に本発
明を適用したものである。
ャッシュとしてメモリがとりこまれることが普通となっ
ている。本実施例は、これらの命令キャッシュやデータ
キャッシュ、あるいはリード／ライトバッファなどの記
憶素子によって構成されるものの試験を行う場合に本発
明を適用したものである。
【００４１】図７は、内部キャッシュなどに本発明を適
用した構成を示す図である。図７に示すように、本実施
例は、試験回路７、試験データ書き込み回路５、試験デ
ータチェック回路６、タイミング制御回路１２、内部キ
ャッシュ８１を備え、このうち試験回路７、試験データ
書き込み回路５、試験データチェック回路６は、前記実
施例で説明したものと同様の構成とされる。試験モード
は、外部端子からのなんらかの信号により起動され、通
常のアクセス制御を行うタイミング制御回路１２を試験
回路７の内部にある試験タイミング生成回路３１が制御
し、試験を開始する。試験の手順は、上記した第一又は
第二の実施例と同様であるため、説明は省略する。
用した構成を示す図である。図７に示すように、本実施
例は、試験回路７、試験データ書き込み回路５、試験デ
ータチェック回路６、タイミング制御回路１２、内部キ
ャッシュ８１を備え、このうち試験回路７、試験データ
書き込み回路５、試験データチェック回路６は、前記実
施例で説明したものと同様の構成とされる。試験モード
は、外部端子からのなんらかの信号により起動され、通
常のアクセス制御を行うタイミング制御回路１２を試験
回路７の内部にある試験タイミング生成回路３１が制御
し、試験を開始する。試験の手順は、上記した第一又は
第二の実施例と同様であるため、説明は省略する。
【００４２】
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。
記記載の効果を奏する。
【００４３】本発明の第一の効果は、装置に組み込んだ
状態での試験時間を短縮する、ということである。すな
わち、メモリセルアレイの直前と直後でデータの書き込
み及び読み出しチェックを行うことで、通常のアクセス
タイムに比較して例えば１０００倍のオーダーでの高速
化が可能である。
状態での試験時間を短縮する、ということである。すな
わち、メモリセルアレイの直前と直後でデータの書き込
み及び読み出しチェックを行うことで、通常のアクセス
タイムに比較して例えば１０００倍のオーダーでの高速
化が可能である。
【００４４】その理由は、メモリチップの集積度が年々
向上するため装置での試験時間が増加する一方であるの
に対し、本発明の試験回路では、内部のロウが一列ずつ
増加するに過ぎないからである。
向上するため装置での試験時間が増加する一方であるの
に対し、本発明の試験回路では、内部のロウが一列ずつ
増加するに過ぎないからである。
【００４５】本発明の第二の効果は、メモリチップを初
期設定することができるため、システムで初期設定をし
なくてもＥＣＣエラーなどを引き起こす可能性がない、
ということである。
期設定することができるため、システムで初期設定をし
なくてもＥＣＣエラーなどを引き起こす可能性がない、
ということである。
【００４６】その理由は、本発明においては、パワーオ
ン時のメモリセルの状態を定義することができるためで
ある。
ン時のメモリセルの状態を定義することができるためで
ある。
【００４７】本発明の第三の効果は、メモリチップ内部
にあるロウデータのビット幅を有効に使える、というこ
とである。
にあるロウデータのビット幅を有効に使える、というこ
とである。
【００４８】その理由は、メモリチップは、内部のセル
が正方形に配置されており、外部からは１度に１ビット
しかアクセスしない場合でも、チップ内部としてはセル
１列分がアクセス可能であるからである。したがって、
内部にチェックデータも持つことによって、このデータ
幅を有効利用することができる。
が正方形に配置されており、外部からは１度に１ビット
しかアクセスしない場合でも、チップ内部としてはセル
１列分がアクセス可能であるからである。したがって、
内部にチェックデータも持つことによって、このデータ
幅を有効利用することができる。
【００４９】本発明の第四の効果は、外部にアドレスな
どを生成する試験回路を必要としないことである。
どを生成する試験回路を必要としないことである。
【００５０】その理由は、本発明においては、内部の試
験回路がアドレスおよびタイミング、データチェックを
一貫して実行することができるからである。
験回路がアドレスおよびタイミング、データチェックを
一貫して実行することができるからである。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例における試験回路の構成を示
す図である。
す図である。
【図３】本発明の一実施例における試験データチェック
回路の構成を示す図である。
回路の構成を示す図である。
【図４】本発明の第二の実施例における任意パタン設定
回路を説明するための図である。
回路を説明するための図である。
【図５】本発明の実施例の動作を示すタイミング図であ
り、における試験制御レジスタのライト時のアクセスタ
イミングを示す図である。
り、における試験制御レジスタのライト時のアクセスタ
イミングを示す図である。
【図６】本発明の実施例の動作を示すタイミング図であ
り、試験制御レジスタのリード時のアクセスタイミング
を示す図である。
り、試験制御レジスタのリード時のアクセスタイミング
を示す図である。
【図７】本発明のその他の実施例を示す図である。
【図８】従来の試験回路の一例を示す図である。
１ メモリセルアレイ ２ ロウデコーダー ３ カラムデコーダー ４ センスアンプ ５ 試験データ書き込み回路 ６ 試験データチェック回路 ７ 試験回路 ８ メモリ ９ チップ １０ 論理回路 １１ メモリ試験回路 １２ タイミング制御回路 ３１ 試験タイミング生成回路 ３２ 固定データパタン格納部 ３３ 任意パタン設定回路 ３４ ロウカウンタ ３５ 試験制御レジスタ ３６ セレクタ ４１ データチェック回路 ８１ 内部キャッシュなど
Claims (7)
- 【請求項１】テスト時、固定パタン又は任意パタンのう
ち選択されたパタンをワード線を選択しながらメモリセ
ルアレイに書き込む手段と、読み出しサイクルで読み出
されたデータを前記パタンと比較し試験結果を出力する
手段と、をメモリと同一チップ上に備えたことを、こと
を特徴とする高速試験機能つきメモリ。 - 【請求項２】メモリセルアレイと、 テスト時のタイミングを生成する試験タイミング生成手
段、 予め格納された固定パタンを出力する固定パタン格納手
段、 入力ビットパタンから任意パタンを生成する任意パタン
生成手段、 ロウアドレスを順次カウントアップするカウンタ手段、
及び固定パタン又は任意パタンを選択出力する選択手
段、を含む試験回路と、 前記メモリセルアレイの選択されたロウに前記試験回路
からのパタンを書き込む試験データ書き込み回路と、 前記試験回路からのパタンと前記メモリセルアレイから
の読み出しデータを比較し、試験終了でない場合にはロ
ウアドレスをカウントアップするように前記カウンタ手
段を制御する試験データチェック回路と、 を含むことことを特徴とする高速試験機能つきメモリ。 - 【請求項３】前記試験回路が、試験モードの表示、試験
実行中を示し通常アクセスを禁止するように制御するた
めの試験開始／終了を示す情報、試験結果表示、前記任
意パタンを生成する手段の入力ビットパタン、及び前記
選択手段での試験データの選択、を示す情報を備えた試
験制御レジスタを含む、ことを特徴とする請求項２記載
の高速試験機能つきメモリ。 - 【請求項４】メモリ（記憶素子）と同一チップ上に試験
回路を搭載することを特徴とする高速試験機能つきメモ
リ。 - 【請求項５】メモリ（記憶素子）に対して、ライト／リ
ード・タイミングを生成するタイミング制御回路を備え
たことを特徴とする高速試験機能つきメモリ。 - 【請求項６】試験回路として、固定パタン生成回路と固
定パタン選択回路をもつことを特徴とする高速試験機能
つきメモリ。 - 【請求項７】メモリ（記憶素子）読み出しデータに対し
て、リードデータチェック回路をもつことを特徴とする
高速試験機能つきメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22719297A JP3348632B2 (ja) | 1997-08-08 | 1997-08-08 | 高速試験機能つきメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22719297A JP3348632B2 (ja) | 1997-08-08 | 1997-08-08 | 高速試験機能つきメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1166889A true JPH1166889A (ja) | 1999-03-09 |
| JP3348632B2 JP3348632B2 (ja) | 2002-11-20 |
Family
ID=16856943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22719297A Expired - Fee Related JP3348632B2 (ja) | 1997-08-08 | 1997-08-08 | 高速試験機能つきメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3348632B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7450449B2 (en) | 2005-09-29 | 2008-11-11 | Yamaha Corporation | Semiconductor memory device and its test method |
| JP2010211491A (ja) * | 2009-03-10 | 2010-09-24 | Toshiba Corp | 証券取引所シミュレータおよび証券取引所シミュレート方法 |
-
1997
- 1997-08-08 JP JP22719297A patent/JP3348632B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7450449B2 (en) | 2005-09-29 | 2008-11-11 | Yamaha Corporation | Semiconductor memory device and its test method |
| US7626876B2 (en) | 2005-09-29 | 2009-12-01 | Yamaha Corporation | Semiconductor memory device and its test method |
| JP2010211491A (ja) * | 2009-03-10 | 2010-09-24 | Toshiba Corp | 証券取引所シミュレータおよび証券取引所シミュレート方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3348632B2 (ja) | 2002-11-20 |
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