JP3404488B2 - 半導体記憶装置とその試験方法 - Google Patents
半導体記憶装置とその試験方法Info
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Description
【０００１】
【発明の属する技術分野】本発明はダイナミック・ラン
ダム・アクセス・メモリとして機能する半導体記憶装置
に関し、特にテスティング・バーイン・テスト装置を用
いて機能試験を行う半導体記憶装置とその試験方法に関
する。
ダム・アクセス・メモリとして機能する半導体記憶装置
に関し、特にテスティング・バーイン・テスト装置を用
いて機能試験を行う半導体記憶装置とその試験方法に関
する。
【０００２】
【従来の技術】従来のダイナミック・ランダム・アクセ
ス・メモリ（以下、ＤＲＡＭと云う）として機能する半
導体装置の一例を図４のブロック図に示す。ＤＲＡＭ
は、入出力端子Ｉ／Ｏと、外部クロックであるＲＡＳ
Ｂ、ＣＡＳＢ、ＯＥＢ、ＷＥＢと、ＡＤＤＲＥＳＳ信号
と、それら入出力信号に対応して、メモリセルアレイ
９、前記メモリセルアレイ９に対応するロウデコーダ６
及びカラムデコーダ７、前記メモリセルアレイ９の入出
力に対応するセンスアンプ８、データアウトバッファ１
０、データインバッファ１１、外部クロックによって内
部制御信号を生成するクロックジェネレータ２、アドレ
スの入力バッファであるロウアドレスバッファ４、カラ
ムアドレスバッファ５を備えている。また、これに加え
て、ＲＡＳＢ信号誤リセット防止の内部信号１１５（以
下、ラス・タイム・アウト信号：ＲＴＯ信号と云う）
と、カス・ビフォア・ラスのタイミングにより生成され
るＣＢＲＢカウンタ信号１１６を生成する内部信号生成
回路としての、カス・ビフォア・ラス・カウンタ・ＲＴ
Ｏ回路（以下、ＣＢＲＣＲ回路と称する）１５を備えて
構成される。
ス・メモリ（以下、ＤＲＡＭと云う）として機能する半
導体装置の一例を図４のブロック図に示す。ＤＲＡＭ
は、入出力端子Ｉ／Ｏと、外部クロックであるＲＡＳ
Ｂ、ＣＡＳＢ、ＯＥＢ、ＷＥＢと、ＡＤＤＲＥＳＳ信号
と、それら入出力信号に対応して、メモリセルアレイ
９、前記メモリセルアレイ９に対応するロウデコーダ６
及びカラムデコーダ７、前記メモリセルアレイ９の入出
力に対応するセンスアンプ８、データアウトバッファ１
０、データインバッファ１１、外部クロックによって内
部制御信号を生成するクロックジェネレータ２、アドレ
スの入力バッファであるロウアドレスバッファ４、カラ
ムアドレスバッファ５を備えている。また、これに加え
て、ＲＡＳＢ信号誤リセット防止の内部信号１１５（以
下、ラス・タイム・アウト信号：ＲＴＯ信号と云う）
と、カス・ビフォア・ラスのタイミングにより生成され
るＣＢＲＢカウンタ信号１１６を生成する内部信号生成
回路としての、カス・ビフォア・ラス・カウンタ・ＲＴ
Ｏ回路（以下、ＣＢＲＣＲ回路と称する）１５を備えて
構成される。
【０００３】この種のＤＲＡＭにおいては、メモリセル
アレイ９からのデータの読み出し時においては、外部か
ら入力端子を介して入力されるアドレス信号は、ロウア
ドレスバッファ４、カラムアドレスバッファ５に入力さ
れる。ロウアドレスバッファ４からロウアドレスバッフ
ァ信号１０７が出力され、ロウデコーダ６に入力され
る。そこで、外部ロウアドレスに対応したワード線１０
９が選択される。そこで選択されたワード線１０９に対
応するメモリセルアレイ９内のメモリセルからデータが
Ｉ／Ｏ線１１１に出力され、センスアンプ８よって選択
されたメモリセルのデータが増幅される事になる。次
に、カラムアドレスバッファ５からカラムアドレスバッ
ファ信号１０８が出力され、カラムデコーダ７に入力さ
れる。そこで外部カラムアドレスに対応したＹスイッチ
１１０が選択される。選択されたＹスイッチ１１０によ
りセンスアンプ８よって増幅されたデータのうち、外部
アドレスによって指定されたデータが選択され、データ
バス１１３にデータが出力される事になる。そのデータ
が、データアウトプットバッファ１０を介してＩ／Ｏピ
ンから外部に出力される。
アレイ９からのデータの読み出し時においては、外部か
ら入力端子を介して入力されるアドレス信号は、ロウア
ドレスバッファ４、カラムアドレスバッファ５に入力さ
れる。ロウアドレスバッファ４からロウアドレスバッフ
ァ信号１０７が出力され、ロウデコーダ６に入力され
る。そこで、外部ロウアドレスに対応したワード線１０
９が選択される。そこで選択されたワード線１０９に対
応するメモリセルアレイ９内のメモリセルからデータが
Ｉ／Ｏ線１１１に出力され、センスアンプ８よって選択
されたメモリセルのデータが増幅される事になる。次
に、カラムアドレスバッファ５からカラムアドレスバッ
ファ信号１０８が出力され、カラムデコーダ７に入力さ
れる。そこで外部カラムアドレスに対応したＹスイッチ
１１０が選択される。選択されたＹスイッチ１１０によ
りセンスアンプ８よって増幅されたデータのうち、外部
アドレスによって指定されたデータが選択され、データ
バス１１３にデータが出力される事になる。そのデータ
が、データアウトプットバッファ１０を介してＩ／Ｏピ
ンから外部に出力される。
【０００４】また、書き込み時においては、データの流
れが、外部よりＩ／Ｏピンを介してデータインプットバ
ッファ１１より、データがデータバス１１３にのり、前
記の読み出し時と同様に選択されたメモリセルにそのデ
ータを書き込む事になる。
れが、外部よりＩ／Ｏピンを介してデータインプットバ
ッファ１１より、データがデータバス１１３にのり、前
記の読み出し時と同様に選択されたメモリセルにそのデ
ータを書き込む事になる。
【０００５】これら一連のデータの制御を行うのが、ク
ロック信号であるＲＡＳＢ、ＣＡＳＢ、ＯＥＢ、ＷＥＢ
である。主にＲＡＳＢは、ロウアドレスの取り込みのコ
ントロール、ＣＡＳＢはカラムアドレスの取り込みのコ
ントロール、ＯＥＢは読み出し、ＷＥＢは書き込みをつ
かさどる。それらクロック信号が、クロックジェネレー
タ２に入力し、それぞれの内部コントロール信号である
クロックジェネレータ信号１０２，１０３，１０５，１
１２を生成し、ロウ・カラムアドレス、読み出し、書き
込み等のデータのコントロールを行う。
ロック信号であるＲＡＳＢ、ＣＡＳＢ、ＯＥＢ、ＷＥＢ
である。主にＲＡＳＢは、ロウアドレスの取り込みのコ
ントロール、ＣＡＳＢはカラムアドレスの取り込みのコ
ントロール、ＯＥＢは読み出し、ＷＥＢは書き込みをつ
かさどる。それらクロック信号が、クロックジェネレー
タ２に入力し、それぞれの内部コントロール信号である
クロックジェネレータ信号１０２，１０３，１０５，１
１２を生成し、ロウ・カラムアドレス、読み出し、書き
込み等のデータのコントロールを行う。
【０００６】ここで、前記したＲＴＯ信号１１５とＣＢ
ＲＢカウンタ信号１１６について説明する。図５はこれ
らの信号を生成する前記ＣＢＲＣＲ回路１５の詳細ブロ
ック図である。図４のクロックジェネレータ２からのク
ロックジェネレータ信号１０２を受け、ＲＴＯ信号１１
５を生成する回路２６と、ＣＢＲＢカウンタ信号１１６
を生成する回路２５より構成される。
ＲＢカウンタ信号１１６について説明する。図５はこれ
らの信号を生成する前記ＣＢＲＣＲ回路１５の詳細ブロ
ック図である。図４のクロックジェネレータ２からのク
ロックジェネレータ信号１０２を受け、ＲＴＯ信号１１
５を生成する回路２６と、ＣＢＲＢカウンタ信号１１６
を生成する回路２５より構成される。
【０００７】前記ＲＴＯ信号１１５に関しては、外部入
力ＲＡＳＢ信号が、内部動作中、例えば、ワード線が上
がる途中、また、センス中等にリセットしてしまうと、
当然、内部動作がおかしくなり、メモリセルのデータが
破壊されてしまう。このＲＡＳＢの誤リセット防止にＲ
ＴＯ信号１１５が存在している。このＲＴＯ信号１１５
は、図６のタイミングチャートに示すように、センス終
了までのワンショットパルスで、このパルス幅以内（セ
ンス完了以内）に外部よりＲＡＳＢリセットが入って
も、内部では受け付けず、ＲＴＯ信号１１５によりリセ
ットがかかる様になっている。
力ＲＡＳＢ信号が、内部動作中、例えば、ワード線が上
がる途中、また、センス中等にリセットしてしまうと、
当然、内部動作がおかしくなり、メモリセルのデータが
破壊されてしまう。このＲＡＳＢの誤リセット防止にＲ
ＴＯ信号１１５が存在している。このＲＴＯ信号１１５
は、図６のタイミングチャートに示すように、センス終
了までのワンショットパルスで、このパルス幅以内（セ
ンス完了以内）に外部よりＲＡＳＢリセットが入って
も、内部では受け付けず、ＲＴＯ信号１１５によりリセ
ットがかかる様になっている。
【０００８】また、前記ＣＢＲＢカウンタ信号１１６
は、外部クロックであるＲＡＳＢ、ＣＡＳＢによりＣＢ
Ｒタイミング（カス・ビフォア・ラスタイミングＲＡＳ
Ｂをロウレベルに落とす前にＣＡＳＢをロウレベルに落
とす。）を作る事によって、図６に示すように内部で生
成される。これは、ＣＢＲリフレッシュを行うための内
部信号である。ＤＲＡＭは単にデータを書き込んだのみ
では、時間の経過に伴って内部セルデータが失われてし
まう。そのため、リフレッシュ（再書き込み）を行って
いるが、ＣＢＲリフレッシュは、その１つのリフレッシ
ュの方法である。クロックジェネレータ信号１０２が入
力されるとそれを受けて前記ＣＢＲカウンタ信号生成回
路２５が動作し、ＣＢＲＢカウンタ信号１１６を生成し
てロウアドレスバッファ４に入力し、ロウアドレスが自
動的に内部で繰り上がり、内部全ワード線を持ち上げ、
自動的にリフレッシュを行うのである。ＣＢＲＢカウン
タ信号のクロックは、外部ＲＡＳＢまたは、外部ＣＡＳ
Ｂのクロックを外部から与える事により生成される。
は、外部クロックであるＲＡＳＢ、ＣＡＳＢによりＣＢ
Ｒタイミング（カス・ビフォア・ラスタイミングＲＡＳ
Ｂをロウレベルに落とす前にＣＡＳＢをロウレベルに落
とす。）を作る事によって、図６に示すように内部で生
成される。これは、ＣＢＲリフレッシュを行うための内
部信号である。ＤＲＡＭは単にデータを書き込んだのみ
では、時間の経過に伴って内部セルデータが失われてし
まう。そのため、リフレッシュ（再書き込み）を行って
いるが、ＣＢＲリフレッシュは、その１つのリフレッシ
ュの方法である。クロックジェネレータ信号１０２が入
力されるとそれを受けて前記ＣＢＲカウンタ信号生成回
路２５が動作し、ＣＢＲＢカウンタ信号１１６を生成し
てロウアドレスバッファ４に入力し、ロウアドレスが自
動的に内部で繰り上がり、内部全ワード線を持ち上げ、
自動的にリフレッシュを行うのである。ＣＢＲＢカウン
タ信号のクロックは、外部ＲＡＳＢまたは、外部ＣＡＳ
Ｂのクロックを外部から与える事により生成される。
【０００９】ところで、このようなＤＲＡＭの機能テス
トを行う方法としては、当該ＤＲＡＭの大容量化に伴い
従来用いられているテスタによる方法では、ＤＲＡＭの
選別に要する時間及び、選別コストの増大を避ける事が
できない状況となってきており、近年においては、選別
工程において、新たに大規模並列テスタであるＴＢＴ
（テスティング・バーイン・テスタ）装置が登場してき
ている。また、選別工程にて初期不良をリジェクトする
目的のＢＴ（バーイン）工程においても前記ＴＢＴ装置
を使用している。ＢＴ工程とは、ワード線を駆動し、デ
ータの０／１を交互に書き込むストレス試験で、初期の
動作上の不良をリジェクトする工程である。
トを行う方法としては、当該ＤＲＡＭの大容量化に伴い
従来用いられているテスタによる方法では、ＤＲＡＭの
選別に要する時間及び、選別コストの増大を避ける事が
できない状況となってきており、近年においては、選別
工程において、新たに大規模並列テスタであるＴＢＴ
（テスティング・バーイン・テスタ）装置が登場してき
ている。また、選別工程にて初期不良をリジェクトする
目的のＢＴ（バーイン）工程においても前記ＴＢＴ装置
を使用している。ＢＴ工程とは、ワード線を駆動し、デ
ータの０／１を交互に書き込むストレス試験で、初期の
動作上の不良をリジェクトする工程である。
【００１０】
【発明が解決しようとする課題】しかしながら、このＴ
ＢＴ装置には、運用性において、非常に大きな制約が付
随している。それは、図７にＴＢＴ装置の測定ボード２
７として、１６ＭＤＲＡＭの×４品（３００ＭＩＬ、２
４ＰＩＮ、ＳＯＪパッケージ）の例を示すように、１ボ
ード上、２７２個のチップが搭載されているが、外部ク
ロックは、２７２個全てのチップを駆動する構成になっ
ている。そのため通常のテスタでは、クロックの立ち上
がり・立ち下がり時間（以下、ｔＴと呼称する。）が、
２ｎｓ程度のオーダーであったのに関わらず、ＴＢＴ装
置では、ｔＴが５０ｎｓ程度かかってしまう。このｔＴ
を考慮して、基本のクロックサイクルを作ると、図８の
ように、最小クロックサイクルが５００ｎｓ程度となっ
てしまう。
ＢＴ装置には、運用性において、非常に大きな制約が付
随している。それは、図７にＴＢＴ装置の測定ボード２
７として、１６ＭＤＲＡＭの×４品（３００ＭＩＬ、２
４ＰＩＮ、ＳＯＪパッケージ）の例を示すように、１ボ
ード上、２７２個のチップが搭載されているが、外部ク
ロックは、２７２個全てのチップを駆動する構成になっ
ている。そのため通常のテスタでは、クロックの立ち上
がり・立ち下がり時間（以下、ｔＴと呼称する。）が、
２ｎｓ程度のオーダーであったのに関わらず、ＴＢＴ装
置では、ｔＴが５０ｎｓ程度かかってしまう。このｔＴ
を考慮して、基本のクロックサイクルを作ると、図８の
ように、最小クロックサイクルが５００ｎｓ程度となっ
てしまう。
【００１１】このため、前記したＢＴ工程にこのＴＢＴ
装置を適応する場合を想定すると、通常テスタでは１回
の書き込みが１００ｎｓ程度で済むところ、前記した制
約のために、５００ｎｓと５倍程度の時間がかかってし
まう。すなわち、ＢＴ工程に要する時間が５倍という事
になる。またＢＴでのストレス試験において、通常テス
タに比べ、ストレスのかかり方が大きく異なってしまう
事になる。特にワード線のディスターブのかかり方が緩
くなり、短期サイクルでワード線の上げ下げをした方
が、ストレスが当然厳しいものとなる。これも通常テス
タを使用する場合に比べ、ＴＢＴ装置を使用すると、５
倍の差が出来てしまう。これは、ＢＴ工程のみに言える
事とは限らず、ＴＢＴ装置にて行われている各種試験、
特にディスターブ系の試験に関して全体的に言える事で
ある。この場合、ＴＢＴ装置側の電源能力を上げる方
法、すなわちｔＴの能力を上げる方法も考えられるが、
ｔＴを従来のテスタと同等にするには、従来のテスタ並
みの電源を搭載し、同時並列測定数も落とさなければな
らない。これは、大容量化に対するコストダウンの方法
として近年使用されるようになってきたＴＢＴ装置の本
質を考えると、当然相反する事となる。
装置を適応する場合を想定すると、通常テスタでは１回
の書き込みが１００ｎｓ程度で済むところ、前記した制
約のために、５００ｎｓと５倍程度の時間がかかってし
まう。すなわち、ＢＴ工程に要する時間が５倍という事
になる。またＢＴでのストレス試験において、通常テス
タに比べ、ストレスのかかり方が大きく異なってしまう
事になる。特にワード線のディスターブのかかり方が緩
くなり、短期サイクルでワード線の上げ下げをした方
が、ストレスが当然厳しいものとなる。これも通常テス
タを使用する場合に比べ、ＴＢＴ装置を使用すると、５
倍の差が出来てしまう。これは、ＢＴ工程のみに言える
事とは限らず、ＴＢＴ装置にて行われている各種試験、
特にディスターブ系の試験に関して全体的に言える事で
ある。この場合、ＴＢＴ装置側の電源能力を上げる方
法、すなわちｔＴの能力を上げる方法も考えられるが、
ｔＴを従来のテスタと同等にするには、従来のテスタ並
みの電源を搭載し、同時並列測定数も落とさなければな
らない。これは、大容量化に対するコストダウンの方法
として近年使用されるようになってきたＴＢＴ装置の本
質を考えると、当然相反する事となる。
【００１２】以上のように、従来のＤＲＡＭにより形成
される半導体記憶装置においては、ＴＢＴ装置を使用す
るディスターブ試験、特にＢＴ工程において、ＴＢＴ装
置のｔＴの能力による制約が非常に大きいため、ロング
サイクルにて試験をせざるを得ない事になり、通常のテ
スタと比較して、テスト時間の増大及び、ワード線のデ
ィスターブのかかり方が緩くなるという問題がある。
される半導体記憶装置においては、ＴＢＴ装置を使用す
るディスターブ試験、特にＢＴ工程において、ＴＢＴ装
置のｔＴの能力による制約が非常に大きいため、ロング
サイクルにて試験をせざるを得ない事になり、通常のテ
スタと比較して、テスト時間の増大及び、ワード線のデ
ィスターブのかかり方が緩くなるという問題がある。
【００１３】本発明の目的は、通常テスタと同等のショ
ートサイクル・ディスターブを実現する事が可能な半導
体記憶装置とその試験方法を提供することにある。
ートサイクル・ディスターブを実現する事が可能な半導
体記憶装置とその試験方法を提供することにある。
【００１４】
【課題を解決するための手段】本発明の半導体記憶装置
は、テスティング・バーイン・テスト装置を用いて機能
テストされる半導体記憶装置において、外部信号から生
成されるテストモードエントリ信号を受けて、前記外部
信号に対する誤リセット防止用信号に基づいてＣＢＲリ
フレッシュ時のカウンタ動作を行い、前記カウンタ動作
により全ワード線を駆動することで前記外部信号を入力
すること無しにバーンインを行う手段を備えることを特
徴とする。具体的には、外部から入力されるクロック信
号及び、アドレス信号を介して、テストモードにエント
リするテストモードエントリ信号を出力するテストモー
ドエントリ判定回路と、カス・ビフォア・ラスのタイミ
ングにより生成されるＣＢＲリフレッシュ時のＣＢＲＢ
カウンタ信号を生成するＣＢＲＢカウンタ信号生成回路
と、外部ＲＡＳＢクロック信号誤リセット防止のＲＴＯ
信号を生成するＲＴＯ信号生成回路と、スイッチ回路と
を備えており、スイッチ回路はテストモードエントリ信
号によりＲＴＯ信号をＣＢＲＢカウンタ信号生成回路に
入力させ、ＣＢＲＢカウンタ信号を出力させることで全
ワード線を駆動しテストを行う構成とされる。
は、テスティング・バーイン・テスト装置を用いて機能
テストされる半導体記憶装置において、外部信号から生
成されるテストモードエントリ信号を受けて、前記外部
信号に対する誤リセット防止用信号に基づいてＣＢＲリ
フレッシュ時のカウンタ動作を行い、前記カウンタ動作
により全ワード線を駆動することで前記外部信号を入力
すること無しにバーンインを行う手段を備えることを特
徴とする。具体的には、外部から入力されるクロック信
号及び、アドレス信号を介して、テストモードにエント
リするテストモードエントリ信号を出力するテストモー
ドエントリ判定回路と、カス・ビフォア・ラスのタイミ
ングにより生成されるＣＢＲリフレッシュ時のＣＢＲＢ
カウンタ信号を生成するＣＢＲＢカウンタ信号生成回路
と、外部ＲＡＳＢクロック信号誤リセット防止のＲＴＯ
信号を生成するＲＴＯ信号生成回路と、スイッチ回路と
を備えており、スイッチ回路はテストモードエントリ信
号によりＲＴＯ信号をＣＢＲＢカウンタ信号生成回路に
入力させ、ＣＢＲＢカウンタ信号を出力させることで全
ワード線を駆動しテストを行う構成とされる。
【００１５】また、本発明の半導体記憶装置の試験方法
は、所定のサイクル内で、外部信号から生成されるテス
トエントリー信号を受けてテストモードにエントリする
第１のテスト・ステップと、外部信号に対する誤リセッ
ト防止用信号に基づいてＣＢＲリフレッシュ時のカウン
タ動作を行い、全ワード線を駆動することで外部から入
力されるクロック信号及び、アドレス信号を取り入れる
ことなく、前記第１のテスト・ステップにおいてエント
リしたテストモードを実行する第２のテスト・ステップ
と、前記第１のテスト・ステップにおいてエントリした
テストモードをリセットする第３のテスト・ステップと
を含む事を特徴としている。
は、所定のサイクル内で、外部信号から生成されるテス
トエントリー信号を受けてテストモードにエントリする
第１のテスト・ステップと、外部信号に対する誤リセッ
ト防止用信号に基づいてＣＢＲリフレッシュ時のカウン
タ動作を行い、全ワード線を駆動することで外部から入
力されるクロック信号及び、アドレス信号を取り入れる
ことなく、前記第１のテスト・ステップにおいてエント
リしたテストモードを実行する第２のテスト・ステップ
と、前記第１のテスト・ステップにおいてエントリした
テストモードをリセットする第３のテスト・ステップと
を含む事を特徴としている。
【００１６】本発明においては、外部信号に基づいてテ
ストモード時に出力されるテストモードエントリ信号を
受けて、ＲＴＯ信号をクロックとしてＣＢＲＢカウンタ
信号を生成しているので、外部クロックを入力する事な
しに、内部のＲＴＯ信号を利用してチップ内全ワード線
を駆動させることが可能となり、ＴＢＴ装置のｔＴの能
力を考慮して、外部クロックを用いる事なく、内部信号
のクロックを利用してのテストが実行でき、通常テスタ
と同等のショートサイクル・ディスターブを実現する事
が可能になる。
ストモード時に出力されるテストモードエントリ信号を
受けて、ＲＴＯ信号をクロックとしてＣＢＲＢカウンタ
信号を生成しているので、外部クロックを入力する事な
しに、内部のＲＴＯ信号を利用してチップ内全ワード線
を駆動させることが可能となり、ＴＢＴ装置のｔＴの能
力を考慮して、外部クロックを用いる事なく、内部信号
のクロックを利用してのテストが実行でき、通常テスタ
と同等のショートサイクル・ディスターブを実現する事
が可能になる。
【００１７】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明が適用されたＤＲＡＭ
のブロック図である。基本的な構成は、図４に示した従
来構成と同じであり、入出力端子Ｉ／Ｏと、外部クロッ
クであるＲＡＳＢ、ＣＡＳＢ、ＯＥＢ、ＷＥＢと、ＡＤ
ＤＲＥＳＳ信号と、それら入出力信号に対応して、メモ
リセルアレイ９と、前記メモリセルアレイ９に対応する
ロウデコーダ６及びカラムデコーダ７と、前記メモリセ
ルアレイ９の入出力に対応するセンスアンプ８と、デー
タアウトバッファ１０と、データインバッファ１１と、
外部クロックによって内部制御信号を生成するクロック
ジェネレータ２と、アドレスの入力バッファであるロウ
アドレスバッファ４と、カラムアドレスバッファ５を備
えている。また、従来構成と同様であるが、後述するよ
うに構成が相違して、ＲＡＳＢ信号誤リセット防止のＲ
ＴＯ信号１０１及び、カス・ビフォア・ラスのタイミン
グにより生成されるＣＢＲＢカウンタ信号１０４を生成
する内部信号生成回路としてのＣＢＲＣＲ回路（カス・
ビフォア・ラス・カウンタ・ＲＴＯ回路）１と、テスト
モードエントリ信号１０５を出力するテストモードエン
トリ判定回路３とを備えて構成される。
参照して説明する。図１は本発明が適用されたＤＲＡＭ
のブロック図である。基本的な構成は、図４に示した従
来構成と同じであり、入出力端子Ｉ／Ｏと、外部クロッ
クであるＲＡＳＢ、ＣＡＳＢ、ＯＥＢ、ＷＥＢと、ＡＤ
ＤＲＥＳＳ信号と、それら入出力信号に対応して、メモ
リセルアレイ９と、前記メモリセルアレイ９に対応する
ロウデコーダ６及びカラムデコーダ７と、前記メモリセ
ルアレイ９の入出力に対応するセンスアンプ８と、デー
タアウトバッファ１０と、データインバッファ１１と、
外部クロックによって内部制御信号を生成するクロック
ジェネレータ２と、アドレスの入力バッファであるロウ
アドレスバッファ４と、カラムアドレスバッファ５を備
えている。また、従来構成と同様であるが、後述するよ
うに構成が相違して、ＲＡＳＢ信号誤リセット防止のＲ
ＴＯ信号１０１及び、カス・ビフォア・ラスのタイミン
グにより生成されるＣＢＲＢカウンタ信号１０４を生成
する内部信号生成回路としてのＣＢＲＣＲ回路（カス・
ビフォア・ラス・カウンタ・ＲＴＯ回路）１と、テスト
モードエントリ信号１０５を出力するテストモードエン
トリ判定回路３とを備えて構成される。
【００１８】前記ＣＢＲＣＲ回路１の詳細ブロック構成
が図２に示される。クロックジェネレータ信号１０２を
受け、ＣＡＳＢ信号誤リセット防止のＲＴＯ信号を生成
する回路１４と、カス・ビフォア・ラスのタイミングに
よりＣＢＲＢカウンタ信号１０４を生成する回路１２
と、テストモードエントリ信号１０５を受け、ＲＴＯ生
成回路１４より出力されるＲＴＯ信号１０１を信号１１
４として前記ＣＢＲＢカウンタ信号生成回路１２に入力
するスイッチ回路１３により構成される。
が図２に示される。クロックジェネレータ信号１０２を
受け、ＣＡＳＢ信号誤リセット防止のＲＴＯ信号を生成
する回路１４と、カス・ビフォア・ラスのタイミングに
よりＣＢＲＢカウンタ信号１０４を生成する回路１２
と、テストモードエントリ信号１０５を受け、ＲＴＯ生
成回路１４より出力されるＲＴＯ信号１０１を信号１１
４として前記ＣＢＲＢカウンタ信号生成回路１２に入力
するスイッチ回路１３により構成される。
【００１９】また、前記テストモードエントリ判定回路
３は、テストモードを判定した上で前記テストモードエ
ントリ信号１０５を出力するように構成される。ここ
で、テストモードとは、製品の評価、選別の時間短縮等
だけのために使用する内部回路を動作させるためのモー
ドで、通常ＤＲＡＭでは、ユーザーの誤エントリを防ぐ
ために、図３（ａ）に示してあるように、ＷＣＢＲ（ラ
イトＣＢＲ）サイクルにてエントリする。外部クロック
であるＷＥＢ信号、ＣＡＳＢ信号をロウレベルにした
後、ＲＡＳＢ信号をロウレベルに落とす。次にＣＡＳＢ
信号をハイレベルにし、もう一度ロウレベルに落とす。
その際の外部アドレスにより、種々のテストモードにエ
ントリする事になる。このテストモードエントリサイク
ルにてテストモードエントリ判定部３にてエントリが確
認され、テストモードエントリ信号１０５が出力される
事になる。このテストモードエントリ信号１０５が前記
ＣＢＲＣＲ回路１に入力される。
３は、テストモードを判定した上で前記テストモードエ
ントリ信号１０５を出力するように構成される。ここ
で、テストモードとは、製品の評価、選別の時間短縮等
だけのために使用する内部回路を動作させるためのモー
ドで、通常ＤＲＡＭでは、ユーザーの誤エントリを防ぐ
ために、図３（ａ）に示してあるように、ＷＣＢＲ（ラ
イトＣＢＲ）サイクルにてエントリする。外部クロック
であるＷＥＢ信号、ＣＡＳＢ信号をロウレベルにした
後、ＲＡＳＢ信号をロウレベルに落とす。次にＣＡＳＢ
信号をハイレベルにし、もう一度ロウレベルに落とす。
その際の外部アドレスにより、種々のテストモードにエ
ントリする事になる。このテストモードエントリサイク
ルにてテストモードエントリ判定部３にてエントリが確
認され、テストモードエントリ信号１０５が出力される
事になる。このテストモードエントリ信号１０５が前記
ＣＢＲＣＲ回路１に入力される。
【００２０】このような、ＣＢＲＣＲ回路１及びテスト
モードエントリ判定回路３を備える本実施形態のＤＲＡ
Ｍにおけるデータの読み書き動作は図４の従来構成と同
様であるので、その説明は省略する。ここではテストモ
ード時での内部動作を説明する。テストモードエントリ
信号１０５が、ＣＢＲＣＲ回路１内のスイッチ回路１３
に入力されると、ＲＴＯ信号１０１をＣＢＲカウンタ１
２が受け取るようになる。このため、従来では、ＣＢＲ
リフレッシュ時にもＲＴＯにて外部ＲＡＳＢの誤リセッ
ト防止を活かすため、ＣＢＲＢのカウント信号がＲＴＯ
回路に入力されていたが、ここでは、ＣＢＲＢカウント
信号１０４と、ＲＴＯ信号１０１が相補的となり、図３
（ｂ）のタイミングチャートにて分かる通り、ＲＴＯ信
号１０１のクロックにより、ＣＢＲＢカウント信号１０
４を駆動することになる。このようにする事により、Ｃ
ＢＲリフレッシュ時に、従来では外部ＲＡＳＢが外部Ｃ
ＡＳＢをクロッキングさせ、チップ内全ワード線１０９
を駆動していたものを、外部クロックを入力する事なし
に、内部のＲＴＯ信号１０１を利用して、チップ内全ワ
ード線１０９を駆動させる事が可能になる。
モードエントリ判定回路３を備える本実施形態のＤＲＡ
Ｍにおけるデータの読み書き動作は図４の従来構成と同
様であるので、その説明は省略する。ここではテストモ
ード時での内部動作を説明する。テストモードエントリ
信号１０５が、ＣＢＲＣＲ回路１内のスイッチ回路１３
に入力されると、ＲＴＯ信号１０１をＣＢＲカウンタ１
２が受け取るようになる。このため、従来では、ＣＢＲ
リフレッシュ時にもＲＴＯにて外部ＲＡＳＢの誤リセッ
ト防止を活かすため、ＣＢＲＢのカウント信号がＲＴＯ
回路に入力されていたが、ここでは、ＣＢＲＢカウント
信号１０４と、ＲＴＯ信号１０１が相補的となり、図３
（ｂ）のタイミングチャートにて分かる通り、ＲＴＯ信
号１０１のクロックにより、ＣＢＲＢカウント信号１０
４を駆動することになる。このようにする事により、Ｃ
ＢＲリフレッシュ時に、従来では外部ＲＡＳＢが外部Ｃ
ＡＳＢをクロッキングさせ、チップ内全ワード線１０９
を駆動していたものを、外部クロックを入力する事なし
に、内部のＲＴＯ信号１０１を利用して、チップ内全ワ
ード線１０９を駆動させる事が可能になる。
【００２１】このように、テストモードに入力された外
部クロックを、その後において保持する事で全ワード線
に自動アクセス可能になる。したがって、ＴＢＴ装置に
おいて、ＴＢＴ装置のｔＴを考える事なく、ショートサ
イクルにてワード系のディスターブを実行する事が可能
になる。なお、テストモードからエスケープする方法と
しては、ＲＯＲサイクル（ラス・オンリー・リフレッシ
ュ：外部ＲＡＳＢのみクロックさせ、その他の外部クロ
ックはハイレベルを保持するタイミング）を実行すれば
よい。
部クロックを、その後において保持する事で全ワード線
に自動アクセス可能になる。したがって、ＴＢＴ装置に
おいて、ＴＢＴ装置のｔＴを考える事なく、ショートサ
イクルにてワード系のディスターブを実行する事が可能
になる。なお、テストモードからエスケープする方法と
しては、ＲＯＲサイクル（ラス・オンリー・リフレッシ
ュ：外部ＲＡＳＢのみクロックさせ、その他の外部クロ
ックはハイレベルを保持するタイミング）を実行すれば
よい。
【００２２】
【発明の効果】以上説明したように、本発明は、外部信
号に基づいてテストモード時に出力されるテストモード
エントリ信号を受けて、外部ＲＡＳＢクロック信号誤リ
セット防止のためのＲＴＯ信号をクロックとしてカス・
ビフォア・ラスのタイミングによりＣＢＲリフレッシュ
時のＣＢＲＢカウンタ信号を生成しているので、外部ク
ロックを入力する事なしに、内部のＲＴＯ信号を利用し
てチップ内全ワード線を駆動させることが可能となる。
これにより、ＴＢＴ装置のｔＴの能力を考慮して、外部
クロックを用いる事なく、内部信号のクロックを利用し
てのテストが実行でき、通常テスタと同等のショートサ
イクル・ディスターブを実現する事が可能になるという
効果がある。
号に基づいてテストモード時に出力されるテストモード
エントリ信号を受けて、外部ＲＡＳＢクロック信号誤リ
セット防止のためのＲＴＯ信号をクロックとしてカス・
ビフォア・ラスのタイミングによりＣＢＲリフレッシュ
時のＣＢＲＢカウンタ信号を生成しているので、外部ク
ロックを入力する事なしに、内部のＲＴＯ信号を利用し
てチップ内全ワード線を駆動させることが可能となる。
これにより、ＴＢＴ装置のｔＴの能力を考慮して、外部
クロックを用いる事なく、内部信号のクロックを利用し
てのテストが実行でき、通常テスタと同等のショートサ
イクル・ディスターブを実現する事が可能になるという
効果がある。
【図１】本発明の実施形態のブロック図である。
【図２】本発明にかかるＣＢＲＣＲ回路のブロック図で
ある。
ある。
【図３】図１の回路におけるテストタイミングの一例を
示すタイミング図である。
示すタイミング図である。
【図４】本発明が適用されるＤＲＡＭの従来構成のブロ
ック図である。
ック図である。
【図５】従来のＣＢＲＣＲ回路のブロック図である。
【図６】従来例におけるテストタイミングの一例を示す
図である。
図である。
【図７】ＴＢＴ装置での測定ボードの一例を示す図であ
る。
る。
【図８】ＴＢＴ装置でのテストタイミング図である。
１ ＣＢＲＣＲ回路（カス・ビフォア・ラス・カウンタ
ー、ＲＴＯ回路） ２ クロックジェネレーター ３ テストモードエントリ判定回路 ４ １７ロウアドレスバッファ ５ カラムアドレスバッファ ６ ロウデコーダ ７ カラムデコーダ ８ センスアンプ ９ メモリセルアレイ １０ データアウトバッファ １１ データインバッファ １２ カス・ビフォア・ラス・カウンタ １３ スイッチ回路 １４ ＲＴＯ信号発生回路 １０１ ＲＴＯ信号 １０２ クロックジェネレータ信号 １０４ ＣＢＲＢカウンタ信号 １０５テストモードエントリ信号
ー、ＲＴＯ回路） ２ クロックジェネレーター ３ テストモードエントリ判定回路 ４ １７ロウアドレスバッファ ５ カラムアドレスバッファ ６ ロウデコーダ ７ カラムデコーダ ８ センスアンプ ９ メモリセルアレイ １０ データアウトバッファ １１ データインバッファ １２ カス・ビフォア・ラス・カウンタ １３ スイッチ回路 １４ ＲＴＯ信号発生回路 １０１ ＲＴＯ信号 １０２ クロックジェネレータ信号 １０４ ＣＢＲＢカウンタ信号 １０５テストモードエントリ信号
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平９−219099（ＪＰ，Ａ)
特開 平３−69091（ＪＰ，Ａ)
特開 平６−36595（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 29/00
G01R 31/28
G01R 31/3185
G11C 11/401
Claims (6)
- 【請求項１】 テスティング・バーイン・テスト装置を
用いて機能テストされる半導体記憶装置において、外部
信号から生成されるテストモードエントリ信号を受け
て、前記外部信号に対する誤リセット防止用信号に基づ
いてＣＢＲリフレッシュ時のカウンタ動作を行い、前記
カウンタ動作により全ワード線を駆動することで前記外
部信号を入力すること無しにバーンインを行う手段を備
えることを特徴とする半導体記憶装置。 - 【請求項２】 テスティング・バーイン・テスト装置を
用いて機能テストされる半導体記憶装置において、外部
から入力されるクロック信号及びアドレス信号に基づい
てテストモードにエントリするテストモードエントリ信
号を出力するテストモードエントリ判定回路と、ＣＢＲ
Ｂカウンタ信号を生成するＣＢＲＢカウンタ信号生成回
路と、ＲＴＯ信号を生成するＲＴＯ信号生成回路と、ス
イッチ回路とを備え、前記スイッチ回路は前記テストモ
ードエントリ信号により前記ＲＴＯ信号を前記ＣＢＲＢ
カウンタ信号生成回路に入力させ、前記ＣＢＲＢカウン
タ信号を出力せることで全ワード線を駆動しテストする
ことを特徴とする半導体記憶装置。 - 【請求項３】 前記ＣＢＲＢカウンタ信号生成回路は、
クロックジェネレータ信号を受けてカス・ビフォア・ラ
スのタイミングによりＣＢＲＢカウンタ信号を生成する
回路として構成され、前記ＲＴＯ信号生成回路は、前記
クロックジェネレータ信号及び前記ＣＢＲＢカンウタ信
号を受けてＣＡＳＢ信号誤リセット防止のＲＴＯ信号を
生成する回路として構成され、前記スイッチ回路は、前
記テストモードエントリ信号を受けて前記ＲＴＯ信号の
生成回路より出力されるＲＴＯ信号を前記ＣＢＲＢカウ
ンタ信号の生成回路に入力する回路として構成されてい
ることを特徴とする請求項２に記載の半導体記憶装置。 - 【請求項４】 テスティング・バーイン・テスト装置を
用いて機能テストされる半導体記憶装置が、ダイナミッ
ク・ランダム・アクセス・メモリである請求項１ないし
３のいずれかに記載の半導体記憶装置。 - 【請求項５】 テスティング・バーイン・テスト装置を
用いて半導体記憶装置の機能テストを行う方法として、
所定のサイクル内で、外部信号から生成されるテストエ
ントリー信号を受けてテストモードにエントリする第１
のテスト・ステップと、外部信号に対する誤リセット防
止用信号に基づいてＣＢＲリフレッシュ時のカウンタ動
作を行い、全ワード線を駆動することで外部から入力さ
れるクロック信号及び、アドレス信号を取り入れること
なく、前記第１のテスト・ステップにおいてエントリし
たテストモードを実行する第２のテスト・ステップと、
前記第１のテスト・ステップにおいてエントリしたテス
トモードをリセットする第３のテスト・ステップとを少
なくとも有する事を特徴とする半導体記憶装置の試験方
法。 - 【請求項６】 テスティング・バーイン・テスト装置を
用いて半導体記憶装置の機能テストを行う方法として、
前記半導体記憶装置に設けられたテストモードエントリ
判定回路は、外部から入力されるクロック信号及びアド
レス信号に基づいてテストモードにエントリするテスト
モードエントリ信号を出力し、前記半導体記憶装置に設
けられた内部信号生成回路は、前記テストモードエント
リ信号を受けて、外部ＲＡＳＢクロック信号誤リセット
防止のためのＲＴＯ信号をクロックとしてカス・ビフォ
ア・ラスのタイミングによりＣＢＲリフレッシュ時のＣ
ＢＲＢカウンタ信号を生成し、全ワード線を駆動しテス
トを行うことを特徴とする半導体記憶装置の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08318098A JP3404488B2 (ja) | 1998-03-30 | 1998-03-30 | 半導体記憶装置とその試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08318098A JP3404488B2 (ja) | 1998-03-30 | 1998-03-30 | 半導体記憶装置とその試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11283397A JPH11283397A (ja) | 1999-10-15 |
| JP3404488B2 true JP3404488B2 (ja) | 2003-05-06 |
Family
ID=13795113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08318098A Expired - Fee Related JP3404488B2 (ja) | 1998-03-30 | 1998-03-30 | 半導体記憶装置とその試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3404488B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3495312B2 (ja) | 2000-03-29 | 2004-02-09 | 日本電気株式会社 | 半導体記憶回路 |
| JP2002124096A (ja) * | 2000-10-13 | 2002-04-26 | Nec Corp | 半導体記憶装置及びその試験方法 |
| KR100612034B1 (ko) | 2004-11-01 | 2006-08-11 | 삼성전자주식회사 | 내부 테스트 모드 진입방법 및 이를 위한 내부 테스트모드 진입회로 |
| KR100703711B1 (ko) | 2006-01-14 | 2007-04-09 | 삼성전자주식회사 | 데이터 전송 버퍼의 동작을 제어하기 위한 제어신호발생장치, 상기 제어신호 발생장치를 구비하는 반도체장치, 및 상기 전송 버퍼의 동작을 제어하는 방법 |
| CN107247423B (zh) * | 2017-05-24 | 2019-11-19 | 湖北三江航天万峰科技发展有限公司 | 一种设备等效检测装置 |
| CN113851182B (zh) | 2021-09-22 | 2023-12-12 | 长鑫存储技术有限公司 | 存储器的测试方法及测试装置 |
-
1998
- 1998-03-30 JP JP08318098A patent/JP3404488B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11283397A (ja) | 1999-10-15 |
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