JPS62216059A

JPS62216059A - 記憶装置チエツク方式

Info

Publication number: JPS62216059A
Application number: JP61059724A
Authority: JP
Inventors: Takeshi Niwada; 剛庭田; Hiroshi Sato; 弘佐藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-03-18
Filing date: 1986-03-18
Publication date: 1987-09-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕複数の記憶装置を有するデータ処理システムにおける記
憶装置チェノク方式であって、同時選択指定手段から同
時選択設定信号が送出されている時は、前記複数の記憶
装置を同時選択手段により同時選択して、上位からの１
回の読出し命令で全ての記憶装置の情報を同時に読出し
、その読出した情報を布線論理を取り上位へ転送しチェ
ックするように構成することにより、記憶機能チェック
用読出処理の時間短縮が可能となる。

〔産業上の利用分野〕

本発明は、複数の記憶装置を存するデータ処理システム
に係り、特に各記憶装置の情報記憶機能のチェックをす
る記憶装置チェック方式に関する。

通常、記憶装置を有するデータ処理システムにあっては
、データ処理システムの動作開始時に記憶装置の記憶機
能を確認するための情報の書込み／読出し試験を行うの
が一般的である。

一方、最近の大規模集積回路技術の進歩等により、使用
される記憶装置の記憶容量も大容量となり、それに伴い
記憶装置の記憶機能チェックのための情報の書込み／読
出し処理に要する時間も増大して来ている。

かかる情報の書込み／読出し試験が効率的に実施出来る
記憶装置チェック方式の実用化が期待されている。

〔従来の技術〕

第４図は従来例を説明するブロック図を示す。

第４図に示す記憶装置１は８０９６語×８ビットのメモ
リ（ＲＡＭ）　１（０）〜１（３）を４個使用した場合
を例としている。

第４図のブロック図は、情報を記憶する複数のメモリ（ＲＡＭ）　１　（０）〜
１（３）からなる記憶装置１と、複数のメモリ（ＲＡＭ）　１　（０）〜１（３）に対す
る記憶機能チェック用情報の書込み／読出し処理の動作
指示と、その動作の制御を行う中央処理装置（以下ｃｐ
ｕ　と称する）２と、ＣＰＵ２の指示により記憶装置１の動作処理の実行を制
御する記憶装置制御部３と、ＣＰＵ２の処理速度を決定するクロック信号を発生する
クロック発生部６とから構成されている。

例えば、メモリ（ＲＡＭ）　１　（０）〜１（３）の記
憶機能のチェックを行う場合は、ＣＰＵ２からの指示で
記憶装置制御部３を介してオール“１”情報を書込み、
そのオール″１”情報を読出すことにより行われる。

即ち、ＣＰＵ２はクロック発生部６から送出されるクロ
ック信号（端子ＣＬＫに入力）に基づき動作し、端子Ａ
から送出するアドレス信号ＡＯ−Ａ１５により複数のメ
モリ（ＲＡＭ）　１　（０）〜１（３）を個別に指定し
て、各メモリ（ＲＡＭ）　１　（０）〜１（３）に記憶
しているオール“１”情報読出しを指示する。

アドレス信号ＡＯ〜へ１５（端子へより出力）の内、上
位３桁のアドレス信号へ１３〜Ａ１５は記憶装置制御部
３で変換して各メモリ（ＲＡＭ）　１　（０）〜１（３
）に対するチップセレクト信号Ｃ３となり、メモリ（Ｒ
ＡＭ）　１（０）〜１（３）のうちの１つのアクセスを
指定する。

又、アドレス信号ＡＯ〜へ１２は各メモリ（ＲＡＭ）　
１　（０）〜１（３）内のアドレスを指定する。

尚、ＣＰＵ２の端子Ｒは読出し指定信号を送出する端子
で、この信号は各メモリ（ＲＡＭ）　１　（０）〜１（
３）でリードイネーブル信号ＲＥとなる。又、端子Ｅは
ＣＰＵ２から出力されるイネーブル信号端子、端子りは
読出し情報ＤＯ〜Ｄ７（８ビツトの情報）を取込む端子
を意味する。

各メモリ（ＲＡＭ）　ｌ　（０）〜１（３）の記憶機能
チェックを行う場合のオール“１”情報読出し処理は、
ｃｐｕ２からのアドレス信号へ〇〜へ１５により各メモ
リ（ＲＡＭ）　１　（０）〜１（３）が指定され、指定
された当該メモリ（ＲＡＭ）　１　（０）〜１（３）に
対して読出し処理が実行され、出力端子りから読出され
たオール“１”情報は送出される。

即ら、例えばメモリ（ＲＡＭ）　１　（０）の情報を読
出し、記憶機能をチェックする場合、ＣＰＵ２はアドレ
ス信号４１３〜Ａ１５（記憶装置制御部３の端子Ａ−Ｃ
に入力）を記憶装置制御部３で変換して当該メモリ（Ｒ
ＡＭ）　１　（０）を指定する。

同時に、アドレス信号ＡＯ〜へ１３でメモリ（ＲＡＭ）
１（０）内アドレスを指定して、リードイネーブル信号
ＲＩＥで指定した指定アドレス内のオール“１”情報を
読出しＣＰＵ２に送出する。

この読出したオール“１”情報とＣＰＵ２内メモリに格
納している書込み情報（即ち、オール“１”情報）とを
ＣＰＵ２内部で比較してオール“１”情報をチェックす
る。

これを各メモリ（ＲＡ？Ｉ）　１　（０）〜１（３）に
対して順次繰り返し実施することにより、各メモリ（Ｒ
ＩＩＭ）　１　（０）〜１（３）の記憶機能チェックと
している。

〔発明が解決しようとする問題点〕

上述のように、メモリ（ＲＡ？ｌ）　１　（０）〜１（
３）に書込んだオール“１”情報を、各メモリ（ＲＡＭ
）　１　（０）〜１（３）毎に指定して、オール″１″
情報を読出し、ＣＰＵ２内部に格納している書込み時の
オール“１″情報と、読出したオール“１”情報とを比
較してその内容を比較することにより、メモリ（ＲＡＭ
）　１　（０）〜１（３）の記憶機能チェックとしてい
る。

しかし、上述のように従来方式では個別に指定してチェ
ックを行うため、メモリ（ＲＡＭ）　１　（０）〜１（
３）の記憶容量が増大するに比例して、その読出し処理
時間が増大し、記憶機能チェック処理時間が増大すると
言う問題点があった。

〔問題点を解決するための手段〕

第１図は本発明の詳細な説明するブロック図を示す。

第１図に示す本原理ブロック図は、情報を記憶する複数の記憶装置（メモリ（ＲＡ？’１）
）１（０）〜１（ｎ）からなる記憶装置１と、記憶装置
１に対する情報の書込み／読出しの指示を行う中央処理
装置２と、中央処理装置２からの命令により記憶装置１の情報の書
込み／読出し処理動作を制御する記憶装置制御部３と、中央処理装置２からの命令により複数の記憶装置（メモ
リ（ＲＡＭ））１（０）〜１（ｎ）を同時選択状態に設
定する同時選択指定手段（同時選択指定部）４と、同時
選択指定手段（同時選択指定部）４から同時選択設定信
号を受けた時は複数の記憶装置（メモリ（ＲＡＭ））１
（０）〜１（ｎ）を同時選択する同時選択手段（同時選
択部）５とから構成されている。

〔作用〕

同時選択指定手段（同時選択指定部）から同時選択設定
信号が送出されている時、同時選択手段（同時選択部）
は前記複数の記憶装置（メモリ（ＲＡＭ）　）を同時選
択して、上位からの１回の読出し命令で全ての記憶装置
（メモリ（ＲＡＭ））の情報を同時に読出し、これを布
線論理を取り上位へ転送するように構成することにより
、記憶機能チェック用読出処理の時間短縮が可能となる
。

〔実施例〕以下本発明の要旨を第２図、第３図に示す実施例により
具体的に説明する。

第２図は本発明の詳細な説明するブロック図、第３図は
本発明の実施例における情報読出しを説明する図をそれ
ぞれ示す。尚、全図を通じて同一符号は同一対象物を示
す。

本実施例も記憶装置１として、８０９６語×８ビットの
４つのメモリ（ＲＡＭ）　１　（０）〜１（３）で構成
させた場合を例とする。

本実施例の同時選択指定部４は、記憶装置制御部３の端子６から出力される同時選択モー
ド指示信号と、ＣＰＵ２の端子Ｒから出力する読出し指
定信号との論理積条件を取るＡＮＤ回路４１と、ＣＰＵ２から同時選択指定が指示された場合、即ちＣＰ
ＩＩ２からのデータＤＯが“１”の状態で、同時選択モ
ード指示信号と読出し指定信号とが同時にオンの時は、
クロック端子ＣＫがオンとなりその出力端子Ｑが“１”
　（即ち、“ハイレベル”）となり、又、ＣＰＵ２から
同時選択指定が解除され場合、即ちＣＰＵ２からのデー
タＤＯが“０”の状態で、同時選択モード指示信号と読
出し指定信号とが同時にオンの時は、出力端子Ｑが“０
”　（即ち、“ロウレベルｎ）となるように構成されて
いるフリップフロップ（以下ＦＦと称する）４２とから
なっている。

又、同時選択部５は２つのＮＯＴ回路５１，５２．１つ
のＮＡＮＤ回路５３及び各メモリ（ＲＡＭ）　１　（０
）〜１（３）に対応して設けられているＯＲ回路５４　
（０）〜５４　（３）　　とから構成されている。

記憶装置制御部３はデコーダ機能を有しており、ＣＰＵ
２から出力されるアドレス信号へ１３〜Ａ１５の組合わ
せをデコードして、ＣＰＵ２からのイネーブル信号Ｅに
同期したパルスを出力端子Ｏ〜６に出力する。

尚、出力端子Ｏ〜３の出力はそれぞれのメモリ（ＲＡｌ
’ｌ）　１　（０）〜１（３）の個別選択用に使用され
、端子６は同時読出しを行うか否かの指定を行う同時選
択指示信号の選択（ＦＦ４２の選択）に使用され、端子
４，５及び７は本実施例では未使用となる。

通常、ＦＦ４２の端子ＣＫは０″　（即ち、４０ウレベ
ル”）となっているため、出力端子Ｑは“０”となって
いる。そのため、ＮＡＮＤ回路５３の出力は“１”とな
る。

従って、例えばアドレス信号Ａ１５　＝Ａ１４　＝Ａ１
３＝“０”の時はメモリ（ＲＡＭ）　１　（０）が、ア
ドレス信号Ａ１５−＾１４＝“０″、Ａ１３−１″の時
はメモリ（ＲＡＭ）　１　（１）が選択され、読出し指
定信号によりメモリ（ＲＡＭ）　１　（０）又はメモリ
（ＲＡＭ）　１　（１）の情報ＤＯ〜Ｄ７が読出される
。

次に、ＣＩ”０２から同時選択の指定がなされると、デ
ータＤｏが“１“となると同時に記憶装置制御部３のデ
コードにより出力端子６も“１”となり、これによりＦ
Ｆ４２の出力端子Ｑは“１”となる。

この状態で、例えばメモリ（ＲＡＭ）　１　（０）への
情報ＤＯ−０７の読出しが指定されると、記憶装置制御
部３の出力端子Ｏと同じタイミングでＮＡＮＤ回路５３
の出力は“０″となる。

このＮＡＮＤ回路５３の出力はＯＲ回路５４　（０）〜
５４　（３）を通してメモリ（ＲＡＭ）　１　（０）〜
１（３）のチップセレクト端子Ｃ３に接続され、リード
イネーブル信号ＲＥとあいまってメモリ（ＲＡＭ）　１
　（０）に書込まれているオール“１”情報が読出され
、同時に他の全てのメモリ（ＲＡＭ）　１　（１）〜１
（３）のオール“１”情報が読出される。

これら読出された全てのオール“１”情報は各ビット毎
に付線論理条件（ＡＮＤ条件）が取られ、ＣＰＩＩ２の
端子りに送出される。ここで、もし各メモリ（ＲＡＭ）
　１　（０）〜１（３）の内１つのビット（情報ビット
Ｄｏ−０７の内の１つ）でも“０”情報が有れば、その
ビットは″０″情報としてＣＩ’Ｕ２の端子りに送出さ
れることになる。

尚、オール“ｌ”情報が各ビット毎に付線論理条件（Ａ
ＮＤ条件）を取られ、ＣＰＵ２の端子りに送出される状
況を第３図に示す。

上述のように、メモリ１　（ＲＡＭ）　（０）〜１（３
）の記憶機能チェック用読出しが、１回の読出し指示で
同時に出来、その読出した情報ＤＯ−０７のチェックが
１回で同時に出来るため、その処理時間が大幅に短縮可
能となる。

〔発明の効果〕

以上のような本発明によれば、ＣＰＵからの１回の読出
し命令で全ての記憶装置の読出し及び読出した情報のチ
ェックが出来るため、記憶機能チェック用読出し処理動
作の時間が大幅に短縮出来ると言う効果がある。

【図面の簡単な説明】

第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は本発明の
実施例における情報読出しを説明する図、第４図は従来例を説明するブロック図、をそれぞれ示す
。図において、 ■は記憶装置、１　（０）　〜１　（ｎ）はメモリ（ＲＡＭ）　　（記
憶装置）、２はｃｐｕ、　　　　　　　３は記憶装置制
御部、４は同時選択指定部、　５は同時選択部、６はク
ロック発生部、　４１はＡＮＤ回路、４２はＦＦ、　　
　　　　　　　５１．５２はＮ０７回路、５３はＮＡＮ
Ｄ回路、５４　（０）〜５４　（３）　はＯＲ回路、をそれぞれ
示す。だ１　目第３司ジａＣ」（イタ“１ｔ＝ＬＨＦＴ、ｉ３ブ’Ｕ−Ｊ　７
１第４匡

Claims

【特許請求の範囲】複数の記憶装置（１（０）〜１（ｎ））から構成される
記憶装置（１）と、前記記憶装置（１）に対して情報の
書込み／読出し指示を行う中央処理装置（２）と、前記
中央処理装置（２）からの命令により前記記憶装置（１
）の情報書込み／読出し動作を制御する記憶装置制御部
（３）とを具備するデータ処理システムにおいて、前記中央処理装置（２）からの命令により前記複数の記
憶装置（１（０）〜１（ｎ））を同時選択状態に設定す
る同時選択指定手段（４）と、前記同時選択指定手段（４）から同時選択設定信号を受
けた時は前記複数の記憶装置（１（０）〜１（ｎ））を
同時選択する同時選択手段（５）とを設け、前記中央処
理装置（２）からの指示により前記複数の記憶装置（１
（０）〜１（ｎ））の記憶機能チェック処理動作が指定
された場合、前記同時選択指定手段（４）に対して該同
時選択設定信号を前記同時選択手段（５）に送出させ、
前記中央処理装置（２）からの１回の読出し命令により
前記複数の記憶装置（１（０）〜１（ｎ））に記憶して
いる情報を同時に読出し、同時に読出した情報を布線論
理を取り前記中央処理装置（２）へ転送しチェックする
ことを特徴とする記憶装置チェック方式。