JPH0352160B2 - - Google Patents
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- Publication number
- JPH0352160B2 JPH0352160B2 JP15031182A JP15031182A JPH0352160B2 JP H0352160 B2 JPH0352160 B2 JP H0352160B2 JP 15031182 A JP15031182 A JP 15031182A JP 15031182 A JP15031182 A JP 15031182A JP H0352160 B2 JPH0352160 B2 JP H0352160B2
- Authority
- JP
- Japan
- Prior art keywords
- word
- pout
- memory device
- selected word
- signal
- Prior art date
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- 241001125929 Trisopterus luscus Species 0.000 description 26
- 238000000926 separation method Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 10
- 230000003213 activating effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は連想メモリ装置の改良に関するもので
ある。
ある。
第１図は従来の連想メモリ装置１０の一般的な
構成のブロツク図を示す。このような連想メモリ
装置は「大規模連想メモリLSI」信学技報、
SSD80−56に詳細に述べられている。第１図の連
想メモリ装置はｍワードのものの例を示す。１１
は書込み／読出し回路、１２は検索データレジス
タ、１３は連想メモリ・セル・アレイ、１４は複
数選択分離回路、１５はワード線駆動回路、１６
はワード線である。
構成のブロツク図を示す。このような連想メモリ
装置は「大規模連想メモリLSI」信学技報、
SSD80−56に詳細に述べられている。第１図の連
想メモリ装置はｍワードのものの例を示す。１１
は書込み／読出し回路、１２は検索データレジス
タ、１３は連想メモリ・セル・アレイ、１４は複
数選択分離回路、１５はワード線駆動回路、１６
はワード線である。
検索データレジスタ１２に検索データがセツト
されると、連想メモリ・セル・アレイ１３内の記
憶データとの検索動作が行なわれ、各ワード毎の
検索結果が複数選択分離回路１４に出力される。
複数選択分離回路１４は検索動作において複数個
のワードが選択された場合に、その中の１個のワ
ード選別指示してワード線駆動回路１５に信号を
与えると共に、検索動作によつて選択されたワー
ドがあるか否かを示す選択ワード有無信号Pout
を作成し出力する。ワード線駆動回路１５は複数
選択分離回路１４で選別指示されたワードのワー
ド線１６を駆動し、書込み／読出し回路１１を介
して読出す。
されると、連想メモリ・セル・アレイ１３内の記
憶データとの検索動作が行なわれ、各ワード毎の
検索結果が複数選択分離回路１４に出力される。
複数選択分離回路１４は検索動作において複数個
のワードが選択された場合に、その中の１個のワ
ード選別指示してワード線駆動回路１５に信号を
与えると共に、検索動作によつて選択されたワー
ドがあるか否かを示す選択ワード有無信号Pout
を作成し出力する。ワード線駆動回路１５は複数
選択分離回路１４で選別指示されたワードのワー
ド線１６を駆動し、書込み／読出し回路１１を介
して読出す。
第２図は複数選択分離回路１４の最も基本的な
論理構成を示す図である。Ｋ１〜Kmは各ワード
からの検索結果であり、ANDゲート１４ａに入
力されて、上位のワードが選択されていなければ
複数選択分離結果として出力される。又、ORゲ
ート１４ｂを介して下位のワードに対応する部分
に与えられ、上位が選択されないようにする。こ
れから、１個でも選択されればPoutが出力され
ることがわかる。
論理構成を示す図である。Ｋ１〜Kmは各ワード
からの検索結果であり、ANDゲート１４ａに入
力されて、上位のワードが選択されていなければ
複数選択分離結果として出力される。又、ORゲ
ート１４ｂを介して下位のワードに対応する部分
に与えられ、上位が選択されないようにする。こ
れから、１個でも選択されればPoutが出力され
ることがわかる。
第３図は連想メモリ装置１０をワード方向に拡
張使用する場合の構成を示す。この場合、上位装
置のPoutが下位のPinに接続されるので、上位装
置からのPinが各装置の複数選択分離回路をリツ
プルしながら伝搬して行くことがわかる。このた
め、１装置あたりの複数選択分離動作に要する時
間をＴ、拡張した装置数をＮとすると、全装置に
わたる複数選択分離動作に要する時間は、Ｔ×Ｎ
となる。これは、Ｎが大きくなつたとき膨大なも
のとなり、装置としてのスループツトが著しく低
下することを意味する。
張使用する場合の構成を示す。この場合、上位装
置のPoutが下位のPinに接続されるので、上位装
置からのPinが各装置の複数選択分離回路をリツ
プルしながら伝搬して行くことがわかる。このた
め、１装置あたりの複数選択分離動作に要する時
間をＴ、拡張した装置数をＮとすると、全装置に
わたる複数選択分離動作に要する時間は、Ｔ×Ｎ
となる。これは、Ｎが大きくなつたとき膨大なも
のとなり、装置としてのスループツトが著しく低
下することを意味する。
このように、従来の連想メモリ装置では、ワー
ド方向に拡張して用いるとき、その動作にきわめ
て長い時間を要し、装置としてのスループツトの
低下を招くという欠点があつた。
ド方向に拡張して用いるとき、その動作にきわめ
て長い時間を要し、装置としてのスループツトの
低下を招くという欠点があつた。
本発明の目的はワード方向に拡張した場合にも
高速に動作する連想メモリ装置を提供することに
ある。
高速に動作する連想メモリ装置を提供することに
ある。
しかして本発明は、自装置の選択ワード有無信
号と他の連想メモリ装置における選択ワード有無
信号とから外部への選択ワード有無信号を作成し
て出力すると共に、メモリ動作を制御する内部信
号を作成することを特徴とする。
号と他の連想メモリ装置における選択ワード有無
信号とから外部への選択ワード有無信号を作成し
て出力すると共に、メモリ動作を制御する内部信
号を作成することを特徴とする。
第４図は、本発明の一実施例であつて、ワード
方向に拡張して用いる場合にも高速に動作する連
想メモリ装置の部分的な論理ブロツク構成図であ
る。以下、本説明は、すべて正論理を用いて行な
う。これは、負論理を用いて同様に説明できる。
第４図において、２０は第２図に示すような複数
選択分離回路、２１は第２図のPinに、２２は第
２図のPoutに対応する。この場合、Pinは常に０
を入力しておく。２３は外部入力信号と選択ワー
ド有無信号Pout２２との論理をとり外部へ出力
する論理ブロツクであり、２４は第１の外部入力
信号Pexinの入力端子であり、２５は論理をとつ
た結果の信号Pexoutの外部への出力端子である。
２６は外部入力信号を選択ワード有無信号によつ
て活性化するための論理ブロツクであり、２７は
第２の外部からの入力信号CSTTLの入力端子であ
り、２８は論理ブロツク２６の出力CSである。
２９は２入力ORゲート、３０は否定ゲート、３
１は２入力NORゲート、３２は２入力ANDゲー
トである。
方向に拡張して用いる場合にも高速に動作する連
想メモリ装置の部分的な論理ブロツク構成図であ
る。以下、本説明は、すべて正論理を用いて行な
う。これは、負論理を用いて同様に説明できる。
第４図において、２０は第２図に示すような複数
選択分離回路、２１は第２図のPinに、２２は第
２図のPoutに対応する。この場合、Pinは常に０
を入力しておく。２３は外部入力信号と選択ワー
ド有無信号Pout２２との論理をとり外部へ出力
する論理ブロツクであり、２４は第１の外部入力
信号Pexinの入力端子であり、２５は論理をとつ
た結果の信号Pexoutの外部への出力端子である。
２６は外部入力信号を選択ワード有無信号によつ
て活性化するための論理ブロツクであり、２７は
第２の外部からの入力信号CSTTLの入力端子であ
り、２８は論理ブロツク２６の出力CSである。
２９は２入力ORゲート、３０は否定ゲート、３
１は２入力NORゲート、３２は２入力ANDゲー
トである。
以下、第４図を用いて本連想メモリ装置の動作
を説明する。まず、ワード方向に拡張使用しない
場合の動作を説明する。この場合、Pexinには
“０”を入力しておく。このとき、Pexoutは、
Poutと一致し、選択ワード有無信号が出力され
ることがわかる。またこのとき、CSとPout、
CSTTLの関係は次式(1)で表わされる。
を説明する。まず、ワード方向に拡張使用しない
場合の動作を説明する。この場合、Pexinには
“０”を入力しておく。このとき、Pexoutは、
Poutと一致し、選択ワード有無信号が出力され
ることがわかる。またこのとき、CSとPout、
CSTTLの関係は次式(1)で表わされる。
CS＝CSTTL・Pout (1)
すなわち、CSTTLはPoutによつて活性化され、
CSTTL＝１でかつ、Pout＝１のときCS＝１とな
る。この場合、CSTTLは通常のランダムアクセス
メモリで用いられるチツプセレクト信号と同じも
のである。CSTTL＝１であつても、Pouu＝０のと
きは選択されているワードが存在せず、内部チツ
プセレクト信号CSは“０”である。CSTTL＝１で
かつPout＝１のとき、本連想メモリ装置へのデ
ータ入出力等のアクセスが可能となる。このよう
に、本連想メモリ装置が、ワード方向へ拡張使用
しない場合、従来の連想メモリ装置と同様に動作
することが理解できる。
CSTTL＝１でかつ、Pout＝１のときCS＝１とな
る。この場合、CSTTLは通常のランダムアクセス
メモリで用いられるチツプセレクト信号と同じも
のである。CSTTL＝１であつても、Pouu＝０のと
きは選択されているワードが存在せず、内部チツ
プセレクト信号CSは“０”である。CSTTL＝１で
かつPout＝１のとき、本連想メモリ装置へのデ
ータ入出力等のアクセスが可能となる。このよう
に、本連想メモリ装置が、ワード方向へ拡張使用
しない場合、従来の連想メモリ装置と同様に動作
することが理解できる。
次に、本連想メモリ装置をワード方向へ拡張使
用する場合の動作を説明する。第５図に本連想メ
モリ装置をワード方向へ拡張使用する場合の接続
図を示す。第５図の場合は、３個の装置を接続し
ているが、これは、任意個数の装置を接続した場
合も同様に説明できる。第５図において、４０は
それぞれ本連想メモリ装置であり、４１，４２，
４３はそれぞれの装置のPexin入力端子であり、
４４，４５，４６はそれぞれの装置のPexout出
力端子であり、４７，４８，４９はそれぞれの装
置のCSTTL入力端子である。第４図、第５図の端
子間の関係は、第４図の２４，２５，２６がたと
えば第５図の各端子４２，４５，４８に対応す
る。
用する場合の動作を説明する。第５図に本連想メ
モリ装置をワード方向へ拡張使用する場合の接続
図を示す。第５図の場合は、３個の装置を接続し
ているが、これは、任意個数の装置を接続した場
合も同様に説明できる。第５図において、４０は
それぞれ本連想メモリ装置であり、４１，４２，
４３はそれぞれの装置のPexin入力端子であり、
４４，４５，４６はそれぞれの装置のPexout出
力端子であり、４７，４８，４９はそれぞれの装
置のCSTTL入力端子である。第４図、第５図の端
子間の関係は、第４図の２４，２５，２６がたと
えば第５図の各端子４２，４５，４８に対応す
る。
以下、第４図、第５図を用いて動作を説明す
る。連想メモリ装置４０のPexin入力端子４１に
は“０”を入力しておく。最下位の連想メモリ装
置４０のPexout出力端子４６からの出力が、拡
張使用した場合の全体の選択ワード有無信号
PTptalに対応する。PTptalは第４図、第５図から明
らかなように、各装置のうち、Pout＝１の装置
が１つでもあるとPTptal＝１となり、これが全体
の選択ワード有無信号であることがわかる。
る。連想メモリ装置４０のPexin入力端子４１に
は“０”を入力しておく。最下位の連想メモリ装
置４０のPexout出力端子４６からの出力が、拡
張使用した場合の全体の選択ワード有無信号
PTptalに対応する。PTptalは第４図、第５図から明
らかなように、各装置のうち、Pout＝１の装置
が１つでもあるとPTptal＝１となり、これが全体
の選択ワード有無信号であることがわかる。
まず、拡張使用した場合の高速な複数節択分離
動作を説明する。第４図、第５図から明らかなよ
うに、各装置４０の複数選択分離回路は、並列、
独立に動作し、各装置４０内のPoutが同時に確
定する。各装置内でPoutで確定したのち、各装
置では、第４図の２３に対応する論理ブロツクに
おいて、Pexinすなわち隣接する上位装置の
PexoutとPoutとの論理和をとり、これを下位装
置へ伝搬する。このように、各装置の第４図の２
３に対応する論理ブロツクを通じて信号がリツプ
ルし、全体の選択ワード有無信号PTptalが確定す
る。
動作を説明する。第４図、第５図から明らかなよ
うに、各装置４０の複数選択分離回路は、並列、
独立に動作し、各装置４０内のPoutが同時に確
定する。各装置内でPoutで確定したのち、各装
置では、第４図の２３に対応する論理ブロツクに
おいて、Pexinすなわち隣接する上位装置の
PexoutとPoutとの論理和をとり、これを下位装
置へ伝搬する。このように、各装置の第４図の２
３に対応する論理ブロツクを通じて信号がリツプ
ルし、全体の選択ワード有無信号PTptalが確定す
る。
このような、全体の複数選択分離動作に要する
時間TTptalは、１装置あたりの複数選択分離動作
に要する時間をＴ、第４図の２３に示す論理ブロ
ツクの動作時間をΔT、拡張した装置数をＮとす
ると、次式(2)で与えられる。
時間TTptalは、１装置あたりの複数選択分離動作
に要する時間をＴ、第４図の２３に示す論理ブロ
ツクの動作時間をΔT、拡張した装置数をＮとす
ると、次式(2)で与えられる。
TTptal＝Ｔ＋ΔT×Ｎ (2)
第２図、第４図から明らかなように、Ｔ≫ΔT
であり、式(2)のTTptalは、従来装置の場合に必要
な時間Ｔ×Ｎと比較して、きわめて高速化されて
いることがわかる。
であり、式(2)のTTptalは、従来装置の場合に必要
な時間Ｔ×Ｎと比較して、きわめて高速化されて
いることがわかる。
次に、データ入出力に関する動作を説明する。
第４図に示すCSとCSTTL、Pout、Pexinの関係は
次式(3)で示される。
第４図に示すCSとCSTTL、Pout、Pexinの関係は
次式(3)で示される。
CS＝CSTTL・（＋）
＝CSTTL・（in・Pout） (3)
上式の（ ）内Pexin・Poutは、Pout＝１で
かつPexinが“０”のときのみ“１”となる。
Pexinは、この場合、隣接する上位装置のPexout
であり、これは第４図から明らかなように、上位
にあるすべての装置の中、Pout＝１の装置があ
るかないかを示している。このように、ある装置
内におけるPexin・Poutは、その装置より上位の
装置のうち、Pout＝１の装置が存在せず、かつ、
その装置自身のPoutが“１”のときのみ、“１”
をとる。すべての装置に同じCSTTL＝１を入力し
てデータ入出力を行なおうとすると、Pout＝１
でもあるもつとも上位にある装置のCSのみが
“１”となり、他の装置のCSは“０”となり、選
択されたワードのうち、もつとも上位の装置内に
あるワードに対するデータ入出力が自動的に行な
える。
かつPexinが“０”のときのみ“１”となる。
Pexinは、この場合、隣接する上位装置のPexout
であり、これは第４図から明らかなように、上位
にあるすべての装置の中、Pout＝１の装置があ
るかないかを示している。このように、ある装置
内におけるPexin・Poutは、その装置より上位の
装置のうち、Pout＝１の装置が存在せず、かつ、
その装置自身のPoutが“１”のときのみ、“１”
をとる。すべての装置に同じCSTTL＝１を入力し
てデータ入出力を行なおうとすると、Pout＝１
でもあるもつとも上位にある装置のCSのみが
“１”となり、他の装置のCSは“０”となり、選
択されたワードのうち、もつとも上位の装置内に
あるワードに対するデータ入出力が自動的に行な
える。
このように、本発明によつて、ワード方向に拡
張使用した場合にも、きわめて高速に動作する連
想メモリ装置が実現できることがわかる。
張使用した場合にも、きわめて高速に動作する連
想メモリ装置が実現できることがわかる。
本実施例では、メモリ動作に必要な内部信号を
生成するため選択ワード有無信号Poutと、いわ
ゆるチツプセレクト信号CSとPexinとの論理をと
つているが、これは、他のライトイネーブル信号
等の制御命令やインストラクシヨンであつても同
様に考えることができる。さらに、PoutとPexin
との論理をとつた結果で、複数選択分離回路の各
ワード毎の出力結果（第２図のBi ｉ＝ｌ〜ｍに
対応）を活性化したり、不活性化したりする方式
も容易に考えることができる。
生成するため選択ワード有無信号Poutと、いわ
ゆるチツプセレクト信号CSとPexinとの論理をと
つているが、これは、他のライトイネーブル信号
等の制御命令やインストラクシヨンであつても同
様に考えることができる。さらに、PoutとPexin
との論理をとつた結果で、複数選択分離回路の各
ワード毎の出力結果（第２図のBi ｉ＝ｌ〜ｍに
対応）を活性化したり、不活性化したりする方式
も容易に考えることができる。
以上述べたごとく本発明によれば、ワード方向
へ拡張して使用したときにも高速に動作する連想
メモリ装置が実現できる。１つの連想メモリ装置
あたりのワード数には限界があり、ワード方向へ
拡張して使用することは必要不可欠であるが、本
発明によれば、このような多くのワード数を必要
とする応用に対して、スループツトを著しく低下
させることなく連想メモリ装置を適用可能とす
る。
へ拡張して使用したときにも高速に動作する連想
メモリ装置が実現できる。１つの連想メモリ装置
あたりのワード数には限界があり、ワード方向へ
拡張して使用することは必要不可欠であるが、本
発明によれば、このような多くのワード数を必要
とする応用に対して、スループツトを著しく低下
させることなく連想メモリ装置を適用可能とす
る。
第１図は従来例を示すブロツク図、第２図は複
数選択分離回路を示す図、第３図は従来の連想メ
モリ装置をワード方向に拡張使用する場合の接続
図、第４図は本発明の一実施例を示す部分的な論
理を示すブロツク図、第５図は第４図の例をワー
ド方向へ拡張使用する場の接続図である。 ２２……選択ワード有無信号、２４……外部入
力信号、２５……外部出力信号、４０……連想メ
モリ装置。
数選択分離回路を示す図、第３図は従来の連想メ
モリ装置をワード方向に拡張使用する場合の接続
図、第４図は本発明の一実施例を示す部分的な論
理を示すブロツク図、第５図は第４図の例をワー
ド方向へ拡張使用する場の接続図である。 ２２……選択ワード有無信号、２４……外部入
力信号、２５……外部出力信号、４０……連想メ
モリ装置。
Claims (1)
- １ 記憶データと検索データとの検索動作を行な
い、該検索動作によつて選択された選択ワードが
有るか否かを示す選択ワード有無信号を作成する
連想メモリ装置において、上記選択ワード有無信
号と他の連想メモリ装置における選択ワード有無
信号とから外部への選択ワード有無信号を作成し
て出力すると共に、メモリ動作を制御する内部信
号を作成することを特徴とする連想メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15031182A JPS5940396A (ja) | 1982-08-30 | 1982-08-30 | 連想メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15031182A JPS5940396A (ja) | 1982-08-30 | 1982-08-30 | 連想メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5940396A JPS5940396A (ja) | 1984-03-06 |
| JPH0352160B2 true JPH0352160B2 (ja) | 1991-08-09 |
Family
ID=15494237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15031182A Granted JPS5940396A (ja) | 1982-08-30 | 1982-08-30 | 連想メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5940396A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0743947B2 (ja) * | 1985-09-20 | 1995-05-15 | 株式会社日立製作所 | 内容呼び出しメモリ |
| JPS62165793A (ja) * | 1986-01-17 | 1987-07-22 | Toshiba Corp | 連想メモリ |
| US5568416A (en) * | 1994-03-24 | 1996-10-22 | Kawasaki Steel Corporation | Associative memory |
-
1982
- 1982-08-30 JP JP15031182A patent/JPS5940396A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5940396A (ja) | 1984-03-06 |
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