JPH01273298A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01273298A JPH01273298A JP63101818A JP10181888A JPH01273298A JP H01273298 A JPH01273298 A JP H01273298A JP 63101818 A JP63101818 A JP 63101818A JP 10181888 A JP10181888 A JP 10181888A JP H01273298 A JPH01273298 A JP H01273298A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- signal
- test
- redundant memory
- redundant
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000015654 memory Effects 0.000 claims abstract description 50
- 238000012360 testing method Methods 0.000 claims abstract description 23
- 230000002950 deficient Effects 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 3
- 230000009849 deactivation Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000002779 inactivation Effects 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体記憶装置に間し、特に不良ビット救済用
の冗長メモリセルを備えた半導体記憶装置に間する。
の冗長メモリセルを備えた半導体記憶装置に間する。
［従来の技術］
不良ビット救済用の冗長メモリセルと、ヒユーズ切断の
処理を経て冗長メモリセルを選択するデコーダとを有す
る従来の半導体記憶装置の構図を第２図に示す。最初セ
ルフの書き込み、読み出し試験を行い不良セルが存在し
た場合レーザー等によりヒユーズ１５を切断し、不良セ
ルと冗長メモリセルの入れ換えを行う（冗長セル８が選
択されている間、セルフのデコーダ２を非活性とする）
。
処理を経て冗長メモリセルを選択するデコーダとを有す
る従来の半導体記憶装置の構図を第２図に示す。最初セ
ルフの書き込み、読み出し試験を行い不良セルが存在し
た場合レーザー等によりヒユーズ１５を切断し、不良セ
ルと冗長メモリセルの入れ換えを行う（冗長セル８が選
択されている間、セルフのデコーダ２を非活性とする）
。
冗長メモリセル８が良品ならばこの操作により、不良セ
ルが存在したチップを良品とすることができる。
ルが存在したチップを良品とすることができる。
［発明が解決しようとする問題点コ
従来の半導体記憶装置は冗長メモリセルに対して冗長ヒ
ユーズ１５切断前にはデータを書いたり読んだり出来な
いので、冗長メモリセルの中に不良セルが存在していて
もその不良セルを検出できないという欠点がある。
ユーズ１５切断前にはデータを書いたり読んだり出来な
いので、冗長メモリセルの中に不良セルが存在していて
もその不良セルを検出できないという欠点がある。
特に近年のメモリの大容量化に伴い、当然冗長メモリセ
ルもそれに応じて大容量化されており、冗長メモリセル
中に不良セルが含まれる確率も高くなっている。以上の
ような状況においては、不良セルを救済するために冗長
メモリセルにおきかえたとしても、その中に不良のセル
が存在していれば、そのデバイスを良品とすることが出
来ないという問題点を有する。
ルもそれに応じて大容量化されており、冗長メモリセル
中に不良セルが含まれる確率も高くなっている。以上の
ような状況においては、不良セルを救済するために冗長
メモリセルにおきかえたとしても、その中に不良のセル
が存在していれば、そのデバイスを良品とすることが出
来ないという問題点を有する。
［問題点を解決するための手段］
本発明の半導体記憶装置は、内部に不良ビット救済用の
冗長メモリセルと所定の選択処理を経て冗長メモリセル
を選択するデコーダとを有する半導体記憶装置において
、外部テストビンへのクロック入力もしくは人力クロッ
クの組合せによるテストモード設定によって前記冗長メ
モリセルを選択する手段を有し、更に選択された冗長メ
モリセルに対して書き込みまたは読み出しを実行するコ
ントロール回路を有している。
冗長メモリセルと所定の選択処理を経て冗長メモリセル
を選択するデコーダとを有する半導体記憶装置において
、外部テストビンへのクロック入力もしくは人力クロッ
クの組合せによるテストモード設定によって前記冗長メ
モリセルを選択する手段を有し、更に選択された冗長メ
モリセルに対して書き込みまたは読み出しを実行するコ
ントロール回路を有している。
［発明の作用］
上記構成に係る半導体メモリ装置では、クロック入力ま
たはその組合せでテストモードの設定を指定すると、コ
ントロール回路を使用して冗長メモリセルに対して書き
込み、または読み出しを実行でき、冗長メモリセルのテ
ストを実行することが出来る。
たはその組合せでテストモードの設定を指定すると、コ
ントロール回路を使用して冗長メモリセルに対して書き
込み、または読み出しを実行でき、冗長メモリセルのテ
ストを実行することが出来る。
［実施例］
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例である。図において、１はア
ドレスバス、２はセル選択デコーダ、３は冗長メモリセ
ル選択デコーダ、４は選択デコーダ非活性化信号であり
、高レベル時に上記非活性化を実行する。５は冗長デコ
ーダ選択信号であり、高レベル時に上記選択がなされる
。６は冗長メモリセルテストモード信号とポインタ初期
化信号とを兼用しており、７はメモリセル、８は冗長メ
モリセルである。９は冗長メモリセル選択ポインタ、１
０は書込・読み出しコントロール回路、１１は冗長メモ
リセル選択デコーダのデコード信号、１２は冗長メモリ
セル選択ポインタのデコード信号、１３は入出力バス、
１４はポインタカウントアツプ用信号、１５は冗長デコ
ーダを非活性化するヒユーズであり、このヒユーズ１５
をレーザトリミングした後に冗長デコーダ選択信号５が
発生可能になる。このブロック構成における冗長メモリ
セル８の試験について説明する。まずテスト２信号を高
レベルとすることにより、セルフの選択を行うデコーダ
を非活性化する。テスト２信号を低レベルにすることに
より、冗長メモリセル８を選択するポインタ９を初其月
化する様くこする。
ドレスバス、２はセル選択デコーダ、３は冗長メモリセ
ル選択デコーダ、４は選択デコーダ非活性化信号であり
、高レベル時に上記非活性化を実行する。５は冗長デコ
ーダ選択信号であり、高レベル時に上記選択がなされる
。６は冗長メモリセルテストモード信号とポインタ初期
化信号とを兼用しており、７はメモリセル、８は冗長メ
モリセルである。９は冗長メモリセル選択ポインタ、１
０は書込・読み出しコントロール回路、１１は冗長メモ
リセル選択デコーダのデコード信号、１２は冗長メモリ
セル選択ポインタのデコード信号、１３は入出力バス、
１４はポインタカウントアツプ用信号、１５は冗長デコ
ーダを非活性化するヒユーズであり、このヒユーズ１５
をレーザトリミングした後に冗長デコーダ選択信号５が
発生可能になる。このブロック構成における冗長メモリ
セル８の試験について説明する。まずテスト２信号を高
レベルとすることにより、セルフの選択を行うデコーダ
を非活性化する。テスト２信号を低レベルにすることに
より、冗長メモリセル８を選択するポインタ９を初其月
化する様くこする。
次にポインタ９で順次選択動作を実行すべくテスト１信
号としてパルス信号を入れ、更に外部からの書込信号を
入力することにより冗長メモリセル８にデータを書き込
む。次に書き込み信号の変わりに読み出し信号を使用す
ることより冗長メモリセルに書き込まれたデータを読み
出すことが出来る。即ち本実施例によると、冗長ヒユー
ズ１５の切断を行う前に冗長メモリセルの試験が可能で
ある。
号としてパルス信号を入れ、更に外部からの書込信号を
入力することにより冗長メモリセル８にデータを書き込
む。次に書き込み信号の変わりに読み出し信号を使用す
ることより冗長メモリセルに書き込まれたデータを読み
出すことが出来る。即ち本実施例によると、冗長ヒユー
ズ１５の切断を行う前に冗長メモリセルの試験が可能で
ある。
［発明の効果コ
以上説明したように本発明によると、所定の選択処理（
冗長ヒユーズの切断）を行う前に冗長メモリセルの試験
が可能である。故に、冗長メモリセル部に含まれる不良
セルを発見し、このセルを選択しないように冗長ヒユー
ズの切断を行うことが出来るため、チップの救済率を劇
的に向上させることが出来る。
冗長ヒユーズの切断）を行う前に冗長メモリセルの試験
が可能である。故に、冗長メモリセル部に含まれる不良
セルを発見し、このセルを選択しないように冗長ヒユー
ズの切断を行うことが出来るため、チップの救済率を劇
的に向上させることが出来る。
第１図は本発明の１実施例を示すブロック図、第２図は
従来例のブロック図である。 １・・・アドレスバス（アドレスインバータの出力信号
→デコーダ選択信号） ２・・・セル選択デコーダ、 ３・・・冗長メモリセル選択デコーダ、４・・・セル選
択デコーダ非活性化信号、５・・・冗長デコーダ選択信
号、 ６・・・冗長メモリセルテストモート信号、ポインタ初
期化信号、 ７・・ ・セル、 ８・・・冗長メモリセル、 ９・・・冗長メモリセル選択ポインタ、１０・・・書き
込み、読み出しコントロール回路、１１・・・冗長メモ
リセル選択デコーダのデコード信号、 １２・・・冗長メモリセル選択ポインタのデコード信号
、 １３・ ・ ・ Ｉ１０バス、 １４・・・ポインターをカウントアツプする信号、１５
・・・冗長デコーダを非活性化するヒユーズ。 代理人 弁理士 桑 井 清 − 第１図
従来例のブロック図である。 １・・・アドレスバス（アドレスインバータの出力信号
→デコーダ選択信号） ２・・・セル選択デコーダ、 ３・・・冗長メモリセル選択デコーダ、４・・・セル選
択デコーダ非活性化信号、５・・・冗長デコーダ選択信
号、 ６・・・冗長メモリセルテストモート信号、ポインタ初
期化信号、 ７・・ ・セル、 ８・・・冗長メモリセル、 ９・・・冗長メモリセル選択ポインタ、１０・・・書き
込み、読み出しコントロール回路、１１・・・冗長メモ
リセル選択デコーダのデコード信号、 １２・・・冗長メモリセル選択ポインタのデコード信号
、 １３・ ・ ・ Ｉ１０バス、 １４・・・ポインターをカウントアツプする信号、１５
・・・冗長デコーダを非活性化するヒユーズ。 代理人 弁理士 桑 井 清 − 第１図
Claims (1)
- メモリセルと、内部に不良ビット救済用の冗長メモリセ
ルと、所定の選択処理を経て冗長メモリセルをメモリセ
ルに変えて選択するデコーダとを有する半導体記憶装置
において、外部テストビンへのクロック入力もしくは入
力クロックの組合せによるテストモード設定によって前
記冗長メモリセルを選択する手段と、選択された冗長メ
モリセルに対して書込または読み出しを実行するコント
ロール回路とを有することを特徴とする半導体記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63101818A JPH01273298A (ja) | 1988-04-25 | 1988-04-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63101818A JPH01273298A (ja) | 1988-04-25 | 1988-04-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01273298A true JPH01273298A (ja) | 1989-11-01 |
Family
ID=14310704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63101818A Pending JPH01273298A (ja) | 1988-04-25 | 1988-04-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01273298A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5544106A (en) * | 1994-02-15 | 1996-08-06 | Nec Corporation | Semiconductor memory device with redundant decoder available for test sequence on redundant memory cells |
| US5633826A (en) * | 1994-11-22 | 1997-05-27 | Nec Corporation | Semiconductor memory wherein a signal selectively substitutes a redundant memory cell link for a faulty ordinary memory cell link |
| US10825546B2 (en) | 2018-07-19 | 2020-11-03 | Winbond Electronics Corp. | Memory device and memory peripheral circuit |
-
1988
- 1988-04-25 JP JP63101818A patent/JPH01273298A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5544106A (en) * | 1994-02-15 | 1996-08-06 | Nec Corporation | Semiconductor memory device with redundant decoder available for test sequence on redundant memory cells |
| US5633826A (en) * | 1994-11-22 | 1997-05-27 | Nec Corporation | Semiconductor memory wherein a signal selectively substitutes a redundant memory cell link for a faulty ordinary memory cell link |
| US10825546B2 (en) | 2018-07-19 | 2020-11-03 | Winbond Electronics Corp. | Memory device and memory peripheral circuit |
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