JPH0358399A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0358399A JPH0358399A JP1194948A JP19494889A JPH0358399A JP H0358399 A JPH0358399 A JP H0358399A JP 1194948 A JP1194948 A JP 1194948A JP 19494889 A JP19494889 A JP 19494889A JP H0358399 A JPH0358399 A JP H0358399A
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- 238000012360 testing method Methods 0.000 claims abstract description 55
- 230000002950 deficient Effects 0.000 claims abstract description 41
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- 238000010586 diagram Methods 0.000 description 8
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特に冗長構或を有する
半導体記憶装置に関する。
半導体記憶装置に関する。
従来、半導体記憶装置の歩留りを向上させる手段として
、冗長構或が採用されている。
、冗長構或が採用されている。
これは、正規メモリセルアレイ中に存在する不良メモリ
セルを行又は列ごとに予備の行又は列に置換する事によ
り不良メモリセルを含む半導体記憶装置を救済するもの
である。
セルを行又は列ごとに予備の行又は列に置換する事によ
り不良メモリセルを含む半導体記憶装置を救済するもの
である。
置換方法としては、電気的もしくはレーザー光線により
ヒューズを切断し不良メモリセルを含む行又は列のアド
レスをチップ内に記録する。この不良アドレス情報を不
良アドレス検出回路により検出し、外部よう印加された
アドレス信号とヒューズによう記録された不良アドレス
とが一致した時、不良アドレス検出回路から制御信号が
出力される。この制御信号は不良メモリセルを含む正規
メモリセルアレイの選択を禁止し、置換しようとする予
備の行又は列を選択する。
ヒューズを切断し不良メモリセルを含む行又は列のアド
レスをチップ内に記録する。この不良アドレス情報を不
良アドレス検出回路により検出し、外部よう印加された
アドレス信号とヒューズによう記録された不良アドレス
とが一致した時、不良アドレス検出回路から制御信号が
出力される。この制御信号は不良メモリセルを含む正規
メモリセルアレイの選択を禁止し、置換しようとする予
備の行又は列を選択する。
第５図は２行の予備行をもつ従来の半導体記憶装置の一
例を示す回路図である。
例を示す回路図である。
Ｘ．−Ｘｍ，Ｙ，−ｙｎは外部より印加されるアドレス
信号であり、アドレス信号Ｘｏ−Ｘｍにより行を、アド
レス信号Ｙｏ−Ｙｎによシ列を選択する。
信号であり、アドレス信号Ｘｏ−Ｘｍにより行を、アド
レス信号Ｙｏ−Ｙｎによシ列を選択する。
アドレス信号Ｘｏ−Ｘｍは正規メモリセルアレイ１の行
を選択するための行デコーダ４ヘアドレスバ，ファ３を
介して送られると同時に、不良アドレス検出回路５へも
送られる。
を選択するための行デコーダ４ヘアドレスバ，ファ３を
介して送られると同時に、不良アドレス検出回路５へも
送られる。
この不良アドレス検出回路５内にはヒューズの切断によ
ｂ不良メモリセルを含む行のアドレス情報が記録されて
いる。この不良メモリセルを含む行のアドレスとアドレ
ス信号Ｘｏ−Ｘｍが一致した時、不良アドレス検出回路
５からの制御信号凡Ｅ，ＲＥＩ，ＲＥ２が変化する。
ｂ不良メモリセルを含む行のアドレス情報が記録されて
いる。この不良メモリセルを含む行のアドレスとアドレ
ス信号Ｘｏ−Ｘｍが一致した時、不良アドレス検出回路
５からの制御信号凡Ｅ，ＲＥＩ，ＲＥ２が変化する。
制御信号ＲＥは高レベルとなシ不良メモリセルを含む行
の選択を禁止し、予備メモリセルアレイ２の予備行を１
つだけ使用する時は、たとえば制御信号ＲＥｔを低レベ
ルとし予備行の１つを選択する。
の選択を禁止し、予備メモリセルアレイ２の予備行を１
つだけ使用する時は、たとえば制御信号ＲＥｔを低レベ
ルとし予備行の１つを選択する。
不良アドレス検出回路５内のヒューズとしては多結晶シ
リコンが一般的に使用され、このヒューズの切断方法と
してレーザーによる切断がよく行なわれる。
リコンが一般的に使用され、このヒューズの切断方法と
してレーザーによる切断がよく行なわれる。
次に、この半導体記憶装置のテストフローについて説明
する。
する。
第６図はこの半導体装置のテスト７ローを示す流れ図で
ある。
ある。
ウエハー加工が終了したのち（ステ，プ８１）、第１テ
ストによりファンクション動作を確認する（ステ，プ８
２）。ここで正規メモリセルアレイｌの全ビ，トを動作
させ不良メモリセルのアドレスをチエ，クし、冗長構成
により救済できるチップの場合は不良アドレスに応じて
切断すべきヒューズの位置をテスト装置の記憶装置内に
たくわえる。
ストによりファンクション動作を確認する（ステ，プ８
２）。ここで正規メモリセルアレイｌの全ビ，トを動作
させ不良メモリセルのアドレスをチエ，クし、冗長構成
により救済できるチップの場合は不良アドレスに応じて
切断すべきヒューズの位置をテスト装置の記憶装置内に
たくわえる。
不良メモリセル数が多すぎる等の理由により救済できな
い場合は不良して不良品チップとなる。
い場合は不良して不良品チップとなる。
筐た、第１テストでパスしたチップのうち冗長構或によ
り救済できるチップについては、レーザートリマーによ
りトリぐングを行う（ステップ８３）。
り救済できるチップについては、レーザートリマーによ
りトリぐングを行う（ステップ８３）。
次に、第２テストにより不良メモリセルの予備行への切
υ換え動作を確認する（ステ，プ８４）。
υ換え動作を確認する（ステ，プ８４）。
もしヒューズの切断が完全でなかったυ、予備行自体が
不良メモリセルを含んでいると第２テストで不良とする
。
不良メモリセルを含んでいると第２テストで不良とする
。
この予備行内のメモリセルの良，不良はヒーーズを切断
し２回目のテストでようやく判定できる。
し２回目のテストでようやく判定できる。
このように、ウエハー状態で２回のテストを実施してい
た。
た。
上述した従来の半導体記憶装置は、不良アドレス検出゛
回路５によシ予備メモリセルアレイ２が選択されること
によう予備メモリセルアレイ２の各メモリセルがテスト
できる構或となっているので予備メモリセルアレイ２の
メモリセルをテストあるいは２回のテストが必要となシ
、テスト時間がかかり製造コストが増大するという欠点
がある。
回路５によシ予備メモリセルアレイ２が選択されること
によう予備メモリセルアレイ２の各メモリセルがテスト
できる構或となっているので予備メモリセルアレイ２の
メモリセルをテストあるいは２回のテストが必要となシ
、テスト時間がかかり製造コストが増大するという欠点
がある。
本発明の目的は、テスト時間を短縮し製造コストを低減
することができる半導体記憶装置を提供することにある
。
することができる半導体記憶装置を提供することにある
。
本発明の半導体記憶装置は、複数のメモリセルを備えア
ドレス信号により指定されたアドレスの前記メモリセル
に対してデータの書込み，読出しを行う正規メモリセル
アレイと、複数のメモリセルを備え前記正規メモリセル
アレイのメモリセルの不良が生じたときこの不良のメモ
リセルの代りにデータの書込み，読出しを行う予備メモ
リセルアレイと、前記アドレス信号を含む各種制御信号
の論理レベルとは異なる論理レベルのテスト制御信号を
前記各種制御信号のうちの所定の制御信号の入力端子か
ら入力し、このテスト制御信号によｂ前記予備メモリセ
ルアレイを選択状態とすると共に前記正規メモリセルア
レイを非選択状態として前記予備メモリセルアレイのメ
モリセルに対スるデータの書込み，読出しを可能とする
テスト制御回路とを有している。
ドレス信号により指定されたアドレスの前記メモリセル
に対してデータの書込み，読出しを行う正規メモリセル
アレイと、複数のメモリセルを備え前記正規メモリセル
アレイのメモリセルの不良が生じたときこの不良のメモ
リセルの代りにデータの書込み，読出しを行う予備メモ
リセルアレイと、前記アドレス信号を含む各種制御信号
の論理レベルとは異なる論理レベルのテスト制御信号を
前記各種制御信号のうちの所定の制御信号の入力端子か
ら入力し、このテスト制御信号によｂ前記予備メモリセ
ルアレイを選択状態とすると共に前記正規メモリセルア
レイを非選択状態として前記予備メモリセルアレイのメ
モリセルに対スるデータの書込み，読出しを可能とする
テスト制御回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、複数のメモリセルを備え、アドレスバッ
ファ３，行デコーダ４及び列デコーダ・センス増幅器６
によｂアドレス信号Ｘ，％Ｘｍ，Ｙｏ−Ｙｎの指定する
アドレスのメモリセルに対しデータの書込み，読出しを
行う正規メモリセルアレイ１と、複数のメモリセルを備
え、正規メモリセルアレイｌのメモリセルに不良が生じ
たときこの不良メモリセルの代りにデータの書込み，読
出しを行う予備メモリセルアレイ２と、入力されるアド
レス信号Ｘｏ−Ｘｍが正規メモリセルアレイ１の不良メ
モリセルのアドレスであるかどうかを検出し不良メモリ
セルのアドレスであるときゲート回路Ｇ３，Ｇ４を介し
て予備メモリセルアレイ２を選択状態とし正規メモリセ
ルアレイｌを非選択状態とする不良アドレス検出回路５
と、インバータエ１〜工３及びゲート回路Ｇｌ，Ｇ，を
備え、アドレス信号Ｘｏ−Ｘｍ，Ｙｏ−Ｙｎを含む各種
制御信号の論理レベルとは異なる論理レベルのテスト制
御信号ＴＣＩ，ＴＣ２を前記各種制御信号のうちの例え
ばアドレス信号ＡＯ ，ＡＩの入力端子から入力し、こ
のテスト制御信号ＴＣＩ，ＴＣ２によシ予備メモリセル
アレイ２を選択状態とすると共に不良アドレス検出回路
５を介して正規メモリセルアレイｌを非選択状態として
予備メモリセルアレイ２のメモリセルに対するデータの
書込み，読出しを可能とするテスト制御回路８とを有す
る構或となっている。
ファ３，行デコーダ４及び列デコーダ・センス増幅器６
によｂアドレス信号Ｘ，％Ｘｍ，Ｙｏ−Ｙｎの指定する
アドレスのメモリセルに対しデータの書込み，読出しを
行う正規メモリセルアレイ１と、複数のメモリセルを備
え、正規メモリセルアレイｌのメモリセルに不良が生じ
たときこの不良メモリセルの代りにデータの書込み，読
出しを行う予備メモリセルアレイ２と、入力されるアド
レス信号Ｘｏ−Ｘｍが正規メモリセルアレイ１の不良メ
モリセルのアドレスであるかどうかを検出し不良メモリ
セルのアドレスであるときゲート回路Ｇ３，Ｇ４を介し
て予備メモリセルアレイ２を選択状態とし正規メモリセ
ルアレイｌを非選択状態とする不良アドレス検出回路５
と、インバータエ１〜工３及びゲート回路Ｇｌ，Ｇ，を
備え、アドレス信号Ｘｏ−Ｘｍ，Ｙｏ−Ｙｎを含む各種
制御信号の論理レベルとは異なる論理レベルのテスト制
御信号ＴＣＩ，ＴＣ２を前記各種制御信号のうちの例え
ばアドレス信号ＡＯ ，ＡＩの入力端子から入力し、こ
のテスト制御信号ＴＣＩ，ＴＣ２によシ予備メモリセル
アレイ２を選択状態とすると共に不良アドレス検出回路
５を介して正規メモリセルアレイｌを非選択状態として
予備メモリセルアレイ２のメモリセルに対するデータの
書込み，読出しを可能とするテスト制御回路８とを有す
る構或となっている。
次に、この実施例の動作について説明する。
アドレス信号Ｘｏ−Ｘｍを行デコーダ４に入力して正規
メモリセルアレイｌの２（ｍ＋１）の行の選択を行い、
アドレス信号Ｙｏ−Ｙｎを列デコーダ・センス増幅器６
に入力して２１＋０の列の選択を行う。この実施例では
予備行として予備メモリセルアレイ２に２行を配置して
いる。
メモリセルアレイｌの２（ｍ＋１）の行の選択を行い、
アドレス信号Ｙｏ−Ｙｎを列デコーダ・センス増幅器６
に入力して２１＋０の列の選択を行う。この実施例では
予備行として予備メモリセルアレイ２に２行を配置して
いる。
アドレス信号Ｘｏ−Ｘｍは従来例と同様に不良アドレス
検出回路５へも入力され、アドレス信号Ｘｏ−Ｘｍと不
良アドレスとが一致した時制御信号ＢＥが高レベルとな
う正規メモリセルアレイｌを非選択状態に、制御信号Ｒ
ＥＩが低レベルとなり予備メモリセルアレイ２の１つの
予備行（ＳＷＬｌ）が選択される。
検出回路５へも入力され、アドレス信号Ｘｏ−Ｘｍと不
良アドレスとが一致した時制御信号ＢＥが高レベルとな
う正規メモリセルアレイｌを非選択状態に、制御信号Ｒ
ＥＩが低レベルとなり予備メモリセルアレイ２の１つの
予備行（ＳＷＬｌ）が選択される。
次に、テスト制御回路８の動作を説明するため、主要部
のトランジスタレベルの回路図を第２図に示す。
のトランジスタレベルの回路図を第２図に示す。
テスト制御信号ＴＣＩ，ＴＣ２はアドレス信号ＡＯ，Ａ
Ｉの入力端子を利用して入力される。このテスト制御信
号ＴＣＩ，ＴＣ２は３つの回路に入力され、その第１の
回路のアドレスバッ７ア３はＥＣＬ回路となっている。
Ｉの入力端子を利用して入力される。このテスト制御信
号ＴＣＩ，ＴＣ２は３つの回路に入力され、その第１の
回路のアドレスバッ７ア３はＥＣＬ回路となっている。
ＥＣＬ回路の電源電圧はｖｃｃ＝＝ｏｖ ｌ ＶＫＫ＝
−４５Ｖ （又ハＶｇｘ ＝ −５．２）である。
−４５Ｖ （又ハＶｇｘ ＝ −５．２）である。
通常のＥＣＬ回路への入力信号の論理レベルは、高レベ
ルが−０．９Ｖ，低レベルが−１．７ｖ程度であう，振
幅は８００ｍＶ程度である。
ルが−０．９Ｖ，低レベルが−１．７ｖ程度であう，振
幅は８００ｍＶ程度である。
テスト制御信号ＴＣＩ，ＴＣ２が入力される第２の回路
は不良アドレス検出回路５であり、テスト制御回路８の
動作には直接関係がないので省略する。
は不良アドレス検出回路５であり、テスト制御回路８の
動作には直接関係がないので省略する。
第３の回路はテスト制御回路８であり、ＣＭＯＳ型のイ
ンバータＩｌ〜工，と２人力ＮＡＮＤゲートのゲート回
路Ｇｌ，Ｇ！よりなる。
ンバータＩｌ〜工，と２人力ＮＡＮＤゲートのゲート回
路Ｇｌ，Ｇ！よりなる。
アドレス信号Ｘｏ，Ｘ１は通常のＥＣＩ，レベルである
ので、インバータＩ１，Ｉ，のトランジスタＭ２，Ｍ４
はオン状態にあυインバータＩ３の出力ＭＳが電源電圧
ＶＫＩ近く１で下がるため２つのゲート回路Ｇｌ，Ｇ雪
の出力ＴＳＩ，ＴＳ２は高レベルとなり予備メモリセル
アレイ２は非選択状態にある。つまｂ通常のＥＣＬレベ
ルのアドレス信号Ｘｏ，Ｘｌで動作している間はテスト
制御回路８は動作しない。
ので、インバータＩ１，Ｉ，のトランジスタＭ２，Ｍ４
はオン状態にあυインバータＩ３の出力ＭＳが電源電圧
ＶＫＩ近く１で下がるため２つのゲート回路Ｇｌ，Ｇ雪
の出力ＴＳＩ，ＴＳ２は高レベルとなり予備メモリセル
アレイ２は非選択状態にある。つまｂ通常のＥＣＬレベ
ルのアドレス信号Ｘｏ，Ｘｌで動作している間はテスト
制御回路８は動作しない。
アドレス信号Ｘｌの入力端子に、ＥＣＬレベル外の電源
電圧ｖＥｔ ｔで下げたテスト制御信号ＴＣ２を入力す
るとインパータエ３のトランジスタＭ４がオフするため
、その出力信号Ｍ８は高レベルとな９、この結果ゲート
回路Ｇｌ，Ｇ！の出力Ｔ８１，Ｔ８２は信号ＸＯＴ ｖ
ＸＯＴにより決１る。この信号ＸｏＴ，ＸｏＴはアド
レス信号ＸＯの入力端子に入力されるテスト制御信号Ｔ
Ｃ１と同相及び逆相である。
電圧ｖＥｔ ｔで下げたテスト制御信号ＴＣ２を入力す
るとインパータエ３のトランジスタＭ４がオフするため
、その出力信号Ｍ８は高レベルとな９、この結果ゲート
回路Ｇｌ，Ｇ！の出力Ｔ８１，Ｔ８２は信号ＸＯＴ ｖ
ＸＯＴにより決１る。この信号ＸｏＴ，ＸｏＴはアド
レス信号ＸＯの入力端子に入力されるテスト制御信号Ｔ
Ｃ１と同相及び逆相である。
一般Ｋ、ＣＭＯＳ型のインパータのスレ，ショールド電
位はｎ Ｍ ０ ８型のトランジスタ（Ｍ２）とｐＭＯ
８型のト２ンジスタ（Ｍｔ ）のβ比βＲで決″！！９
、βＲ＝βｎ／βｐ＞５とすればｎＭＯＳ型のトランジ
スタのンース・ゲート電圧がＬ５Ｖ程度でインパータの
オン・オフが変わる。
位はｎ Ｍ ０ ８型のトランジスタ（Ｍ２）とｐＭＯ
８型のト２ンジスタ（Ｍｔ ）のβ比βＲで決″！！９
、βＲ＝βｎ／βｐ＞５とすればｎＭＯＳ型のトランジ
スタのンース・ゲート電圧がＬ５Ｖ程度でインパータの
オン・オフが変わる。
すなわち、テスト制御信号ＴＣ１のレベルを電源電圧Ｖ
ＥＺよ＃）Ｌ５Ｖ上の−３ｖ以下にするとテスト制御信
号ＴＣＩは低レベルとなシ、信号ＸｏＴは低レベル、信
号ＸＯＴは高レベルとなる（この場合の低レベル，高レ
ベルはＣＭ０８レベルである）。
ＥＺよ＃）Ｌ５Ｖ上の−３ｖ以下にするとテスト制御信
号ＴＣＩは低レベルとなシ、信号ＸｏＴは低レベル、信
号ＸＯＴは高レベルとなる（この場合の低レベル，高レ
ベルはＣＭ０８レベルである）。
この結果、出力Ｔ８１は高レベル、出力Ｔ８２は低レベ
ルとなシ予備メモリセルアレイ２の１つの予備行（８Ｗ
Ｌ２側）が選択された事になる。
ルとなシ予備メモリセルアレイ２の１つの予備行（８Ｗ
Ｌ２側）が選択された事になる。
この状態でアドレス信号Ｙｏ，ｙｎを変化させる事によ
シ、予備行（８ＷＬ２側）の各メモリセルをテストする
ことができる。同様にテスト制御信号Ｔｅｌを−３ｖよ
シ高くすると予備行（ＳＷＬｌ側）が選択されこの予備
行のメモリセルをテストすることができる。
シ、予備行（８ＷＬ２側）の各メモリセルをテストする
ことができる。同様にテスト制御信号Ｔｅｌを−３ｖよ
シ高くすると予備行（ＳＷＬｌ側）が選択されこの予備
行のメモリセルをテストすることができる。
このようにして、予備メモリセルアレイ２の各メモリセ
ルのテストを、不良アドレス検出回路５を使用しなくて
行うことができ、テストの回数を低減しテスト時間を短
縮することができる。
ルのテストを、不良アドレス検出回路５を使用しなくて
行うことができ、テストの回数を低減しテスト時間を短
縮することができる。
第３図は本発明の第２の実施例を示す回路図である。
この第２の実施例は、２列の予備列をもつ予備メモリセ
ルアレイ２人を有する半導体記憶装置に適用した例であ
る。
ルアレイ２人を有する半導体記憶装置に適用した例であ
る。
Ｙ，，Ｙ，は正規メモリセルアレイｌの列を選択するア
ドレス信号の一部であυ、テスト制御回路８Ａの動作は
第１の実施例とほぼ同様である。主な相違点は信号ＴＳ
Ｉ，’Ｉ’８２を出力するゲート回路Ｇ，，Ｇ，が２人
力ＮＯＲとなっている点である。これはデジｙ｝線ＤＬ
の選択がＮＡＮＤ回路となっているためである。
ドレス信号の一部であυ、テスト制御回路８Ａの動作は
第１の実施例とほぼ同様である。主な相違点は信号ＴＳ
Ｉ，’Ｉ’８２を出力するゲート回路Ｇ，，Ｇ，が２人
力ＮＯＲとなっている点である。これはデジｙ｝線ＤＬ
の選択がＮＡＮＤ回路となっているためである。
第４図は本発明の第３の実施例を示す回路図である。
この第３の実施例は、４つの予備行をもつ予備メモリセ
ルアレイ２Ｂを有する半導体記憶装置に適用した例であ
る。
ルアレイ２Ｂを有する半導体記憶装置に適用した例であ
る。
各予備行の選択制御はアドレス信号Ｘｏ，Ｘｌ，Ｘ２の
入力端子からのテスト制御信号’ｒｃｌ，’ｒＣ２，Ｔ
Ｃ３によって行う。
入力端子からのテスト制御信号’ｒｃｌ，’ｒＣ２，Ｔ
Ｃ３によって行う。
以上説明したように本発明は、予備メモリセルアレイの
予備行又は予備列の選択制御を、不良アドレス検出回路
を介することなく、通常の制御信号を入力する入力端子
から入力される通常の論理レベルとは異なる論理レベル
のテスト制御信号によう行う構成とすることによタ、不
良アドレス検出回路を介しないのでテスト回数を低減す
ることができ、従ってテスト時間の短縮と製造コストの
低減をはかることができる効果がある。
予備行又は予備列の選択制御を、不良アドレス検出回路
を介することなく、通常の制御信号を入力する入力端子
から入力される通常の論理レベルとは異なる論理レベル
のテスト制御信号によう行う構成とすることによタ、不
良アドレス検出回路を介しないのでテスト回数を低減す
ることができ、従ってテスト時間の短縮と製造コストの
低減をはかることができる効果がある。
第１図及び第２図はそれぞれ本発明の第１の実施例を示
す回路図及び主要部のトランジスタレベルの回路図、第
３図及び第４図はそれぞれ本発明の第２及び第３の実施
例を示す回路図、第５図及び第６図は従来の半導体記憶
装置の一例を示す回路図及びそのテスト方法を説明する
ための流れ図である。 ｌ・・・・・・正規メモリセルアレイ％２１２ＡＩ２Ｂ
・・・・・・予備メモリセルアレイ、３・・・・・・ア
ドレスバ，ファ、４・・・・・・行デコーダ、５，５Ａ
・・・・・・不良アドレス検出回路％６＃６Ａ・・・・
・・列デコーダ・センス増幅器、７・・・・・・出力パ
ッファ、８，８人， ８ Ｂ ゜゜゜・・・テスト制御
回路。
す回路図及び主要部のトランジスタレベルの回路図、第
３図及び第４図はそれぞれ本発明の第２及び第３の実施
例を示す回路図、第５図及び第６図は従来の半導体記憶
装置の一例を示す回路図及びそのテスト方法を説明する
ための流れ図である。 ｌ・・・・・・正規メモリセルアレイ％２１２ＡＩ２Ｂ
・・・・・・予備メモリセルアレイ、３・・・・・・ア
ドレスバ，ファ、４・・・・・・行デコーダ、５，５Ａ
・・・・・・不良アドレス検出回路％６＃６Ａ・・・・
・・列デコーダ・センス増幅器、７・・・・・・出力パ
ッファ、８，８人， ８ Ｂ ゜゜゜・・・テスト制御
回路。
Claims (1)
- 複数のメモリセルを備えアドレス信号により指定された
アドレスの前記メモリセルに対してデータの書込み、読
出しを行う正規メモリセルアレイと、複数のメモリセル
を備え前記正規メモリセルアレイのメモリセルに不良が
生じたときこの不良のメモリセルの代りにデータの書込
み、読出しを行う予備メモリセルアレイと、前記アドレ
ス信号を含む各種制御信号の論理レベルとは異なる論理
レベルのテスト制御信号を前記各種制御信号のうちの所
定の制御信号の入力端子から入力し、このテスト制御信
号により前記予備メモリセルアレイを選択状態とすると
共に前記正規メモリセルアレイを非選択状態として前記
予備メモリセルアレイのメモリセルに対するデータの書
込み、読出しを可能とするテスト制御回路とを有するこ
とを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194948A JP2773271B2 (ja) | 1989-07-26 | 1989-07-26 | 半導体記憶装置 |
| DE69024123T DE69024123T2 (de) | 1989-07-26 | 1990-07-25 | Halbleiterspeichergerät mit einem Ersatzspeicherzellfeld |
| EP90114253A EP0410413B1 (en) | 1989-07-26 | 1990-07-25 | Semiconductor memory apparatus with a spare memory cell array |
| US07/557,841 US5113371A (en) | 1989-07-26 | 1990-07-26 | Semiconductor memory apparatus with a spare memory cell array |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194948A JP2773271B2 (ja) | 1989-07-26 | 1989-07-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0358399A true JPH0358399A (ja) | 1991-03-13 |
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