JPS58125299A - 冗長度を有するメモリ装置 - Google Patents
冗長度を有するメモリ装置Info
- Publication number
- JPS58125299A JPS58125299A JP57006257A JP625782A JPS58125299A JP S58125299 A JPS58125299 A JP S58125299A JP 57006257 A JP57006257 A JP 57006257A JP 625782 A JP625782 A JP 625782A JP S58125299 A JPS58125299 A JP S58125299A
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- JP
- Japan
- Prior art keywords
- memory
- address
- defective
- decoder circuit
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は冗長度を有するメモリ装置に係り、％にヒユー
ズ切断型読み出し専用メモリに関する。
ズ切断型読み出し専用メモリに関する。
発明の技術的背景
最近、半導体メモリの高集積、大容量化に伴ない、製造
プロセスのばらつきの影響や空気中に含まれるほこりに
よるＰＥＰ不良等の原因によってメモリのビット不良が
増加し、そのために製品の良品歩留りが低下するという
現象が避は得ない問題となってきつつある。たとえばヒ
。
プロセスのばらつきの影響や空気中に含まれるほこりに
よるＰＥＰ不良等の原因によってメモリのビット不良が
増加し、そのために製品の良品歩留りが低下するという
現象が避は得ない問題となってきつつある。たとえばヒ
。
−ズ切断型のＦＲＯＭ （ｆログラマプル・リード・オ
ンリー・メモリ）の場合、加工精度のばらつきによシヒ
ューズが切断されないという書き込み不良や、ＰＥＰ不
良等によりヒユーズが既に切れているという不良が発生
している。
ンリー・メモリ）の場合、加工精度のばらつきによシヒ
ューズが切断されないという書き込み不良や、ＰＥＰ不
良等によりヒユーズが既に切れているという不良が発生
している。
このような不良の問題を解決するために、現在は冗長回
路を設けて不良ピ、トヲ救済する方法が考えられておシ
、第１図に従来の一般的な冗長回路を備えたメモリ装置
を示す１図において、１は行方向のアドレス信号Ａ、を
デコードする行デコーダ回路、２は列方向のアドレス信
号ＡＣをデコードする列デコーダ回路、３はこれらのデ
コーダ回路１．２により選択される本体メモリセル群、
４は冗長ビットとしての役割を果たす補助メモリセル群
、６は前記行デコーダ回路１のデフーＹ線と本体メモリ
セル群３の各行とを接続するスイッチ部、６は所定の補
助メモリセルを選択するためのスイッチ部、７は本体メ
モリセル群３の出力と補助メモリセル群４の出力とを切
シ換えるスイッチ部である。
路を設けて不良ピ、トヲ救済する方法が考えられておシ
、第１図に従来の一般的な冗長回路を備えたメモリ装置
を示す１図において、１は行方向のアドレス信号Ａ、を
デコードする行デコーダ回路、２は列方向のアドレス信
号ＡＣをデコードする列デコーダ回路、３はこれらのデ
コーダ回路１．２により選択される本体メモリセル群、
４は冗長ビットとしての役割を果たす補助メモリセル群
、６は前記行デコーダ回路１のデフーＹ線と本体メモリ
セル群３の各行とを接続するスイッチ部、６は所定の補
助メモリセルを選択するためのスイッチ部、７は本体メ
モリセル群３の出力と補助メモリセル群４の出力とを切
シ換えるスイッチ部である。
上記構成のメモリ装置において、いま行方向のアドレス
信号Ａ１について注目し、このとき列方向のアドレス信
号ＡＣは固定されているとする。
信号Ａ１について注目し、このとき列方向のアドレス信
号ＡＣは固定されているとする。
この行方向のアドレス信号ＡＩは行デコーダ回路１でデ
コードされ、このデコード出力はスイ。
コードされ、このデコード出力はスイ。
チ部５を通して本体メモリセル群３から所定番地の一行
の６．メモリセル群８を選択する。このとき選択した行
に不良のメモリセルがあれば、スイッチ部５をオフ、ス
イッチ部６をオンするように切換えて補助メモリセル群
４のメモリセル群９を選択し、この補助メモリセル群４
の出力をスイッチ部７により選択するように切換える。
の６．メモリセル群８を選択する。このとき選択した行
に不良のメモリセルがあれば、スイッチ部５をオフ、ス
イッチ部６をオンするように切換えて補助メモリセル群
４のメモリセル群９を選択し、この補助メモリセル群４
の出力をスイッチ部７により選択するように切換える。
したがりて、上述したメモリ装置においては、本体メモ
リセル群３の行方向に不良メモリセルが複数個発生して
も、代替した補助メモリ４ル群４に不良ビットがなけれ
ば救済することができる。
リセル群３の行方向に不良メモリセルが複数個発生して
も、代替した補助メモリ４ル群４に不良ビットがなけれ
ば救済することができる。
背景技術の問題点
ところで、本体メモリセル群３のどの行に不良ビットが
発生しても救済できるようＫするためには、補助メモリ
セル群４を本体メモリセル群３の行数と同数個用意する
か、あるいは用意する補助メモリセル群４の個数が１個
の場合にはスイッチ部５，６．７にマルチブレフナを用
い、本体メモリセル群３で不良が発生した行に対応する
デコーＰｇを補助メモリセル群４に接続するようにすれ
ばよい。
発生しても救済できるようＫするためには、補助メモリ
セル群４を本体メモリセル群３の行数と同数個用意する
か、あるいは用意する補助メモリセル群４の個数が１個
の場合にはスイッチ部５，６．７にマルチブレフナを用
い、本体メモリセル群３で不良が発生した行に対応する
デコーＰｇを補助メモリセル群４に接続するようにすれ
ばよい。
ここで、前者の方法は、半導体メモリを形成するために
必要なチ、ｆ面積が本体メモリセル群３だけの場合に比
べて２倍近くにもなるので、一般には後者の方法が採用
される。しかし、この後者の方法でも、スイッチ部にマ
ルチブレフサを用いるのでその構成が複雑になり、その
ための回路の占有面積も大きくなるという欠点があり、
実用的な回路が確立されていないのが実情である。
必要なチ、ｆ面積が本体メモリセル群３だけの場合に比
べて２倍近くにもなるので、一般には後者の方法が採用
される。しかし、この後者の方法でも、スイッチ部にマ
ルチブレフサを用いるのでその構成が複雑になり、その
ための回路の占有面積も大きくなるという欠点があり、
実用的な回路が確立されていないのが実情である。
発明の目的
本発明は上記の事情に鑑みてなされたもので、本体メモ
リセル群に不良ビットがあった場合に容易に補助メモリ
セル群を切換選択可能であり、しかも切換部分の占有面
積が小さくて済む冗長度を有するメモリ装置を提供する
ものである。
リセル群に不良ビットがあった場合に容易に補助メモリ
セル群を切換選択可能であり、しかも切換部分の占有面
積が小さくて済む冗長度を有するメモリ装置を提供する
ものである。
発明の縦裂
すなわち本発明は、ヒユーズ切断型メモリセル群を用い
てなる読み出し専用の本体メモリのビット線および補助
メモリのピット線を共通とし、本体メモリを第１デコー
ダ回路によりアドレス指定し、上記第１デコーダ回路と
同じアドレス信号を第２デコーダ回路に導き、前記本体
メモリの不良ビットアドレス１（対応するアドレス信号
時に上宙：第２デコーダ回路により補助メモリをアドレ
ス指定し７、前記本体メモリのイく良ビットアドレスの
ワード線に接続される全てのメモリセルのヒユーズを切
断しておくこと全特徴とするものであり、本体メモリの
不良ビワドアドレスに対応するアト０レス信号時に本体
メモリに代えて補助メモリの出力を共通のピッＭｌに読
み出すようにした本のである。
てなる読み出し専用の本体メモリのビット線および補助
メモリのピット線を共通とし、本体メモリを第１デコー
ダ回路によりアドレス指定し、上記第１デコーダ回路と
同じアドレス信号を第２デコーダ回路に導き、前記本体
メモリの不良ビットアドレス１（対応するアドレス信号
時に上宙：第２デコーダ回路により補助メモリをアドレ
ス指定し７、前記本体メモリのイく良ビットアドレスの
ワード線に接続される全てのメモリセルのヒユーズを切
断しておくこと全特徴とするものであり、本体メモリの
不良ビワドアドレスに対応するアト０レス信号時に本体
メモリに代えて補助メモリの出力を共通のピッＭｌに読
み出すようにした本のである。
発明の実施例
以下、図面を参照して本発明の一実椀例を詳細に説明す
る。
る。
第２図において、２０は情報を記憶するヒ。
−ズ切断型メモリセル群よりなる読み出し専用の本体メ
モリ、２Ｉはこの本体メモリｆｆｉ Ｏの不良ピッ）１
救済するための冗長ピットの役割を果たす補助メモ’Ｊ
、Ｂ１−Ｂ Ｉ′ｉ上記上記本体 メジ２０および補助メモリ２１に共通なビット１１１ｍ
、２２はセンスアンプ、２３は出力回路である。上記本
体メモリ２ｏおよび補助メモリ２１け、たとえば第３図
に示すようにトランジスタタイプのヒユーズ切断型メモ
リセルのトランジスタＴの４−７がワード！ＲＷ、 〜
Ｗ４．Ｗ。
モリ、２Ｉはこの本体メモリｆｆｉ Ｏの不良ピッ）１
救済するための冗長ピットの役割を果たす補助メモ’Ｊ
、Ｂ１−Ｂ Ｉ′ｉ上記上記本体 メジ２０および補助メモリ２１に共通なビット１１１ｍ
、２２はセンスアンプ、２３は出力回路である。上記本
体メモリ２ｏおよび補助メモリ２１け、たとえば第３図
に示すようにトランジスタタイプのヒユーズ切断型メモ
リセルのトランジスタＴの４−７がワード！ＲＷ、 〜
Ｗ４．Ｗ。
（［ゾ示省略のため少数を示している）に、コレクタが
電源Ｖｃｃに、エミッタがヒユーズＦを介し５千ビツト
線ＢＩ＋Ｂ！・・・に接続されたマトリクス構成となっ
ている。
電源Ｖｃｃに、エミッタがヒユーズＦを介し５千ビツト
線ＢＩ＋Ｂ！・・・に接続されたマトリクス構成となっ
ている。
なお、ダイオードタイプのヒユーズ切断型メモリセルを
用いてもよいことは言うオでもない。
用いてもよいことは言うオでもない。
一方、２４は前記本体メモリ２０のメモリセル群を選択
するためのアドレス指定を行かう第１デコーダ回路、２
５は前記補助メモリ２１のメモリセル群を選択するため
のアドレス指定を行なう第２デコーダ回路であり、Ａｏ
ｌ Ａ、 ・・・はこれらの第１デコーダ回路２４およ
び第２デコーダ回路２５に共通接続されたアドレス信号
線である。ここで、第２デコーダ回路２５は、たとえば
第４図に示すようにワード線Ｗ、とアドレス信号ＭＡｏ
ＩＴｏ・・・との交叉部において、ダイオードＤとプロ
グラム書き込み可能な素子（たとえばヒユーズＦ）との
直列接続回路が設けられたのち、後述するように本体メ
モリ２０に不良ピットが生じているときにはその不良が
生じているアドレス、すなわち不良ピッドアドレスと同
じアドレスを指定するように所要のヒユーズＦが切断（
×印で示す）されている。なお、前記第１デコーダ謹１
路２４は、ワード線Ｗ１〜Ｗ４とアドレス信号線Ａ。、
Ａ。・・・との所定の交叉部（・印で示す）にたとえば
ダイオードが接続されている。
するためのアドレス指定を行かう第１デコーダ回路、２
５は前記補助メモリ２１のメモリセル群を選択するため
のアドレス指定を行なう第２デコーダ回路であり、Ａｏ
ｌ Ａ、 ・・・はこれらの第１デコーダ回路２４およ
び第２デコーダ回路２５に共通接続されたアドレス信号
線である。ここで、第２デコーダ回路２５は、たとえば
第４図に示すようにワード線Ｗ、とアドレス信号ＭＡｏ
ＩＴｏ・・・との交叉部において、ダイオードＤとプロ
グラム書き込み可能な素子（たとえばヒユーズＦ）との
直列接続回路が設けられたのち、後述するように本体メ
モリ２０に不良ピットが生じているときにはその不良が
生じているアドレス、すなわち不良ピッドアドレスと同
じアドレスを指定するように所要のヒユーズＦが切断（
×印で示す）されている。なお、前記第１デコーダ謹１
路２４は、ワード線Ｗ１〜Ｗ４とアドレス信号線Ａ。、
Ａ。・・・との所定の交叉部（・印で示す）にたとえば
ダイオードが接続されている。
さらに、前記本体メモＩＪ ｊ Ｏにおいては、不良ビ
ットが生じているときには不良ピットアドレスのワード
線（たとえばＷ＋）に接続される全てのメモリセルのヒ
ユーズＦが切断（Ｘ印で示す）されている。
ットが生じているときには不良ピットアドレスのワード
線（たとえばＷ＋）に接続される全てのメモリセルのヒ
ユーズＦが切断（Ｘ印で示す）されている。
而して、上記構成のメモリ装置１１Ｋおける読み出しに
際しては、高電位（“Ｈ”）の状態にあるワード線に接
続されたメモリセルが選択され、このメモリセルのヒユ
ーズが切断されていないと！！［ａピ、ト線に＠Ｈ＃レ
ベルが、ヒユーズが切断されているときＫけピット線に
″Ｌ”しＲル（低！位）が出力される。本体メモリ２０
に不良ピットが生じていないときＫは、第２デコーダ（
ロ）路２５のヒユーズＦは切断されておらず、したがっ
てワード線ＷＩは１Ｌ＃レベルトかって補助メモリ２１
は非選択であり、ピット線Ｂｌ＋Ｂ１＋・・・には本体
メモリ２０の出力が読み出される。これに対して本体メ
モリ２０に不良ビットが生じた場合、たとえばワード線
Ｗ１につながるメモリセルに不良が生じたとすると、コ
ノワード線Ｗ！につながる全てのメモリセルのヒユーズ
を予め切断しておくと共に、上記不良ビットが生じたア
ドレス（不良ピッドアドレス）と同じアドレスを第２デ
コーダ回路２５により指定するように第２デコーダ回路
２５のヒユーズＦを予め切断しておくものとする。この
ようにしておけば、ワード線Ｗ１が選択されたと同時に
ワード線Ｗ、も選択され、しかもワードＭＷ１につなが
っているメモリセルはヒユーズが切断されているため、
このワード＃ＷｔＫつながるメモリセルの情報は無視さ
れ、ワード線ＷｓＫつながる補助メモリ２１のメモリセ
ルの情報がビｙ）ＭＢ＋ｌＢｇ＋・・・Ｋ出力される。
際しては、高電位（“Ｈ”）の状態にあるワード線に接
続されたメモリセルが選択され、このメモリセルのヒユ
ーズが切断されていないと！！［ａピ、ト線に＠Ｈ＃レ
ベルが、ヒユーズが切断されているときＫけピット線に
″Ｌ”しＲル（低！位）が出力される。本体メモリ２０
に不良ピットが生じていないときＫは、第２デコーダ（
ロ）路２５のヒユーズＦは切断されておらず、したがっ
てワード線ＷＩは１Ｌ＃レベルトかって補助メモリ２１
は非選択であり、ピット線Ｂｌ＋Ｂ１＋・・・には本体
メモリ２０の出力が読み出される。これに対して本体メ
モリ２０に不良ビットが生じた場合、たとえばワード線
Ｗ１につながるメモリセルに不良が生じたとすると、コ
ノワード線Ｗ！につながる全てのメモリセルのヒユーズ
を予め切断しておくと共に、上記不良ビットが生じたア
ドレス（不良ピッドアドレス）と同じアドレスを第２デ
コーダ回路２５により指定するように第２デコーダ回路
２５のヒユーズＦを予め切断しておくものとする。この
ようにしておけば、ワード線Ｗ１が選択されたと同時に
ワード線Ｗ、も選択され、しかもワードＭＷ１につなが
っているメモリセルはヒユーズが切断されているため、
このワード＃ＷｔＫつながるメモリセルの情報は無視さ
れ、ワード線ＷｓＫつながる補助メモリ２１のメモリセ
ルの情報がビｙ）ＭＢ＋ｌＢｇ＋・・・Ｋ出力される。
なお、上記実施例における不良ピッドアドレスの意味に
は、不良メモリセルに対応するアドレスだけでなく、本
体メモリのメモリセルを選択するワード線のうち高電位
にならないという選択不良または常に高電位状態になっ
ているという選択不良が生じたワード線に対応するアド
レスも含むものである。
は、不良メモリセルに対応するアドレスだけでなく、本
体メモリのメモリセルを選択するワード線のうち高電位
にならないという選択不良または常に高電位状態になっ
ているという選択不良が生じたワード線に対応するアド
レスも含むものである。
発明の効果
上述したように本発明によれば、本体メモリにメそりセ
ルあるいはワード線の不良が発生した場合、この不良の
アドレスのワード線につながる全てのメモリセルのヒユ
ーズを切断しておくと共に、補助メモリを選択するため
のデコーダ回路により上記不良のアドレスと同じアドレ
スを指定させるようにしておくことによりて、容易に補
助メモＩＪ Ｋ切り換えることが可能な冗裏度を有する
メモリ装置を実現できる。しかも、切換回路の機能を果
たす補助メモリ用デコーダ回路は構成が簡単であり、そ
の占有面積本小さくすることができる。
ルあるいはワード線の不良が発生した場合、この不良の
アドレスのワード線につながる全てのメモリセルのヒユ
ーズを切断しておくと共に、補助メモリを選択するため
のデコーダ回路により上記不良のアドレスと同じアドレ
スを指定させるようにしておくことによりて、容易に補
助メモＩＪ Ｋ切り換えることが可能な冗裏度を有する
メモリ装置を実現できる。しかも、切換回路の機能を果
たす補助メモリ用デコーダ回路は構成が簡単であり、そ
の占有面積本小さくすることができる。
第１図は従来の冗長度を有するメモリ装置を示す構成説
明図、第２図は本発明に係る冗長度を有するメモリ装置
の一実施例を示す構成説明図、第３図は第２図の本体メ
モリおよび補助メモリの一例を示す回路図、第４図は第
２図の第２デコーダ回路の一例を示す回路図である。 ２０・・・本体メモリ、２１・・・補助メモリ、２４・
・・第１デコーダ回路、２５・・・第２デコーダ回路、
Ｗ１〜Ｗ、 ・・・ワード線、Ｂ１〜Ｂ ・・・ピット
線、ＡＯ〜Ａ１・・・アドレス信号線、Ｆ・・・ヒユー
ズ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２− ６３２− 第３図 第４図
明図、第２図は本発明に係る冗長度を有するメモリ装置
の一実施例を示す構成説明図、第３図は第２図の本体メ
モリおよび補助メモリの一例を示す回路図、第４図は第
２図の第２デコーダ回路の一例を示す回路図である。 ２０・・・本体メモリ、２１・・・補助メモリ、２４・
・・第１デコーダ回路、２５・・・第２デコーダ回路、
Ｗ１〜Ｗ、 ・・・ワード線、Ｂ１〜Ｂ ・・・ピット
線、ＡＯ〜Ａ１・・・アドレス信号線、Ｆ・・・ヒユー
ズ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２− ６３２− 第３図 第４図
Claims (1)
- ヒユーズ切断型メモリセル群によシ情報を記憶する読み
出し専用の本体メモリと、この本体メモリの不良ビット
救済用の冗長ピットの役割を果たし上記本体メモリと共
通のピット線を有する補助メモリと、前記本体メモリの
アドレス指定を行なう第１デコーダ回路と、この第１デ
コーダ回路と同じアドレス信号が導かれ前記本体メモリ
の不良ビアドアドレスに対応するアドレス信号入力時に
前記補助メモリのアドレス指定を行なうグロダラム書き
込み可能な第２デコーダ回路とを具備し、前記本体メモ
リに不良ピ、トが生じた場合にこの不良ビットに対応す
る不良ピッドアドレスのワード線に接続される全てのメ
モリセルのヒユーズを切断しておくことを特徴とする冗
長度を有するメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57006257A JPS58125299A (ja) | 1982-01-19 | 1982-01-19 | 冗長度を有するメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57006257A JPS58125299A (ja) | 1982-01-19 | 1982-01-19 | 冗長度を有するメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58125299A true JPS58125299A (ja) | 1983-07-26 |
| JPS6130360B2 JPS6130360B2 (ja) | 1986-07-12 |
Family
ID=11633417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57006257A Granted JPS58125299A (ja) | 1982-01-19 | 1982-01-19 | 冗長度を有するメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58125299A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0138906A1 (en) * | 1983-04-18 | 1985-05-02 | Advanced Micro Devices, Inc. | Redundant memory circuit and method of programming and verifying the circuit |
| JPS60173800A (ja) * | 1983-10-28 | 1985-09-07 | シ−ク テクノロジ− インコ−ポレ−テツド | 故障許容メモリアレイ |
| JPS61131300A (ja) * | 1984-11-27 | 1986-06-18 | モノリシツク メモリーズ，インコーポレイテツド | Ｐｒｏｍ内の欠陥メモリをデイスエーブルし置換する方法及び構成 |
| JPH02201800A (ja) * | 1989-01-31 | 1990-08-09 | Fujitsu Ltd | 半導体記憶装置 |
| JPH02210696A (ja) * | 1989-02-09 | 1990-08-22 | Fujitsu Ltd | 半導体記憶装置 |
| EP1288968A3 (en) * | 2001-07-24 | 2004-10-27 | Hewlett-Packard Company | Solid state memory |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS495677A (ja) * | 1972-05-04 | 1974-01-18 | ||
| JPS5373088A (en) * | 1976-12-13 | 1978-06-29 | Fujitsu Ltd | Semiconductor element |
| JPS5384634A (en) * | 1976-12-30 | 1978-07-26 | Fujitsu Ltd | Ic memory unit device |
-
1982
- 1982-01-19 JP JP57006257A patent/JPS58125299A/ja active Granted
Patent Citations (3)
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| JPS60501080A (ja) * | 1983-04-18 | 1985-07-11 | アドバンスト・マイクロ・ディバイシズ・インコ−ポレ−テッド | 冗長メモリ回路とその回路をプログラムして検査する方法 |
| JPS60173800A (ja) * | 1983-10-28 | 1985-09-07 | シ−ク テクノロジ− インコ−ポレ−テツド | 故障許容メモリアレイ |
| JPH0458680B2 (ja) * | 1983-10-28 | 1992-09-18 | Shiiku Tekunorojii Inc | |
| JPS61131300A (ja) * | 1984-11-27 | 1986-06-18 | モノリシツク メモリーズ，インコーポレイテツド | Ｐｒｏｍ内の欠陥メモリをデイスエーブルし置換する方法及び構成 |
| JPH02201800A (ja) * | 1989-01-31 | 1990-08-09 | Fujitsu Ltd | 半導体記憶装置 |
| JPH02210696A (ja) * | 1989-02-09 | 1990-08-22 | Fujitsu Ltd | 半導体記憶装置 |
| EP1288968A3 (en) * | 2001-07-24 | 2004-10-27 | Hewlett-Packard Company | Solid state memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6130360B2 (ja) | 1986-07-12 |
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