JPS6130360B2 - - Google Patents
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- JPS6130360B2 JPS6130360B2 JP625782A JP625782A JPS6130360B2 JP S6130360 B2 JPS6130360 B2 JP S6130360B2 JP 625782 A JP625782 A JP 625782A JP 625782 A JP625782 A JP 625782A JP S6130360 B2 JPS6130360 B2 JP S6130360B2
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- memory
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- bit
- decoder circuit
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- 230000015654 memory Effects 0.000 claims abstract description 98
- 230000002950 deficient Effects 0.000 claims description 30
- 238000007664 blowing Methods 0.000 abstract 2
- 230000007547 defect Effects 0.000 description 8
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000428 dust Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder
Landscapes
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は冗長度を有するメモリ装置に係り、特
にヒユーズ切断型読み出し専用メモリに関する。
にヒユーズ切断型読み出し専用メモリに関する。
発明の技術的背景
最近、半導体メモリの高集積、大容量化に伴な
い、製造プロセスのばらつきの影響や空気中に含
まれるほこりによるPEP不良等の原因によつてメ
モリのビツト不良が増加し、そのために製品の良
品歩留りが低下するという現象が避け得ない問題
となつたきつつある。たとえばヒユーズの切断型
のPROM（プログラマブル・リード・オンリー・
メモリ）の場合、PEP不良等によりヒユーズが既
に切れているという不良が発生している。
い、製造プロセスのばらつきの影響や空気中に含
まれるほこりによるPEP不良等の原因によつてメ
モリのビツト不良が増加し、そのために製品の良
品歩留りが低下するという現象が避け得ない問題
となつたきつつある。たとえばヒユーズの切断型
のPROM（プログラマブル・リード・オンリー・
メモリ）の場合、PEP不良等によりヒユーズが既
に切れているという不良が発生している。
このような不良の問題を解決するために、現在
は冗長回路を設けて不良ビツトを求済する方法が
考えられており、第１図に従来の一般的な冗長回
路を備えたメモリ装置を示す。図において、１は
行方向のアドレス信号ＡRをデコードする行デコ
ーダ回路、２は列方向のアドレス信号ＡCをデコ
ードする列デコーダ回路、３はこれらのデコーダ
回路１，２により選択される本体メモリセル群、
４は冗長ビツトとしての役割を果たす補助メモリ
セル群、５は前記行デコーダ回路１のデコード線
と本体メモリセル群３の各行とを接続するスイツ
チ部、６は所定の補助メモリセルを選択するため
のスイツチ部、７は本体メモリセル群３の出力と
補助メモリセル群４の出力とを切り換えるスイツ
チ部である。
は冗長回路を設けて不良ビツトを求済する方法が
考えられており、第１図に従来の一般的な冗長回
路を備えたメモリ装置を示す。図において、１は
行方向のアドレス信号ＡRをデコードする行デコ
ーダ回路、２は列方向のアドレス信号ＡCをデコ
ードする列デコーダ回路、３はこれらのデコーダ
回路１，２により選択される本体メモリセル群、
４は冗長ビツトとしての役割を果たす補助メモリ
セル群、５は前記行デコーダ回路１のデコード線
と本体メモリセル群３の各行とを接続するスイツ
チ部、６は所定の補助メモリセルを選択するため
のスイツチ部、７は本体メモリセル群３の出力と
補助メモリセル群４の出力とを切り換えるスイツ
チ部である。
上記構成のメモリ装置においては、いま行方向
のアドレス信号ＡRについて注目し、このとき列
方向のアドレス信号ＡCは固定されているとす
る。この行方向のアドレス信号ＡRはデコーダ回
路１でデコードされ、このデコード出力はスイツ
チ部５を通して本体メモリセル群３から所定番地
の一行のメモリセル群８を選択する。このとき選
択した行に不良のメモリセルがあれば、スイツチ
部５をオフ、スイツチ部６をオンするように切換
えて補助メモリセル群４のメモリセル群９を選択
し、この補助メモリセル群４の出力をスイツチ部
７により選択するように切換える。
のアドレス信号ＡRについて注目し、このとき列
方向のアドレス信号ＡCは固定されているとす
る。この行方向のアドレス信号ＡRはデコーダ回
路１でデコードされ、このデコード出力はスイツ
チ部５を通して本体メモリセル群３から所定番地
の一行のメモリセル群８を選択する。このとき選
択した行に不良のメモリセルがあれば、スイツチ
部５をオフ、スイツチ部６をオンするように切換
えて補助メモリセル群４のメモリセル群９を選択
し、この補助メモリセル群４の出力をスイツチ部
７により選択するように切換える。
したがつて、上述したメモリ装置においては、
本体メモリセル群３の行方向に不良メモリセルが
複数個発生しても、代替した補助メモリセル群４
に不良ビツトがなければ救済することができる。
本体メモリセル群３の行方向に不良メモリセルが
複数個発生しても、代替した補助メモリセル群４
に不良ビツトがなければ救済することができる。
背景技術の問題点
ところで、本体メモリセル群３のどの行に不良
ビツドが発生しても救済できるようにするために
は、補助メモリセル群４を本体メモリセル群３の
行数と同個用意するか、あるいは用意する補助メ
モリセル群４の個数が１個の場合にはスイツチ部
５，６，７にマルチプレクサを用い、本体メモリ
セル群３で不良が発生した行に対応するデコード
線を補助メモリセル群４に接続するようにすれば
よい。
ビツドが発生しても救済できるようにするために
は、補助メモリセル群４を本体メモリセル群３の
行数と同個用意するか、あるいは用意する補助メ
モリセル群４の個数が１個の場合にはスイツチ部
５，６，７にマルチプレクサを用い、本体メモリ
セル群３で不良が発生した行に対応するデコード
線を補助メモリセル群４に接続するようにすれば
よい。
ここで、前者の方法は、半導体メモリを形成す
るために必要なチツプ面積が本体メモリセル群３
だけの場合に比べて２倍近くにもなるので、一般
には後者の方法が採用される。しかし、この後者
の方法でも、スイツチ部にマルチプレクサを用い
るのでその構成が複雑になり、そのための回路の
占有面積も大きくなるという欠点があり、実用的
な回路が確立されていないのが実情である。
るために必要なチツプ面積が本体メモリセル群３
だけの場合に比べて２倍近くにもなるので、一般
には後者の方法が採用される。しかし、この後者
の方法でも、スイツチ部にマルチプレクサを用い
るのでその構成が複雑になり、そのための回路の
占有面積も大きくなるという欠点があり、実用的
な回路が確立されていないのが実情である。
発明の目的
本発明は上記の事情に鑑みてなされたもので、
本体メモリセル群に不良ビツトがあつた場合に容
易に補助メモリセル群を切換選択可能であり、し
かも切換部分の占有面積が小さくて済む冗長度を
有するメモリ装置を提供するものである。
本体メモリセル群に不良ビツトがあつた場合に容
易に補助メモリセル群を切換選択可能であり、し
かも切換部分の占有面積が小さくて済む冗長度を
有するメモリ装置を提供するものである。
発明の既要
すなわち本発明は、ヒユーズ切断型メモリセル
群を用いてなる読み出し専用の本体メモリのビツ
ト線および補助メモリのビツト線を共通とし、本
体メモリを第１デコーダ回路によりアドレス指定
し、上記第１デコーダ回路と同じアドレス信号を
第２デコーダ回路に導き、前記本体メモリの不良
ビツトアドレスに対応するアドレス信号時に上記
第２デコーダ回路により補助メモリをアドレス指
定し、前記本前メモリの不良ビツトアドレスのワ
ード線に接続される全てのメモリセルのヒユーズ
を切断しておくことを特徴とするものであり、本
体メモリの不良ビツトアドレスに対応するアドレ
ス信号時に本体メモリに代えて補助メモリの出力
を共通のビツト線に読み出すようにしたものであ
る。
群を用いてなる読み出し専用の本体メモリのビツ
ト線および補助メモリのビツト線を共通とし、本
体メモリを第１デコーダ回路によりアドレス指定
し、上記第１デコーダ回路と同じアドレス信号を
第２デコーダ回路に導き、前記本体メモリの不良
ビツトアドレスに対応するアドレス信号時に上記
第２デコーダ回路により補助メモリをアドレス指
定し、前記本前メモリの不良ビツトアドレスのワ
ード線に接続される全てのメモリセルのヒユーズ
を切断しておくことを特徴とするものであり、本
体メモリの不良ビツトアドレスに対応するアドレ
ス信号時に本体メモリに代えて補助メモリの出力
を共通のビツト線に読み出すようにしたものであ
る。
発明の実施例
以下、図面を参照して本発明の一実施例を詳細
に説明する。
に説明する。
第２図において、２０は情報を記憶するヒユー
ズ切断型メモリセル群よりなる読み出し専用の本
体メモリ、２１はこの本体メモリ２０の不良ビツ
トを求済するための冗長ビツトの役割を果たす補
助メモリ、B1〜Ｂoは上記本体メモリ２０および
補助メモリ２１に共通なビツト線群、２２はセン
スアンプ、２３は出力回路である。上記本体メモ
リ２０および補助メモリ２１は、たとえば第３図
に示すようにトランジスタタイプのヒユーズ切断
型メモリセルのトランジスタＴのベースがワード
線W1〜W4，W5（図示省略のため少数を示してい
る）に、コレクタが電源ＶCCに、エミツタがヒユ
ーズＦを介してビツト線B1，B2………に接続さ
れたマトリクス構成となつている。
ズ切断型メモリセル群よりなる読み出し専用の本
体メモリ、２１はこの本体メモリ２０の不良ビツ
トを求済するための冗長ビツトの役割を果たす補
助メモリ、B1〜Ｂoは上記本体メモリ２０および
補助メモリ２１に共通なビツト線群、２２はセン
スアンプ、２３は出力回路である。上記本体メモ
リ２０および補助メモリ２１は、たとえば第３図
に示すようにトランジスタタイプのヒユーズ切断
型メモリセルのトランジスタＴのベースがワード
線W1〜W4，W5（図示省略のため少数を示してい
る）に、コレクタが電源ＶCCに、エミツタがヒユ
ーズＦを介してビツト線B1，B2………に接続さ
れたマトリクス構成となつている。
なお、ダイオードタイプのヒユーズ切断型メモ
リセルを用いてもよいことは言うまでもない。
リセルを用いてもよいことは言うまでもない。
一方、２４は前記本体メモリ２０のメモリセル
群を選択するためのアドレス指定を行なう第１デ
コーダ回路、２５は前記補助メモリ２１のメモリ
セル群を選択するためのアドレス指定を行なう第
２デコーダ回路であり、A0，0………はこれら
の第１デコーダ回路２４および第２デコーダ回路
２５に共通接続されたアドレス信号線である。こ
こで、第２デコーダ回路２５は、たとえば第４図
に示すようにワード線W5とアドレス信号線A0，
0………との交叉部において、ダイオードＤと
プログラム書き込み可能な素子（たとえばヒユー
ズＦ）との直列接続回路が設けられたのち、後述
するように本体メモリ２０に不良ビツトが生じて
いるときにはその不良が生じているアドレス、す
なわち不良ビツトアドレスと同じアドレスを指定
するように所要のヒユーズＦが切断（×印で示
す）されている。なお、前記第１デコーダ回路２
４は、ワード線W1〜W4とアドレス信号線A0，0
………との所定の交叉部（・印で示す）にたとえ
ばダイオードが接続されている。
群を選択するためのアドレス指定を行なう第１デ
コーダ回路、２５は前記補助メモリ２１のメモリ
セル群を選択するためのアドレス指定を行なう第
２デコーダ回路であり、A0，0………はこれら
の第１デコーダ回路２４および第２デコーダ回路
２５に共通接続されたアドレス信号線である。こ
こで、第２デコーダ回路２５は、たとえば第４図
に示すようにワード線W5とアドレス信号線A0，
0………との交叉部において、ダイオードＤと
プログラム書き込み可能な素子（たとえばヒユー
ズＦ）との直列接続回路が設けられたのち、後述
するように本体メモリ２０に不良ビツトが生じて
いるときにはその不良が生じているアドレス、す
なわち不良ビツトアドレスと同じアドレスを指定
するように所要のヒユーズＦが切断（×印で示
す）されている。なお、前記第１デコーダ回路２
４は、ワード線W1〜W4とアドレス信号線A0，0
………との所定の交叉部（・印で示す）にたとえ
ばダイオードが接続されている。
さらに、前記本体メモリ２０においては、不良
ビツトが生じているときには不良ビツトアドレス
のワード線（たとえばW1）に接続される全てのメ
モリセルのヒユーズＦが切断（×印で示す）され
ている。
ビツトが生じているときには不良ビツトアドレス
のワード線（たとえばW1）に接続される全てのメ
モリセルのヒユーズＦが切断（×印で示す）され
ている。
而して、上記構成のメモリ装置における読み出
しに際しては、高電位（“Ｈ”）の状態にあるワー
ド線に接続されたメモリセルが選択され、このメ
モリセルのヒユーズが切断されていないときには
ビツト線に“Ｈ”レベルが、ヒユーズが切断され
ているときにはビツト線に“Ｌ”レベル（低電
位）が出力される。本体メモリ２０に不良ビツト
が生じていないときは、第２デコーダ回路２５の
ヒユーズＦは切断されておらず、したがつてワー
ド線W5は“Ｌ”レベルとなつて補助メモリ２１
は非選択であり、ビツト線B1，B2，………には
本体メモリ２０の出力が続み出される。これに対
して本体メモリ２０に不良ビツトが生じた場合、
たとえばワード線W1につながるメモリセルに不
良が生じたとすると、このワード線W1のつなが
る全てのメモリセルのヒユーズを予め切断してお
くと共に、上記不良ビツトが生じたアドレス（不
良ビツトアドレス）と同じアドレスを第２デコー
ダ回路２５により指定するように第２デコーダ回
路２５のヒユーズＦを予め切断しておくものとす
る。このようにしておけば、ワード線W1が選択
されたと同時にワード線W5も選択され、しかも
ワード線W1につながつているメモリセルはヒユ
ーズが切断されているため、このワード線W1に
つながるメモリセルの情報は無視され、ワード線
W5につながる補助メモリ２１のメモリセルの情
報がビツト線B1，B2，………に出力される。
しに際しては、高電位（“Ｈ”）の状態にあるワー
ド線に接続されたメモリセルが選択され、このメ
モリセルのヒユーズが切断されていないときには
ビツト線に“Ｈ”レベルが、ヒユーズが切断され
ているときにはビツト線に“Ｌ”レベル（低電
位）が出力される。本体メモリ２０に不良ビツト
が生じていないときは、第２デコーダ回路２５の
ヒユーズＦは切断されておらず、したがつてワー
ド線W5は“Ｌ”レベルとなつて補助メモリ２１
は非選択であり、ビツト線B1，B2，………には
本体メモリ２０の出力が続み出される。これに対
して本体メモリ２０に不良ビツトが生じた場合、
たとえばワード線W1につながるメモリセルに不
良が生じたとすると、このワード線W1のつなが
る全てのメモリセルのヒユーズを予め切断してお
くと共に、上記不良ビツトが生じたアドレス（不
良ビツトアドレス）と同じアドレスを第２デコー
ダ回路２５により指定するように第２デコーダ回
路２５のヒユーズＦを予め切断しておくものとす
る。このようにしておけば、ワード線W1が選択
されたと同時にワード線W5も選択され、しかも
ワード線W1につながつているメモリセルはヒユ
ーズが切断されているため、このワード線W1に
つながるメモリセルの情報は無視され、ワード線
W5につながる補助メモリ２１のメモリセルの情
報がビツト線B1，B2，………に出力される。
なお、上記実施例における不良ビツトアドレス
の意味には、不良メモリセルに対応するアドレス
だけでなく、本体メモリのメモリセルを選択する
ワード線のうち高電位にならないという選択不良
または常に高電位状態になつているという選択不
良が生じたワード線に対応するアドレスも含むも
のである。
の意味には、不良メモリセルに対応するアドレス
だけでなく、本体メモリのメモリセルを選択する
ワード線のうち高電位にならないという選択不良
または常に高電位状態になつているという選択不
良が生じたワード線に対応するアドレスも含むも
のである。
発明の効果
上述したように本発明によれば、本体メモリに
メモリセルあるいはワード線の不良が発生した場
合、この不良のアドレスのワード線につながる全
てのメモリセルのヒユーズを切断しておくと共
に、補助メモリを選択するためのデコーダ回路に
より上記不良のアドレスと同じアドレスを指定さ
せるようにしておくことによつて、容易に補助メ
モリに切り換えることが可能な冗長度を有するメ
モリセル装置を実現できる。しかも、切換回路の
機能を果たす補助メモリ用デコーダ回路は構成が
簡単であり、その占有面積も小さくすることがで
きる。
メモリセルあるいはワード線の不良が発生した場
合、この不良のアドレスのワード線につながる全
てのメモリセルのヒユーズを切断しておくと共
に、補助メモリを選択するためのデコーダ回路に
より上記不良のアドレスと同じアドレスを指定さ
せるようにしておくことによつて、容易に補助メ
モリに切り換えることが可能な冗長度を有するメ
モリセル装置を実現できる。しかも、切換回路の
機能を果たす補助メモリ用デコーダ回路は構成が
簡単であり、その占有面積も小さくすることがで
きる。
第１図は従来の冗長度を有するメモリ装置を示
す構成説明図、第２図は本発明に係る冗長度を有
するメモリ装置の一実施例を示す構成説明図、第
３図は第２図の本体メモリおよび補助メモリの一
例を示す回路図、第４図は第２図の第２デコーダ
回路の一例を示す回路図である。 ２０……本体メモリ、２１……補助メモリ、２
４……第１デコーダ回路、２５……第２デコーダ
回路、W1〜W5……ワード線、B1〜Ｂo……ビツ
ト線、A0〜A1……アドレス信号線、Ｆ……ヒユ
ーズ。
す構成説明図、第２図は本発明に係る冗長度を有
するメモリ装置の一実施例を示す構成説明図、第
３図は第２図の本体メモリおよび補助メモリの一
例を示す回路図、第４図は第２図の第２デコーダ
回路の一例を示す回路図である。 ２０……本体メモリ、２１……補助メモリ、２
４……第１デコーダ回路、２５……第２デコーダ
回路、W1〜W5……ワード線、B1〜Ｂo……ビツ
ト線、A0〜A1……アドレス信号線、Ｆ……ヒユ
ーズ。
Claims (1)
- １ ヒユーズ切断型メモリセル群により情報を記
憶する読み出し専用の本体メモリと、この本体メ
モリの不良ビツト救済用の冗長ビツトの役害を果
たし上記本体メモリと共通のビツト線を有する補
助メモリと、前記本体メモリのアドレス指定を行
なう第１デコーダ回路と、この第１デコーダ回路
と同じアドレス信号が導かれ前記本体メモリの不
良ビツトアドレスに対応するアドレス信号入力時
に前記補助メモリのアドレス指定を行なうプログ
ラム書き込み可能な第２デコーダ回路とを具備
し、前記本体メモリに不良ビツトが生じた場合に
この不良ビツトに対応する不良ビツトアドレスの
ワード線に接続される全てのメモリセルのヒユー
ズを切断しておくことを特徴とする冗長度を有す
るメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57006257A JPS58125299A (ja) | 1982-01-19 | 1982-01-19 | 冗長度を有するメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57006257A JPS58125299A (ja) | 1982-01-19 | 1982-01-19 | 冗長度を有するメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58125299A JPS58125299A (ja) | 1983-07-26 |
| JPS6130360B2 true JPS6130360B2 (ja) | 1986-07-12 |
Family
ID=11633417
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57006257A Granted JPS58125299A (ja) | 1982-01-19 | 1982-01-19 | 冗長度を有するメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58125299A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4577294A (en) * | 1983-04-18 | 1986-03-18 | Advanced Micro Devices, Inc. | Redundant memory circuit and method of programming and verifying the circuit |
| US4768169A (en) * | 1983-10-28 | 1988-08-30 | Seeq Technology, Inc. | Fault-tolerant memory array |
| US4654830A (en) * | 1984-11-27 | 1987-03-31 | Monolithic Memories, Inc. | Method and structure for disabling and replacing defective memory in a PROM |
| JPH02201800A (ja) * | 1989-01-31 | 1990-08-09 | Fujitsu Ltd | 半導体記憶装置 |
| JP2594638B2 (ja) * | 1989-02-09 | 1997-03-26 | 富士通株式会社 | 半導体記憶装置 |
| US6744681B2 (en) * | 2001-07-24 | 2004-06-01 | Hewlett-Packard Development Company, L.P. | Fault-tolerant solid state memory |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS495677A (ja) * | 1972-05-04 | 1974-01-18 | ||
| JPS5373088A (en) * | 1976-12-13 | 1978-06-29 | Fujitsu Ltd | Semiconductor element |
| JPS5384634A (en) * | 1976-12-30 | 1978-07-26 | Fujitsu Ltd | Ic memory unit device |
-
1982
- 1982-01-19 JP JP57006257A patent/JPS58125299A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS495677A (ja) * | 1972-05-04 | 1974-01-18 | ||
| JPS5373088A (en) * | 1976-12-13 | 1978-06-29 | Fujitsu Ltd | Semiconductor element |
| JPS5384634A (en) * | 1976-12-30 | 1978-07-26 | Fujitsu Ltd | Ic memory unit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58125299A (ja) | 1983-07-26 |
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