JPH02201800A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02201800A JPH02201800A JP1021337A JP2133789A JPH02201800A JP H02201800 A JPH02201800 A JP H02201800A JP 1021337 A JP1021337 A JP 1021337A JP 2133789 A JP2133789 A JP 2133789A JP H02201800 A JPH02201800 A JP H02201800A
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- 238000003860 storage Methods 0.000 title claims abstract description 45
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 230000002950 deficient Effects 0.000 claims abstract description 20
- 230000010354 integration Effects 0.000 abstract description 10
- 238000000034 method Methods 0.000 abstract description 2
- 230000001737 promoting effect Effects 0.000 abstract 1
- 230000007547 defect Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 239000000872 buffer Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置、特に、マスクＲＯＭに関し
、欠陥セルの救済を可能にした半導体記憶装置に関する
。
、欠陥セルの救済を可能にした半導体記憶装置に関する
。
フォトマスクを使用する写真製版によっであるいは直接
描画によって製造段階でデータを固定するマスクＲＯＭ
は、例えば文字フォント用ＲＯＭのように同一データの
ＲＯＭを多量に作ったりするのに適し、しかも、セル構
造が簡単で微細化できる特長から、近年、デザインルー
ルの縮小と、チソプサイスの増加が行われ、−段と集積
度が高められる傾向にある。
描画によって製造段階でデータを固定するマスクＲＯＭ
は、例えば文字フォント用ＲＯＭのように同一データの
ＲＯＭを多量に作ったりするのに適し、しかも、セル構
造が簡単で微細化できる特長から、近年、デザインルー
ルの縮小と、チソプサイスの増加が行われ、−段と集積
度が高められる傾向にある。
反面、高集積化は欠陥セルを出現させる度合いを高め、
その結果、歩留りの低下を招いて製品単価を上昇させる
といった問題を抱えている。
その結果、歩留りの低下を招いて製品単価を上昇させる
といった問題を抱えている。
従来、欠陥セルが出現した場合に、予め用意しておいた
予備のメモリセル（いわゆる冗長メモリセル）と置換す
る欠陥救済技術は、既に、ＤＲＡＭ、、ＳＲＡＭまたは
ＥＰＲＯＭなどで一般的に行われているところであり、
第４図はその技術が適用された例えばＤＲＡＭの構成例
である。なお、第４図はＩＤＲＡＭの構成のうち欠陥救
済技術に関係する部分のみを示している。
予備のメモリセル（いわゆる冗長メモリセル）と置換す
る欠陥救済技術は、既に、ＤＲＡＭ、、ＳＲＡＭまたは
ＥＰＲＯＭなどで一般的に行われているところであり、
第４図はその技術が適用された例えばＤＲＡＭの構成例
である。なお、第４図はＩＤＲＡＭの構成のうち欠陥救
済技術に関係する部分のみを示している。
第４図において、■はアドレスハソファ、２は冗長判定
回路、３は制御回路、４はＤＲＡＭメモリセルアレイ、
４ａは欠陥メモリセルを含む例えば−行分の欠陥セルア
レイ、５は一行分の冗長セルアレイ、６は一列分の冗長
セルアレイ、７は行デコーダ、８は列デコーダ、９は書
込み／続出しアンプ、１０は入出力回路である。
回路、３は制御回路、４はＤＲＡＭメモリセルアレイ、
４ａは欠陥メモリセルを含む例えば−行分の欠陥セルア
レイ、５は一行分の冗長セルアレイ、６は一列分の冗長
セルアレイ、７は行デコーダ、８は列デコーダ、９は書
込み／続出しアンプ、１０は入出力回路である。
上記、冗長判定回路２は、予め設定されていた欠陥セル
アレイ４ａの冗長アドレスと入力されたアドレス信号と
が一致した場合に、制御回路３がら制御信号（ＳＲある
いはＳｃ）を出力させる。
アレイ４ａの冗長アドレスと入力されたアドレス信号と
が一致した場合に、制御回路３がら制御信号（ＳＲある
いはＳｃ）を出力させる。
今、ＳＲが出力された場合すなわち行置換の場合を考え
る。行デコーダ７はＳＲを受けると欠陥セルアレイ４ａ
に代えて冗長セルアレイ５を選択する。これにより冗長
セルアレイ５のデータが書込み／続出しアンプ９によっ
て読み出されあるいは冗長セルアレイ５にデータが書き
込まれる。すなわち、−行分のメモリセルの置換が行わ
れ、欠陥を救済して歩留りを改善することができる。
る。行デコーダ７はＳＲを受けると欠陥セルアレイ４ａ
に代えて冗長セルアレイ５を選択する。これにより冗長
セルアレイ５のデータが書込み／続出しアンプ９によっ
て読み出されあるいは冗長セルアレイ５にデータが書き
込まれる。すなわち、−行分のメモリセルの置換が行わ
れ、欠陥を救済して歩留りを改善することができる。
しかし、このような欠陥救済技術をマスクＲＯＭに適用
することはできない。マスクＲＯＭでは、製造段階での
データ固定を行うために、欠陥メモリセルが見つかった
後では、冗長メモリセルへのデータの固定が事実上不可
能なためである。この対策として、冗長メモリセルを例
えばＰＲＯＭ構成としたものが考えられる。このように
すれば、欠陥メモリセルに書き込むべきデータをＰＲＯ
Ｍ構成の冗長メモリセルに自在に書き込むことができる
。
することはできない。マスクＲＯＭでは、製造段階での
データ固定を行うために、欠陥メモリセルが見つかった
後では、冗長メモリセルへのデータの固定が事実上不可
能なためである。この対策として、冗長メモリセルを例
えばＰＲＯＭ構成としたものが考えられる。このように
すれば、欠陥メモリセルに書き込むべきデータをＰＲＯ
Ｍ構成の冗長メモリセルに自在に書き込むことができる
。
しかしながら、冗長メモリセルを単にＰ’ ＲＯＭ構成
としたのみでは、歩留りを改善できる反面、以下の理由
から集積度が低下してしまう問題点がある。
としたのみでは、歩留りを改善できる反面、以下の理由
から集積度が低下してしまう問題点がある。
すなわち、マスクＲＯＭとＦＲＯＭとのセル面積比は一
般におよそ１：３０で、ＰＲＯＭ側がきわめて大面積で
ある。したがって、ワード線やビット線を共用してマス
クＲＯＭとＦＲＯＭを混載すると、集積度はＦＲＯＭの
セル面積で決められてしまい、結局、マスクＲＯＭの特
長を生かすことができず、集積度が低下してしまう問題
点があった。
般におよそ１：３０で、ＰＲＯＭ側がきわめて大面積で
ある。したがって、ワード線やビット線を共用してマス
クＲＯＭとＦＲＯＭを混載すると、集積度はＦＲＯＭの
セル面積で決められてしまい、結局、マスクＲＯＭの特
長を生かすことができず、集積度が低下してしまう問題
点があった。
本発明は、このような問題点に鑑みてなされたもので、
高集積度を確保しつつ、欠陥救済を行って歩留りを改善
することを目的としている。
高集積度を確保しつつ、欠陥救済を行って歩留りを改善
することを目的としている。
本発明に係る半導体記憶装置は、上記目的を達成するた
めに、予めデータが固定された第１の記憶部を有し、ア
ドレス信号に従って該固定されたデータを読出す半導体
記憶装置において、書換可能でかつ不揮発性の第２の記
憶部と、前記アドレス信号が、第１の記憶部の欠陥セル
を示す冗長アドレスに一致すると切換指令信号を出力す
る指令手段と、通常は前記固定されたデータを選択する
一方、指令手段から切換指令信号が出力されると第２の
記憶部からのデータを選択して選択データを出力するデ
ータ出力手段と、を脩えて構成している。
めに、予めデータが固定された第１の記憶部を有し、ア
ドレス信号に従って該固定されたデータを読出す半導体
記憶装置において、書換可能でかつ不揮発性の第２の記
憶部と、前記アドレス信号が、第１の記憶部の欠陥セル
を示す冗長アドレスに一致すると切換指令信号を出力す
る指令手段と、通常は前記固定されたデータを選択する
一方、指令手段から切換指令信号が出力されると第２の
記憶部からのデータを選択して選択データを出力するデ
ータ出力手段と、を脩えて構成している。
本発明では、データ出力手段により、第１の記憶部から
のデータあるいは第２の記憶部からのデータの一方が選
択されて出力される。したがって、第１の記憶部と第２
の記憶部は互いに分離して配置でき、ワード線やビット
線を共用しなくてもよくなり、きわめて多量のセルで構
成される第１の記憶部を高集積化できる結果、チップ全
体の集積度を高めつつ、歩留りが改善される。
のデータあるいは第２の記憶部からのデータの一方が選
択されて出力される。したがって、第１の記憶部と第２
の記憶部は互いに分離して配置でき、ワード線やビット
線を共用しなくてもよくなり、きわめて多量のセルで構
成される第１の記憶部を高集積化できる結果、チップ全
体の集積度を高めつつ、歩留りが改善される。
（実施例〕
以下、本発明を図面に基づいて説明する。
第１〜３図は本発明に係る半導体記憶装置の一実施例を
示す図である。第１図において、Ｍは半導体記憶装置（
具体的にはマスクＲＯＭ）である。
示す図である。第１図において、Ｍは半導体記憶装置（
具体的にはマスクＲＯＭ）である。
半導体記憶装置Ｍは、外部から入力されたアドレス信号
を受けて行アドレス信号ＡＲおよび列アドレス信号Ａｃ
を出力するアドレスへンファ１１と、予め設定された欠
陥メモリセルの位置を示す冗長アドレスと行アドレス信
号ＡＲとを比較し、一致の場合に指令手段１２から切換
指令信号Ｓ ｓａｔを出力させる冗長判定回路１３と、
を有する他、行デコーダ１４、列デコーダ１５、マスク
ＲＯＭセルアレイ１６およびセンスアンプ１７を備えた
第１の記憶部１８を有し、また、書込制御回路１９、行
デコーダ２０、列デコーダ２工、センスアンプ２２およ
びＰＲＯＭセルアレイ２３を備えた第２の記憶部２４を
有するとともに、通常は第１の記憶部１８からのデータ
を選択する一方、指令手段１２から切換指令信号Ｓ ｓ
ｅ、が出力されると第２の記憶部２４からのデータを選
択する選択回路２５と、選択回路２５からの選択データ
を読出しデータとして外部に出力する出力回路２６と、
を有している。なお、選択回路２５および出力回路２６
はデータ出力手段２７を構成している。
を受けて行アドレス信号ＡＲおよび列アドレス信号Ａｃ
を出力するアドレスへンファ１１と、予め設定された欠
陥メモリセルの位置を示す冗長アドレスと行アドレス信
号ＡＲとを比較し、一致の場合に指令手段１２から切換
指令信号Ｓ ｓａｔを出力させる冗長判定回路１３と、
を有する他、行デコーダ１４、列デコーダ１５、マスク
ＲＯＭセルアレイ１６およびセンスアンプ１７を備えた
第１の記憶部１８を有し、また、書込制御回路１９、行
デコーダ２０、列デコーダ２工、センスアンプ２２およ
びＰＲＯＭセルアレイ２３を備えた第２の記憶部２４を
有するとともに、通常は第１の記憶部１８からのデータ
を選択する一方、指令手段１２から切換指令信号Ｓ ｓ
ｅ、が出力されると第２の記憶部２４からのデータを選
択する選択回路２５と、選択回路２５からの選択データ
を読出しデータとして外部に出力する出力回路２６と、
を有している。なお、選択回路２５および出力回路２６
はデータ出力手段２７を構成している。
以上のような構成において、まず、フォトマスクを用い
て（あるいは直接描画によって）マスクＲＯＭセルアレ
イ１６にデータを固定して作られた半導体記憶装置Ｍを
検査した結果、マスクＲＯＭセルアレイ１６内に欠陥セ
ルが見つかると、この欠陥セルを示す冗長アドレスを冗
長判定回路１３に設定し、さらに、欠陥セルを含む一行
分のセルに書き込まれるデータと同一のデータを書込制
御回路１９に与えてこのデータをＰＲＯＭセルアレイ２
３に書き込む。
て（あるいは直接描画によって）マスクＲＯＭセルアレ
イ１６にデータを固定して作られた半導体記憶装置Ｍを
検査した結果、マスクＲＯＭセルアレイ１６内に欠陥セ
ルが見つかると、この欠陥セルを示す冗長アドレスを冗
長判定回路１３に設定し、さらに、欠陥セルを含む一行
分のセルに書き込まれるデータと同一のデータを書込制
御回路１９に与えてこのデータをＰＲＯＭセルアレイ２
３に書き込む。
そして、入力されたアドレス信号が冗長アドレスと一致
するものであるときには、選択回路２５によって第２の
記憶部２４側のデータが選択され、出力回路２６から出
力される。すなわち、マスクＲＯＭセルアレイ１６内の
欠陥セルがＰＲＯＭセルアレイ２３によって置換され、
欠陥の救済が行われる。
するものであるときには、選択回路２５によって第２の
記憶部２４側のデータが選択され、出力回路２６から出
力される。すなわち、マスクＲＯＭセルアレイ１６内の
欠陥セルがＰＲＯＭセルアレイ２３によって置換され、
欠陥の救済が行われる。
また、第１の記憶部１８および第２の記憶部２４は互い
に分離して配置され、それぞれ独立したメモリ機能を有
している。すなわち、ワード線やビット線を共用するこ
とはない。これは各々からのデータを選択回路２５によ
って選択するようにしたからである。したがって、ビッ
ト線やワード線を共用していないので、きわめて多くの
セルからなる第１の記憶部１８を最も微細なパターンで
設計することができ、半導体記憶装置Ｍ全体の集積度を
低下させることなく、欠陥壮済を行えるようにして歩留
りを改善することができる。
に分離して配置され、それぞれ独立したメモリ機能を有
している。すなわち、ワード線やビット線を共用するこ
とはない。これは各々からのデータを選択回路２５によ
って選択するようにしたからである。したがって、ビッ
ト線やワード線を共用していないので、きわめて多くの
セルからなる第１の記憶部１８を最も微細なパターンで
設計することができ、半導体記憶装置Ｍ全体の集積度を
低下させることなく、欠陥壮済を行えるようにして歩留
りを改善することができる。
なお、上記実施例では行方向の置換を行う例を示したが
列方向であってもよいことは勿論である。
列方向であってもよいことは勿論である。
また、第２の記憶部をＦＲＯＭ構成としたが、このＦＲ
ＯＭとしては、多結晶シリコンを大電流やレーザ光で切
断してプログラムするもの、ＰＮ接合ダイオードやショ
ットキーダイオードを破壊してプログラムするもの、あ
るいはＭＯＳＦＥＴのフローティングゲートに電荷を蓄
積してプログラムするもの（いわゆるＥＰＲＯＭなど）
、等多種のものが考えられる。要は書換え可能でかつ不
揮発性のものであればよい。
ＯＭとしては、多結晶シリコンを大電流やレーザ光で切
断してプログラムするもの、ＰＮ接合ダイオードやショ
ットキーダイオードを破壊してプログラムするもの、あ
るいはＭＯＳＦＥＴのフローティングゲートに電荷を蓄
積してプログラムするもの（いわゆるＥＰＲＯＭなど）
、等多種のものが考えられる。要は書換え可能でかつ不
揮発性のものであればよい。
さらに、指令手段１２から切換指令信号Ｓ ５１！Ｌが
出力されるまで、すなわち冗長判定されるまでの間第２
の記憶部２４側の動作を停止させる一方、Ｓ５８、が出
力されると今度は第１の記憶部１Ｂ側の動作を停止させ
るようにしてもよく、このようにすると電力消費の面で
好ましいものとすることができる。
出力されるまで、すなわち冗長判定されるまでの間第２
の記憶部２４側の動作を停止させる一方、Ｓ５８、が出
力されると今度は第１の記憶部１Ｂ側の動作を停止させ
るようにしてもよく、このようにすると電力消費の面で
好ましいものとすることができる。
なお、本発明は、複数の行置換や列置換にも適用できる
ことは勿論である。すなわち、第２図において、３０は
マスクＲＯＭ構成の第１の記憶部、３１は指令手段とし
ての制御回路、３２は選択回路、３３は冗長判定回路、
３４は第２の記憶部であり、冗長判定回路３３はｎ個の
比較器３５．〜３５ｎおよびアドレス記憶部３６．〜３
６．．を有し、また、第２の記憶部３４はＦＲＯＭ構成
のｎ個の冗長用回路３７１〜３７、ｌを有している。
ことは勿論である。すなわち、第２図において、３０は
マスクＲＯＭ構成の第１の記憶部、３１は指令手段とし
ての制御回路、３２は選択回路、３３は冗長判定回路、
３４は第２の記憶部であり、冗長判定回路３３はｎ個の
比較器３５．〜３５ｎおよびアドレス記憶部３６．〜３
６．．を有し、また、第２の記憶部３４はＦＲＯＭ構成
のｎ個の冗長用回路３７１〜３７、ｌを有している。
このような構成において、アドレス記憶部３６゜〜３６
．に設定された各冗長アドレス信号と入力されたアドレ
ス信号とを比較器３５．〜３５ｎで比較し、比較結果に
応じた制御信号を制御回路３１から出力させ、選択回路
３２で第１の記憶部３０からのデータあるいは冗長用回
路３７．〜３７．．からのデータの何れかを選択するよ
うにすると、上記ｎ個に相当して複数の行置換あるいは
列置換を行うことができる。なお、選択回路３２で、ア
ドレス記憶部３６．〜３６、からの冗長アドレス信号も
選択できるようにしておくと更に好ましいものとなる。
．に設定された各冗長アドレス信号と入力されたアドレ
ス信号とを比較器３５．〜３５ｎで比較し、比較結果に
応じた制御信号を制御回路３１から出力させ、選択回路
３２で第１の記憶部３０からのデータあるいは冗長用回
路３７．〜３７．．からのデータの何れかを選択するよ
うにすると、上記ｎ個に相当して複数の行置換あるいは
列置換を行うことができる。なお、選択回路３２で、ア
ドレス記憶部３６．〜３６、からの冗長アドレス信号も
選択できるようにしておくと更に好ましいものとなる。
これは、デバイス試験（評価）時に、冗長アドレスをそ
のままチップ外部で観測できるからである。らなみに、
従来の冗長アドレス観測は、入力アドレス信号を順次変
化させていって、人力アドレス信号と冗長アドレス信号
との一致信号を外部に出力するものであったため、測定
器側では、アドレスを変化させる回路、一致信号を検出
する回路および一致信号の出力時のアドレス信号の内容
を読出す回路などを必要とし、測定器側の回路構成が複
雑化するといった問題点や、アドレス読み出しに時間（
アドレス信号を変化させていく時間）がかかるといった
問題点があった。本実施例によれば、冗長アドレスをそ
のまま観測できるので、上記問題点を解決して回路構成
を簡素化できる。
のままチップ外部で観測できるからである。らなみに、
従来の冗長アドレス観測は、入力アドレス信号を順次変
化させていって、人力アドレス信号と冗長アドレス信号
との一致信号を外部に出力するものであったため、測定
器側では、アドレスを変化させる回路、一致信号を検出
する回路および一致信号の出力時のアドレス信号の内容
を読出す回路などを必要とし、測定器側の回路構成が複
雑化するといった問題点や、アドレス読み出しに時間（
アドレス信号を変化させていく時間）がかかるといった
問題点があった。本実施例によれば、冗長アドレスをそ
のまま観測できるので、上記問題点を解決して回路構成
を簡素化できる。
第３図は第２図における選択回路３２の構成例であり、
ＢＵＳ線方式としたものである。すなわち、共通バス線
４０に、多数の３ステーＩ・バッファ４０゜〜４０ＩＩ
を接続するとともに、各３ステートハソフ７４０１〜４
０□に、マスクＲＯＭ構成の第１の記憶部３０からのデ
ータ、冗長用回路３７１〜３７．、からのデータおよび
アドレス記憶部３６．〜３６ｎからの冗長アドレスを入
力し、制御信号３１〜Ｓ、によって１つの３ステート八
ソフアをオンさせるように構成したものである。なお、
５０は、アウトプットイネーブル信号ＯＥによって動作
する出力バッファ部５１および出力トランジスタ部５２
を備えた出力回路である。
ＢＵＳ線方式としたものである。すなわち、共通バス線
４０に、多数の３ステーＩ・バッファ４０゜〜４０ＩＩ
を接続するとともに、各３ステートハソフ７４０１〜４
０□に、マスクＲＯＭ構成の第１の記憶部３０からのデ
ータ、冗長用回路３７１〜３７．、からのデータおよび
アドレス記憶部３６．〜３６ｎからの冗長アドレスを入
力し、制御信号３１〜Ｓ、によって１つの３ステート八
ソフアをオンさせるように構成したものである。なお、
５０は、アウトプットイネーブル信号ＯＥによって動作
する出力バッファ部５１および出力トランジスタ部５２
を備えた出力回路である。
［発明の効果〕
本発明によれば、ワード線やビット線を共用することな
く、第１の記憶部と第２の記憶部とを分離配置できる。
く、第１の記憶部と第２の記憶部とを分離配置できる。
したがって、第１の記憶部の集積度を確保しつつ、第２
の記憶部による欠陥救済を行うことができ、歩留りを改
善することができる。
の記憶部による欠陥救済を行うことができ、歩留りを改
善することができる。
第１図はそのブロック図、
第２図はその複数の冗長用回路を接続した場合の例を示
す図、 第３図はそのデータ出力手段の一例を示す図、第４図は
既に行われている欠陥救済技術の適用例を示すＤＲＡＭ
の要部ブロック図である。
す図、 第３図はそのデータ出力手段の一例を示す図、第４図は
既に行われている欠陥救済技術の適用例を示すＤＲＡＭ
の要部ブロック図である。
１２・・・・・・指令手段、
１８・・・・・・第１の記憶部、
２４・・・・・・第２の記憶部、
２７・・・・・・データ出力手段。
第１〜３図は本発明に係る半導体記憶装置の一実施例を
示す図であり、
示す図であり、
Claims (1)
- 【特許請求の範囲】 予めデータが固定された第１の記憶部を有し、アドレス
信号に従って該固定されたデータを読出す半導体記憶装
置において、 書換可能でかつ不揮発性の第２の記憶部と、前記アドレ
ス信号が、第１の記憶部の欠陥セルを示す冗長アドレス
に一致すると切換指令信号を出力する指令手段と、 通常は前記固定されたデータを選択する一方、指令手段
から切換指令信号が出力されると第２の記憶部からのデ
ータを選択して選択データを出力するデータ出力手段と
、 を備えたことを特徴とする半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1021337A JPH02201800A (ja) | 1989-01-31 | 1989-01-31 | 半導体記憶装置 |
| EP95111838A EP0686980B1 (en) | 1989-01-31 | 1990-01-30 | Semiconductor memory device having means for replacing defective memory cells |
| DE1990632844 DE69032844T2 (de) | 1989-01-31 | 1990-01-30 | Halbleiterspeicher mit Einrichtung zum Ersetzen defekter Speicherzellen |
| EP19900300935 EP0383452B1 (en) | 1989-01-31 | 1990-01-30 | Semiconductor memory device having means for replacing defective memory cells |
| KR9001096A KR930001657B1 (en) | 1989-01-31 | 1990-01-31 | Semiconductor memory device having means for replacing defective memory cells |
| US07/794,705 US5179536A (en) | 1989-01-31 | 1991-11-20 | Semiconductor memory device having means for replacing defective memory cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1021337A JPH02201800A (ja) | 1989-01-31 | 1989-01-31 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02201800A true JPH02201800A (ja) | 1990-08-09 |
Family
ID=12052306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1021337A Pending JPH02201800A (ja) | 1989-01-31 | 1989-01-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02201800A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5388076A (en) * | 1992-07-03 | 1995-02-07 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| US6011735A (en) * | 1998-05-27 | 2000-01-04 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device with redundancy determination unit that can set replacement of redundant memory array provided in row and column directions |
| US6064606A (en) * | 1990-07-12 | 2000-05-16 | Hitachi, Ltd. | Semiconductor integrated circuit device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58125299A (ja) * | 1982-01-19 | 1983-07-26 | Toshiba Corp | 冗長度を有するメモリ装置 |
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1989
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