KR100751989B1 - 반도체 기억 장치 - Google Patents

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KR100751989B1
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스미오 오가와
야스지 고시가와
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엘피다 메모리, 아이엔씨.
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    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells

Abstract

불량 메모리 셀의 구제를 행하는 리던던시 회로를 구비한 반도체 기억 장치에서, 편재하는 메모리 셀 불량을 효율적으로 구제한다. 복수의 메모리 블록을 구비하는 반도체 기억 장치에서, 메모리 블록은 복수의 세그먼트를 포함한다. 세그먼트의 결함 데이터를 치환하는 리던던시 메모리 블록은, 복수의 메모리 블록 각각에 물리적으로 설치된다. 리던던시 메모리 블록의 블록 어드레스는, 복수의 메모리 블록에 논리적으로 공통으로 할당된다.
리던던시 메모리 블록, 세그먼트, 리던던시 회로, 불량 메모리 셀

Description

반도체 기억 장치{SEMICONDUCTOR STORAGE DEVICE}
본 발명은, 반도체 기억 장치에 관한 것으로, 특히 불량 메모리 셀의 구제를 행하는 리던던시 회로를 구비한 반도체 기억 장치에 관한 것이다.
반도체 메모리의 제조 과정에서, 미세한 먼지가 웨이퍼의 표면에 부착되어 있거나, 웨이퍼의 표면을 연마할 때의 연마제의 치우침 등이 원인으로 되어 칩 상에 결함이 발생한다. 칩 상에 작은 결함이 발생한 경우, 결함 부분의 메모리 셀만이 불량으로 되지만, 다른 부분은 정상 동작함에도 불구하고 그 칩은 불량품으로 된다. 반도체 메모리의 칩 상에 예비의 메모리 셀을 갖고, 결함 메모리 셀에 대한 읽기 및 쓰기 데이터를 예비의 메모리 셀의 데이터와 절환할 수 있으면, 제조 수율은 향상한다. 그 때문에, 반도체 메모리의 대용량화에 수반하여 예비의 메모리 셀과 제어 회로를 포함한 리던던시 회로를 구비하는 것이 일반화되어 있다.
칩 상의 메모리 셀과 예비의 메모리 셀의 관계에 대하여 도 1을 참조하여 설명한다. 도 1A에 도시된 바와 같이, 메모리 블록(71)은, 세그먼트(71-0, 71-1, …)를 구비하고 있다. 세그먼트는 결함이 발생했을 때, 불량 메모리 셀을 구제하기 위해 할당되는 단위이다. 리던던시 메모리 블록(72)은, 불량 메모리 셀을 갖는 세그먼트를 치환하는 리던던시 세그먼트(71-0, 72-1)를 구비하고 있다. 도 1A에 도 시되는 예와 같이, 메모리 블록(71)에 발생한 결함(75)의 사이즈가 미소한 경우에는, 결함(75)은 메모리 블록(71)의 1개의 세그먼트(71-0) 내에만 들어간다. 이 결함(75)에 대응하는 메모리 셀 군에 저장되는 정보는, 리던던시 메모리 블록(72)의 리던던시 세그먼트(72-0)에 의해 구제된다.
그러나, 프로세스 스케일이 해마다 미세화하여 메모리 셀의 사이즈가 작아지면, 도 1B에 도시된 바와 같이, 결함의 사이즈는 메모리 셀의 사이즈에 비교하여 상대적으로 커진다. 결과적으로, 결함은 1 세그먼트에 머물지 않고, 인접한 연속하는 세그먼트에 걸쳐서 발생하게 된다. 이 때문에, 도 1A에 도시된 결함과 동일한 크기의 결함(75)이 발생해도, 도 1B에 도시되는 예에서는, 세그먼트(73-0∼2)의 3개의 세그먼트가 결함으로 된다. 따라서, 그 결함을 구제하는 리던던시 메모리 블록(74)은, 3개 이상의 리던던시 세그먼트가 필요하게 된다. 이와 같이, 도 1A에 도시되는 예에서는, 결함(75)에 대하여 1개의 리던던시 세그먼트로 구제 가능하지만, 프로세스가 미세화된 현재에는, 도 1B에 도시된 바와 같이, 3개의 리던던시 세그먼트가 필요해져서, 결함 메모리 셀은 특정한 메모리 블록에 집중하여, 편재화하는 것으로 된다.
한편, 결함(75)에 대응하는 메모리 셀 군을 지시하는 결함 어드레스는, 리던던시 회로에 의해 유지되어 있다. 결함 어드레스의 유지에는 퓨즈가 이용되는 경우가 많다. 도 1A의 경우, 퓨즈는, 세그먼트(71-0)를 지시하는 어드레스를 결함 어드레스로서 유지한다. 메모리 블록(71)이 액세스될 때, 퓨즈에 의해 유지되어 있는 결함 어드레스와 액세스 어드레스가 일치하면, 리던던시 메모리 블록(72) 중 의 세그먼트(72-0)가 액세스된다.
최근 메모리 용량의 증가에 의해 그 어드레스 정보도 증가하여, 전술된 바와 같이 리던던시 메모리 자체의 용량도 증가하지 않을 수 없어, 리던던시 메모리의 용량의 증가에 의해 결함 어드레스를 유지하는 퓨즈 수가 증가하게 된다.
종래의 리던던시 메모리의 구성을, 도 2를 참조하여 설명한다. 도 2에 도시된 바와 같이, 서브매트(81-0∼7), 서브매트 디코더(82), 컬럼 디코더(83)를 갖고, 각 서브매트에 대응하여 리던던시 회로가 배치되는 방식이 이용되어 왔다. 일반적인 리던던시 회로는 로우측과 컬럼측 각각에 갖는 것이지만, 설명을 간단하게 하기 위해, 도 2에서는 로우측만 기재하고, 로우측의 리던던시 회로에 대하여 설명한다. 여기서는, 로우 어드레스로서 X0∼X13의 14 비트의 어드레스가 입력되어 있다. 어드레스 X11∼X13은, 8개의 서브매트 중 1개를 선택하기 위해 사용된다. 어드레스 X3∼X10은, 선택된 서브매트의 256개의 메인 워드선 MWD 중 1개를 선택하기 위해 사용된다. 어드레스 X0∼X2는, 8개의 서브워드선 SWD 중 1개를 선택하기 위해 사용된다. 워드선은, 메인 워드선 MWD 1개에 대하여 8개의 서브워드선 SWD가 대응하는 구성으로 되어 있기 때문에, 각 서브매트는, 메인 워드선 256개×서브워드선 8개로 합계 2048개의 워드선을 갖는다. 따라서, 도 2에서는, 각각의 서브매트에서 2048개의 워드선에 대하여 8개의 예비 워드선을 갖는 메모리를 나타내고 있다.
서브매트(81-0∼7)는, 서브매트 디코더(82)에서 생성된 서브매트 선택 신호 SM0∼SM7에 의해서 각각 선택된다. 서브매트(81-0)는, 메모리 블록인 메모리 셀 어레이(85-0)와, 로우 어드레스 디코더(86-0)와, 리던던시 메모리 블록인 리던던시 메모리 셀 어레이(87-0)와, 리던던시 로우 어드레스 디코더(88-0)와, 리던던시 ROM 회로(91-0-0∼91-0-7)와, 서브워드 디코더(89-0)와, AND 회로(93-0)와, OR 회로(94-0)를 구비하고 있다. 또한, 부호에 부여된 첨자는, 마찬가지의 구성 요소를 구별하기 위해 부여한 것으로, 각각을 구별할 필요가 없는 경우에는 생략한다. 또한, 다른 서브매트(81-1∼7)도 서브매트(81-0)와 동일한 구성이며, 입력되는 서브매트 선택 신호 SM이 각각 SM1∼SM7인 것이 상이할 뿐이다. 따라서, 서브매트(81-0)에 대해서만 설명하고, 다른 서브매트(81-1∼7)에 대해서는 설명을 생략한다.
서브매트(81-0)에서, 메모리 셀 어레이(85-0)는, 본체의 메모리 셀의 집합이고, 로우 어드레스 디코더(86-0) 및 서브워드 디코더(89-0)에 의해 선택된 워드선에 접속된 메모리 셀 행이 활성화되고, 메모리 셀의 데이터는 센스 앰프(84-0)에서 증폭된다. 또한 컬럼 어드레스 디코더(83)에 의해 센스 앰프가 선택되고, 그 데이터는 입출력 회로(도시 생략)로 보내지게 된다.
로우 어드레스 디코더(86-0)에는, 로우 어드레스 X3∼X10이 입력된다. 입력된 로우 어드레스는 디코드되고, 메인 워드선 MWD 256개 중 1개가 선택되어 활성화된다. 서브워드 디코더(89-0)는, 로우 어드레스 X0∼X2를 입력받아 8개의 서브워드선 SWD의 1개를 선택하고, 활성화한 메인 워드선 MWD에 접속되는 서브워드선 SWD를 활성화한다. 따라서, 로우 어드레스 디코더(86-0)와 서브워드 디코더(89-0)에 의해서, 2048개의 워드선 중 1개가 활성화된다.
리던던시 메모리 셀 어레이(87-0)는, 메모리 셀 어레이(85-0)의 결함 부분을 구제하는 리던던시 메모리이다. 리던던시 로우 어드레스 디코더(88-0)에 의해 리 던던시 메모리 셀 어레이(87-0) 내의 리던던시 메인 워드선 RMWD가 활성화된다.
리던던시 로우 어드레스 디코더(88-0)는 리던던시 메모리 셀 어레이(87-0)의 로우 어드레스를 디코드한다. 리던던시 ROM 회로(91-0-0∼91-0-7)로부터 출력되는 리던던시 선택 신호 RE가 리던던시 로우 어드레스 디코더(88-0)에 입력되고, 리던던시 메인 워드선 RMWD가 활성화된다. 따라서, 리던던시 로우 어드레스 디코더(88-0)는, 리던던시 선택 신호 RE-0-0∼RE-0-7 중 어느 하나가 활성화되면, 리던던시 메인 워드선 RMWD를 활성화한다.
리던던시 ROM 회로(91-0-0∼7)는, 메모리 셀 어레이(85-0)에서 치환될 결함의 위치를 나타내는 결함 어드레스를 유지하여, 리던던시 메모리 셀 어레이(87-0)를 선택할지의 여부를 결정한다. 리던던시 메모리 셀 어레이(87-0)를 선택하는 경우에는, 리던던시 선택 신호 RE가 활성화된다. 메모리 셀 어레이(85-0)의 결함 어드레스는, 로우 어드레스 X0∼X10에 대응하는 어드레스 정보가 리던던시 ROM 회로(91-0-0∼7)에 구비되어 있는 퓨즈에 기입되어 있다. 메모리 셀 어레이(85-0)가 액세스될 때, 리던던시 ROM 회로(91-0-0∼7)는, 퓨즈에 기입되어 있는 어드레스 정보와 액세스하는 로우 어드레스 X0∼X10을 비교한다. 어드레스 비교의 결과, 일치한 경우에 리던던시 ROM 회로(91-0-0∼7)는, 액세스하는 로우 어드레스를 결함 어드레스라고 판단하여 리던던시 선택 신호 RE를 활성화한다. 어드레스 비교의 결과, 불일치인 경우에는, 본체의 메모리 셀 어레이가 선택되는 것으로 되어, 리던던시 선택 신호 RE는 불활성으로 된다.
서브워드 디코더(89-0)는, 로우 어드레스의 하위 비트 X0∼X2를 디코드하고, 로우 어드레스 디코더(86-0)에 의해 활성화된 메인 워드선 MWD에 접속된 서브워드선 SWD를 활성화하고, 액세스되는 메모리 셀 행의 워드선을 활성화한다. 결함 어드레스가 액세스되는 경우, 로우 어드레스로 지시되는 메모리 셀 행이 아니라, 리던던시 메모리 셀 어레이(87-0)가 액세스되어야만 한다. 따라서, 서브워드 디코더(89-0)에 입력되는 로우 어드레스를 무효로 하고, 리던던시 ROM 회로(91-0-0∼7) 중 결함 어드레스를 유지하고 있는 리던던시 ROM 회로로부터 출력되는 리던던시 선택 신호 RE에 따라서 리던던시 메모리 셀 어레이(87-0)를 액세스하는 것이 필요하다. 그 때문에, 서브워드 디코더(89-0)는, 리던던시 ROM 회로(91-0-0∼7)로부터 각각 출력되는 리던던시 선택 신호 RE-0-0∼RE-0-7을 입력한다. 리던던시 선택 신호 RE-0-0∼RE-0-7 중 어느 하나가 활성화되면, 서브워드 디코더(89-0)는, OR 회로의 출력에 의해 서브워드 디코더(89-0)의 셀렉터를 절환하고, 로우 어드레스의 하위 3 비트를 디코드하여 얻어지는 신호 대신에, 리던던시 선택 신호 RE를, 리던던시 서브워드선 RSWD를 선택하는 신호로서 서브워드 디코더(89-0)로부터 출력한다.
AND 회로(93-0)는 리던던시 ROM 회로(91-0-0∼91-0-7)를 활성화하기 위한 리던던시 활성화 신호 BE를 생성한다. 서브매트(81-0)가 선택된 것을 나타내는 서브매트 선택 신호 SM0과, 메모리 셀을 액세스하는 것을 나타내는 액세스 활성화 신호 AE와의 논리곱이 리던던시 ROM 회로(91-0-0∼7)를 활성화하는 조건으로 된다.
OR 회로(94-0)는, 리던던시 ROM 회로(91-0-0∼7)로부터 출력되는 리던던시 선택 신호 RE-0-0∼RE-0-7을 입력받아, 그 논리합을 로우 어드레스 디코더 킬러 신호 XDK로서 출력한다. 로우 어드레스 디코더 킬러 신호 XDK에 응답하여, 로우 어 드레스 디코더(86-0)는 비활성 상태로 된다. 이 때문에, 메모리 셀 어레이(85-0)는 활성화되지 않는다.
이러한 구성으로 통상의 메모리 액세스는, 다음과 같이 행해진다. 여기에서, 메모리 셀에 저장되어 있는 데이터를 판독하는 동작에 대하여 설명한다.
액세스 어드레스와 데이터를 판독하는 지시가 주어지면, 로우 어드레스 X0∼X13이 유효로 됨과 함께, 액세스 활성화 신호 AE가 활성화된다. 상위의 로우 어드레스 X11∼X13은, 서브매트 디코더(82)에 입력되어, 액세스하는 서브매트(81-0∼7) 중 어느 하나를 선택하는 서브매트 선택 신호 SM0∼SM7 중 1개가 활성화된다. 로우 어드레스 X11∼X13이 모두 0일 때, 서브매트(81-0)를 액세스하는 것을 나타내고, 서브매트 선택 신호 SM0이 활성화된다. 서브매트 선택 신호 SM0이 활성화되면, AND 회로(93-0)는 액세스 활성화 신호 AE와 서브매트 선택 신호 SM0과의 논리곱을 취하여, 리던던시 활성화 신호 BE를 활성화한다. 리던던시 활성화 신호 BE는, 리던던시 ROM 회로(91-0-0∼7)를 활성화한다.
리던던시 ROM 회로(91-0-0∼7)는, 전원 투입 시 등의 초기 상태 설정 시에서, 퓨즈의 상태를 미리 래치 회로에 유지한다. 래치 회로에 유지된 결함 어드레스의 정보와, 입력한 로우 어드레스 X0∼X10을 어드레스 비교 회로에서 비교한다.
비교의 결과, 불일치이면, 액세스하는 어드레스의 메모리 셀에 결함이 없는 것을 나타내고 있기 때문에, 메모리 셀 어레이(85-0)가 액세스되고, 리던던시 선택 신호 RE는 활성화되지 않는다. 리던던시 ROM 회로(91-0-0∼7) 중 어느 하나가 활성화되지 않으면, 로우 어드레스 디코더 킬러 신호 XDK는 활성화되지 않고, 로우 어드레스 디코더(86-0)에 의해서 선택된 메인 워드선 MWD의 1개가 활성화된다. 마찬가지로 서브워드 디코더(89-0)에서도, OR 회로의 출력은 활성화되지 않고, 로우 어드레스 X0∼X2에 의해 선택된 서브워드선의 1개가 활성화된다. 로우 어드레스 X3∼X10을 입력받는 로우 어드레스 디코더(86-0)와, 로우 어드레스 X0∼X2를 입력받는 서브워드 디코더(89-0)의 디코드 결과에 기초하여 선택되는 워드선에 접속된 메모리 셀 행(80)이 활성화된다. 그 메모리 셀 행(80)으로부터, 컬럼 어드레스가 주어지는 컬럼 어드레스 디코더(83)에 의해 선택된 센스 앰프(84-0)를 통해서 액세스 어드레스에 대응하는 데이터가 출력된다.
비교의 결과, 일치하고 있으면, 액세스 어드레스의 메모리 셀에 결함이 있는 것을 나타내고 있기 때문에, 리던던시 메모리 셀 어레이(87-0)가 액세스된다. 리던던시 메모리 셀 어레이(87-0)를 액세스하기 위해, 리던던시 ROM 회로(91-0-0∼7) 중 액세스 어드레스에 일치하는 결함 어드레스를 유지하고 있는 리던던시 ROM 회로(91)는, 리던던시 선택 신호 RE를 활성화한다. 리던던시 선택 신호 RE의 활성화에 의해서, OR 회로(94-0)는, 로우 어드레스 디코더 킬러 신호 XDK를 활성화하고, 로우 어드레스 디코더(86-0)를 비활성 상태로 한다. 그 결과, 메모리 셀 어레이(85-0)는 액세스되지 않는다. 리던던시 선택 신호 RE-0-0∼RE-0-7은 리던던시 로우 어드레스 디코더(88-0)에 공급되고, 리던던시 메모리 셀 어레이(87-0)의 리던던시 메인 워드선 RMWD가 활성화된다. 서브워드 디코더(89-0)에 입력되는 리던던시 선택 신호 RE-0-0∼RE-0-7은, 그 중 1개가 활성화되어 있기 때문에, 셀렉터는 절환되고, 로우 어드레스 X0∼X2의 디코드 결과에 대응하는 메모리 셀 어레이(85-0)의 서브워 드선 SWD를 선택하는 신호가 아니라, 리던던시 ROM 회로(91-0)에 의해 지정되는 리던던시 서브워드선 RSWD를 선택하는 신호가 서브워드 디코더(89)로부터 출력된다.
리던던시 ROM 회로(91-0)에 의해 지정되는 리던던시 서브워드선 RSWD에 의해서 선택된 리던던시 메모리 셀 어레이(87-0)의 워드선에 접속된 메모리 셀 행(92)이 활성화된다. 액세스 어드레스에 대응하는 데이터는, 그 메모리 셀 행(92)으로부터, 컬럼 어드레스가 주어지는 컬럼 어드레스 디코더(83)에 의해 선택된 센스 앰프(84-0)를 통해서 리던던시 메모리 셀 어레이(87-0)의 데이터로 치환되어 출력된다.
이 예의 경우, 결함 어드레스를 유지하는 퓨즈의 개수는, 리던던시 ROM 회로(91)의 1 회로당 로우 어드레스 X0∼X10의 11비트에 대응하는 11개이다. 또한, 1개의 서브매트 내에서 치환할 수 있는 로우 어드레스는 8 어드레스이다. 따라서, 1개의 서브매트(81) 내에서 9개 이상의 로우 어드레스에 대하여 결함이 검출되면, 다른 서브매트(81) 내에 결함이 없더라도, 이 메모리 칩은 구제할 수 없게 된다.
이와 같이, 리던던시 회로 전용의 회로를 매우 작게 함으로써 칩 사이즈를 삭감하면서 리던던시 회로에 의한 구제를 효율적으로 행할 필요가 있다. 메모리 블록 내 및 메모리 블록 간에 균일하게 결함이 분포하는 경우에는, 확률적으로 구해진 리던던시 회로 수를 구비함으로써 결함 셀을 구제할 수 있다. 그러나, 그 메모리 블록 내에서 발생하는 결함의 구제는, 그 블록에 대응하여 설치되는 리던던시 회로 수로 제한되어 있다. 결함 셀이, 임의의 메모리 블록에 집중하고, 구제되어야 할 어드레스 수가 리던던시 회로 수를 초과하는 경우에는 메모리 칩을 구제할 수 없다고 하는 문제가 있다.
이러한 결점을 보충하여, 구제 효율을 향상시키는 플렉시블 방식을 설명한다. 리던던시 회로를 각 메모리 블록에 대하여 설치하는 것은 아니고, 보다 큰 메모리 블록에 대하여 보다 큰 리던던시 회로를 설치하는 플렉시블 방식이 생각되고 있다. 메모리 블록당 리던던시 회로의 사이즈의 비율은 동일하여도, 메모리 블록에 대응하는 리던던시 회로의 절대수가 증가하기 때문에, 편재하는 결함에 대해서도 구제가 가능해진다.
예를 들면, 도 2의 리던던시 ROM 회로(91)가 도 3의 리던던시 ROM 회로(96)로 치환된다. 결함 어드레스를 유지하는 퓨즈의 수가 도 2의 회로에 비하여 리던던시 회로당 3개 증가되고, 로우 어드레스 X0∼X13과 액세스 어드레스가 비교된다. 서브매트(81-0∼7) 중 어느 하나가 액세스되어도 활성화되도록, 액세스 활성화 신호 AE는 직접 리던던시 ROM 회로(91)에 공급된다. 이와 같이 하면, 리던던시 ROM 회로(96)는, 모든 서브매트(81)에서 공통적으로 사용할 수 있다. 도 2에서는 서브매트(81-0∼7)의 각각에는 8개 리던던시 회로가 대응하고 있지만, 도 3에 도시되는 리던던시 ROM 회로에서는, 서브매트(81-0∼7)의 각각에 공유되는 64의 리던던시 회로가 대응하는 것으로 된다. 즉, 서브매트(81-0)에 치환되어야 하는 결함 어드레스 수가 10개 존재하여도, 서브매트(81-1∼7)에 결함이 전혀 없으면, 이 칩은 구제할 수 있다.
상기한 바와 같이, 리던던시 ROM 회로(96)의 결함 어드레스를 유지하는 퓨즈 개수는, 로우 어드레스 X0∼X13에 대응하는 14개이다. 또한, 1 메모리 블록 내에 서 치환할 수 있는 결함수는 64개로 된다.
이와 같이 플렉시블 방식에서는, 편재하는 결함을 구제하는 능력은 향상되지만, 한편으로 구제 대상의 메모리 블록의 사이즈가 확대되기 때문에, 리던던시 회로의 퓨즈 개수가 증가한다는 문제가 있다.
퓨즈의 사이즈는 3×60마이크로미터 정도로, 메모리 셀의 사이즈 0.13마이크로미터 각 정도에 비하면, 매우 크다. 이 때문에, 퓨즈의 개수는 매우 적게 되어야 하는 것이다. 예를 들면, 메모리가 2의 n승개인 메모리 블록으로 분할되고, 각 메모리 블록에 m행의 리던던시 메모리 셀 행이 설치되는 경우, 리던던시 메모리 셀 행을 지정하는 어드레스의 비트수를 X라고 하면, 리던던시 메모리 셀 행의 수는, m×2n이다. 전자의 방식으로는, 리던던시 회로에 구비되는 퓨즈 개수는, (X-n)×m×2n이며, 후자의 방식으로는, X×m×2n으로 된다. 예를 들면, 전자인 경우에 메모리가 8 분할(n=3)되고, 8개의 리던던시 회로를 구비하는 경우와 비교하면, 후자인 경우에는 192개의 퓨즈가 여분으로 필요해진다.
이와 같이 메모리 용량의 증대와 메모리 셀의 미세화가 진행됨에 따라 퓨즈 개수의 삭감은 중요한 과제이다. 전자와 후자의 방식을 조합하여, 리던던시 회로의 일부가 분할된 메모리 블록에 할당되고, 리던던시 회로의 남은 부분이 복수의 분할 메모리 블록에 할당되는 방식도 알려져 있다(예를 들면, 일본 특개 2001-143494호 공보 등).
또한, 일본 특개평 5-242693호 공보에서는, 컬럼 방향으로 2개의 컬럼선을 동시에 리던던시 회로로 치환되고, 리던던시 회로는 2개의 리던던시 블록으로 구성 되어, 하위 열 어드레스에 의해 2개의 리던던시 블록을 선택하여, 리던던시 회로의 ROM 회로(퓨즈, 프로그램 회로)는 공통으로서 퓨즈 면적, 선택 회로를 삭감하는 기술이 알려져 있다.
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본 발명의 목적은, 불량 메모리 셀의 구제를 행하는 리던던시 회로를 구비한 반도체 기억 장치에서, 편재하는 메모리 셀 불량을 효율적으로 구제할 수 있는 반도체 기억 장치를 제공하는 것이다.
본 발명의 다른 목적은, 결함 어드레스의 정보를 보유하는 퓨즈의 수가 삭감된 리던던시 회로를 구비한 반도체 기억 장치를 제공하는 것에 있다.
또한, 본 발명의 다른 목적은, 결함 어드레스의 정보를 보유하는 퓨즈의 점유 면적이 삭감된 리던던시 회로를 구비한 반도체 기억 장치를 제공하는 데에 있다.
또한, 본 발명의 다른 목적은, 편재하여 발생하는 불량 메모리 셀을 구제하고, 수율이 향상된 반도체 기억 장치를 제공하는 것이다.
본 발명의 관점에서는, 리던던시 회로를 구비한 반도체 기억 장치는, 복수의 메모리 블록과, 복수의 메모리 블록 각각에 대응하는 복수의 리던던시 메모리 블록을 구비하고 있다. 복수의 메모리 블록 각각을 선택하는 어드레스 비트와, 복수의 리던던시 메모리 블록의 각각을 선택하는 어드레스 비트와는 상이하다.
본 발명의 반도체 기억 장치에서, 복수의 메모리 블록 각각이 갖는 인접하는 1 이상의 메모리 셀 행 또는 열을 치환 대상의 할당의 단위인 세그먼트로 한다. 결함을 갖고, 또한 인접하고 있는 세그먼트는, 각각 상이한 복수의 리던던시 메모리 블록 중 어느 하나에 구비되는 리던던시 세그먼트로 치환된다.
본 발명의 반도체 기억 장치에서, 세그먼트를 규정하는 어드레스 비트는, 하위 어드레스 비트이며, 복수의 리던던시 메모리 블록을 선택하는 어드레스 비트는, 하위 어드레스 비트의 바로 위쪽의 어드레스 비트를 포함한다.
본 발명의 반도체 기억 장치에서, 세그먼트의 단위는, 서브워드선의 개수와 동일하다.
본 발명의 다른 관점에서는, 반도체 기억 장치는, 메모리 블록과 복수의 리던던시 메모리 블록을 구비하고 있다. 메모리 블록은, 복수의 세그먼트를 갖고, 복수의 세그먼트 각각은, 복수의 메모리 셀을 구비하고 있다. 복수의 리던던시 메모리 블록은, 메모리 블록에 대하여 설치되고, 복수의 리던던시 메모리 블록 각각은, 리던던시 세그먼트를 갖고 있다. 리던던시 세그먼트는, 복수의 세그먼트 중 어느 하나의 결함을 갖는 세그먼트를 치환한다. 복수의 세그먼트는, 복수의 리던던시 메모리 블록에 순환적으로 순서대로 할당되어 있다. 복수의 세그먼트 각각은, 결함이 있었을 때 할당된 리던던시 메모리 블록에 의해 치환 가능하다.
본 발명의 다른 관점에서는, 반도체 기억 장치는, 복수의 메모리 블록과 복수의 리던던시 메모리 블록을 구비하고 있다. 복수의 메모리 블록 각각은, 복수의 세그먼트를 갖고, 복수의 세그먼트 각각은, 복수의 메모리 셀을 구비하고 있다. 복수의 리던던시 메모리 블록은, 복수의 메모리 블록에 대하여 설치되고, 복수의 리던던시 메모리 블록 각각은, 리던던시 세그먼트를 갖고 있다. 리던던시 세그먼트는, 복수의 세그먼트 중 어느 하나의 결함을 갖는 세그먼트를 치환한다. 복수의 세그먼트는, 복수의 리던던시 메모리 블록으로 순환적으로 순서대로 할당되어 있다. 복수의 세그먼트 각각은, 결함이 있었을 때 리던던시 메모리 블록에 의해 치환 가능하다.
본 발명의 다른 관점에서는, 복수의 메모리 블록을 구비하는 반도체 기억 장치에서, 복수의 메모리 블록 각각은 복수의 세그먼트를 포함한다. 복수의 세그먼트 중 어느 하나의 결함을 갖는 세그먼트를 치환하는 리던던시 메모리 블록은, 복수의 메모리 블록 각각에 물리적으로 설치된다. 리던던시 메모리 블록은, 복수의 메모리 블록에 논리적으로 공통으로 할당된다. 복수의 세그먼트 각각은, 결함이 있었을 때 할당된 리던던시 메모리 블록에 의해 치환 가능하다.
본 발명의 반도체 기억 장치에서, 복수의 세그먼트 중, 제1 세그먼트와, 제2 세그먼트는 서로 인접한다. 제1 세그먼트에 할당되는 제1 리던던시 메모리 블록과, 제2 세그먼트에 할당되는 제2 리던던시 메모리 블록은, 상이한 리던던시 메모리 블록이다.
본 발명의 반도체 기억 장치에서, 제1 세그먼트를 지시하는 어드레스와 제2 세그먼트를 지시하는 어드레스는 연속한 어드레스이다. 제1 리던던시 메모리 블록을 지시하는 번호와 제2 리던던시 메모리 블록을 지시하는 번호는 순환적으로 연속하는 번호이다.
본 발명의 반도체 기억 장치에서, 복수의 세그먼트 중 어느 하나에 할당되는 리던던시 메모리 블록을 지시하는 번호를 k로 하고, 복수의 세그먼트 중 어느 하나를 지시하는 어드레스를 m으로 하고, 복수의 리던던시 메모리 블록의 수를 n으로 하면, k는 m을 n으로 제산한 잉여로 주어진다.
본 발명의 반도체 기억 장치에서, 복수의 세그먼트 각각은, 2의 n승(n=0, 1, 2, …)개의 워드선 또는 비트선에 접속하는 메모리 셀의 집합이다. 워드선 또는 비트선이 복수개일 때는 워드선 또는 비트선은 인접하고 있다.
본 발명의 반도체 기억 장치에서, 복수의 세그먼트 중 어느 하나를 선택하는 디코드 회로에 입력하는 어드레스의 복수의 하위 비트는, 복수의 리던던시 메모리 블록 중 어느 하나를 선택하는 디코드 회로에도 입력된다.
본 발명에 따르면, 불량 메모리 셀의 구제를 행하는 리던던시 회로를 구비한 반도체 기억 장치에서, 편재하는 메모리 셀 불량을 효율적으로 구제할 수 있다.
또한, 본 발명에 따르면, 결함 메모리 셀을 특정하는 결함 어드레스의 정보를 보유하는 퓨즈의 수를 삭감한 리던던시 회로를 구비한 반도체 기억 장치를 제공할 수 있다.
또한, 본 발명에 따르면, 결함 메모리 셀을 특정하는 결함 어드레스의 정보를 보유하는 퓨즈의 수가 삭감될 수 있기 때문에, 퓨즈가 차지하는 면적을 삭감한 리던던시 회로를 구비한 반도체 기억 장치를 제공할 수 있다.
또한, 본 발명에 따르면, 편재하여 발생하는 불량 메모리 셀을 구제하는 리던던시 회로를 분산함으로써 구제하는 것이 가능해져서, 반도체 기억 장치의 수율을 향상시킬 수 있다.
도 1A는 종래 기술에서의 결함 세그먼트와 리던던시 메모리 블록의 대응 관계를 도시하는 도면.
도 1B는 종래 기술에서의 결함 세그먼트와 리던던시 메모리 블록의 대응 관계를 도시하는 도면.
도 2는 종래 기술의 MAT의 구성을 도시하는 블록도.
도 3은 종래 기술의 확장된 리던던시 ROM 회로 부분의 구성을 도시하는 블록도.
도 4는 본 발명의 제1 실시 형태의 DRAM의 구성을 도시하는 블록도이다.
도 5는 본 발명의 제1 실시 형태의 MAT의 구성을 도시하는 블록도.
도 6은 본 발명의 제1 실시 형태의 리던던시 ROM 회로의 구성을 도시하는 블록도.
도 7A는 본 발명의 제1 실시 형태에서의 메모리 셀 어레이의 메인 워드선 MWD와 서브워드선 SWD의 관계를 도시하는 블록도.
도 7B는 본 발명의 제1 실시 형태에서의 리던던시 메모리 셀 어레이의 메인 워드선 MWD와 서브워드선 SWD의 관계를 도시하는 블록도.
도 7C는 본 발명의 제2 및 제3 실시 형태에서의 리던던시 메모리 셀 어레이의 메인 워드선 MWD와 서브워드선 SWD의 관계를 도시하는 블록도.
도 7D는 본 발명의 제4 실시 형태에서의 리던던시 메모리 셀 어레이의 메인 워드선 MWD와 서브워드선 SWD의 관계를 도시하는 블록도.
도 8은 본 발명의 제1 실시 형태의 동작 파형을 도시하는 타이밍차트.
도 9는 본 발명에서의 서브워드와 리던던시 ROM 회로의 관계를 도시하는 도면.
도 10은 본 발명의 제2 실시 형태의 구성을 도시하는 블록도.
도 11은 본 발명의 제3 실시 형태의 구성을 도시하는 블록도.
도 12는 본 발명의 제4 실시 형태의 구성을 도시하는 블록도.
도 4 내지 도 9를 참조하여 본 발명의 제1 실시 형태에 따른 반도체 기억 장치를 설명한다. 일반적으로 반도체 기억 장치(DRAM)는, 리던던시 회로를 로우측과 컬럼측의 쌍방 또는 한 쪽에 갖지만, 설명을 간단하게 하기 위해서, 이하에서는 로우측의 리던던시에 대하여 설명한다. 컬럼측의 리던던시에 대해서도 본 발명이 적용될 수 있는 것은 분명하다.
제1 실시 형태에서, 결함을 치환하는 단위인 세그먼트는 로우 어드레스로 선택되는 워드선 1개에 접속되는 메모리 셀 군이다. 본 발명에서는, 이 워드선 1개에 접속되는 메모리 셀 군을 서브메모리 블록으로 칭하는 것으로 한다. 따라서, 제1 실시 형태에서는, 세그먼트와 서브메모리 블록의 사이즈는 동일하다.
제1 실시 형태에서는, 메모리 셀 어레이가 모자이크 형상으로 리던던시 메모리 셀 어레이에 할당되고, 불량 비트가 특정 블록에 집중하여 발생한 경우에도 구제가 가능하고, 또한 리던던시 선택 회로의 퓨즈 개수가 감소되어 있다. 즉, 편재 하는 불량에 대한 리던던시 서브메모리 블록이 리던던시 메모리 셀 어레이 중에 분산되어 있다. 종래에는, 불량 비트가 집중적으로 발생한 경우, 리던던시 서브메모리 블록이 부족하여 구제할 수 없는 경우가 있었지만, 본 실시 형태의 구성에 따르면, 리던던시 메모리 셀 어레이에 대하여 불량 비트군의 서브메모리 블록이 분산적으로 할당되기 때문에, 구제가 가능해진다. 이러한 구성 또는 방법은, 메모리 셀 어레이의 서브메모리 블록이 리던던시 메모리 셀 어레이에 모자이크 형상으로 할당되는 것이므로, 모자이크 세그먼트 리던던시라고 한다.
도 4는 리던던시 ROM 회로를 구비한 1G비트의 DRAM의 구성을 도시하는 블록도이다. DRAM칩(10)은, 제어 회로(11)와 입출력 회로(12)와 뱅크(14-0∼7)를 구비하고 있다. 또한, 하이픈을 이용하여 첨자가 부여되어 있는 참조 번호는, 동일한 구성인 것을 나타내고 있고, 특히 구별할 필요가 없어 총칭하는 경우에는 하이픈과 첨자를 생략한다.
제어 회로(11)는, DRAM의 동작을 제어하는 회로이다. 커맨드 입력을 해석하여, 각 부에 타이밍 신호와 제어 신호를 출력하여 커맨드에 대응한 통상의 메모리 동작을 실행한다.
입출력 회로(12)는, 외부로부터 데이터의 위치를 나타내는 어드레스 신호를 입력받아, 어드레스 신호로 표시된 메모리 셀에 데이터 신호로 표시되는 데이터를 기입하고, 또는 어드레스의 메모리 셀로부터 판독한 데이터를 데이터 신호로서 출력한다.
뱅크(14)는, 각각의 뱅크의 메모리 셀 어레이가 독립하여 활성화할 수 있는 유닛이다. 도 4에 도시되는 DRAM은, 뱅크(14-0∼7)의 8 뱅크 구성을 갖는다. 뱅크(14)는, 몇몇으로 분할되어 제어되고, 그 분할된 메모리 셀의 집합체를 매트라고 칭한다. 도 4의 경우, 각 뱅크(14)는 4 분할되고, 각각 매트(16-0∼3)를 구비하고 있다.
매트(16)는, 또한 몇몇으로 분할되어 제어되고, 그 분할된 메모리 셀의 집합체를 서브매트라고 칭한다. 도 4의 경우, 매트(16)는, 8개의 서브매트(17-0∼7)를 갖고 있다. 컬럼 어드레스(Y 어드레스)를 디코드하는 컬럼 어드레스 디코더(18)와, 데이터를 입출력하는 I/O 회로(19)는, 서브매트에 공통으로 설치되어 있다. 서브매트(17-0∼7) 중의 1 서브매트는, 로우 어드레스(X 어드레스)의 상위의 3비트(X11∼X13)를 이용하여 선택된다.
서브매트(17)는, 로우 어드레스 디코더(22)와 센스 앰프(25)(컬럼 SW를 포함한다)에 둘러싸인 메모리 셀 어레이군을 구비하는 유닛이다. 서브매트(17)는, 메모리 셀 어레이(21), 로우 어드레스 디코더(22), 리던던시 메모리 셀 어레이(23), 리던던시 로우 어드레스 디코더(24), 센스 앰프(25)를 구비하고 있다.
도 5는, 매트(16)의 서브매트(17) 및 그 주변부의 구성을 도시하는 블록도이다. 이하에 도 5를 참조하여, 모자이크 세그먼트 리던던시에 대하여 설명한다. 또, 도 5에 도시되는 부분은, 종래 기술에 대하여 설명한 도 2에 대응하는 부분으로, 동일한 메모리 규모이다.
매트(16)는, 컬럼 어드레스 디코더(18), I/O 회로(19) 외에, 또한 서브매트 디코더(31), 리던던시 서브매트 디코더(32), OR 회로(33)를 각 서브매트의 공통 회 로로서 갖고 있다. 또한 8개의 서브매트(17-0∼7)를 구비하고 있다.
서브매트 디코더(31)는, 로우 어드레스의 상위 비트에 기초하여 서브매트(17-0∼7)를 선택하는 디코더이다. 서브매트 디코더(31)는, 로우 어드레스 X11∼X13을 입력받아, 디코드하여 서브매트 선택 신호 SM0∼SM7을 출력한다. 서브매트 선택 신호 SM0∼SM7은, 각각 서브매트(17-0∼7)에 공급되며, 대응하는 서브매트(17)는 활성화된다.
리던던시 서브매트 디코더(32)는, 로우 어드레스의 하위 비트에 기초하여 서브매트(17) 내의 리던던시 ROM 회로(28)를 선택한다. 리던던시 서브매트 디코더(32)에는, 로우 어드레스 X0∼X2와, 매트(16)가 활성화될 때에 활성화되는 액세스 활성화 신호 AE가 공급되고 있다. 로우 어드레스 X0∼X2를 디코드하여 얻어지는 리던던시 활성화 신호 BE0∼BE7은, 각각 서브매트(17-0∼7)의 리던던시 ROM 회로(28)에 출력된다. 이렇게 해서 리던던시 ROM 회로(28)는, 서브매트 선택 신호 SM에 구속되지 않고 리던던시 활성화 신호 BE에 의해 활성화된다.
OR 회로(33)는, 서브매트(17) 내의 리던던시 ROM 회로(28) 각각으로부터 출력되는 8개의 리던던시 선택 신호 RE-n-0∼RE-n-7을 서브매트(17-0∼7)로부터 수집한다. 수집된 64개의 리던던시 선택 신호 RE의 논리합을 로우 어드레스 디코더 킬러 신호 XDK로서 출력한다. 로우 어드레스 디코더 킬러 신호 XDK는, 서브매트(17-0∼7)에 공급되고, 로우 어드레스 디코더(22-0∼7)는 비활성화된다. 그 결과, 메모리 셀 어레이(21-0∼7)는 활성화되지 않는다.
컬럼 어드레스 디코더(18)는, 컬럼 어드레스(Y 어드레스)에 기초하여 센스 앰프(25-0∼7) 중 1개를 선택하여, 활성화한다.
서브매트(17-0)는, 메모리 셀 어레이(21-0), 로우 어드레스 디코더(22-0), 리던던시 메모리 셀 어레이(23-0), 리던던시 로우 어드레스 디코더(24-0), 서브워드 디코더(27-0), 리던던시 ROM 회로(28-0-0∼7), 센스 앰프(25-0)를 구비하고 있다. 다른 서브매트(17-1∼7)도 서브매트(17-0)와 동일한 구성을 갖고, 서브매트 선택 신호 SM과 리던던시 활성화 신호 BE가 각 서브매트에 공급된다. 따라서, 이하에서는 서브매트(17-0)에 대하여 설명하고, 다른 서브매트(17-1∼7)에 대해서는 설명을 생략한다.
메모리 셀 어레이(21-0)에서는, 메모리 셀은 매트릭스 형상으로 배치되어 있다. 로우 어드레스 디코더(22-0) 및 서브워드 디코더(27-0)와 컬럼 어드레스 디코더(18)에 의해 메모리 셀이 선택된다. 메모리 셀 어레이(21-0)는, 행 방향으로 워드선을 2048개 구비하고 있다. 로우 어드레스 디코더(22-0)와 서브워드 디코더(27-0)의 출력에 의해 워드선의 1개가 선택되고, 그 선택 워드선에 접속된 메모리 셀 군(행)인 서브메모리 블록(35n)이 활성화된다. 본 실시 형태에서, 이 서브메모리 블록(35n)이, 메모리 셀에 결함이 발생한 경우에 치환되는 단위인 세그먼트(20)로 된다.
로우 어드레스 디코더(22-0)는, 메모리 셀 어레이(21-0)의 로우 어드레스(X 어드레스)를 디코드한다. 디코드되는 로우 어드레스는, 서브매트(17-0)를 선택하는 상위 3 비트를 제외한 로우 어드레스 X0∼X10 중 로우 어드레스 X3∼X10이다. 로우 어드레스의 하위 3 비트 X0∼X2는, 서브워드 디코더(27-0)에 의해 디코드된 다. 입력되는 로우 어드레스 X3∼X10은 디코드되어, 256개의 메인 워드선 MWD 중 1개가 활성화된다.
리던던시 메모리 셀 어레이(23-0)는, 메모리 셀 어레이에 결함이 있는 경우에 그 데이터를 치환하기 위한 리던던시 메모리 블록으로, 워드선을 8개 갖고, 각 워드선에 접속되는 리던던시 서브메모리 블록(35r)을 8개 구비하고 있다. 본 실시 형태에서는, 결함 부분의 치환의 단위는 워드선 1개에 대응하는 서브메모리 블록이기 때문에, 리던던시 세그먼트(26)를 8개 구비하고 있는 것으로 된다. 리던던시 선택 신호 RE-0-0∼RE-0-7은, 리던던시 로우 어드레스 디코더(24-0)에 의해서 디코드되고, 리던던시 메모리 셀 어레이(23-0)의 리던던시 메인 워드선 RMWD가 활성화된다. 리던던시 메인 워드선 RMWD가 활성화되고, 리던던시 서브메모리 블록(35r-0∼7) 중 1개가 선택된다. 선택된 리던던시 서브메모리 블록이, 메모리 셀 어레이(21)에 발생한 결함이 있는 서브메모리 블록(35n) 중 1개를 치환한다. 즉, 결함이 있는 세그먼트(20)가 리던던시 세그먼트(26)로 치환된다.
리던던시 로우 어드레스 디코더(24-0)는, 리던던시 ROM 회로(28-0-0∼7)로부터 출력되는 리던던시 선택 신호 RE-0-0∼RE-0-7을 입력받아, 대응하는 리던던시 메모리 셀 어레이(23-0)의 리던던시 메인 워드선 RMWD를 활성화한다. 도 5의 경우, 리던던시 메모리 셀 어레이(23-0)는, 리던던시 ROM 회로(28-0-0∼7)의 각각에 대하여 8개의 리던던시 메인 워드선 RMWD를 갖고, 리던던시 로우 어드레스 디코더(24-0)는, 리던던시 선택 신호 RE-0-0∼7 중 어느 하나가 활성화하면, 대응하는 리던던시 메인 워드선 RMWD를 1개 활성화한다.
서브워드 디코더(27-0)는, 로우 어드레스의 하위 3 비트 X0∼X2를 디코드하여 서브워드선 SWD의 1개를 선택하고, 선택된 서브메모리 블록(35n)을 활성화한다. 서브워드선 SWD는, 서브워드 디코더(27-0)에 의해 디코드된 신호와 메인 워드선 MWD를 입력하는 서브워드 드라이버(29)로 구동되어, 서브메모리 블록을 선택한다. 도 2에 도시되는 종래 기술에 의한 서브워드 디코더(89)에 비교하여, 본 발명의 서브워드 디코더(27)에서는, 서브워드선 SWD를 선택하는 신호를 절환하는 셀렉터가 불필요해져서, 리던던시 선택 신호 RE가 입력되지 않기 때문에, 구성은 단순화되어 있다. 그 때문에 신호 절환의 지연 시간이 삭감되어, 고속화를 도모할 수 있다는 효과도 얻어진다. 또한, 서브워드 디코더(27-0)는, 도 2에 도시된 바와 같은 종래의 기술의 구성이어도 된다. 이 경우, 리던던시 메인 워드선은 1개로 되고, 리던던시 메모리 셀 어레이(23-0)의 메인 워드선과 서브워드선은, 셀렉터에 의해 절환하는 것으로 된다.
리던던시 ROM 회로(28-0-0∼7)는, 매트(16) 내의 메모리 셀 어레이(21-0∼7)의 결함 메모리 셀을 특정하는 결함 어드레스를 유지하여, 리던던시 메모리 셀 어레이(23-0)를 선택할지의 여부를 결정한다. 리던던시 메모리 셀 어레이(23-0)가 선택되는 경우에 리던던시 선택 신호 RE-0-0∼RE-0-7이 활성화된다. 메모리 셀 어레이(21-0∼7)의 결함 어드레스는, 서브매트를 선택하는 어드레스도 포함시켜 로우 어드레스 X3∼X13에 대응하여, 리던던시 ROM 회로(28-0-0∼7)에 구비되어 있는 퓨즈에 기입되고 있다. 초기 동작 시에 퓨즈에 유지되어 있는 결함 어드레스는 래치 회로에 래치되어 있다. 통상의 판독/기입 동작에서는, 리던던시 활성화 신호 BE0 이 입력되면, 어드레스 비교 회로에서, 입력 로우 어드레스 X3∼X13과 래치 회로에 유지된 결함 어드레스가 비교된다. 비교의 결과 일치한 경우에, 입력 로우 어드레스 X3∼X13은 결함 어드레스인 것으로 하여 리던던시 선택 신호 RE가 활성화되고, 불일치인 경우, 리던던시 선택 신호 RE는 활성화되지 않는다. 리던던시 ROM 회로(28)는, 서브매트(17-0)에 8회로 설치되고, 결함 메모리 셀을 특정하는 결함 어드레스를 8개까지 유지한다.
센스 앰프(25-0)는, 메모리 셀 어레이(21-0)와 리던던시 메모리 셀 어레이(23-0)의 메모리 셀에서 데이터를 판독하는 센스 앰프이며, 컬럼 어드레스 디코더(18)에 의해서 선택된다. 선택된 센스 앰프(25)의 출력이 메모리에 저장되어 있는 데이터로서 출력된다.
이와 같이 로우 어드레스가 서브매트 디코더(31), 로우 어드레스 디코더(22), 서브워드 디코더(27), 리던던시 서브매트 디코더(32)에 공급되면 메모리 셀 어레이(21)와 리던던시 메모리 셀 어레이(23)와의 할당 관계가 정해진다. 8개의 서브매트(17-0∼7) 내의 메모리 셀 어레이(21-0∼7)에 대하여 각각 리던던시 메모리 셀 어레이(23-0∼7)가 배치되어 있다. 각 메모리 셀 어레이(21)는, 로우 어드레스 X0∼X2가 입력되는 서브워드 디코더(27)에 의해 선택되는 8개의 서브워드선의 배열이 256회 반복되는 구성을 갖고 있다. 256개의 8개의 서브워드선의 배열은, 로우 어드레스 X3∼X10을 디코드하는 로우 어드레스 디코더(22)에 의해 선택된다.
한편, 리던던시 서브매트 디코더(32)는, 로우 어드레스 X0∼X2에 기초하여 서브매트를 선택하고, 선택된 서브매트에는 치환 대상의 리던던시 메모리 셀 어레 이가 배치되어 있다. 따라서, 8개의 서브워드선의 배열과 8개의 서브매트는, 동일한 로우 어드레스 X0∼X2로 관련지어져 있다. 즉, 8개의 서브워드선의 각각에 접속하는 서브메모리 블록(35n) 각각은, 8개의 리던던시 메모리 셀 어레이에 순서대로 할당된다. 또한 로우 어드레스 X3∼X10에 의해 8개의 서브워드선의 배열이 반복되기 때문에, 리던던시 메모리 셀 어레이에도 순환적으로 순서대로 할당되는 것으로 된다.
또한, 서브메모리 블록(35n-n)(n=0-2047)은, 8개마다 동일한 리던던시 메모리 셀 어레이(23-m)(m=0∼7)에 반복하여 할당된다. 따라서, 리던던시 메모리 셀 어레이(23-m)(m=0∼7)에는, n=8×A+m의 관계를 충족시키는 서브메모리 블록(35n-n)이 할당된다. 여기서 A는, 로우 어드레스 X3∼X10으로 결정되는 값으로, 본 실시 형태에서는 메인 워드선을 지시하는 어드레스로 된다. 즉, 리던던시 메모리 셀 어레이(23-x)(리던던시 메모리 블록)에 할당되는 서브메모리 블록(35n)은, 로우 어드레스 X0∼X2에 의해 지시되는 서브워드선 번호가 전부 동일하다.
리던던시 ROM 회로에 대하여 설명한다. 도 6은, 서브매트(17-0)에 구비되는 리던던시 ROM 회로(28-0-0∼7)의 구성을 도시하는 블록도이다. 리던던시 ROM 회로(28-0-0∼7)는, 동일한 구성이기 때문에, 이하 부호 28을 이용하여 설명한다. 리던던시 ROM 회로(28)는, 리던던시 퓨즈 회로(41-3∼13)와, N형 MOS 트랜지스터(49-3∼13)로 구성되는 NOR 회로(50)과, P형 MOS 트랜지스터(46)와 N형 MOS 트랜지스터(48)와, 인버터 회로(51∼52)와 P형 MOS 트랜지스터(53)를 구비하고 있다.
리던던시 퓨즈 회로(41-3∼13)는, 각각 퓨즈(44), P형 MOS 트랜지스터(45), 래치 회로(42), 배타적 논리합 회로(43)를 구비한다. 퓨즈(44)는, 결함 메모리 셀을 특정하는 결함 어드레스의 1 비트분의 정보를 보유한다. P형 MOS 트랜지스터(45)는, 리세트 신호 RST에서 퓨즈(44)를 프리차지한다. 래치 회로(42)는, 퓨즈(44)를 프리차지한 결과를 유지한다. 래치 회로(42)에서 유지되는 1 비트의 결함 어드레스의 정보와, 입력되는 각 어드레스 신호 X3∼X13 중 1 비트는, 배타적 논리합 회로(43)에서 비교되어, 불일치일 때에 배타적 논리합 회로(43)는 NOR 회로(50)에의 출력을 활성화한다.
P형 MOS 트랜지스터(46)와 N형 MOS 트랜지스터(48)는, 어드레스 비교를 활성화하는 리던던시 활성화 신호 BE를 입력하여 NOR 회로(50)를 구동한다. 리던던시 활성화 신호 BE가 비활성 상태에 있을 때, P형 MOS 트랜지스터(46)는, ON 상태로 되어 NOR 회로(50)를 프리차지한다. 리던던시 활성화 신호 BE가 활성화되면, N형 MOS 트랜지스터(48)가 ON 상태로 되어, N형 MOS 트랜지스터(49-3∼13)의 소스는 접지되고, 리던던시 퓨즈 회로(41-3∼13)로부터 출력되는 어드레스 비교의 결과에 의해 인버터 회로(51)에의 출력이 결정된다. 리던던시 퓨즈 회로(41-3∼13) 중 1 회로라도 어드레스가 불일치하면, 리던던시 퓨즈 회로(41)의 출력은, N형 MOS 트랜지스터(49)를 활성화하여, 프리차지된 전위를 방전한다. 따라서, 비교하는 어드레스가 전부 일치하여 리던던시 퓨즈 회로(41)로부터의 출력이 모두 비활성인 경우에만 인버터 회로(51)의 입력이 활성화되고, 어드레스가 일치한 것을 나타낸다.
인버터 회로(51∼52)와 P형 MOS 트랜지스터(53)는 래치 회로를 구성하여, NOR 회로(50)의 출력을 유지한다. 인버터 회로(52)의 출력은, 활성화 시에 리던던 시 메모리를 선택하는 리던던시 선택 신호 RE로서 리던던시 ROM 회로(28)로부터 출력된다.
이러한 구성에서는, 리던던시 ROM 회로(28)의 1 회로에는, 퓨즈(44)가 로우 어드레스 X3∼X13에 대응하여 11개 설치되어 있다.
다음으로, 메인 워드선과 서브워드선에 대하여 설명한다. 도 7A는, 메모리 셀 어레이(21)에서의 메인 워드선 MWD와 서브워드선 SWD와의 관계를 설명하는 도면이다. 로우 어드레스 디코더(22)에 의해 로우 어드레스 X3∼X10이 디코드되어 메인 워드선 MWD 중 하나가 활성화된다. 입력되는 로우 어드레스는 8 비트이기 때문에 256개의 메인 워드선 MWD 중 하나가 활성화된다.
로우 어드레스 X0∼X2는, 서브워드 디코더(27)에 의해 디코드되어 8개의 하위 로우 어드레스 디코드 신호 중 하나가 활성화된다. 도 7A에 도시된 바와 같이, 8개의 하위 로우 어드레스 디코드 신호선과 메인 워드선 MWD와의 교점에 각각 서브워드 드라이버(29-0∼7)가 배치되어 있다.
서브워드 드라이버(29)는, 교차하는 메인 워드선 MWD와 하위 로우 어드레스 디코드 신호를 입력받아, 서브워드선 SWD를 활성화한다. 서브워드 드라이버(29)는, P형 MOS 트랜지스터와 N형 MOS 트랜지스터로 구성되는 스위치로서 기능한다. 메인 워드선 MWD가 활성화되면 P형 MOS 트랜지스터가 ON 상태로 되어 하위 로우 어드레스 디코드 신호의 상태가 서브워드선 SWD에 반영된다. 메인 워드선 MWD가 비활성이면 N형 MOS 트랜지스터가 ON 상태로 되어 서브워드선 SWD는 비활성 상태로 된다. 따라서, 메인 워드선 MWD와 하위 로우 어드레스 디코드 신호가 함께 활성화 상태일 때에 서브워드선 SWD가 활성화한다. 따라서, 로우 어드레스 X0∼X10에서 1개의 서브워드선 SWD가 선택되는 것으로 된다.
서브워드선 SWD가 활성화되면 서브워드선 SWD에 접속되는 메모리 셀은 활성화된다. 예를 들면, 서브워드 드라이버(29-7)로부터 출력되는 서브워드선 SWD가 활성화되면, 서브워드선 SWD에 접속되는 메모리 셀 군인 서브메모리 블록이 활성화된다. 본 실시 형태에서는, 서브메모리 블록이 결함을 갖는 메모리 셀의 치환의 단위는 세그먼트이며, 세그먼트(20-7)가 활성화된다. 서브메모리 블록(35-0∼7)은, 서브워드선 SWD와 비트선과의 교점마다 부호 30으로 표시되는 것과 같은 메모리 셀을 구비하고 있다. 서브워드선 SWD와 교차하는 비트선에 활성화되는 메모리 셀의 상태가 나타난다. 컬럼 어드레스 디코더(18)에 의해 선택된 센스 앰프(25)에 의해서 활성화된 메모리 셀에 저장되어 있는 데이터가 판독된다. 또한, 외부로부터 입력된 데이터는 활성화된 메모리 셀에 기입된다.
리던던시 메모리 셀 어레이(23)에서, 리던던시 메인 워드선 RMWD와 리던던시 서브워드선 RSWD와의 관계는, 메모리 셀 어레이(21)에서의 메인 워드선 MWD와 서브워드선 SWD와의 관계와 유사한 관계에 있고, 도 7B에 서브매트(17-0)에서의 관계를 나타낸다. 리던던시 어드레스 디코더(24)에서는 입력되는 어드레스 정보는, 로우 어드레스가 아니라, 리던던시 ROM 회로(28-0-0∼7)로부터 출력되는 리던던시 선택 신호 RE-0-0∼RE-0-7이다. 또한, 본 실시예에서는, 리던던시 메인 워드선 RMWD는, 리던던시 선택 신호 RE-0-0∼RE-0-7의 각각에 대응하여 8개이다. 각 리던던시 메인 워드선 RMWD에 리던던시 서브워드선 RSWD가 1개씩 대응한다.
리던던시 로우 어드레스 디코더(24-0)는, 리던던시 선택 신호 RE-0-0∼RE-0-7을 입력하고, 리던던시 선택 신호 RE-0-0∼RE-0-7에 대응하는 리던던시 메인 워드선 RMWD를 활성화한다. 한편, 서브워드 디코더(27-0)는, 로우 어드레스 X0∼X2를 입력받고, 8개의 디코드 신호를 출력한다. 서브워드 드라이버(29-0∼7)는, 전부 8개의 디코드 신호 중 로우 어드레스 X0∼X2가 "0"을 지시하는 디코드 신호에 접속되어 있다. 서브매트(17-0)에서는, 이와 같이 로우 어드레스 X0∼X2가 "0"에 대응하는 신호이지만, 서브매트(17-n)에서는, 로우 어드레스 X0∼X2가 "n"에 대응하는 디코드 신호에 서브워드 드라이버(29)는 접속된다. 이와 같이 접속되는 서브워드 드라이버(29)는, 리던던시 메인 워드선 RMWD가 활성화되면, 서브매트(17-0)에서는, 로우 어드레스의 하위 3 비트 X0∼X2가 "0"인 경우에만 리던던시 서브워드선 RSWD가 활성화되는 것으로 된다. 리던던시 서브워드선 RSWD와 교차하는 비트선에 리던던시 메모리 셀 어레이(23)의 메모리 셀의 상태가 나타난다. 메모리 셀 어레이(21)는 로우 어드레스 디코더 킬러 신호 XDK에 의해 활성화가 억제되고 있기 때문에, 컬럼 어드레스 디코더(18)에 의해 선택된 센스 앰프(25)에 의해서 리던던시 메모리 셀에 저장되어 있는 데이터가 판독되고, 또한 외부로부터 입력된 데이터는 기입된다. 서브매트(17-1∼7)에서도 각각 로우 어드레스의 하위 3 비트(X0∼X2)가 "1"∼"7"을 나타낼 때에 리던던시 선택 신호 RE가 활성화되면, 리던던시 서브워드선 RSWD가 활성화되고, 결함을 구제한다.
도 8에 동작을 설명하는 타임차트를 나타낸다. 도 8의 (a)단에 도시된 바와 같은 리세트 신호 RST가 전원 투입 후에 제어 회로(11)로부터 입력된다. 리세트 신호 RST가 입력되면, 도 6에 도시되는 P형 MOS 트랜지스터(45)가 활성화되고, 결함 메모리 셀을 특정하는 결함 어드레스를 유지하고 있는 퓨즈(44)에 전압이 인가된다. 퓨즈(44)의 절단/미절단에 의해서 래치 회로(42)에 입력하는 전압 레벨이 변화하여, 래치 회로(42)는 퓨즈의 상태를 유지한다.
절단/미절단에 대응하는 전압 레벨은, 퓨즈의 소자에 의해 상이하지만, 용단하는 타입의 소자이면, 절단 시에는 높은 전압 레벨, 미절단 시에는 낮은 전압 레벨로 된다. 또한, 절연막을 파괴하는 타입의 소자이면, 절단(파괴) 시에는 낮은 전압 레벨, 미절단(비파괴) 시에는 높은 전압 레벨로 된다. 퓨즈(44)에 인가된 전압 레벨은, 래치 회로(42)에 의해 유지되고, 통상의 메모리 리드 라이트의 메모리 액세스 시에는, 이 래치 회로(42)에 유지된 어드레스가 어드레스 비교에 사용된다.
도 8의 전반에 도시된 바와 같이 리던던시 활성화 신호 BE((b)단)와 함께 로우 어드레스 Xn((c)단: X3∼X13)이 리던던시 ROM 회로에 입력되면, 어드레스 비교가 행해진다.
액세스 어드레스가 결함 메모리 셀을 특정하는 결함 어드레스와 불일치하면, 리던던시 선택 신호 RE((d)단)는 비활성이다. 모든 리던던시 선택 신호 RE가 활성화되지 않는 경우에는 로우 어드레스 디코더 킬러 신호 XDK는 활성화되지 않는다. 로우 어드레스 디코더(22-0)가 유효로 되고, 메인 워드선 MWD가 활성화((e)단: 로우 레벨)되고, 그것에 따라 해당하는 서브워드선 SWD는 활성화((f)단: 하이 레벨)된다. 또한, 리던던시 메모리 셀 어레이를 액세스하기 위한 리던던시 메인 워드선 RMWD는 비활성((g)단: 하이 레벨)으로 되고, 해당하는 리던던시 서브워드선 RSWD도 비활성((h)단: 로우 레벨)으로 된다. 따라서, 이 경우에는 메모리 셀 어레이(21-0) 내의 메모리 셀을 액세스하게 된다.
도 8의 후반에 도시된 바와 같이 리던던시 활성화 신호 BE((b)단)와 함께 로우 어드레스 Xn((c)단: X3∼X13)이 리던던시 ROM 회로에 입력되고, 로우 어드레스 Xn이 결함 메모리 셀을 특정하는 결함 어드레스와 일치하면, 리던던시 선택 신호 RE((d)단)는 활성화된다. 리던던시 선택 신호 RE가 활성화되면, OR 회로(33)에서 로우 어드레스 디코더 킬러 신호 XDK가 생성되고, 로우 어드레스 디코더(22-0)는 비활성 상태로 된다. 이 때문에, 메인 워드선 MWD는 비활성((e)단: 하이 레벨)으로 되고, 서브워드 디코더(27-0)의 출력이 활성화되어도 서브워드선 SWD는 비활성((f)단: 로우 레벨)으로 된다. 리던던시 메모리 셀 어레이(23-0)의 리던던시 메인 워드선 RMWD((g)단)는, 리던던시 선택 신호 RE가 활성화되기 때문에 활성화되고, 서브워드 디코더(27-0)의 출력에 대응하는 리던던시 서브워드선 RSWD는 활성화((h)단: 하이 레벨)되고, 리던던시 메모리 셀 어레이(23-0)의 해당하는 메모리 셀이 액세스된다.
결함이 발생한 경우의 메모리 셀 어레이와 리던던시 메모리 셀 어레이의 할당 관계를 설명한다. 도 9에 도시된 바와 같이, 메모리 셀 어레이(21-0)에서 결함 메모리 셀 군(55)이 발생한 경우, 모자이크 세그먼트 리던던시에 따르면, 그 결함 메모리 셀 군(55)에 대응하여 리던던시 메모리 셀 어레이(23-0∼2)가 할당된다. 결함 메모리 셀 군(55)에 대응하는 부분은, 각각 리던던시 메모리 셀 어레이로 부호 56-0∼2로 표시되는 부분이다. 종래 기술에 의한 도 1B에서는, 3개의 세그먼트 에 발생한 결함은, 리던던시 메모리 블록(74)의 세그먼트를 3개 사용하여 구제된다. 본 발명을 적용하면, 도 9와 같이, 리던던시 메모리 블록인 리던던시 메모리 셀 어레이(23-0∼2)에서, 각각의 리던던시 세그먼트인 리던던시 메모리 셀 어레이(23-0-0, 23-1-0, 23-2-0), 각 1개씩 사용됨으로써 구제가 가능해진다.
도 9에서는, 연속하는 3 서브워드선에 접속되는 메모리 셀 군, 즉 3 서브메모리 블록에 발생한 결함의 치환에 대하여 나타내었다. 또한 연속하는 서브워드선에 걸쳐서 결함이 발생한 경우, 예를 들면 메모리 셀 어레이(21-0)에서 메인 워드선 1개에 대응하는 연속한 서브워드선(0∼7) 및 다음 메인 워드선에 대응하는 서브워드선(0∼3)의 12개의 연속하는 서브워드선에 접속되는 메모리 셀 군이 불량으로 된 경우를 설명한다. 종래의 메모리 셀 어레이(21-0)와 리던던시 메모리 셀 어레이(23-0)를 대응시키는 방법에서는, 리던던시 셀 어레이(23-0)에 있는 리던던시의 개수 8을 초과하기 때문에, 구제할 수 없다. 본 발명에서는, 메모리 셀 어레이(21-0)에 발생한 결함을 리던던시 메모리 셀 어레이(23-0∼7)로 구제하는 방식이다. 메모리 셀 어레이(21-0)의 결함이 있는 세그먼트가 리던던시 메모리 셀 어레이(23-0∼7)에 순차적으로 할당되고, 리던던시 메모리 셀 어레이(23-0∼3)에서 2개씩, 23-4∼7에서 1개씩의 리던던시 워드선이 사용되는 것으로 되어, 구제가 가능해진다. 따라서 종래 기술에 의한 리던던시 회로와 동일 수의 리던던시 메모리, 퓨즈 개수에 의해, 높은 구제 효율의 리던던시 메모리를 구성할 수 있다.
모자이크 세그먼트 리던던시에 따르면, 결함 메모리 셀을 특정하는 결함 어드레스를 유지하는 리던던시 회로의 퓨즈 개수는, 로우 어드레스 X3∼X13에 대응하 는 11개의 퓨즈이며, 이들의 퓨즈에 의해 결함 메모리 셀을 구제하는 것이 가능해진다. 마찬가지의 결함이 종래 기술의 플렉시블 방식으로 구제되면, 액세스 로우 어드레스와 결함 메모리 셀을 특정하는 결함 어드레스가 일치하는지의 여부가 판정되기 때문에, 결함 어드레스를 유지하는 퓨즈로서 로우 어드레스 X0∼X13에 대응하는 14개의 퓨즈가 필요해진다. 따라서, 종래 기술의 플렉시블 방식으로서는 14개의 퓨즈를 이용하여 구제되어 있던 집중적인 결함이, 본 발명을 적용하면, 11개의 퓨즈를 이용하여 구제될 수 있어, 퓨즈를 삭감할 수 있다.
또한, 본 실시 형태를, 세그먼트로서 워드선 1개에 접속되는 메모리 셀 군을 이용하여 설명하였지만, 워드선 1개에 한정되지 않고, 범위를 1 어드레스에서 지정할 수가 있어, 리던던시 메모리로 치환 가능한 단위이면, 그 범위를 세그먼트로 하여도 된다. 또한, 워드선(로우 어드레스)에 대한 리던던시에 대하여 설명하였지만, 비트선(컬럼 어드레스)에 대한 리던던시에도 적용할 수 있는 것은 명백하다.
도 10을 참조하여 본 발명의 제2 실시 형태에 의해 반도체 기억 장치를 설명한다. 제2 실시 형태에서는, 복수 서브워드에 대응하는 메모리 셀 군의 결함이 구제 단위인 세그먼트로서 구제된다. 제1 실시 형태에 비하여 결함 메모리 셀을 특정하는 결함 어드레스를 유지하는 퓨즈의 사용 수를 더 삭감할 수 있다. 도 10에서는, 2 서브워드에 대응하는 메모리 셀 군을 세그먼트로서 결함을 치환하는 경우가 표시되지만, 2 서브워드 이상의 단위라도 동일하게 적용 가능하다. 제1 실시 형태의 경우와 비교하여, 2 서브워드 단위로 결함이 치환되면, 결함 메모리 셀을 특정하는 결함 어드레스를 유지하는 퓨즈의 수는 반감한다. 여기서는, 로우 어드 레스에 의한 메모리 셀 어레이(21a)와 리던던시 메모리 셀 어레이(23a)와의 할당 관계를 설명한다. 따라서, 로우 어드레스와 어드레스 디코더와 메모리 셀 어레이에 관한 부분만 도시하고, 그 외의 부분은 생략한다. 또, 이하에는 워드선(로우 어드레스)에 대한 리던던시에 대하여 설명하지만, 비트선(컬럼 어드레스)에 대한 리던던시에도 적용할 수 있는 것은 명백하다.
DRAM은, 서브매트 디코더(31a)와, 메모리 셀 어레이(21a-0∼7)와, 로우 어드레스 디코더(22a-0∼7)와, 리던던시 메모리 셀 어레이(23a-0∼7)와, 리던던시 로우 어드레스 디코더(24a-0∼7)와, 리던던시 ROM 회로를 4 회로 구비하는 리던던시 ROM 회로군(28a-0∼7)과, 리던던시 서브매트 디코더(32a)를 구비하고 있다. 또한, 도시하지 않은 서브워드 디코더는, 로우 어드레스 X0∼X2를 입력하고, 메모리 셀 어레이의 워드 선택 방법은, 제1 실시 형태와 마찬가지이며, 리던던시 메모리 셀 어레이의 워드 선택에 대해서는 도 7C에서 설명한다.
서브매트 디코더(31a)는, 로우 어드레스 X11∼X13을 입력하고, 서브매트 선택 신호 SM0∼SM7을 각 서브매트에 출력한다. 각 서브매트의 로우 어드레스 디코더(22a-0∼7)는 로우 어드레스 X3∼X10을 입력받고, 서브워드 디코더는 로우 어드레스 X0∼X2를 입력받고, 메모리 셀 어레이(21a-0∼7)의 각각의 2048개의 워드선 중 1개가 활성화된다. 각 서브매트의 메모리 셀 어레이(21a-0∼7)는, 서브매트 디코더(31a)로부터 대응하는 서브매트 선택 신호 SM0∼SM7에 의해 활성화되고, 로우 어드레스 디코더(22a-0∼7) 및 활성화된 워드선에 대응하는 메모리 셀의 데이터를 출력한다. 리던던시 서브매트 디코더(32a)는, 로우 어드레스 X1∼X2를 입력받고, 4개의 리던던시 활성화 신호 BE0∼BE3을 출력한다. 4개의 리던던시 활성화 신호 BE0∼BE3은, 각각 리던던시 ROM 회로군(28a-0과 28a-1, 28a-2와 28a-3, 28a-4와 28a-5, 28a-6과 28a-7)에 공급된다. 따라서, 1개의 리던던시 활성화 신호 BE에 의해 2개의 리던던시 ROM 회로군이 활성화된다. 리던던시 ROM 회로군(28a-n)(n=0∼7)은, 로우 어드레스 X3∼X13을 입력하고, 결함 메모리 셀을 특정하는 결함 어드레스와의 비교의 결과를 리던던시 선택 신호 RE-n-0∼RE-n-3으로서 리던던시 로우 어드레스 디코더(24a-n)에 출력한다(n=0∼7). 리던던시 로우 어드레스 디코더(24a-n)는, 리던던시 선택 신호 RE-n-0∼RE-n-3을 입력받고, 리던던시 메모리 셀 어레이(23a-n)의 리던던시 메인 워드선 RMWD를 활성화한다(n=0∼7). 리던던시 ROM 회로군(28a-n)에 구비되는 리던던시 ROM 회로는, 리던던시 메모리 셀 어레이(23a-0∼7)의 서브워드선 2개에 대응시킨다. 그 때문에 리던던시 메인 워드선 RMWD 1개에 서브워드 드라이버(29)를 2 회로 접속시킨다. 리던던시 메모리 셀 어레이(23a-0∼7)는, 리던던시 로우 어드레스 디코더(24-0∼7)에 의해 구동되는 메인 워드선을 4개 구비하고, 서브워드 드라이버(29)에 의해 활성화된 서브워드선에 접속된 메모리 셀의 데이터를 출력한다.
메모리 셀 어레이(21a-0∼7)의 각각은, 2048개의 워드선을 갖고, 로우 어드레스 X0∼X10을 입력받아 디코드하는 로우 어드레스 디코더(22a-0∼7) 및 서브워드 디코더에 의해 워드선 1개가 선택된다. 모든 리던던시 ROM 회로(28a)가, 액세스된 어드레스를 결함 어드레스와 불일치라고 판정한 경우에, 메모리 셀 어레이(21a-0∼7) 중 해당하는 메모리 셀행이 액세스된다. 리던던시 ROM 회로(28a) 중 어느 하나 가 결함 어드레스와 일치했다고 판정한 경우, 로우 어드레스 디코더 킬러 신호가 활성화되고, 로우 어드레스 디코더(22a-0∼7)는 무효로 되기 때문에, 메모리 셀 어레이(21a-0∼7)의 메모리 셀은 액세스되지 않는다.
리던던시 서브매트 디코더(32a)는, 로우 어드레스 X1∼X2를 디코드하여 4개의 리던던시 활성화 신호 BE0∼BE3을 출력한다. 1개의 리던던시 활성화 신호 BE는, 2개의 리던던시 ROM 회로군(28a-0과 28a-1, 또는 28a-2와 28a-3, 또는 28a-4와 28a-5, 또는 28a-6과 28a-7)을 선택한다. 따라서, 리던던시 ROM 회로군(28a-0과 28a-1, 28a-2와 28a-3, 28a-4와 28a-5, 28a-6과 28a-7)은, 각각 하나의 리던던시 ROM 회로군이라고 볼 수도 있고, 그 경우에는 4개의 리던던시 메모리를 갖는 메모리로서 생각할 수 있다.
리던던시 메모리 셀 어레이(23a-0∼7)는, 메모리 셀 어레이(21a-0∼7)의 결함 메모리 셀을 특정하는 결함 어드레스의 데이터를 치환하는 리던던시 메모리 블록이며, 각각 8개의 워드선을 갖고 있다. 리던던시 메모리 셀 어레이(23a-n)의 8개의 워드선은, 리던던시 ROM 회로군(28a-n)으로부터 출력되는 리던던시 선택 신호 RE-n-0∼RE-n-3 각각에 2개씩의 조로 대응하고 있다(n=0∼7). 리던던시 선택 신호 RE-n-0∼RE-n-3은, 리던던시 로우 어드레스 디코더(24a-n)에 의해서 각각 1개의 리던던시 메인 워드선 RMWD를 활성화한다(n=0∼7). 1개의 리던던시 메인 워드선은 2 회로의 서브워드 드라이버(29)에 접속되고, 로우 어드레스 X0에 의해 1개의 리던던시 서브워드선 RSWD가 선택된다. 리던던시 서브매트 디코더(32a)에 로우 어드레스 X0이 입력되어 있지 않고, 또한 그 출력인 리던던시 활성화 신호 BE에 의해 활성화 하는 리던던시 ROM 회로의 1 회로가, 2개의 워드선에 대응한다. 그 때문에, 그 2개의 워드선에는, 메모리 셀 어레이(21a-0∼7)의 인접하는 2개의 워드선이 대응하는 것으로 된다.
여기서, 리던던시 메모리 셀 어레이(23a-0∼7)에서의 메인 워드선과 서브워드선의 관계를 설명하고, 결함이 있는 메모리 셀 어레이(21a-0∼7)의 서브메모리 블록과 이것과 치환하는 리던던시 메모리 셀 어레이(23a-0∼7)의 리던던시 서브메모리 블록과의 할당 관계를 설명한다. 메모리 셀 어레이(21a-0∼7)에서의 메인 워드선과 서브워드선의 관계는, 제1 실시 형태에서, 도 7A를 참조하여 설명하고 있고, 본 실시 형태에서도 마찬가지이기 때문에, 설명을 생략한다. 도 7C를 참조하여 리던던시 메모리 셀 어레이(23a-0∼7)에서의 메인 워드선과 서브워드선의 관계를 설명한다. 도 7C는 서브매트(17-0)에서의 리던던시 메모리 셀 어레이(23a-0)와, 그것에 관련하는 리던던시 로우 어드레스 디코더(24a-0)와 서브워드 디코더(27a-0)와 센스 앰프(25-0)와 컬럼 어드레스 디코더(18)를 도시한 도면이다.
리던던시 로우 어드레스 디코더(24a-0)는, 리던던시 선택 신호 RE-0-0∼RE-0-3을 입력하고, 리던던시 선택 신호 RE-0-0∼3에 대응하는 4개의 리던던시 메인 워드선 RMWD 중 활성화된 리던던시 선택 신호 RE에 대응하는 1개를 활성화한다. 서브워드 디코더(27a-0)는, 로우 어드레스 X0∼X2에 기초하여 활성화되는 디코드 신호를 8개 출력한다. 리던던시 메모리 어레이(23a-0) 내에서는, 활성화한 디코드 신호와 리던던시 메인 워드선 RMWD에 기초하여 서브워드 드라이버(29)가 리던던시 서브워드선 RSWD를 활성화하고, 리던던시 서브워드선 RSWD에 접속된 메모리 셀 군 인 서브메모리 블록(35)이 활성화된다. 센스 앰프(25-0)는, 컬럼 어드레스에 기초하여 컬럼 어드레스 디코더(18)에 의해 선택되고, 센스 앰프(25-0)에 의해 활성화한 메모리 셀에 저장되어 있는 데이터는 판독되고, 외부로부터 입력된 데이터는 기입된다.
서브워드 디코더(27a-0)는, 로우 어드레스 X0∼X2에 기초하여 활성화된 디코드 신호를 8개 출력한다. 그 디코드 신호선과 리던던시 메인 워드선과의 교점에 서브워드 드라이버(29-0∼7)가 배치되어 있다. 서브워드 드라이버(29-0∼7)는, 리던던시 메인 워드선 RMWD와 디코드 신호에 기초하여 리던던시 서브워드선 RSWD를 각각 1개 활성화한다. 도 7C는, 서브매트(17-0)에 배치되는 리던던시 메모리 셀 어레이(23a-0)를 나타내고 있기 때문에, 서브워드 드라이버(29-0, 2, 4, 6)는 로우 어드레스 X0∼X2가 "0"일 때에 활성화되는 디코드 신호를 입력받고, 서브워드 드라이버(29-1, 3, 5, 7)는 로우 어드레스 X0∼X2가 "1"일 때에 활성화된 디코드 신호를 입력받는다. 이와 같이 접속에 의해, 세그먼트 내의 서브메모리 블록을 지정할 수 있다. 다른 서브매트의 경우, 리던던시 메모리 셀 어레이(23-(2×n))와 리던던시 메모리 셀 어레이(23-(2×n+1))에서, 서브워드 드라이버(29-0, 2, 4, 6)는 로우 어드레스 X0∼X2가 "2×n"일 때에 활성화된 디코드 신호를 입력받고, 서브워드 드라이버(29-1, 3, 5, 7)는 로우 어드레스 X0∼X2가 "2×n+1"일 때에 활성화된 디코드 신호를 입력한다(n=0, 1, 2, 3).
이러한 접속에 의해, 메모리 셀 어레이의 결함을 리던던시 메모리 어레이로 구제하기 위한 할당 단위인 세그먼트는, 2 서브메모리 블록으로 된다. 따라서, 서 브메모리 블록(35-0∼1)은 리던던시 세그먼트(26-0), 서브메모리 블록(35-2∼3)은 리던던시 세그먼트(26-1), 서브메모리 블록(35-4∼5)은 리던던시 세그먼트(26-2), 서브메모리 블록(35-6∼7)은 리던던시 세그먼트(26-3)로서, 메모리 어레이(21-0∼7)의 인접하는 2 서브워드에 발생한 결함을 치환하는 리던던시 세그먼트로서 할당된다. 할당된 리던던시 세그먼트는, 액세스되는 결함이 있는 메모리 셀 어레이(21a-0∼7)의 1 서브메모리 블록씩 치환되어 결함을 구제한다.
메모리가 액세스되었을 때의 동작에 대하여 설명한다. 메모리가 액세스되면, 리던던시 ROM 회로군(28a-0∼7)은, 28a-0과 28a-1, 28a-2와 28a-3, 28a-4와 28a-5, 28a-6과 28a-7의 조합에 의해 각각 동시에 활성화된다. 리던던시 ROM 회로군(28a-0∼7)은, 각각 4 회로의 리던던시 ROM 회로(28a-n-0∼3)(n=0∼7)를 구비하고, 각각의 회로의 퓨즈에 유지된 결함 메모리 셀을 특정하는 결함 어드레스와 입력 로우 어드레스 X3∼X13을 비교한다. 일치한 경우에, 그 로우 어드레스 X3∼X13은 결함 어드레스라고 판단되어, 리던던시 선택 신호 RE가 1개 활성화된다. 결함 어드레스를 유지하고 있는 리던던시 ROM 회로(28a-n-m)(n=0∼7, m=0-3)로부터 출력되는 활성화된 리던던시 선택 신호 RE-n-m에 대응하는 리던던시 메인 워드선, 또한 서브워드선이 선택되고, 리던던시 메모리 셀 어레이(23a-n)가 활성화되고, 메모리 셀 어레이(21a-0∼7)는 전부 비활성화된다. 따라서, 메모리 셀 어레이(21a) 대신에 리던던시 메모리 셀 어레이(23a)가 액세스되고, 메모리 셀 어레이(21a)의 결함이 리던던시 메모리 셀 어레이(23a)에 의해 치환되는 것으로 된다. 불일치인 경우에는, 액세스된 어드레스는 결함 메모리 셀을 특정하는 결함 어드레스가 아닌 것으 로 하여, 메모리 셀 어레이(21a)가 활성화되어, 통상의 액세스가 행해진다.
리던던시 ROM 회로(28a-0∼7)의 각각은, 리던던시 활성화 신호 BE0∼BE3으로 활성화되었을 때, 퓨즈에 유지되어 있는 결함 메모리 셀을 특정하는 결함 어드레스와 입력 로우 어드레스 X3∼X13을 비교한다. 따라서, 로우 어드레스 X1∼X13을 결함 어드레스와 비교하고 있는 것으로 되어, 로우 어드레스 X0에 대응하는 인접하는 2개의 서브워드에 속하는 메모리 셀을 치환의 대상(세그먼트)으로 한다.
이와 같이, 결함을 치환하는 할당의 단위인 세그먼트는 2개의 서브메모리 블록으로 되고, 로우 어드레스 X0∼X10으로 선택되는 메모리 셀 어레이(21a-0)에서, 메모리 셀 어레이(21a-0-0과 21a-0-1)는, 리던던시 메모리 셀 어레이(23a-0 또는 23a-1)에 할당되고, 메모리 셀 어레이(21a-0-2와 21a-0-3)는, 리던던시 메모리 셀 어레이(23a-2 또는 23a-3)에 할당되고, 메모리 셀 어레이(21a-0-4와 21a-0-5)는, 리던던시 메모리 셀 어레이(23a-4 또는 23a-5)에 할당되고, 메모리 셀 어레이(21a-0-6와 21a-0∼7)는, 리던던시 메모리 셀 어레이(23a-6 또는 23a-7)에 할당되고, 메모리 셀 어레이(21a-0-8과 21a-0-9)는, 리던던시 메모리 셀 어레이(23a-0 또는 23a-1)에 할당된다고 하는 것과 같이 순환적으로 순차적으로 할당된다. 즉, 메모리 셀 어레이(21a-0-0∼2047)는, 로우 어드레스 X1, X2에 따라서 2개의 서브메모리 블록마다 리던던시 메모리 셀 어레이의 2개씩의 서브메모리 블록의 조(23a-0과 23a-1, 23a-2와 23a-3, 23a-4와 23a-5, 23a-6과 23a-7)에 반복하여 할당된다.
또한, 메모리 셀 어레이(21a-1∼7)에서도, 메모리 셀 어레이(21a-0)와 마찬가지로, 메모리 셀 어레이(21a-i-(2×m)와 21a-i-(2×m+1))는 리던던시 메모리 셀 어레이(23a-(2×n)) 또는 (2×n+1)에 순차적으로 할당된다(i=1∼7, m=0∼1023, n=0∼3, n은 메모리 셀 어레이에 구비되어 있는 세그먼트의 수 m을 리던던시 메모리 블록의 수 4로 제산한 잉여).
바꾸어 말하면 다음과 같이 된다. 메모리 셀 어레이(21a-0∼7)에 대응하여 리던던시 메모리 셀 어레이(23a-0∼7)는 배치되어 있다. 각 메모리 셀 어레이(21a)는, 로우 어드레스 X0에 의해 선택되는 2개의 인접 서브워드선에 접속되는 메모리 어레이군을, 결함 메모리 셀이 발생한 경우에 치환하는 단위의 세그먼트로서, 1024개의 세그먼트를 갖고 있다. 로우 어드레스 X1∼X2에 기초하여 메모리 셀 어레이(21a)는, 그 중 1개의 세그먼트를 선택할 수 있는 4개의 인접 세그먼트를 단위로 하는 세그먼트군에 통합하여 생각할 수 있다. 그와 같이 생각하면, 메모리 셀 어레이(21a)는, 로우 어드레스 X3∼X10에 기초하여 선택되는 세그먼트군이 256개 반복하여 배치되어 있다. 한편, 로우 어드레스 X1∼X2가 입력되는 리던던시 서브매트 디코더(32a)에 의해, 리던던시 메모리 셀 어레이가 배치되는 서브매트가 선택된다. 이 때 리던던시 서브매트 디코더(32a)의 출력은, 리던던시 ROM 회로군(28a)에 2 회로군씩 동일한 신호가 입력되어 있다. 즉, 리던던시 ROM 회로군(28a-0과 28a-1, 28a-2와 28a-3, 28a-4와 28a-5, 28a-6과 28a-7)은, 각각 일체의 리던던시 ROM 회로군으로서 취급할 수 있다. 그 경우, 리던던시 회로군은 4 회로군으로 된다. 따라서, 세그먼트군을 구성하는 4개의 세그먼트와 4 회로군의 리던던시 ROM 회로군은, 동일한 로우 어드레스 X1∼X2로 선택되어, 대응하는 관계로 된다. 즉, 4개의 세그먼트는, 4 회로군의 리던던시 ROM 회로군에 접속되는 리던던시 메모리 셀 어레이에 순서대로 할당된다. 또한 로우 어드레스 X3∼X10에 의해 4개의 세그먼트가 반복되기 때문에, 리던던시 메모리 셀 어레이에도 순환적으로 순서대로 할당되는 것으로 된다.
또한, 세그먼트 n(n=0∼1023)는, 4개마다 동일한 리던던시 메모리 셀 어레이군 m(리던던시 메모리 셀 어레이(23-(2×m))와 리던던시 메모리 셀 어레이(23-(2×m+1))를 일체화한 것)에 반복하여 할당된다(m=0∼3). 따라서, 리던던시 메모리 셀 어레이군 m(m=0∼3)에는, n=4×A+m의 관계를 충족시키는 세그먼트 n이 할당된다. 여기서 A는, 로우 어드레스 X3∼X10에 의해 결정되는 값이다. 즉, 리던던시 메모리 셀 어레이군 x에 할당되는 세그먼트 x는, 로우 어드레스 X1∼X2에 의해 지시되는 세그먼트 번호가 전부 동일하다.
이러한 리던던시 메모리 셀 어레이에의 할당을 행하면, 리던던시 ROM 회로(28a)는, 1 회로에 대하여 2개의 서브워드선이 대응하는 것으로 되어, 동일한 용량의 리던던시 메모리 셀 어레이를 사용하는 경우에 비하여 회로수가 반감하고, 도 10의 경우에는 4 회로로 된다. 따라서, 결함 메모리 셀을 특정하는 결함 어드레스를 유지하는 퓨즈도 반감한 상태에서 결함을 구제하는 것이 가능해진다.
또한, 본 실시 형태에서는, 워드선(로우 어드레스)에 대한 리던던시에 대하여 설명했지만, 비트선(컬럼 어드레스)에 대한 리던던시에도 적용할 수 있는 것은 명백하다.
또한, 제1 실시 형태와 제2 실시 형태를 혼재시킨 구성도 유효하다. 각 서브매트에 있는 리던던시 회로의 반수를 제1 실시 형태와 마찬가지인 1 서브워드 단 위의 구제를 행하는 구성으로 하고, 반수를 제2 실시 형태와 마찬가지인 2 서브워드 단위의 구제를 행하는 구성으로 한다. 또한, 반수의 서브매트의 리던던시 회로를 제1 실시 형태와 마찬가지인 1 서브워드 단위의 구제를 행하는 구성으로 하고, 반수의 서브매트의 리던던시 회로를 제2 실시 형태와 마찬가지인 2 서브워드 단위의 구제를 행하는 구성으로 한다. 이러한 혼재 구성으로 하면, 결함의 발생 상황에 따라 빈틈없는 대응이 가능해짐과 함께, 리던던시 회로, 특히 퓨즈수의 삭감에 유효로 된다.
도 11을 참조하여 제3 실시 형태를 설명한다. 제3 실시 형태는, 복수 서브워드에 대응하는 메모리 셀 군을 결함의 구제 단위인 세그먼트로서 리던던시 회로에 의해 결함을 구제한다. 제2 실시 형태에 비하여 결함의 위치를 특정하는 결함 어드레스를 유지하는 비트 길이를 삭감하고, 퓨즈의 사용 수를 삭감한다. 즉, 결함 어드레스를 유지하는 로우 어드레스 X3의 퓨즈를 없애고, 리던던시 서브매트 디코더의 입력으로 하고 있다. 이에 의해, 서브매트 내의 메모리 어레이와 리던던시 어레이는 일대일의 대응으로 된다. 도 11에서는, 세그먼트로서 2 서브워드 단위로 치환하는 경우를 나타낸다. 여기서는, 로우 어드레스에 의한 메모리 셀 어레이(21b)와 리던던시 메모리 셀 어레이(23b)와의 할당 관계를 설명하기 위해서, 로우 어드레스와 어드레스 디코더와 메모리 셀 어레이에 관한 부분만 나타내고, 그 외의 부분은 생략한다. 또한, 이하에는 워드선(로우 어드레스)에 대한 리던던시에 대하여 설명하지만, 비트선(컬럼 어드레스)에 대한 리던던시에도 적용할 수 있는 것은 명백하다.
DRAM은, 서브매트 디코더(31b)와, 메모리 셀 어레이(21b-0∼7)와, 로우 어드레스 디코더(22b-0∼7)와, 리던던시 메모리 셀 어레이(23b-0∼7)와, 리던던시 로우 어드레스 디코더(24b-0∼7)와, 리던던시 ROM 회로를 4 회로 구비하는 리던던시 ROM 회로군(28b-0∼7)과, 리던던시 서브매트 디코더(32b)를 구비하고 있다. 또한, 도시하지 않은 서브워드 디코더는, 로우 어드레스 X0∼X2가 입력되고, 메모리 셀 어레이의 워드 선택 방법은, 제1 실시 형태와 마찬가지이다. 또한, 리던던시 메모리 셀 어레이의 워드 선택에 대해서는 도 7C에서의 부호 23a, 24a, 27a를 각각 23b, 24b, 27b로 대체하면, 도 7C를 참조한 제2 실시 형태에서 설명되어 있다.
서브매트 디코더(31b)는, 로우 어드레스 X11∼X13을 입력받아, 서브매트 선택 신호 SM0∼SM7을 각 서브매트에 출력한다. 각 서브매트의 로우 어드레스 디코더(22b-0∼7)는 로우 어드레스 X3∼X10을 입력받고, 서브워드 디코더는 로우 어드레스 X0∼X2를 입력받고, 메모리 셀 어레이(21b-0∼7)의 각각의 2048개의 워드선 중 1개가 활성화된다. 각 서브매트의 메모리 셀 어레이(21b-0∼7)는, 서브매트 디코더(31b)로부터 대응하는 서브매트 선택 신호 SM0∼SM7에 의해 활성화되고, 1개의 활성화된 워드선에 대응하는 메모리 셀의 데이터를 출력한다. 리던던시 서브매트 디코더(32b)는, 로우 어드레스 X1∼X3을 입력받아, 8개의 리던던시 활성화 신호 BE0∼BE7을 출력한다. 8개의 리던던시 활성화 신호 BE0∼BE7은, 각각 리던던시 ROM 회로군(28b-0∼7)에 접속되어 있다. 활성화된 리던던시 ROM 회로군(28b-0∼7)은, 로우 어드레스 X4∼X13을 입력받고, 결함 메모리 셀을 특정하는 결함 어드레스와의 비교의 결과를 리던던시 선택 신호 RE-n-0∼RE-n-3으로서 리던던시 로우 어드 레스 디코더(24b-n)에 출력한다(n=0∼7). 리던던시 로우 어드레스 디코더(24b-n)는, 리던던시 선택 신호 RE-n-0∼RE-n-3을 입력받고, 리던던시 메모리 셀 어레이(23a-n)의 리던던시 메인 워드선 RMWD를 활성화한다(n=0∼7). 리던던시 ROM 회로군(28b-0∼7)에 구비되는 1 회로의 리던던시 ROM 회로는, 리던던시 메모리 셀 어레이(23b-0∼7)의 서브워드선 2개에 대응시킨다. 그 때문에 리던던시 메인 워드선 RMWD 1개에 서브워드 드라이버(29)가 2 회로 접속되어 있다. 리던던시 메모리 셀 어레이(23b-0∼7)는, 리던던시 로우 어드레스 디코더(24-0∼7)에 의해 구동되는 메인 워드선을 4개 구비하고, 서브워드 드라이버(29)에 의해 활성화된 서브워드선에 접속된 메모리 셀의 데이터를 출력한다.
메모리 셀 어레이(21b-0∼7)의 각각은, 2048개의 워드선을 갖고, 로우 어드레스 X0∼X10을 입력받아 디코드하는 로우 어드레스 디코더(22b-0∼7) 및 서브워드 디코더에 의해 워드선 1개가 선택된다. 모든 리던던시 ROM 회로(28b)가 액세스된 어드레스를 결함 어드레스와 불일치라고 판정한 경우에, 메모리 셀 어레이(21b-0∼7) 중의 해당하는 메모리 셀이 액세스된다. 리던던시 ROM 회로(28b) 중 어느 하나가 결함 메모리 셀을 특정하는 결함 어드레스와 일치했다고 판정한 경우, 로우 어드레스 디코더 킬러 신호가 활성화되고, 로우 어드레스 디코더(22b-0∼7)를 무효로 하기 때문에, 메모리 셀 어레이(21b-0∼7)의 메모리 셀은 액세스되지 않는다.
리던던시 서브매트 디코더(32b)는, 로우 어드레스 X1∼X3을 디코드하여 8개의 리던던시 활성화 신호 BE0∼BE7을 출력한다. 1개의 리던던시 활성화 신호 BE는, 리던던시 ROM 회로군(28b-0∼7) 중 하나를 활성화한다.
리던던시 메모리 셀 어레이(23b-0∼7)는, 메모리 셀 어레이(21b-0∼7)의 결함 메모리 셀을 특정하는 결함 어드레스의 데이터를 치환하는 리던던시 메모리 블록으로, 각각 8개의 워드선을 갖고 있다. 리던던시 메모리 셀 어레이(23b-n)의 8개의 워드선은, 리던던시 ROM 회로군(28b-n)으로부터 출력되는 리던던시 선택 신호 RE-n-0∼RE-n-3의 각각에 2개씩의 조로 대응하고 있다(n=0∼7). 리던던시 선택 신호 RE-n-0∼RE-n-3은, 리던던시 로우 어드레스 디코더(24b-n)에 의해서 각각 1개의 리던던시 메인 워드선 RMWD를 활성화한다(n=0∼7). 1개의 리던던시 메인 워드선 RMWD는 2 회로의 서브워드 드라이버(29)에 접속되고, 로우 어드레스 X0에 의해 1개의 리던던시 서브워드선 RSWD가 선택된다. 리던던시 서브매트 디코더(32b)에 로우 어드레스 X0이 입력되어 있지 않고, 또한 그 출력인 리던던시 활성화 신호 BE에 의해 활성화되는 리던던시 ROM 회로의 1 회로가, 2개의 워드선에 대응한다. 그 때문에, 그 2개의 워드선에는, 메모리 셀 어레이(21b-0∼7)의 2개의 인접 워드선이 대응하는 것으로 된다.
여기서, 메모리 셀 어레이(21b-0∼7)에서의 메인 워드선과 서브워드선의 관계는, 제1 실시 형태에서, 도 7A를 참조하여 설명하고 있고, 본 실시 형태에서도 마찬가지이기 때문에, 설명을 생략한다. 또한, 리던던시 메모리 셀 어레이(23b-0∼7)에서의 메인 워드선과 서브워드선의 관계는, 도 7C에서의 부호 23a, 24a, 27a를 각각 23b, 24b, 27b로 대체하면, 도 7C를 참조하여 제2 실시 형태에서 설명되어 있고, 본 실시 형태에서도 마찬가지이기 때문에, 설명을 생략한다.
메모리가 액세스되었을 때의 동작에 대하여 설명한다. 메모리가 액세스되 면, 각각 4 회로의 리던던시 ROM 회로(28b-n-0∼3)(n=0∼7)를 구비한 리던던시 ROM 회로군(28b-n)은, 각각의 회로의 퓨즈에 유지된 결함 메모리 셀을 특정하는 결함 어드레스와 입력되는 로우 어드레스 X4∼X13을 비교한다. 일치한 경우에 그 로우 어드레스 X4∼X13을 결함 어드레스라고 판단하고, 리던던시 선택 신호 RE를 1개 활성화한다. 결함 어드레스를 유지하고 있는 리던던시 ROM 회로(28b-n-m)(n=0∼7, m=0∼3)에 대응하는 리던던시 메인 워드선, 또한 서브워드선이 선택되고, 리던던시 메모리 셀 어레이(23b-n)가 활성화되고, 메모리 셀 어레이(21b-0∼7)는 모두 비활성으로 된다. 따라서, 메모리 셀 어레이(21b) 대신에 리던던시 메모리 셀 어레이(23b)가 액세스되고, 메모리 셀 어레이(21b)의 결함이 리던던시 메모리 셀 어레이(23b)에 의해 치환된 것으로 된다. 불일치의 경우에는, 액세스된 어드레스는 결함 메모리 셀을 특정하는 결함 어드레스가 아닌 것으로 하여, 메모리 셀 어레이(21b)가 활성화되어, 통상의 액세스가 행해진다.
리던던시 ROM 회로(28b-0∼7) 각각은, 로우 어드레스 X1∼X3을 디코드한 리던던시 활성화 신호 BE0∼BE7로 활성화되었을 때, 퓨즈에 유지되는 결함 메모리 셀을 특정하는 결함 어드레스와 입력 로우 어드레스 X4∼X13을 비교한다. 따라서, 로우 어드레스 X1∼X13을 결함 어드레스와 비교하고 있는 것으로 되어, 로우 어드레스 X0에 대응하는 2개의 인접 서브워드에 속하는 메모리 셀을 치환의 대상(세그먼트)으로 한다.
이와 같이, 결함을 치환하는 할당의 단위인 세그먼트는 2개의 서브메모리 블록으로 되고, 로우 어드레스 X0∼X10으로 선택되는 메모리 셀 어레이(21b-0)에서, 메모리 셀 어레이(21b-0-0과 21b-0-1)는, 리던던시 메모리 셀 어레이(23b-0)에 할당되고, 메모리 셀 어레이(21b-0-2와 21b-0-3)는, 리던던시 메모리 셀 어레이(23b-1)에 할당되고, 메모리 셀 어레이(21b-0-4와 21b-0-5)는, 리던던시 메모리 셀 어레이(23b-2)에 할당된다고 하는 것과 같이 순서대로 할당된다. 메모리 셀 어레이(21b-0-14와 21b-0-15)는, 리던던시 메모리 셀 어레이(23b-7)에 할당되면, 메모리 셀 어레이(21b-0-16과 21b-0-17)는, 리던던시 메모리 셀 어레이(23b-0)에 할당된다고 하는 것과 같이 순환적으로 순서대로 할당된다. 즉, 메모리 셀 어레이(21b-0-0∼2047)는, 로우 어드레스 X1∼X3에 따라서 2개의 서브메모리 블록마다 리던던시 메모리 셀 어레이(23b-n)에 반복하여 할당된다(n=0∼7).
또한, 메모리 셀 어레이(21b-1∼7)에서도, 메모리 셀 어레이(21b-0)와 마찬가지로, 메모리 셀 어레이(21b-i-(2×m)와 21b-i-(2×m+1))는 리던던시 메모리 셀 어레이(23b-n)에 순서대로 할당된다(i=1-7, m=0∼1023, n=0∼7, n은 메모리 셀 어레이에 구비되어 있는 세그먼트의 수 m을 리던던시 메모리 블록인 리던던시 메모리 셀 어레이의 수 8로 제산한 잉여).
바꾸어 말하면 다음과 같이 된다. 메모리 셀 어레이(21b-0∼7)에 대응하여 리던던시 메모리 셀 어레이(23b-0∼7)는 설치되어 있다. 각각의 메모리 셀 어레이(21b)는, 로우 어드레스 X0에 의해 선택되는 인접하는 2개의 서브워드선에 접속하는 메모리 어레이군을, 결함 메모리 셀이 발생한 경우에 치환하는 단위의 세그먼트로서, 1024개의 세그먼트를 갖고 있다. 로우 어드레스 X1∼X3에 기초하여 메모리 셀 어레이(21b)는, 그 중 1개의 세그먼트를 선택할 수 있는 인접하는 8개의 세그먼 트를 단위로 하는 세그먼트군에 통합하여 생각할 수 있다. 그와 같게 생각하면 메모리 셀 어레이(21b)는, 로우 어드레스 X4∼X10에 기초하여 선택되는 세그먼트군이 128개 반복하여 배치되어 있는 것으로 된다. 한편, 로우 어드레스 X1∼X3이 입력되는 리던던시 서브매트 디코더(32b)에 의해, 리던던시 메모리 셀 어레이가 배치되는 서브매트가 선택된다. 따라서, 세그먼트군을 구성하는 8개의 세그먼트와 리던던시 메모리 셀 어레이가 배치되어 있는 8개의 서브매트는, 동일한 로우 어드레스 X1∼X3으로 선택되어, 대응 관계를 갖는다. 즉, 8개의 세그먼트는, 8개의 서브매트에 배치되는 리던던시 메모리 셀 어레이에 순서대로 할당된다. 또한 로우 어드레스 X4∼X10에 의해 8개의 세그먼트가 반복되기 때문에, 리던던시 메모리 셀 어레이에도 순환적으로 순서대로 할당되는 것으로 된다.
또한, 세그먼트 n(n=0∼1023)은, 8개마다 동일한 리던던시 메모리 셀 어레이(23-m)(m=0∼7)에 반복하여 할당된다. 따라서, 리던던시 메모리 셀 어레이(23-m)(m=0∼7)에는, n=8×A+m의 관계를 충족시키는 세그먼트 n이 할당된다. 여기서 A는, 로우 어드레스 X4∼X10에 의해 결정되는 값이다. 즉, 리던던시 메모리 셀 어레이(23-x)에 할당되는 세그먼트는, 로우 어드레스 X1∼X3에 의해 지시되는 세그먼트 번호가 전부 동일하다.
이러한 리던던시 메모리 셀 어레이에의 할당이 행해지면, 리던던시 ROM 회로(28b)에는, 1 회로에 대하여 2개의 서브워드선이 대응하는 것으로 되어, 동일한 용량의 리던던시 메모리 셀 어레이를 사용하는 경우에 비하여 회로 수가 반감하고, 도 11의 경우에는 4 회로로 된다. 또한, 결함 메모리 셀을 특정하는 결함 어드레 스를 비교하는 로우 어드레스는 X4∼X13으로 되어, 제2 실시 형태에서의 비교 어드레스 X3∼X13에 비하여 1 비트 적어지고 있다. 따라서, 결함 어드레스를 유지하는 퓨즈도 제2 실시 형태보다도 더 삭감되면서, 결함을 구제하는 것이 가능해진다.
또한, 본 실시 형태에서는, 결함 메모리 셀의 치환의 단위인 세그먼트를 2개의 워드선에 접속하는 메모리 셀 군으로 했지만, 2의 n승개의 워드선에 접속하는 메모리 셀 군으로 확장해도 적용하는 것은 가능하다. 또한, 본 실시 형태에서는, 워드선(로우 어드레스)에 대한 리던던시에 대하여 설명했지만, 비트선(컬럼 어드레스)에 대한 리던던시에도 적용할 수 있는 것은 명백하다.
도 12를 참조하여 제4 실시 형태에 대하여 설명한다. 제4 실시 형태에서는, 리던던시 회로에 의한 구제의 단위인 세그먼트를 메인 워드선에 의해 선택되는 범위인 메모리 셀 군으로 한 경우이다. 리던던시 메모리 셀 어레이는, 1개의 리던던시 메인 워드선에 의해 구동되고, 1 서브매트에 포함되는 리던던시 메모리 셀 어레이는, 1개소의 결함에 대하여 구제를 행하는 것으로 된다. 이러한 구성에 따르면, 결함 메모리 셀을 특정하는 결함 어드레스를 유지하는 퓨즈의 수를 더 삭감하는 것이 가능해진다. 여기서는, 로우 어드레스에 의한 메모리 셀 어레이(21c)와 리던던시 메모리 셀 어레이(23c)와의 할당 관계를 설명한다. 따라서, 로우 어드레스와 메모리 셀 어레이에 관한 부분만 나타내고, 그 외의 부분은 생략한다. 또한, 이하에는 워드선(로우 어드레스)에 대한 리던던시에 대하여 설명하지만, 비트선(컬럼 어드레스)에 대한 리던던시에도 적용할 수 있는 것은 명백하다.
DRAM은, 메모리 셀 어레이(21c-0∼7), 로우 어드레스 디코더(22c-0∼7), 서 브매트 디코더(31c), 리던던시 메모리 셀 어레이(23c-0∼7), 리던던시 로우 어드레스 디코더(24c-0∼7), 리던던시 ROM 회로(28c-0∼7), 리던던시 서브매트 디코더(32c)를 구비하고 있다. 메모리 셀 어레이(21c-n), 로우 어드레스 디코더(22c-n), 리던던시 메모리 셀 어레이(23c-n), 리던던시 로우 어드레스 디코더(24b-n), 리던던시 ROM 회로(28c-n)는, 동일한 서브매트에 구비된다(n=0∼7). 또한, 도시되어 있지 않은 서브워드 디코더에는, 로우 어드레스 X0∼X2가 입력되고, 메모리 셀 어레이의 워드 선택 방법은, 제1 실시 형태와 마찬가지이다. 또한, 리던던시 메모리 셀 어레이의 워드 선택에 대해서는 도 7D에서 설명한다.
서브매트 디코더(31c)는, 로우 어드레스 X11∼X13을 입력받고, 서브매트 선택 신호 SM0∼SM7을 각 서브매트에 출력한다. 각 서브매트의 로우 어드레스 디코더(22c-0∼7)는 로우 어드레스 X3∼X10을 입력받고, 서브워드 디코더에는 로우 어드레스 X0∼X2를 입력받고, 메모리 셀 어레이(21c-0∼7)의 각각의 2048개의 워드선 중 1개를 활성화한다. 각 서브매트의 메모리 셀 어레이(21c-0∼7)는, 서브매트 디코더(31c)에 의해 대응 서브매트 선택 신호 SM0∼SM7에 의해 활성화되고, 로우 어드레스 디코더(22c-0∼7) 및 서브워드 디코더에 의해서 선택된 2048개의 워드선 중 1개의 활성화된 워드선에 대응하는 메모리 셀의 데이터를 출력한다. 리던던시 서브매트 디코더(32c)는, 로우 어드레스 X3∼X5를 입력받고, 8개의 리던던시 활성화 신호 BE0∼BE7을 출력한다. 8개의 리던던시 활성화 신호 BE0∼BE7은, 각각 리던던시 ROM 회로(28c-0∼7)에 접속되어 있다. 따라서, 로우 어드레스 X3∼X5에 의해 리던던시 ROM 회로(28c)가 선택되어, 활성화된다. 리던던시 ROM 회로(28c-0∼7) 는, 로우 어드레스 X6∼X13을 입력하고, 결함 메모리 셀을 특정하는 결함 어드레스와의 비교의 결과를 리던던시 선택 신호 RE-n으로서 리던던시 로우 어드레스 디코더(24c-n)에 출력한다(n=0∼7). 리던던시 로우 어드레스 디코더(24c-n)는, 리던던시 선택 신호 RE-n을 입력받아, 리던던시 메모리 셀 어레이(23c-n)의 리던던시 메인 워드선 RMWD를 활성화한다(n=0∼7). 리던던시 ROM 회로(28c-0∼7)의 각각은, 리던던시 메모리 셀 어레이(23c-0∼7)의 각각에 포함되는 8개의 서브워드선에 대응한다. 그 때문에 리던던시 메인 워드선 RMWD 1개에 서브워드 드라이버(29)가 8 회로분 접속되어 있다. 리던던시 메모리 셀 어레이(23c-0∼7) 각각은, 대응하는 리던던시 로우 어드레스 디코더(24c-0∼7)에 의해 구동되는 메인 워드선을 1개 구비하고, 서브워드 드라이버(29)에 의해 활성화된 서브워드선에 접속하는 메모리 셀의 데이터를 출력한다.
메모리 셀 어레이(21c-0∼7)는, 각각 2048개의 워드선을 구비하고, 워드선은 로우 어드레스 디코더(22c-0∼7) 및 서브워드 디코더에 의해 로우 어드레스 X0∼X10을 디코드함으로써 선택된다. 메모리 셀 어레이(21c-0∼7)는, 모든 리던던시 ROM 회로(28c)에 의해, 액세스된 어드레스가 결함 어드레스와 불일치라고 판정한 경우에는, 해당하는 메모리 셀이 액세스된다. 리던던시 ROM 회로(28c) 중 어느 하나가 결함 어드레스와 일치했다고 판정한 경우, 로우 어드레스 디코더 킬러 신호가 활성화되고, 로우 어드레스 디코더(22c-0∼7)를 무효로 하기 때문에, 메모리 셀 어레이(21c-0∼7)의 메모리 셀은 액세스되지 않는다.
리던던시 서브매트 디코더(32c)는, 로우 어드레스 X3∼X5를 입력받아 디코드 하고, 8개의 리던던시 활성화 신호 BE0∼BE7을 리던던시 ROM 회로(28c-0∼7)에 출력한다. 따라서, 리던던시 ROM 회로(28c-0∼7)는, 로우 어드레스 X3∼X5에 기초하여 선택되어, 활성화한다.
리던던시 메모리 셀 어레이(23c-0∼7)는, 메모리 셀 어레이(21c-0∼7)의 결함 메모리 셀을 특정하는 결함 어드레스의 데이터를 치환하는 리던던시 메모리 블록이며, 각각 8개의 워드선을 갖고 있다. 리던던시 메모리 셀 어레이(23c-n)의 8개의 워드선은, 리던던시 ROM 회로(28c-n)로부터 출력되는 리던던시 선택 신호 RE-n에 대응하고 있다. 리던던시 선택 신호 RE-n은, 리던던시 로우 어드레스 디코더(24c-n)에 의해서 각각 1개의 리던던시 메인 워드 RMWD를 활성화한다. 1개의 리던던시 메인 워드선 RMWD는 8 회로의 서브워드 드라이버(29)에 접속되고, 로우 어드레스 X0∼X2에 의해 1개의 리던던시 서브워드선 RSWD가 선택된다. 리던던시 서브매트 디코더(32c)에는 서브워드의 어드레스를 나타내는 로우 어드레스 X0∼X2가 입력되지 않기 때문에, 활성화되는 8개의 워드선은 메모리 셀 어레이(21c-0∼7)의 메인 워드선 MWD에 대응하는 것으로 된다.
여기서, 리던던시 메모리 셀 어레이(23c-0∼7)에서의 메인 워드선과 서브워드선의 관계를 설명하고, 결함이 있는 메모리 셀 어레이(21c-0∼7)의 서브메모리 블록과 이것과 치환하는 리던던시 메모리 셀 어레이(23c-0∼7)의 리던던시 서브메모리 블록과의 할당 관계를 설명한다. 메모리 셀 어레이(21c-0∼7)에서의 메인 워드선과 서브워드선의 관계는, 제1 실시 형태에서, 도 7A를 참조하여 설명하고 있고, 본 실시 형태에서도 마찬가지이기 때문에, 설명을 생략한다. 도 7D를 참조하 여 리던던시 메모리 셀 어레이(23c-0∼7)에서의 메인 워드선과 서브워드선의 관계를 설명한다. 도 7D는, 서브매트(17-0)에서의 리던던시 메모리 셀 어레이(23c-0)와, 그것에 관련하는 리던던시 로우 어드레스 디코더(24c-0)와 서브워드 디코더(27c-0)와 센스 앰프(25-0)와 컬럼 어드레스 디코더(18)를 도시한 도면이다.
리던던시 로우 어드레스 디코더(24c-0)는, 리던던시 선택 신호 RE-0을 입력받고, 리던던시 선택 신호 RE-0에 대응하는 1개의 리던던시 메인 워드선 RMWD를 활성화한다. 서브워드 디코더(27c-0)는, 로우 어드레스 X0∼X2에 기초하여 활성화되는 디코드 신호를 8개 출력한다. 리던던시 메모리 어레이(23c-0) 내에서는, 활성화한 디코드 신호와 리던던시 메인 워드선 RMWD에 기초하여 서브워드 드라이버(29)가 리던던시 서브워드선 RSWD를 활성화하고, 리던던시 서브워드선 RSWD에 접속하는 메모리 셀 군인 서브메모리 블록(35)을 활성화한다. 센스 앰프(25-0)는, 컬럼 어드레스에 기초하여 컬럼 어드레스 디코더(18)에 의해 선택되고, 센스 앰프(25-0)에 의해 활성화된 메모리 셀에 저장되어 있는 데이터는 판독되고, 외부로부터 입력된 데이터는 기입된다.
서브워드 디코더(27c-0)는, 로우 어드레스 X0∼X2에 기초하여 활성화되는 디코드 신호를 8개 출력한다. 그 디코드 신호선과 리던던시 메인 워드선과의 교점에 서브워드 드라이버(29-0∼7)가 배치되어 있다. 서브워드 드라이버(29-0∼7)는, 리던던시 메인 워드선 RMWD와 디코드 신호에 기초하여 리던던시 서브워드선 RSWD를 각각 1개 활성화한다. 서브워드 드라이버(29-0∼7)는, 서브워드 디코더(27c-0)의 8개의 디코드 신호에 각각 대응하고 있기 때문에, 서브워드 드라이버(29-0, 1,…, 7)는 로우 어드레스 X0∼X2가 "0", "1", …, "7"일 때에 활성화되는 디코드 신호를 입력받는다. 이러한 접속에 의해, 세그먼트 내의 서브메모리 블록을 지정할 수 있다. 다른 서브매트의 경우도 마찬가지로 접속되어 있다.
또한, 이러한 접속에 의해, 메모리 셀 어레이의 결함을 리던던시 메모리 어레이로 구제하기 위한 할당 단위인 세그먼트는, 8 서브메모리 블록으로 된다. 따라서, 서브메모리 블록(35-0∼7)은 리던던시 세그먼트(26)로서, 메모리 어레이(21-0∼7)의 인접하는 8 서브워드(1 메인 워드)에 발생한 결함을 치환하는 메모리 어레이로서 할당된다. 할당된 리던던시 세그먼트는, 액세스되는 결함이 있는 메모리 셀 어레이(21c-0∼7)의 1 서브메모리 블록씩 치환되어 결함을 구제하게 된다.
메모리가 액세스되었을 때의 동작에 대하여 설명한다. 메모리가 액세스되면, 리던던시 서브매트 디코더(32c)의 출력 신호에 의해서 활성화되는 리던던시 ROM 회로(28c-0∼7)는, 로우 어드레스 X6∼X13을 입력받아, 내부에 포함되는 퓨즈에 유지되어 있는 메모리 셀 어레이(21c-0∼7)의 결함 메모리 셀을 특정하는 결함 어드레스와 비교한다. 비교의 결과 일치한 경우에는, 입력 로우 어드레스 X6∼X13은, 결함 메모리 셀을 특정하는 결함 어드레스로 하여, 리던던시 선택 신호 RE가 활성화된다. 활성화된 리던던시 선택 신호 RE가 공급된 리던던시 로우 어드레스 디코더(24c-n)는, 리던던시 메인 워드선 RMWD를 활성화하고, 일치한 어드레스를 유지하는 리던던시 ROM 회로(28c-n)에 대응하는 리던던시 메인 워드선, 또한 서브워드선이 선택되고, 리던던시 메모리 셀 어레이(23c-n)가 활성화된다. 리던던시 메모리 셀 어레이(23c-n)의 활성화와 함께 메모리 셀 어레이(21c-0∼7)의 모두는 로 우 어드레스 디코더 킬러 신호에 의해 불활성으로 된다. 따라서, 메모리 어레이(21c) 대신에 리던던시 메모리 셀 어레이(23c)가 액세스되고, 메모리 셀 어레이(21c)의 결함이 리던던시 메모리 셀 어레이(23c)에 의해 치환된 것으로 된다. 비교의 결과 불일치인 경우에는, 액세스된 어드레스는 결함 메모리 셀을 특정하는 결함 어드레스가 아닌 것으로 하여, 메모리 셀 어레이(21c)가 활성화되어, 통상의 액세스가 행해진다.
리던던시 ROM 회로(28c-0∼7)의 각각은, 로우 어드레스 X3∼X5를 디코드한 리던던시 활성화 신호 BE0∼BE7로 활성화되었을 때, 퓨즈에 유지되는 결함 메모리 셀을 특정하는 결함 어드레스와 입력 로우 어드레스 X6∼X13을 비교한다. 따라서, 로우 어드레스 X3∼X13을 결함 어드레스와 비교하고 있는 것으로 되어, 로우 어드레스 X0∼X2에 대응하는 8개의 서브워드를 포함하는 메인 워드 1개에 속하는 메모리 셀을 치환의 대상(세그먼트)으로 한다.
이와 같이, 결함을 치환하는 할당의 단위인 세그먼트는 8개의 서브메모리 블록(메인 워드에 대응함)으로 되고, 로우 어드레스 X0∼X10으로 선택되는 메모리 셀 어레이(21c-0)에서, 메모리 셀 어레이(21c-0-0∼7)는 리던던시 메모리 셀 어레이(23c-0)에 할당되고, 메모리 셀 어레이(21c-0-8∼15)는 리던던시 메모리 셀 어레이(23c-1)에 할당되고, 메모리 셀 어레이(21c-0-16∼23)는 리던던시 메모리 셀 어레이(23c-2)에 할당된다고 하는 것과 같이 순서대로 할당되어 간다. 또한, 메모리 셀 어레이(21c-0-56∼63)는 리던던시 메모리 셀 어레이(23c-7)에 할당된 다음에, 메모리 셀 어레이(21c-0-64∼71)는 리던던시 메모리 셀 어레이(23c-0)에 할당된다 고 하는 것과 같이 순환적으로 순서대로 할당된다.
또한, 메모리 셀 어레이(21c-1∼7)에서도, 메모리 셀 어레이(21c-0)와 마찬가지로, 메모리 셀 어레이(21c-i-(8m)∼(8m+7))는 리던던시 메모리 셀 어레이(23c-n)에 순서대로 할당된다(m=0∼255, n=0∼7, n은 메모리 셀 어레이에 구비되어 있는 세그먼트의 수m을 리던던시 메모리 블록의 수 8로 제산한 잉여).
이러한 리던던시 메모리 셀 어레이에의 할당을 행하면, 리던던시 ROM 회로(28c)는, 1 회로에 대하여 8개의 서브워드선 즉 1개의 메인 워드선이 대응하는 것으로 되어, 동일한 용량의 리던던시 메모리 셀 어레이를 사용하는 경우에 회로수는 1/8로 되고, 도 12의 경우에는 8 서브워드/1 회로로 된다. 또한, 리던던시 ROM 회로(28c)에서 유지할 결함 메모리 셀을 특정하는 결함 어드레스도 X6∼X13의 8 비트로 완료되기 때문에, 1 회로당 퓨즈 개수도 삭감될 수 있다. 따라서, 회로수의 삭감과 회로당 퓨즈 개수의 삭감에 의해, 메모리 칩당 퓨즈 개수를 대폭 삭감하여 결함을 구제하는 것이 가능해진다. 또한, 리던던시 메모리 어레이(23c)의 용량을 증가하면, 복수의 메인 워드선으로 본 실시 형태를 확장하고 적용하는 것도 가능하다.
이상의 실시 형태에서는 설명을 간단하게 하기 위해서, 로우측의 리던던시 회로에 대하여 설명하여 왔지만, 세그먼트를 동일 비트선, 복수의 인접하는 비트선에 접속된 메모리 셀 군으로 하면, 로우측과 동일하게 컬럼측의 리던던시 회로에도 적용하는 것이 가능한 것은 명백하다. 또한, 여기까지, DRAM을 예로 리던던시 메모리 블록의 할당에 대하여 설명했지만, DRAM에 한하지 않고 리던던시 메모리를 갖 는 메모리이면 본 발명을 적용하는 것이 가능한 것은 명백하다.

Claims (15)

  1. 리던던시 회로(redundancy circuit)를 갖는 반도체 기억 장치로서,
    복수의 메모리 블록; 및
    상기 복수의 메모리 블록 각각에 대하여 설치된 복수의 리던던시 메모리 블록
    을 포함하고,
    상기 복수의 메모리 블록 각각은 복수의 세그먼트를 포함하고,
    상기 복수의 세그먼트는 차례로 인접하고,
    상기 복수의 세그먼트 중에서 결함을 갖는 세그먼트들은 서로 다른 리던던시 메모리 불록에 분산되어 할당되고, 상기 할당된 리던던시 메모리 블록에 의해 치환되는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 복수의 세그먼트 각각은, 인접하는 1 이상의 메모리 셀 행(row) 또는 인접하는 1 이상의 메모리 셀 열(column)을 포함하는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 복수의 메모리 블록을 선택하기 위한 어드레스 비트의 위치는, 상기 복수의 리던던시 메모리 블록을 선택하기 위한 어드레스 비트의 위치와 상이한 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 복수의 세그먼트를 규정하는 어드레스 비트들은 하위 어드레스 비트들이고, 상기 복수의 리던던시 메모리 블록을 선택하기 위한 어드레스 비트들은 상기 하위 어드레스 비트들의 바로 위쪽의 어드레스 비트를 포함하는 반도체 기억 장치.
  5. 각각이 복수의 메모리 셀을 포함하는 복수의 세그먼트를 갖는 메모리 블록; 및
    상기 메모리 블록에 대하여 설치된 복수의 리던던시 메모리 블록
    을 포함하고,
    상기 복수의 리던던시 메모리 블록 각각은, 상기 복수의 세그먼트 중에서 결함을 갖는 임의의 세그먼트를 치환하는 리던던시 세그먼트를 갖고,
    상기 복수의 세그먼트는 상기 복수의 리던던시 메모리 블록에 할당되고,
    상기 임의의 세그먼트에 할당되는 상기 리던던시 메모리 블록을 지시하는 번호는, 상기 임의의 세그먼트를 지시하는 어드레스를, 상기 복수의 리던던시 메모리 블록의 수로 정제(整除)했을 때의 잉여(remainder)로 주어지고,
    상기 복수의 세그먼트 각각은, 결함이 있을 때 상기 할당된 리던던시 메모리 블록의 상기 리던던시 세그먼트에 의해 치환 가능한 반도체 기억 장치.
  6. 각각이 복수의 세그먼트를 갖는 복수의 메모리 블록 - 상기 복수의 세그먼트 각각은 복수의 메모리 셀을 포함함 - ; 및
    상기 복수의 메모리 블록에 대하여 설치된 복수의 리던던시 메모리 블록
    을 포함하고,
    상기 복수의 리던던시 메모리 블록 각각은, 상기 복수의 세그먼트 중에서 결함을 갖는 임의의 세그먼트를 치환하는 리던던시 세그먼트를 갖고,
    상기 복수의 세그먼트는 상기 복수의 리던던시 메모리 블록에 할당되고,
    상기 임의의 세그먼트에 할당되는 상기 리던던시 메모리 블록을 지시하는 번호는, 상기 임의의 세그먼트를 지시하는 어드레스를, 상기 복수의 리던던시 메모리 블록의 수로 정제했을 때의 잉여로 주어지고,
    상기 복수의 세그먼트 각각은, 결함이 있을 때 상기 할당된 리던던시 메모리 블록의 상기 리던던시 세그먼트에 의해 치환 가능한 반도체 기억 장치.
  7. 삭제
  8. 제5항에 있어서,
    상기 복수의 세그먼트 중, 제1 세그먼트와 제2 세그먼트는 상호 인접하고,
    상기 제1 세그먼트에 할당되는 제1 리던던시 메모리 블록과, 상기 제2 세그먼트에 할당되는 제2 리던던시 메모리 블록은, 상이한 리던던시 메모리 블록인 반도체 기억 장치.
  9. 삭제
  10. 삭제
  11. 제5항에 있어서,
    상기 복수의 세그먼트 각각은 2n(n=0, 1, 2,…)개의 워드선 또는 비트선에 접속되는 메모리 셀의 집합이고, 상기 워드선들은, 상기 워드선의 수가 복수개일 때 차례로 인접하고, 상기 비트선들은, 상기 비트선의 수가 복수개일 때 차례로 인접하는 반도체 기억 장치.
  12. 제5항에 있어서,
    상기 복수의 세그먼트 중의 임의의 것을 선택하기 위한 디코드 회로에 입력되는 어드레스의 복수의 하위 비트를, 상기 리던던시 메모리 블록들을 선택하기 위한 디코드 회로에 입력하는 반도체 기억 장치.
  13. 제6항에 있어서,
    상기 복수의 세그먼트 중, 제1 세그먼트와 제2 세그먼트는 상호 인접하고,
    상기 제1 세그먼트에 할당되는 제1 리던던시 메모리 블록과, 상기 제2 세그먼트에 할당되는 제2 리던던시 메모리 블록은, 상이한 리던던시 메모리 블록인 반도체 기억 장치.
  14. 제6항에 있어서,
    상기 복수의 세그먼트 각각은 2n(n=0, 1, 2,…)개의 워드선 또는 비트선에 접속되는 메모리 셀의 집합이고, 상기 워드선들은, 상기 워드선의 수가 복수개일 때 차례로 인접하고, 상기 비트선들은, 상기 비트선의 수가 복수개일 때 차례로 인접하는 반도체 기억 장치.
  15. 제6항에 있어서,
    상기 복수의 세그먼트 중의 임의의 것을 선택하기 위한 디코드 회로에 입력되는 어드레스의 복수의 하위 비트를, 상기 리던던시 메모리 블록들을 선택하기 위한 디코드 회로에 입력하는 반도체 기억 장치.
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