JP2008102987A - 半導体記憶装置 - Google Patents

Abstract

【課題】固定式データシフトリダンダンシ方式を採用し、複数の救済エリアの不良アドレスラッチ回路でデータバッファの共有を可能とし、チップ占有面積の低減を図る。
【解決手段】半導体メモリの固定式シフトリダンダンシ回路において、複数の救済エリア<0> 〜<3> にそれぞれ対応して不良カラムアドレスを記憶するために設けられているアドレスラッチ回路CFDLTC<0> 〜<3> が、読み出し側スイッチおよび書込み側スイッチを共有することにより、複数の救済エリアでデータバッファ２１の共有を実現する。
【選択図】 図１１

Description

本発明は、ＤＲＡＭ等の半導体記憶装置に係り、特にデータ線のシフトにより不良カラムのデータが出力されるデータ線を残りの正常なデータ線とスペアデータ線によって置き換えるカラム冗長方式を用いた半導体記憶装置における固定式データシフトリダンダンシに関するもので、例えば大容量のｅＤＲＡＭ（エンベデッド型ダイナミックメモリ）に使用されるものである。

ＤＲＡＭ等において、不良ビットを救済して歩留まり向上を図るために、通常のメモリセルアレイに対して冗長セルアレイを配置する冗長回路方式が採用されている。冗長回路方式では、不良アドレスを記憶するフューズ回路がチップに搭載される。そして、不良アドレスが入力されたときにフューズ回路に記憶された不良アドレスとの一致検出により置換信号を出力し、これにより不良カラム又は不良ロウに代わって、冗長カラム又は冗長ロウを選択するという置換制御が行われる。

しかし、従来の冗長回路方式は、不良カラムと冗長カラムを１：１に対応させることが必要であるから、不良救済効率を高いものとするためには、多くの冗長回路を必要とするという難点がある。これに対して、より少ない冗長回路で効率的な不良カラム救済を行う冗長回路方式として、データ線シフトを利用する方式が提案されている（特許文献１、２等）。

このようなデータシフトリダンダンシ方式では、不良カラムアドレスが入力されたときに、その不良カラムのデータが出力されるべきデータ線を避けて、隣りの正常なデータ線を用いる。以下、順次、データ線を１つずつシフトさせることにより、データ線配列の端部に配置された１つのスペアデータ線を含んで正常なデータ線のみをデータ入出力線に接続する。

図１５は、従来の固定式データシフトリダンダンシ方式を採用したＤＲＡＭの一部を概略的に示している。１つの救済エリアに含まれる複数のメモリセルアレイ４００にそれぞれ対応してセンスアンプ（Ｓ／Ａ）部４０１、ロウデコーダ（Ｒ／Ｄ）部４０２、カラムデコーダ（Ｃ／Ｄ）部４０３が設けられている。複数のメモリセルアレイ４００に対して共通にデータバッファ（ＤＱＢ）４０４が設けられ、データバッファ４０４と入出力データラッチ回路（DIN/DOUT Latch）４０５との間に固定式のデータシフトリダンダンシ回路４０６が挿入されている。

図１６は、図１５中のデータシフトリダンダンシ回路４０６の一例を示している。データバッファ４０４に接続されている全てのデータ線（ＤＱ）にそれぞれ対応して、不良カラムアドレスデータＦＤＣをラッチするアドレスデータラッチ回路４１１が設けられている。このアドレスデータラッチ回路４１１の出力情報に基づいて読み出し側スイッチ（Read Switch）４１２および書込み側スイッチ（Write Switch）４１３を制御し、データ線ＤＱと入出力データ線Ｉ／Ｏとを接続するためのデータシフト線を決定する。

従来の固定式データシフトリダンダンシ方式では、読み出し側スイッチ４１２および書込み側スイッチ４１３には、ある特定の救済エリアのみの不良アドレスデータラッチ回路４１１が接続されている。複数のメモリセルアレイの各センスアンプ部に接続されているデータ線ＤＱは、デジタル的な動作をせず、直接にスイッチ４１２、４１３を接続させることが不可能であるので、増幅回路を含むデータバッファ４０４の読み出し出力側に固定式データシフトリダンダンシ回路を接続する必要がある。

よって、従来の固定式データシフトリダンダンシ方式では、救済エリア毎にデータバッファを設置する必要が生じるので、パターン面積（チップ占有面積）が増大し、ＤＲＡＭチップの面積を圧迫している。また、面積低減を目指してＤＲＡＭ内部のデータバッファＤＱＢを減らそうとすると、救済エリアが増大し、救済効率が低下する問題が生じる。

なお、データ線シフトによる不良カラム救済方式において、不良カラムアドレスに対応してデータ線シフトの起点を記憶してシフト制御を行うものとすると、データ入出力線（Ｉ／Ｏ数）が大きい場合にはシフト制御のための選択信号線の本数が大きくなり、データ線シフトのためのマルチプレクサ部の構成が複雑になる。

上記した問題の解決策の１つとして、本出願人は、データ線シフト制御のための選択信号線の本数を少なくした不良カラム救済方式の半導体記憶装置を提案した（特許文献３）。上記提案に係る半導体記憶装置の特徴は、アドレスとデータ線シフトの起点を対応づける手段及び、データ入出力線番号とデータ線シフトの起点を対応づける手段を備え、これらの手段を用いて入力されたアドレスに対するデータ線シフト回路によるデータ線シフトの態様を決定している。
特開平３−１７６８９９号公報 特開平５−１０１６４８号公報 特開２００１−６７８８９号公報

本発明は前記した従来の問題点を解決すべくなされたもので、固定式データシフトリダンダンシ方式を採用し、複数の救済エリアの不良アドレスラッチ回路でデータバッファの共有を可能とし、チップ占有面積の低減を実現し得る半導体記憶装置を提供することを目的とする。

本発明の半導体記憶装置は、メモリセルがマトリクス状に配列されたメモリセルアレイおよび前記メモリセルアレイの不良ビット線を救済するための冗長カラムセルアレイが不良セルの救済単位で分割された複数の救済エリアと、アドレスをデコードして前記メモリセルアレイ内のメモリセルを選択するデコード回路と、前記複数の救済エリアで共有され、前記デコード回路により複数カラム分の前記メモリセルアレイからの読み出しデータ又はメモリセルアレイへの書き込みデータが転送される複数のデータ線と、前記複数の救済エリアで共有され、前記冗長カラムセルアレイからの読み出しデータ又は冗長カラムセルアレイへの書き込みデータが転送されるスペアデータ線と、前記複数の救済エリアで共有され、読み出しデータ／書込みデータをバッファ増幅するデータバッファ回路と、前記複数の救済エリアで共有され、外部との間で書込みデータ／読み出しデータを入出力する入出力データラッチ回路と、前記入出力データラッチ回路に接続されたデータ入出力線と、前記複数の救済エリアで共有され、前記入出力データラッチ回路およびデータバッファ回路に接続され、前記複数の救済エリアのうちで選択された救済エリアの不良カラムがアクセスされた時にその不良カラムのデータが転送されるべきデータ線を起点としてそれより一方側に配置されたデータ線を一つずつシフトさせて前記スペアデータ線を含めて前記データ入出力線に接続させるデータ線シフト回路を含むデータシフトリダンダンシ回路とを具備する。

本発明の半導体記憶装置によれば、固定式データシフトリダンダンシ方式を採用し、複数の救済エリアの不良アドレスラッチ回路でデータバッファの共有を可能とし、チップ占有面積の低減を実現することができる。

以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。

まず、本発明に係る固定式データシフトリダンダンシ方式の半導体記憶装置を理解するために、前述した本出願人の提案に係る特許文献３の半導体記憶装置の一実施形態について、図１乃至図１０を参照して説明する。

図１に示すＤＲＡＭにおいて、１はビット線センスアンプを含むメモリセルアレイ、２はカラムゲート、３はアドレスバッファ、４はロウデコーダ、５はカラムデコーダ、６はデータ線（ＤＱ）センスアンプ、７はマルチプレクサ、８はデータ線シフト回路、９はシフト制御回路、１０は選択回路である。なお、図１では、ＤＲＡＭのブロック構成を示しているが、実際には同じチップ上にゲートアレイやスタンダードセルを用いて構成された論理回路部が搭載されている。

メモリセルアレイ１は、図２に示すように、多数のダイナミック型メモリセルＭＣがマトリクス状に配列されている。各メモリセルＭＣは、それぞれ複数本のワード線ＷＬとビット線ＢＬ（実際は対をなす）の各交差部に配置されており、各ビット線ＢＬにはビット線センスアンプ（Ｓ／Ａ）１１が接続されている。

図１において、アドレスAddはアドレスバッファ３に取り込まれ、ロウアドレス及びカラムアドレスがそれぞれロウデコーダ４及びカラムデコーダ５によりデコードされる。メモリセルアレイ１のワード線ＷＬ及びビット線ＢＬはそれぞれ、ロウデコーダ４及びカラムデコーダ５により選択される。メモリセルアレイ１のビット線ＢＬは、カラムデコーダ５により駆動されるカラムゲート２により選択されてデータ線ＤＱ（ＤＱ０〜ＤＱ１２７）に接続される。

データ線ＤＱは、本例の場合、図２に模式的に示したように、メモリセルアレイ１を横切るようにメモリセルアレイ１上に複数本配列される。このデータ線ＤＱは、データ線センスアンプ６を介してデータ線ＲＤ（ＲＤ０〜ＲＤ１２７）に接続されている。ここでは、データ線ＲＤ（ＲＤ０〜ＲＤ１２７）はデータ読み出し用のデータ線を示しており、実際には各データ線ＲＤと並行して書き込み用のデータ線が配設される（図示せず）。

メモリセルアレイ１には、不良救済のための冗長回路として、本例の場合、ワード線方向の両端に冗長カラムセルアレイ１ａ，１ｂが設けられている。これらの冗長カラムセルアレイ１ａ，１ｂのビット線は、カラムゲート２を介してスペアデータ線ＳＤＱ０，ＳＤＱ１に接続されている。スペアデータ線ＳＤＱ０，ＳＤＱ１はデータ線センスアンプ６を介してスペアデータ線ＳＲＤ０，ＳＲＤ１に接続されている。

データ読み出し時は、メモリセルアレイ１からカラムゲート２により選択された１２８個のビット線データが同時に１２８本のデータ線ＤＱに転送される。データ書き込み時は、１２８本のデータ線ＤＱを介して同時に、メモリセルアレイ１の選択された１２８本のビット線に書き込みデータが転送される。不良カラムの救済は、データ線ＲＤとデータ入出力線Ｉ／Ｏの接続関係を切り換えるマルチプレクサ７により行われる。即ち、不良カラムアドレスが入力された時には、マルチプレクサ７により、不良カラムのビット線データが出力されるべきデータ線ＲＤを回避して、一つずつデータ線ＲＤをシフトさせ、スペアデータ線ＳＲＤ０又はＳＲＤ１を含んでデー入出力線Ｉ／Ｏに接続させるという、データ線シフトの制御がなされる。この様なデータ線シフトの制御を行うために、選択回路１０が設けられている。また、マルチプレクサ回路７は、データ線シフト回路８と、選択回路１０から出力される制御信号によりシフト制御を行うシフト制御回路９とから構成されている。

選択回路１０は、後に説明するように、不良カラムのアドレスとこれに対応してデータ線シフト回路８によるデータ線シフトの起点毎に１ずつ増えるようにデータ線毎に割り付けられたシフト指示番号との対応関係を記憶するフューズ回路（選択信号保持回路）を有し、不良カラムアドレスが入力された時にシフト指示番号に対応する選択信号を出力する。マルチプレクサ７内のシフト制御回路９は、データ線毎の上述したシフト指示番号を保持するフューズ回路（シフト指示番号保持回路）を有し、選択回路１０から出力される選択信号との比較により、シフト起点以上（或いは以下）のデータ線をシフトさせるシフト制御信号を出力する。

不良カラム救済のためのデータ線シフトを行うマルチプレクサ７及び選択回路１０の具体構成を説明する前に、図３を用いて本例のデータ線シフトの原理的な考え方を説明する。図３では、メモリセルアレイ１が複数個のサブアレイにより構成され、これらのサブアレイを横切ってデータ線ＤＱが配設されている。各サブアレイでは、本例では１本のデータ線当たり、左からカラムＣｏｌ０〜Ｃｏｌ３の４本のビット線（実際は４対）が接続される。ここでは、説明を簡略化するため、４カラムの場合を示している。

また、図３では、不良カラム位置を×印で示している。即ち、データ線ＤＱ１では、カラムＣｏｌ１が不良、データ線ＤＱ２では、カラムＣｏｌ２とＣｏｌ３が不良、データ線ＤＱ５では、カラムＣｏｌ０が不良である例を示している。これらの不良カラムがアクセスされた時にデータ線シフトを行うために、本例ではデータ線毎に割り当てられたシフト指示番号を用いる。このシフト指示番号は、図３に示すように、どのカラムアドレスで不良しているかに拘わらず、データ線配列の順に、不良カラムがある度に１ずつ増える番号である。即ち、図３の例では、データ線配列の左側から、データ線ＤＱ０では、不良がないのでシフト指示番号として「０］が割り当てられる。データ線ＤＱ１では、カラムＣｏｌ１に不良があるのでシフト番号は１だけ増えて「１」となる。データ線ＤＱ２では、カラムＣｏｌ２，Ｃｏｌ３に不良があるので更に１つ増えて、シフト指示番号は「２」となる。データ線ＤＱ３，ＤＱ４では不良がないので、データ線ＤＱ２と同じシフト指示番号「２」が割り当てられる。以下、同様にして、不良がある毎に順に１ずつ増えるデータ線シフト指示番号が設定される。

シフト指示番号は本例では、３ビットのデータにより、０〜７の８通りの番号で示される。このシフト指示番号はカラム不良の数に対応し、不良カラムが８個あるときに、「７」までのシフト指示番号が用いられる。また、シフト指示番号は、「１」以上は、シフトをすることを意味する。例えば、カラムアドレスとしてＣｏｌ１が入力されると、このカラムアドレスに対応するシフト指示番号は「１」であり、１以上のシフト指示番号を持つデータ線がシフトの対象となる。即ち、データ線ＤＱ１に接続されるべきデータ入出力線Ｉ／Ｏ１は、これを避けて隣のデータ線ＤＱ２に接続され、以下順次一つずつデータ入出力線とデータ線の接続関係がシフトされ、最後のデータ入出力Ｉ／Ｏ１２７は、スペアデータ線ＳＲＤ１に接続される。同様に、カラムアドレスとしてＣｏｌ２又はＣｏｌ３が入力された時は、データ線ＤＱ２以下がシフトの対象となり、Ｃｏｌ０が入力されると、データ線ＤＱ５以下がシフトの対象となる。

但し、ここまでの説明は、一方向のデータ線シフトのみについて行ったが、図１に示すように、メモリセルアレイ１の両側に冗長カラムセルアレイ１ａ，１ｂを配置し、これに対応してスペアデータ線（ＳＤＱ１，ＳＲＤ１），（ＳＤＱ０，ＳＲＤ０）を配置した場合には、データ線シフトの方向は両方向になる。例えば、データ線配列の中央部から右側の不良に対しては、データ線の右方向シフトにより、スペアデータ線（ＳＤＱ１，ＳＲＤ１）を用い、左側の不良に対してはデータ線の左方向シフトにより、スペアデータ線（ＳＤＱ０，ＳＲＤ０）を用いる。

上述のように、各データ線についてシフト指示番号を設定した場合、実際にアドレスが入力されたときにデータ線シフトの起点を決定するためには、図３に示したデータ入出力線番号（Ｉ／ＯＮｏ．＝０〜１２７）が幾つのシフト指示番号を持つかを決定する情報と、何番のカラムが何番のシフト指示番号を持つかを決定する情報の二つの情報が必要である。本例の場合、前者は図１のシフト制御回路９内にフューズ情報として保持され、後者は図１の選択回路１０内にフューズ情報として保持される。

図４は、選択回路１０の具体的な構成を示している。この例では、８個（３ビット）のカラムアドレスＣＡ＜０：２＞に８通り（３ビット）のシフト指示番号を割り付けている。そのために、図５に示すように、カラム数（８）×３＝２４個のフューズＦ００〜Ｆ０７，Ｆ１０〜Ｆ１７，Ｆ２０〜Ｆ２７が用いられている。これらのフューズは、レーザによる溶断を利用してプログラミングするレーザプログラミング型、電圧印加又は電流印加により端子間を切断又は導通させることによりプログラミングを行う電気的プログラミング型のいずれでもよいが、好ましくは電気的プログラミング型である。

図４に示すように、シフト指示番号の３ビットに対応してそれぞれフューズを持つ８個のフューズ回路４１０，４１１，４１２が設けられる。各フューズ回路４１０，４１１，４１２はそれぞれ同じ回路構成を有し、フューズデータをラッチするラッチ回路４０を有する。ラッチ回路４０は、ＮＭＯＳトランジスタＱＮ３，ＱＮ４とＰＭＯＳトランジスタＱＰ２，ＱＰ３により構成されている。

フューズＦ００〜Ｆ０７，Ｆ１０〜Ｆ１７，Ｆ２０〜Ｆ２７には、図３で説明したように、不良のカラムアドレスに応じて設定されるシフト指示番号の各ビットデータがプログラミングされる。各ラッチ回路４０のノードＮ１は、ＮＭＯＳトランジスタＱＮ１を介して各フューズ端子に接続され、また、ＰＭＯＳトランジスタＱＰ１を介して電源Ｖｃｃに接続されている。ノードＮ１とＮＭＯＳトランジスタＱＮ３の間には、ラッチ回路４０を一時的に機能停止させるためのＮＭＯＳトランジスタＱＮ２が挿入されている。

プログラミングされたフューズデータのラッチ回路４０への転送は、クリア信号ＦＣＬＲｎとセット信号ＦＳＥＴにより制御される。即ち、電源投入後、まず、ＦＣＬＲｎ＝Ｌとなり、ＮＭＯＳトランジスタＱＮ２がオフでラッチ回路４０が機能停止し、この状態でＰＭＯＳトランジスタＱＰ１を介してノードＮ１がＨにプリセットされる。そして、ＦＣＬＲｎ＝Ｈ，ＦＳＥＴ＝Ｈとなることにより、フューズの切断／非切断の状態に応じて、ノードＮ１はＨレベルを保持、或いはＬになり、フューズデータがラッチ回路４０にセットされる。

選択回路１０には、カラムアドレスＣＡ＜０：２＞が入力される。入力されたカラムアドレスは、カラムデコーダ４１によりデコードされ、相補信号ＹＦｔ＜０：７＞，ＹＦｃ＜０：７＞が出力される。各フューズ回路４１０，４１１，４１２内のラッチ回路４０の各７個のラッチ出力ノードＮ２には、デコードされた相補信号ＹＦｔ＜０：７＞，ＹＦｃ＜０：７＞により制御されるクロックド・インバータ４２の入力ノードが接続されている。これにより、入力されたカラムアドレスに対応して、フューズ回路４１０，４１１，４１２が記憶する各８個のフューズデータＦ０＜０：７＞，Ｆ１，０：７＞，Ｆ２＜０：７＞のなかから、３ビットが取り出され、インバータ４３を介して３ビットのフューズデータ、すなわち選択信号Ｚ０ｎ，Ｚ１ｎ，Ｚ２ｎが出力される。この選択信号Ｚ０ｎ，Ｚ１ｎ，Ｚ２ｎは、正常なカラムの時は、オール“１”（＝Ｈ）であり、不良カラムアドレスが入力された時には、図３で説明したように不良カラムアドレスに対応して設定されたシフト指示番号を意味するデータである。

図６は、カラムアドレスに応じて選択回路１０から出力される３ビットの選択信号が供給されるシフト制御回路９の具体的な構成を示している。シフト制御回路９は、データ入出力線毎に設けられており、データ入出力線毎に設定されたシフト指示番号をフューズデータとして保持するシフト指示番号保持回路６１と、この保持回路６１のフューズデータと、選択回路１０から送られる選択信号との比較判定により、シフト制御信号ＳＬｎ，ＳＲｎを出力する判定回路６２とを有する。シフト制御信号ＳＬｎ，ＳＲｎは、それぞれ左シフト、右シフトを指示する信号である。

シフト指示番号保持回路６１は、図７の具体的な回路に示すように、各データ入出力線に割当てられた３ビットのシフト指示番号がプログラミングされるフューズＦ０、Ｆ１、Ｆ２を有するフューズ回路６１０、６１１、６１２により構成されている。これらのフューズフューズＦ０、Ｆ１、Ｆ２も、レーザプログラミング型または電気的プログラミング型いずれでもよいが、電気的プログラミング型が好ましい。各フューズ回路６１０、６１１、６１２は、プログラミングされたフューズＦ０、Ｆ１、Ｆ２のデータＦＤ０ｎ〜ＦＤ２ｎを保持するラッチ回路６０を有し、制御信号ＦＣＬｎ，ＦＳＥＴによりラッチ制御される。これは、図４の選択回路１０におけるフューズ回路４１０〜４１２と同様であり、詳細な説明は省く。

図６中の各判定回路６２は、シフト指示番号保持回路６１の３ビットのフューズデータＦＤ０ｎ〜ＦＤ２ｎ、即ちシフト指示番号と、選択回路１０から送られる選択信号Ｚ０ｎ〜Ｚ２ｎ（不良カラムアドレスが入力された時には、対応するシフト指示番号となる）とを比較して、それらが一致するデータ線より右側（又は左側）のデータ線について、シフトを指示するシフト制御信号ＳＲｎ＝Ｌ、又は、ＳＬｎ＝Ｌを出力するデコード回路である。不良カラムアドレス以外のカラムアドレスが入力された時は、ＳＬｎ＝ＳＲｎ＝Ｈとなる。即ち、図３の例で言えば、カラムＣｏｌ１のデータを読み出すアドレスが入力された時に、２番目以降のＩ／Ｏ線Ｉ／Ｏ１は、データ線ＤＱ１を回避し、一つずつずれたデータ線に接続されるように、２番目以降のデータ入出力Ｉ／ＯについてＳＬｎ＝Ｌが出力される。

各判定回路６２は、具体的には、図８に示すように構成されている。ここでは、左シフトを制御するシフト制御信号ＳＬｎを出力する部分を抽出して示しているが、右シフトを制御するシフト制御信号ＳＲｎを出力する部分も同様に構成されている。簡単に説明すると、ここではシフト指示番号保持回路６１の各フューズデータＦＤ０〜ＦＤ２に対応する相補データ信号（ＦＤ０ｔｎ，ＦＤ０ｃｎ）〜（ＦＤ２ｔｎ，ＦＤ２ｃｎ）と、選択回路１０からの選択信号Ｚ０ｎ〜Ｚ２ｎを対応ビット毎に比較してその大小関係を判定するようにロジックが組まれている。即ち、選択信号Ｚ０ｎ〜Ｚ２ｎと、フューズデータＦＤ０ｎ〜ＦＤ２ｎとが一致するデータ線まで、ＳＬｎ＝“１”であり、それ以降のデータ線についてＳＬｎ＝”０”が出力される。

以上のようにシフト制御回路９から出力されるシフト制御信号ＳＬｎ，ＳＲｎにより制御されるデータ線シフト回路８は、データ読み出しについては、図９のようなシフト回路８Ｒとして構成され、データ書き込みについては図１０のようなシフト回路８Ｗとして構成される。読み出し用のシフト回路８Ｒでは、データ線ＲＤｉ毎に、ＮＡＮＤゲートＧ２１〜Ｇ２４およびインバータからなるユニットゲート回路９１が設けられている。データ線ＲＤｉのデータと対応するシフト制御信号ＳＬｎ，ＳＲｎがＮＡＮＤゲートＧ２１に入力され、データ線ＲＤｉのデータは隣接するデータ線ＲＤｉ−１，ＲＤｉ＋１用のユニットのＮＡＮＤゲートＧ２３，Ｇ２２にも入力される。

例えばデータ線ＲＤｉに着目して説明すると、シフト制御信号がＳＬｎ＝Ｈ，ＳＲｎ＝Ｈの時は、このデータ線ＲＤｉのデータはＮＡＮＤゲートＧ２１を通過し、更にＮＡＮＤゲートＧ２４を通過して、対応する入出力線Ｉ／Ｏｉに出力される。データ線ＲＤｉについて、シフト制御信号ＳＬｎ＝Ｌになると、このデータ線ＲＤｉのＮＡＮＤゲートＧ２１は非活性となり、代わってＮＡＮＤゲートＧ２２が活性になる。これにより、隣のデータ線ＲＤｉ−１のデータがＮＡＮＤゲートＧ２２を通過し、更にＮＡＮＤゲートＧ２４を通過して、データ線ＲＤｉ上のデータに代わって入出力線Ｉ／Ｏｉに出力される。即ち、データ線のシフトが行われたことになる。ＳＲｎ＝Ｌによる右シフトの制御も同様である。

データ書き込みの場合のシフト回路８Ｗについても、図１０に示すように、各書き込み用データ線ＷＤｉ（前述のように図１では表示が省略されている）毎に、ＮＡＮＤゲートＧ３１〜Ｇ３４およびインバータからなるユニットゲート回路１０１が設けられている。この場合、データ入出力線Ｉ／Ｏｉの書き込みデータと、対応するシフト制御信号ＳＬｎ，ＳＲｎがＮＡＮＤゲートＧ２１に入力され、同じ書き込みデータが同じユニットゲート回路１０１内のＮＡＮＤゲートＧ３２，Ｇ３３にも入力される。これらのＮＡＮＤゲートＧ３２，Ｇ３３はそれぞれシフト制御信号ＳＬｎ，ＳＲｎ＝Ｌの時に活性化され、それらの出力は隣接するユニットゲート回路のＮＡＮＤゲートＧ３４に入力される。

例えばデータ入出力線Ｉ／Ｏｉに着目すると、シフト制御信号がＳＬｎ＝Ｈ，ＳＲｎ＝Ｈの時は、このＩ／ＯｉのデータはＮＡＮＤゲートＧ３１を通過し、更にＮＡＮＤゲートＧ３４を通過して、対応するデータ線ＷＤｉに出力される。データ入出力線Ｉ／Ｏｉについて、シフト制御信号ＳＬｎ＝Ｌになると、対応するＮＡＮＤゲートＧ３１は非活性となり、代わってＮＡＮＤゲートＧ３２が活性になる。これにより、データ入出力線Ｉ／ＯｉのデータがＮＡＮＤゲートＧ３２を通過し、隣接するユニットゲート回路のＮＡＮＤゲートＧ３４を通過して、隣のデータ線ＷＤｉ−１に出力される。即ち、データ線ＷＤｉを回避して、一つシフトしたデータ線ＷＤｉ−１に出力される。ＳＲｎ＝Ｌによる右シフトの制御も同様である。

以上を要約すると、データ線シフトにより不良カラム救済を行うＤＲＡＭにおいて、データ線シフト回路８は、不良カラムがアクセスされた時にその不良カラムのデータが転送されるべきデータ線ＲＤを起点としてそれより一方側に配置されたデータ線ＲＤを一つずつシフトさせてスペアデータ線ＳＲＤを含めてデータ入出力線Ｉ／Ｏに接続させる。選択回路１０は、不良カラムのアドレスとこれに対応してデータ線シフト回路８によるデータ線シフトの起点毎に１ずつ増えるように各データ入出力線Ｉ／Ｏ毎に割り付けられたシフト指示番号との対応関係を記憶し、不良カラムのアドレスが入力された時にシフト指示番号に対応する選択信号を出力する。シフト制御回路９は、選択回路１０から出力される選択信号とシフト指示番号との比較によりデータ線シフト回路８に対してシフト制御信号を出力する。

上記したＤＲＡＭによれば、不良カラム救済のためのデータ線シフトを行うために、データ線毎に、同時に入出力するＩ／Ｏ端子より少ないシフト指示番号を設定している。これにより、同時に入出力するＩ／Ｏ端子が多い場合にも、Ｉ／Ｏ線領域に通すシフト制御のための選択信号線の本数をＩ／Ｏ線数に比べて減らすことができ、データ線シフト制御のためのエリアペナルティを小さいものとすることができる。また、選択信号線の本数は、Ｉ／Ｏ線数に依らず一定とすることができるので、特にロジック混載型ＤＲＡＭ等の多ビット並列入出力型のメモリに有効である。

なお、本例では、シフト指示番号として、３ビットで表される０〜７の番号を用いたが、一般にｎ（任意の正の整数）ビットで表される番号を設定することができる。また、本例において、特にフューズ回路に電気的プログラミング型のフューズを用いることは、Ｉ／Ｏ線のピッチを小さくする上で有効である。即ち、レーザプログラミング型のフューズを用いた場合には、レーザ照射を行う必要上、その上に配線を通すことができないが、電気的プログラミング型フューズの場合には、その上に配線を通すことができるからである。

＜第１の実施形態＞
図１１は、本発明の半導体記憶装置の第１の実施形態に係る大容量のｅＤＲＡＭの一部の構成を示すブロック図および複数の救済エリアに対するアドレス割り付けの一例を示す図である。このＤＲＡＭは、基本構成は図１乃至図１０を参照して前述したＤＲＡＭと同様であり、複数のサブアレイでデータバッファおよびシフトリダンダンシ（固定式データ線シフト方式のリダンダンシ回路）を共有するように発展させたものである。図１２は、図１１中のシフトリダンダンシ回路２０およびその制御系回路であるリダンダンシ制御回路２２、コマンドラッチ制御回路２３の一部を詳細に示す回路図である。

図１１において、メモリセルがマトリクス状に配列されたメモリセルアレイおよびメモリセルアレイの不良カラムを救済するための冗長カラムセルアレイが不良セルの救済単位で複数の救済エリア<0> １１０〜救済エリア<3> １１３に分割されており、各救済エリア<0> １１０〜<3> １１３で複数の相補データ線ＤＱt/c およびスペアデータ線（図示せず）が共有されている。

各救済エリア<0> 〜<3> １１０〜１１３には、カラム方向の一端側にセンスアンプ（ＳＡ）１１４が設けられており、また、アドレスをデコードしてメモリセルを選択するデコード回路が設けられている。具体的には、ロウ方向一端側にロウデコーダ（Ｒ／Ｄ）１１５が隣接し、センスアンプ１１４の一端側に隣接してカラムデコーダ（Ｃ／Ｄ）１１６が設けられている。

ロウデコーダ１１５にはロウアドレスRA<0：j>が入力され、カラムデコーダ１１６にはカラムアドレスCA<0:i> が入力される。ロウアドレスにより選択されたロウデコーダ１１５が動作し、選択ワード線（ＷＬ）を活性化させる。その際、カラム方向側のセンスアンプ１１４が活性化され、ロウアドレスにより選択されたメモリセルのデータをセンスする。センスアンプ１１４が複数活性化している場合、カラムアドレスの上位あるいは下位ビットの信号によりそのうちの一つが選択され、選択されたセンスアンプ１１４に対して読み出し／書き込みが行われる。

複数の相補データ線ＤＱt/c には、ロウデコーダ１１５により選択された複数カラム分のメモリセルアレイからの読み出しデータ又はメモリセルアレイへの書き込みデータが転送される。スペアデータ線には、冗長カラムセルアレイからの読み出しデータ又は冗長カラムセルアレイへの書き込みデータが転送される。

入出力データラッチ回路(DIN/DOUT ラッチ）１１７は、複数の救済エリア<0> 〜<3> １１０〜１１３で共有されており、外部との間で書込みデータ／読み出しデータを入出力する。つまり、ＤＲＡＭ外部から入力データ信号線を介して入力された書き込みデータをラッチし、書き込みデータシフト信号線を介してＤＲＡＭ内部へ伝える。また、入出力データラッチ回路１１７は、ＤＲＡＭ内部からの読み出しデータが読み出しデータシフト信号線を介して伝えられ、これを一旦ラッチして出力データ信号線を介してＤＲＡＭ外部へ出力する。なお、図１１では、表示の簡略化を図るため、入力データ信号線および出力データ信号線を一括して入出力データ信号線１１８として示し、読み出しデータシフト信号線および書き込みデータシフト信号線を一括して読み出し／書き込みデータシフト信号線１１９として示し、読み出しデータ信号線および書き込みデータ信号線を一括して読み出し／書き込みデータ信号線１２０として示している。

入出力データラッチ回路１１７から出力された書き込みデータシフト信号線上のデータは、シフトリダンダンシ回路２０の書込み側スイッチ（Write Switch）２０１を介して書き込みデータ信号線へ出力される。

データバッファ（ＤＱＢ）２１は、複数の救済エリア<0> 〜<3> １１０〜１１３の配列の例えば一端側に配設され、複数の救済エリア<0> 〜<3> １１０〜１１３で共有されており、読み出しデータ／書込みデータをバッファ増幅する。このデータバッファ２１は、書き込みデータ信号線に接続されており、選択されたセンスアンプ１１４へ相補データ線ＤＱt/c を介して書き込みデータを書き込む。また、データバッファ２１は、選択されたセンスアンプ１１４から相補データ線ＤＱt/c へ出力された読み出しデータを増幅した後、読み出しデータ信号線へ出力する。この読み出しデータ信号線上の読み出しデータは、シフトリダンダンシ回路２０の読出し側スイッチ（Read Switch ）２０２を介して読み出しデータシフト信号線へ出力され、入出力データラッチ回路１１７によりＤＲＡＭ外部へ出力される。

シフトリダンダンシ制御回路２０は、複数の救済エリア<0> 〜<3> １１０〜１１３で共有され、入出力データラッチ回路１１７およびデータバッファ２１に接続されており、複数の救済エリアのうちで選択された救済エリアの不良カラムがアクセスされた時にその不良カラムのデータが転送されるべきデータ線を起点としてそれより一方側に配置されたデータ線を一つずつシフトさせて前記スペアデータ線を含めてデータ入出力線に接続させるデータ線シフト回路を含む。

このシフトリダンダンシ回路２０において、アドレスラッチ回路CFDLTC<0> 〜CFDLTC<3> は、複数の救済エリア<0> 〜<3> １１０〜１１３に対応して設けられ、救済エリア別に不良カラムアドレスデータを記憶する。書込み側スイッチ２０１は、救済エリア指定情報に基づいて複数のアドレスラッチ回路CFDLTC<0> 〜CFDLTC<3> のうちから選択された１つのアドレスラッチ回路に記憶されているアドレスデータに基づいて、入出力データラッチ回路１１７とデータバッファ２１との間のデータ接続対応関係がシフト制御される。読出し側スイッチ２０２は、選択された１つのアドレスラッチ回路に記憶されているアドレスデータに基づいて、入出力データラッチ回路１１７とデータバッファ２１との間のデータ接続対応関係がシフト制御される。

上記したように、データバッファ２１とシフトリダンダンシ回路２０は、ＤＱＢブロック２００を構成しており、複数の救済エリア<0> 〜<3> １１０〜１１３で共有されている。換言すれば、複数の救済エリア<0> 〜<3> １１０〜１１３にそれぞれ設けられている不良カラムアドレス記憶用のアドレスラッチ回路CFDLTC<0> 〜CFDLTC<3> が、データバッファ２１と、書込み側スイッチ２０１と、読出し側スイッチ２０２を共有している。シフトリダンダンシ回路２０は、リダンダンシ制御回路（RDDN CTRL）２２により制御されて動作するものであり、このリダンダンシ制御回路２２に制御データを供給するためにコマンドラッチ制御回路（COMLTC CTRL）２３が設けられている。

コマンドラッチ制御回路２３は、コマンド入力信号線、アドレス入力信号線、クロック入力信号線CLKIN が接続されており、コマンド入力信号線上のコマンド情報をライト信号線WT、リード信号線RD、アクティブ信号線ACT 、プリチャージ信号線PRC へ伝達し、ＤＲＡＭ内部の各回路を制御する。その際、各コマンド情報と同時に入力されるアドレス入力信号線上のアドレス情報に基づいて、カラムアドレス信号線CA<0：i>あるいはロウアドレス信号線RA<0:j> を選択し、ＤＲＡＭ内部の特定のメモリセルに対して、アクティブ／プリチャージあるいはリード／ライト動作を行う。コマンド入力信号線は、ライトコマンド入力信号線WTIN、リードコマンド入力信号線RDIN、アクティブコマンド入力信号線ACTIN 、プリチャージコマンド入力信号線PRCIN を含む。アドレス入力信号線は、カラムアドレス入力信号線CAIN<0:i> 、ロウアドレス入力信号線RAIN<0:j> を含む。また、コマンドラッチ制御回路２３はリダンダンシ制御回路２２を介してシフトリダンダンシ回路２０を制御する。

図１２に示すシフトリダンダンシ回路２０において、４つの救済エリア<0> 〜<3> に対応して救済エリア別に不良カラムアドレスデータを記憶する複数のアドレスラッチ回路CFDLTC<0> 〜CFDLTC<3> が設けられている。そして、リダンダンシ制御回路２２から転送される４つの救済エリア<0> 〜<3> の不良アドレス情報をそれぞれ対応して記憶するアドレスラッチ回路CFDLTC<0> 〜CFDLTC<3> と、４つのアドレスラッチ回路CFDLTC<0> 〜CFDLTC<3> のうちの１個の回路を選択する接続経路を切り換える書込み側マルチプレクサWRMUX、WLMUX および読み出し側マルチプレクサRRMUX、RLMUX と、４つのアドレスラッチ回路CFDLTC<0> 〜CFDLTC<3> のうちの選択した１個分を書込みデータ信号線および読み出しデータ信号線に所望通り接続させる書込み側スイッチ２０１および読出し側スイッチ２０２とを備えている。

書き込みデータシフト信号線および読み出しデータシフト信号線は、４つのラッチ回路CFDLTC<0> 〜CFDLTC<3> のうちの選択された１個の出力に基づいて、読出し側スイッチ２０２内および書込み側スイッチ２０１内で中央あるいは左右の書き込みデータ信号線／読み出しデータ信号線に接続される。

以下、シフトリダンダンシ回路２０を詳しく説明する。シフトリダンダンシ回路２０において、書込み側マルチプレクサWRMUX,WLMUX は、リダンダンシ制御回路２２から転送されるエリアラッチ情報に基づいて４つのアドレスラッチ回路CFDLTC<0> 〜CFDLTC<3> のうちから１つのアドレスラッチ回路を選択する。そして、それに記憶されているアドレスデータ、あるいはそれをライトシフトさせたライトシフトデータWRSHIFT 、あるいはレフトシフトさせたレフトシフトデータWLSHIFT を取り出し、入出力データラッチ回路１１７との間に接続されている書込み側スイッチ２０１へ転送する。

書込み側スイッチ２０１は、書込み側マルチプレクサWRMUX、WLMUX から転送されたデータに基づいて、書込みデータ信号線と書込みデータシフト信号線との間のデータ接続経路が不良カラムを回避する対応関係となるようにシフト制御する。

読み出し側マルチプレクサRRMUX、RLMUX は、リダンダンシ制御回路２２から転送されるエリアラッチ情報に基づいて４つのアドレスラッチ回路CFDLTC<0> 〜CFDLTC<3> のうちから１つのアドレスラッチ回路を選択する。そして、それに記憶されているアドレスデータ、あるいはそれをライトシフトさせたライトシフトデータRRSHIFT 、あるいはレフトシフトさせたレフトシフトデータRLSHIFTを取り出し、データバッファ２１との間に接続されている読出し側スイッチ２０２へ転送する。

読出し側スイッチ２０２は、読み出し側マルチプレクサRRMUX、RLMUX から転送されたデータに基づいて、読み出しデータ信号線と読み出しデータシフト信号線との間のデータ接続経路が不良カラムを回避する対応関係となるようにシフト制御する。

コマンドラッチ制御回路２３は、救済エリア指定アドレスとして２ビットのカラムアドレスCA<h>、CA<i> が入力し、これをデコーダ２３１によりデコードし、デコード出力をクロック入力CLKIN に同期してラッチし、救済エリア指定情報AREA<0> 〜AREA<3> として出力する。

リダンダンシ制御回路２２は、コマンドラッチ制御回路２３から救済エリア指定情報AREA<0> 〜AREA<3> が入力し、これをバッファ２２１および書込みエリア選択線WAREASELを介してシフトリダンダンシ回路２０の書込み側マルチプレクサWRMUX,WLMUX へ転送する。また、AREA<0> 〜AREA<3> 入力をクロック入力RAREACLKに同期してアドレスラッチ回路RAREAADDLTC <0:3> ２２２に取り込み、これをバッファ２２３および読み出しエリア選択線RAREASELを介してシフトリダンダンシ回路２０の読み出し側マルチプレクサRRMUX,RLMUX へ転送する。

上記構成において、救済エリア<0:3> に対応するアドレスラッチ回路CFDLTC<0:3> の出力は、書込み側マルチプレクサWLMUX あるいはWRMUX で選択された後、レフトシフトデータWLSHIFT あるいはライトシフトデータWRSHIFT として書込み側スイッチ２０１に供給される。また、上記救済エリア<0:3> に対応するアドレスラッチ回路CFDLTC<0:3> の出力は、読み出し側マルチプレクサRLMUX あるいはRRMUX で選択された後、レフトシフトデータRLSHIFT あるいはライトシフトデータRRSHIFT として読出し側スイッチ２０２に供給される。

書込み側マルチプレクサWRMUX,WLMUX の制御は、コマンドラッチ制御回路２３内でカラムアドレスCA<h:i> をデコードした結果をクロック入力CLKIN によりラッチ回路AREAADDLTC<0:3> ２３２にラッチした後、リダンダンシ制御回路２２内で再駆動された書込みエリア選択線WARESEL<0:3>の信号が供給されることによって行われる。この際、クロック入力CLKIN によりラッチする前にカラムアドレスCAIN<h:i> をデコードするので、デコードに伴う理論段数はＤＲＡＭ内部のデータパスには加算されず、書込み側マルチプレクサWLMUX、WRMUX における選択動作のみが論理遅延となる。

また、読み出し側マルチプレクサRRMUX、RLMUX の制御は、センスアンプ１１４〜相補データ線DQt/c 〜読み出しデータ信号線の遅延と同期を取るために、前記書込みエリア選択線WARESEL<0:3>をリダンダンシ制御回路２２内でクロック入力RAREACLKにより一旦ラッチした出力である読出しエリア選択線RARESEL<0:3>の信号が供給されることによって行われる。

上記した本実施形態のｅＤＲＡＭは、４つの救済エリア<0:3>に対応してシフトリダンダンシ回路２０に設けられているアドレスラッチ回路CFDLTC<0> 〜CFDLTC<3> が、読出し側スイッチ２０２および書込み側スイッチ２０１を共有している。これにより、４つの救済エリア<0:3> でデータバッファ２１を共有することが可能になり、救済効率および面積低減を図ることができる。また、救済エリア指定情報AREA<0> 〜AREA<3> をクロック入力CLKIN によりラッチする前にカラムアドレスCAIN<h:i> をデコードするので、デコードに伴う理論段数はＤＲＡＭ内部のデータパスには加算されず、データパスにおける論理遅延を最小にすることができる。

＜第２の実施形態＞
図１３は、本発明の半導体記憶装置の第２の実施形態に係る大容量のｅＤＲＡＭの一部の構成を示すブロック図および複数の救済エリアに対するアドレス割り付けの一例を示す図である。図１３に示す構成は、図１１を参照して前述した構成と比べて、メモリセルアレイを配列方向に複数の救済エリア<0-0>,<1-0>,<0-1>,<1-1> １１００〜１１０３、<0-2>,<1-2>,<0-3>,<1-3> １１１０〜１１１３に分け、これらメモリセルアレイを二分する中央部分にデータバッファ（ＤＱＢ）３１を配置し、データバッファ３１より図中上側の片側領域における複数の救済エリア<0-0> 〜<1-1> と、データバッファ３１より図中の下側の片側領域における複数の救済エリア<0-2> 〜<1-3> とでデータバッファ３１を共有することによって、さらに面積削減を図っている。

この場合、データバッファ３１には、両側（図中上下）から相補データ線ＤＱt/c が接続されているので、データバッファ３１近傍にシフトリダンダンシ回路を配置するとレイアウトが複雑化する懸念がある。これを避けるため、本実施形態では、データバッファとは隣接しない位置で、メモリセルアレイの一端側、例えば図中最下端の救済エリア<1-3> と入出力データラッチ回路（DIN/DOUTラッチ）１１７との間にシフトリダンダシ回路３０を配置している。

このような構成をとる場合、シフトリダンダシ回路３０内には多数の救済エリア<0-0>,<1-0>,<0-1>,<1-1> 、<0-2>,<1-2>,<0-3>,<1-3> に対応して多数のアドレスラッチ回路CFDLTCが存在することになり、アドレスラッチ回路CFDLTCの出力をマルチプレクスする動作が複雑化し、これに伴ってデータパスの論理遅延段数が増大する。しかし、この場合、図１３中に示すように、救済エリアの選択アドレスの一部にロウアドレスRA<j> を用い、このロウアドレスRA<j> とカラムアドレスCA<h>,CA<i> とを併用することにより、上記したデータパスの論理遅延段数の増大を抑制（低減）することが可能となる。この具体例について以下に説明する。

図１４は、図１３に示したｅＤＲＡＭに適用されるシフトリダンダシ回路３０の具体的な回路構成の一例を示しており、図１２を参照して前述したシフトリダンダシ回路２０の一部を変更したものである。即ち、複数の救済エリア<0-0>,<1-0>,<0-1>,<1-1> 、<0-2>,<1-2>,<0-3>,<1-3> に対応するアドレスラッチ回路CFDLTC<0-0>〜CFDLTC<1-1> 、<0-2>CFDLTC〜CFDLTC<1-3> を、例えば２個の救済エリアを１組とする複数組（<0-0>,<1-0>）,（<0-1>,<1-1>) 、（<0-2>,<1-2>),（<0-3>,<1-3>) に分けている。そして、ロウアドレスRA<j> により制御されるマルチプレクサ３０１を、アドレスラッチ回路の各組（<0-0>,<1-0>）,（<0-1>,<1-1>) 、（<0-2>,<1-2>）,（<0-3>,<1-3>) と書込み側マルチプレクサWLMUX、WRMUX との間およびアドレスラッチ回路の各組と読み出し側マルチプレクサRLMUX、RRMUX との間に挿入し、ロウアドレスRA<j> の論理レベルに応じて各組内の一方のアドレスラッチ回路を選択して書込み側マルチプレクサWLMUX、WRMUX あるいは読み出し側マルチプレクサRLMUX、RRMUX に接続するように構成している。

上記構成において、ロウアドレスRA<j> によるマルチプレクス動作は、読出し動作や書込み動作よりずっと早い段階で確定するので、救済エリア選択のための信号を読出し動作と書込み動作とで異なる信号（別々の信号）を設ける必要がなく、また、データパスの論理段数には全く影響がない。

なお、本発明は、ＤＲＡＭに限定されるものではなく、ＳＲＡＭ，ＥＥＰＲＯＭ等の他の半導体メモリにも同様に実施することが可能である。

本発明に係るデータ線シフト方式のＤＲＡＭのブロック図。 図１のＤＲＡＭのメモリセルアレイの構成を示す回路図。 図１のＤＲＡＭのデータ線シフト方式の原理を説明するための図。 図１のＤＲＡＭにおける選択回路の構成を示す回路図。 図１のＤＲＡＭにおける選択回路のカラムアドレスとフューズ回路のフューズとの関係を示す図。 図１のＤＲＡＭのシフト制御回路の構成を示すブロック図。 図６のシフト制御回路におけるフューズ回路の具体的な構成を示す回路図。 図６のシフト制御回路における判定回路の構成を示す回路図。 図１中のデータ線シフト回路のデータ読み出し部の構成を示す回路図。 図１中のデータ線シフト回路のデータ書き込み部の構成を示す回路図。 本発明の半導体記憶装置の第１の実施形態に係るＤＲＡＭのブロック図。 図１１中のシフトリダンダンシ回路およびその制御回路の具体的な構成を示す回路図。 本発明の半導体記憶装置の第２の実施形態に係るＤＲＡＭのブロック図。 図１３に示したＤＲＡＭに適用されるシフトリダンダシ回路の具体的な構成を示す回路図。 従来のＤＲＡＭのブロック図。 図１５中のデータシフトリダンダンシ回路部の回路図。

符号の説明

１１０〜１１３…救済エリア、１１４…センスアンプ、１１５…ロウデコーダ、１１６…カラムデコーダ、１１７…入出力データラッチ回路、１１８…入出力データ信号線、１１９…読み出し／書き込みデータシフト信号線、１２０…読み出し／書き込みデータ信号線、２０…シフトリダンダンシ回路、２０１…書込み側スイッチ、２０２…読出し側スイッチ、２１…データバッファ、２２…リダンダンシ制御回路、２２１、２２３…バッファ、２３…コマンドラッチ制御回路、２３１…デコーダ、２３２…アドレスラッチ回路、CFDLTC<0> 〜CFDLTC<3> …アドレスラッチ回路、RRMUX、RLMUX …読み出し側マルチプレクサ、WRMUX、WLMUX …書込み側マルチプレクサ、DQt/c …相補データ線。

Claims (5)

1. メモリセルがマトリクス状に配列されたメモリセルアレイおよび前記メモリセルアレイの不良ビット線を救済するための冗長カラムセルアレイが不良セルの救済単位で分割された複数の救済エリアと、
   アドレスをデコードして前記メモリセルアレイ内のメモリセルを選択するデコード回路と、
   前記複数の救済エリアで共有され、前記デコード回路により複数カラム分の前記メモリセルアレイからの読み出しデータ又はメモリセルアレイへの書き込みデータが転送される複数のデータ線と、
   前記複数の救済エリアで共有され、前記冗長カラムセルアレイからの読み出しデータ又は冗長カラムセルアレイへの書き込みデータが転送されるスペアデータ線と、
   前記複数の救済エリアで共有され、読み出しデータ／書込みデータをバッファ増幅するデータバッファ回路と、
   前記複数の救済エリアで共有され、外部との間で書込みデータ／読み出しデータを入出力する入出力データラッチ回路と、
   前記入出力データラッチ回路に接続されたデータ入出力線と、
   前記複数の救済エリアで共有され、前記入出力データラッチ回路およびデータバッファ回路に接続され、前記複数の救済エリアのうちで選択された救済エリアの不良カラムがアクセスされた時にその不良カラムのデータが転送されるべきデータ線を起点としてそれより一方側に配置されたデータ線を一つずつシフトさせて前記スペアデータ線を含めて前記データ入出力線に接続させるデータ線シフト回路を含むデータシフトリダンダンシ回路
   とを具備することを特徴とする半導体記憶装置。
2. 前記データシフトリダンダンシ回路は、
   前記複数の救済エリアに対応して設けられ、救済エリア別に不良カラムアドレスデータを記憶する複数のアドレスラッチ回路と、
   救済エリア指定情報に基づいて前記複数のアドレスラッチ回路のうちから選択された１つのアドレスラッチ回路に記憶されているアドレスデータに基づいて、前記入出力データラッチ回路と前記データバッファ回路との間のデータ接続対応関係がシフト制御される書込み側スイッチおよび読み出し側スイッチ
   とを具備することを特徴とする請求項１記載の半導体記憶装置。
3. 前記データシフトリダンダンシ回路は、前記入出力データラッチ回路とデータバッファ回路との間に配設されていることを特徴とする請求項１記載の半導体記憶装置。
4. 救済エリア選択アドレスを所定のクロック入力に基づいてデコードし、デコード出力をラッチすることによって前記救済エリア指定情報を生成することを特徴とする請求項２記載の半導体記憶装置。
5. 前記データシフトリダンダンシ回路は、前記複数の救済エリアの中間部に配置されており、前記救済エリアを選択するためにロウアドレスとカラムアドレスの双方を用いることを特徴とする請求項１記載の半導体記憶装置。

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