JP4152736B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、より特定的にはシフト方式の冗長構成を備える半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、アクセス速度が速く、低消費電力で動作する半導体記憶装置が求められている。このような、要求を満たす半導体記憶装置として、シフト方式の半導体記憶装置が挙げられる。
【０００３】
現在の高集積化が進んだ半導体記憶装置においては、欠陥のない製品を製造することは極めて困難である。そのため、半導体記憶装置内に冗長構成を予め設け、製造工程において生じた欠陥箇所を使用せず、冗長構成を使用することによって歩留まりの向上が図られている。
【０００４】
しかし、シフト方式の半導体記憶装置は、冗長構成の数が少ないのが一般的であり、歩留まりの向上にも限界があった。そのため、歩留まりの向上を目的として、冗長構成の数を増やす技術が公開されている。（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開平２０００−１００１９１号公報（第１５頁、第３図）
【０００６】
【発明が解決しようとする課題】
しかし、特許文献１の技術では、シフト方式を実現するスイッチ部を制御する回路が隣接する回路の出力信号の結果を伝播して利用するような構成となっている。したがって、すべてのシフト状態が決定するまでにある程度の時間が必要であり、アクセスごとにリアルタイムでシフト状態を切替えると、アクセス速度の低下を招く。
【０００７】
また、欠陥箇所を救済するための冗長構成も２つしか備えておらず、歩留まりの向上には十分とはいえない。
【０００８】
この発明は、以上のような問題点を解決するためになされたものであって、この発明の目的は、アクセス速度の低下を招くことなく、メモリセルへのアクセスごとにリアルタイムでシフト状態を切替えることにより、歩留まりの向上を図ることが可能な半導体記憶装置を提供することである。
【０００９】
【課題を解決するための手段】
この発明に従う半導体記憶装置は、複数のメモリセルが配置されたメモリセルアレイを備え、メモリセルアレイは、第１番目から第（Ｌ＋Ｍ）番目に予め順序付けられた（Ｌ＋Ｍ）本（Ｌ：２以上の整数、Ｍ：Ｌ未満の自然数）のローカルデータ線を含み、（Ｌ＋Ｍ）本のローカルデータ線は、並列に入出力データを伝達するＬ本の正規データ線と、Ｌ本の正規データ線のうちの１本の正規データ線単位で不良を救済するために設けられたＭ本のスペアデータ線とを有し、入出力データをメモリセルアレイへ伝達するためのＬ本のグローバルデータ線と、（Ｌ＋Ｍ）本のローカルデータ線とＬ本のグローバルデータ線との間に設けられたスイッチ切替回路と、スイッチ切替回路を制御するための切替制御回路とをさらに備え、スイッチ切替回路は、Ｌ本のグローバルデータ線に対応してそれぞれ設けられるＬ個のスイッチ回路を含み、Ｌ個のスイッチ回路のうちの第Ｊ番目のスイッチ回路（Ｊ：Ｌ以下の自然数）は、指示されたシフト数Ｋ（Ｋ：０以上Ｍ以下の整数）に応じて、対応する第Ｊ番目のグローバルデータ線を（Ｌ＋Ｍ）本のローカルデータ線のうちの第Ｊ番目から第（Ｊ＋Ｋ）番目のローカルデータ線のうちの１本と選択的に接続し、切替制御回路は、Ｌ本の正規データ線のうちの不良に対応する正規データ線を特定する不良アドレスを、各々が記憶可能なＭ個のプログラム回路と、Ｍ個のプログラム回路にそれぞれ対応して設けられるＭ個の第１のデコーダと、Ｍ個のプログラム回路のＭ個の出力に応じて、Ｌ個のスイッチ回路のそれぞれに対してシフト数を指示する第２のデコーダとを含み、Ｍ個の第１のデコーダの各々は、対応するプログラム回路に記憶された不良アドレスに対応する正規データ線を救済する場合、Ｌ個のスイッチ回路のそれぞれに対応したシフトの要否に関するＬ個の判定結果を並列に出力し、第２のデコーダは、Ｍ個の第１のデコーダのそれぞれから出力されたＭ組のＬ個の判定結果に応じて、Ｌ個のスイッチ回路にそれぞれ対応するＬ個のシフト数を算出し、Ｍは２であり、第２のデコーダは、Ｌ個のスイッチ回路にそれぞれ対応して設けられたＬ個のデコード回路を有し、Ｌ個のデコード回路の各々は、第Ｊ番目のスイッチ回路に対して指示されるシフト数が１に設定され、かつ、Ｌ個のスイッチ回路のうちの第（Ｊ＋１）番目のスイッチ回路に対して指示されるシフト数が２に設定されているときには、第Ｊ番目のスイッチ回路におけるシフト数を２に修正する。
この発明に従う半導体記憶装置は、複数のメモリセルが配置されたメモリセルアレイを備え、メモリセルアレイは、第１番目から第（Ｌ＋Ｍ）番目に予め順序付けられた（Ｌ＋Ｍ）本（Ｌ：２以上の整数、Ｍ：Ｌ未満の自然数）のローカルデータ線を含み、（Ｌ＋Ｍ）本のローカルデータ線は、並列に入出力データを伝達するＬ本の正規データ線と、Ｌ本の正規データ線のうちの１本の正規データ線単位で不良を救済するために設けられたＭ本のスペアデータ線とを有し、入出力データをメモリセルアレイへ伝達するためのＬ本のグローバルデータ線と、（Ｌ＋Ｍ）本のローカルデータ線とＬ本のグローバルデータ線との間に設けられたスイッチ切替回路と、スイッチ切替回路を制御するための切替制御回路とをさらに備え、スイッチ切替回路は、Ｌ本のグローバルデータ線に対応してそれぞれ設けられるＬ個のスイッチ回路を含み、Ｌ個のスイッチ回路のうちの第Ｊ番目のスイッチ回路（Ｊ：Ｌ以下の自然数）は、指示されたシフト数Ｋ（Ｋ：０以上Ｍ以下の整数）に応じて、対応する第Ｊ番目のグローバルデータ線を（Ｌ＋Ｍ）本のローカルデータ線のうちの第Ｊ番目から第（Ｊ＋Ｋ）番目のローカルデータ線のうちの１本と選択的に接続し、切替制御回路は、Ｌ本の正規データ線のうちの不良に対応する正規データ線を特定する不良アドレスを、各々が記憶可能なＭ個のプログラム回路と、Ｍ個のプログラム回路にそれぞれ対応して設けられるＭ個の第１のデコーダと、Ｍ個のプログラム回路のＭ個の出力に応じて、Ｌ個のスイッチ回路のそれぞれに対してシフト数を指示する第２のデコーダとを含み、Ｍ個の第１のデコーダの各々は、対応するプログラム回路に記憶された不良アドレスに対応する正規データ線を救済する場合、Ｌ個のスイッチ回路のそれぞれに対応したシフトの要否に関するＬ個の判定結果を並列に出力し、第２のデコーダは、Ｍ個の第１のデコーダのそれぞれから出力されたＭ組のＬ個の判定結果に応じて、Ｌ個のスイッチ回路にそれぞ れ対応するＬ個のシフト数を算出し、Ｍは２であり、Ｍ個のプログラム回路に記憶されているＭ個の不良アドレスのうちの値の大きい方の不良アドレスは、Ｌ本の正規データ線のうちの第Ｉ番目（Ｉ：２以上Ｌ以下の自然数）の正規データ線が、不良に対応する場合に、第（Ｉ−１）番目の正規データ線を特定するよう設定される。
この発明に従う半導体記憶装置は、複数のメモリセルが配置されたメモリセルアレイを備え、メモリセルアレイは、第１番目から第（Ｌ＋Ｍ）番目に予め順序付けられた（Ｌ＋Ｍ）本（Ｌ：２以上の整数、Ｍ：Ｌ未満の自然数）のローカルデータ線を含み、（Ｌ＋Ｍ）本のローカルデータ線は、並列に入出力データを伝達するＬ本の正規データ線と、Ｌ本の正規データ線のうちの１本の正規データ線単位で不良を救済するために設けられたＭ本のスペアデータ線とを有し、入出力データをメモリセルアレイへ伝達するためのＬ本のグローバルデータ線と、（Ｌ＋Ｍ）本のローカルデータ線とＬ本のグローバルデータ線との間に設けられたスイッチ切替回路と、スイッチ切替回路を制御するための切替制御回路とをさらに備え、スイッチ切替回路は、Ｌ本のグローバルデータ線に対応してそれぞれ設けられるＬ個のスイッチ回路を含み、Ｌ個のスイッチ回路のうちの第Ｊ番目のスイッチ回路（Ｊ：Ｌ以下の自然数）は、指示されたシフト数Ｋ（Ｋ：０以上Ｍ以下の整数）に応じて、対応する第Ｊ番目のグローバルデータ線を（Ｌ＋Ｍ）本のローカルデータ線のうちの第Ｊ番目から第（Ｊ＋Ｋ）番目のローカルデータ線のうちの１本と選択的に接続し、切替制御回路は、Ｌ本の正規データ線のうちの不良に対応する正規データ線を特定する不良アドレスを、各々が記憶可能なＭ個のプログラム回路と、Ｍ個のプログラム回路にそれぞれ対応して設けられるＭ個の第１のデコーダと、Ｍ個のプログラム回路のＭ個の出力に応じて、Ｌ個のスイッチ回路のそれぞれに対してシフト数を指示する第２のデコーダとを含み、Ｍ個の第１のデコーダの各々は、対応するプログラム回路に記憶された不良アドレスに対応する正規データ線を救済する場合、Ｌ個のスイッチ回路のそれぞれに対応したシフトの要否に関するＬ個の判定結果を並列に出力し、第２のデコーダは、Ｍ個の第１のデコーダのそれぞれから出力されたＭ組のＬ個の判定結果に応じて、Ｌ個のスイッチ回路にそれぞれ対応するＬ個のシフト数を算出し、Ｍは２であり、Ｍ個の第１のデコーダの各々は、Ｌ個の第１のデコード回路を有し、Ｍ組のＬ個の第１のデコード回路は、Ｍ組のＬ個の判定結果のうちのＬ個のスイッチ回路にそれぞれ対応するＭ組の判定結果をそれぞれ示す第１および第２の制御信号を出力し、第２のデコーダは、Ｌ個のスイッチ回路にそれぞれ対応して設けられたＬ個の第２のデコード回路を有し、Ｌ個の第２のデコード回路のうちの第Ｊ番目のスイッチ回路に対応する第Ｊ番目の第２のデコード回路は、第Ｊ番目の第２のデコード回路に対応する第１および第２の制御信号のレベルが所定の第１の組合せである場合に、第Ｊ番目のスイッチ回路に対して指示されるシフト数を０に設定する第１のシフト制御信号を生成する第１の論理回路と、第Ｊ番目の第２のデコード回路に対応する第１および第２の制御信号のレベルが所定の第２の組合せであり、かつ、Ｌ個のスイッチ回路のうちの第（Ｊ＋１）番目のスイッチ回路に対応する第１および第２の制御信号のレベルが所定の第３の組合せ以外である場合に、第Ｊ番目のスイッチ回路に対して指示されるシフト数を１に設定する第２のシフト制御信号を生成する第２の論理回路と、第Ｊ番目の第２のデコード回路に対応する第１および第２の制御信号のレベルが所定の第３の組合せである場合、または、第Ｊ番目の第２のデコード回路に対応する第１および第２の制御信号のレベルが所定の第２の組合せであり、かつ、第（Ｊ＋１）番目のスイッチ回路に対応する第１および第２の制御信号のレベルが所定の第３の組合せである場合において、第Ｊ番目のスイッチ回路に対して指示されるシフト数を２に設定する第３のシフト制御信号を生成する第３の論理回路とを有する。
【００１０】
【発明の実施の形態】
以下において、本発明の実施の形態について、図面を参照しながら説明する。なお、図中同一符号は同一または相当部分を示す。
【００１１】
［実施の形態１］
図１は、実施の形態１に従う半導体記憶装置１０００の構成の一例を示すブロック図である。
【００１２】
図１を参照して、半導体記憶装置１０００は、各々が行列状に配列される複数のメモリセルＭＣを有するメモリアレイ１００とアドレスデコーダ６０とを備える。
【００１３】
メモリアレイ１００は、メモリセルの列単位に対応して配置されるデータ線ＩＯ０〜ＩＯ１２９と、メモリセルの行単位に対応して配置されるワード線ＷＬ０〜ＷＬ３１とを含む。なお、以下においては、データ線ＩＯ０〜ＩＯ１２９およびワード線ＷＬ０〜ＷＬ３１を総括的に表現する場合には、それぞれデータ線ＩＯおよびワード線ＷＬとも称する。また、本実施の形態のデータ線ＩＯ線およびワード線ＷＬの数は一例であって、さらに多くてもよい。データ読出し時およびデータ書込み時に欠陥メモリセルと電気的に接続されるデータ線ＩＯ（以下、不良データ線ＩＯとも称する）が存在する場合、不良データ線ＩＯを使用せず、データ線ＩＯ１２８（Ｓ１）およびＩＯ１２９（Ｓ２）が、スペアデータ線としてそれぞれ使用される。したがって、データ線ＩＯ０〜ＩＯ１２７を正規データ線ＩＯとも称する。以下においては、不良データ線ＩＯを特定するアドレスを不良データ線アドレスとも称する。たとえば、不良データ線ＩＯ２の不良データ線アドレスは“２”となる。また、データ線ＩＯを特定するアドレスをデータ線アドレスとも称する。たとえば、データ線ＩＯ２のデータ線アドレスは“２”となる。
【００１４】
メモリアレイ１００は、一例として、ワード線ＷＬ０〜ＷＬ７、ワード線ＷＬ８〜ＷＬ１５、ワード線ＷＬ１６〜ＷＬ２３およびワード線ＷＬ２４〜ＷＬ３１をそれぞれ含む、バンクＫ，Ｌ，ＭおよびＮに分割される。
【００１５】
アドレスデコーダ６０は、アドレス信号ＡＤＤのうちのロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡが入力されると、メモリアレイ１００内の所望のメモリセル（以下、選択メモリセルとも称する）を選択する。
【００１６】
図２は、メモリアレイ１００の複数のバンクのうちの１つの内部構成を示した概略図である。なお、説明のためにアドレスデコーダ６０も図示している。
【００１７】
図２を参照して、メモリアレイ１００内に示されるバンクは、一例として、バンクＫであるとする。メモリアレイ１００内のバンクＫは、ビット線対ＢＬＰと、リードアンプ／ライトドライバ回路２５，２６と、コラム選択線ＣＳＬＯおよびＣＳＬＥとを含む。
【００１８】
ビット線対ＢＬＰは、メモリセルの列単位に対応して配置され、行方向に複数配置される。ビット線対ＢＬＰは、互いに相補なビット線ＢＬおよび／ＢＬから構成される。ワード線ＷＬ０とビット線／ＢＬの間には、メモリセルＭＣが電気的に接続される。ワード線ＷＬ１とビット線ＢＬの間には、メモリセルＭＣが電気的に接続される。すなわち、ビット線／ＢＬと偶数行のワード線との間にそれぞれメモリセルが列方向に設けられる。一方、ビット線ＢＬと奇数行のワード線との間にそれぞれメモリセルが列方向に設けられる。以下においては、複数のメモリセルが接続されるビット線対ＢＬＰをビット線対列とも称する。
【００１９】
ワード線ＷＬは、アドレスデコーダ６０に入力されるロウアドレス信号ＲＡに応じて選択的に活性化される。
【００２０】
リードアンプ／ライトドライバ回路２５および２６は、各ビット線対ＢＬＰに対して、行方向に、１つのビット線対ＢＬＰおきに交互にビット線対ＢＬＰの一端および他端に電気的に接続される。リードアンプ／ライトドライバ回路２５および２６は、ビット線対列の奇数列の一端およびビット線対列の偶数列の他端にそれぞれ電気的に接続される。リードアンプ／ライトドライバ回路２５は、コラム選択線ＣＳＬＯと電気的に接続される。一方、リードアンプ／ライトドライバ回路２６は、コラム選択線ＣＳＬＥと電気的に接続される。なお、本実施の形態においては、各データ線ＩＯに対して、一例として２つのリードアンプ／ライトドライバ回路が接続されるものとする。
【００２１】
リードアンプ／ライトドライバ回路２５は、アドレスデコーダ６０に入力されるコラムアドレス信号ＣＡに応じて、コラム選択線ＣＳＬＯによって伝達される列選択信号により活性化され、選択メモリセルとデータ線ＩＯ０とを電気的に接続する。一方、リードアンプ／ライトドライバ回路２６は、アドレスデコーダ６０に入力されるコラムアドレス信号ＣＡに応じて、コラム選択線ＣＳＬＥによって伝達される列選択信号により活性化され、選択メモリセルとデータ線ＩＯ０とを電気的に接続する。なお、本実施の形態では、１つのデータＩＯ線に２つのリードアンプ／ライトドライバ回路が接続されている構成を示しているが、２つに限定されることはなく、３つ以上であってもよい。
【００２２】
データ読出し時、リードアンプ／ライトドライバ回路２５は、選択メモリセルのデータを増幅して、対応するデータ線ＩＯ０に出力する。一方、データ書込み時、リードアンプ／ライトドライバ回路２５は、対応するデータ線ＩＯ０から入力されたデータを選択メモリセルに書込む。
【００２３】
再び図１を参照して、半導体記憶装置１０００は、さらに、切替制御回路３００を備える。
【００２４】
切替制御回路３００は、バンクＫ，Ｌ，ＭおよびＮにそれぞれ対応して設けられたヒューズ回路１１，１２，１３および１４と、ヒューズ切替回路２０と、プリデコーダ３０および３０＃とを含む。
【００２５】
ヒューズ回路１１，１２，１３および１４は、バンクＫ，Ｌ，ＭおよびＮ内にそれぞれ対応して欠陥メモリセルが存在する際の不良データ線アドレスを記憶可能な、ヒューズ群Ｋ１，Ｋ２、ヒューズ群Ｌ１，Ｌ２、ヒューズ群Ｍ１，Ｍ２およびヒューズ群Ｎ１，Ｎ２をそれぞれ有する。各ヒューズ群は、高電圧を印加することによってプログラム可能な電気ヒューズが用いられ、各ヒューズ群にプログラムされた不良データ線アドレスは、ヒューズ切替回路２０へ出力される。本実施の形態における半導体記憶装置１０００においては、２つの不良データ線アドレスをヒューズ回路内の２つのヒューズ群にプログラムさせる場合、後述するデータ線ＧＩＯと所望のデータ線ＩＯとを電気的に接続させるために、値の大きい方の不良データ線アドレスから１を減算した値がプログラムされる。たとえば、２つの不良データ線アドレスの値が“１０”および“２０”である場合、“２０”から“１”を減算した“１９”がヒューズ群にプログラムされる。
【００２６】
本実施の形態においては、２つの不良データ線アドレスを２つのヒューズ群にプログラムさせる場合、値の大きい方の不良データ線アドレスから１を減算した値は、ヒューズ群Ｋ２，Ｌ２，Ｍ２およびＮ２へプログラムされるとする。以下においては、ヒューズ回路内のヒューズ群にプログラムされる不良データ線アドレスをヒューズプログラムアドレスとも称する。
【００２７】
ヒューズ切替回路２０は、ロウアドレス信号ＲＡが入力される。ヒューズ切替回路２０は、ロウアドレス信号ＲＡにより選択されるワード線ＷＬを含むバンクに応じて、各ヒューズ群からの信号を選択的にプリデコーダ３０および３０＃へ出力する。
【００２８】
たとえば、アドレスデコーダ６０により、バンクＫ内のワード線ＷＬが選択された場合、ヒューズ切替回路２０は、ヒューズ回路１１内のヒューズ群Ｋ１およびＫ２から入力された信号をヒューズ信号ＤＡ＜６：０＞およびＤＡ＃＜６：０＞としてそれぞれプリデコーダ３０および３０＃へ出力する。
【００２９】
ここで、ＤＡ＜６：０＞は、ＤＡ＜０＞〜ＤＡ＜６＞を総括的に表記したものである。なお、以下、本明細書においては、複数ビットの信号を総括的に示す場合には、同様の表記を用いるものとする。また、以下においては、信号およびデータ等の２値的な高電圧状態（たとえば、電源電圧Ｖｃｃ）および低電圧状態（たとえば、接地電圧ＧＮＤ）を、それぞれ、Ｈレベル（“１”）およびＬレベル（“０”）とも称する。
【００３０】
図３は、プリデコーダ３０の内部構成を示す回路図である。
図３を参照して、プリデコーダ３０は、信号変換回路６１，６２，６３，６４，６５，６６，６７，６８，６９，７０，７１，７２および７３を含む。
【００３１】
信号変換回路６１は、ＮＯＲ回路７４と、インバータ７５とを有する。ＮＯＲ回路７４は、ヒューズ信号ＤＡ＜０＞，ＤＡ＜１＞およびＤＡ＜２＞の否定的論理和演算を行なった信号を出力する。インバータ７５は、ＮＯＲ回路７４の出力信号の反転レベルの信号を信号Ｚ＜０＞として出力する。
【００３２】
信号変換回路６２は、ＮＯＲ回路７６と、インバータ７７とを有する。ＮＯＲ回路７６は、ヒューズ信号ＤＡ＜１＞およびＤＡ＜２＞の否定的論理和演算を行なった信号を出力する。インバータ７７は、ＮＯＲ回路７６の出力信号の反転レベルの信号を信号Ｚ＜１＞として出力する。
【００３３】
信号変換回路６３は、ＡＮＤ回路７８と、ＮＯＲ回路７９と、インバータ８０とを有する。ＡＮＤ回路７８は、ヒューズ信号ＤＡ＜０＞およびＤＡ＜１＞の論理積演算を行なった信号を出力する。ＮＯＲ回路７９は、ＡＮＤ回路７８の出力信号およびヒューズ信号ＤＡ＜２＞の否定的論理和演算を行なった信号を出力する。インバータ８０は、ＮＯＲ回路７９の出力信号の反転レベルの信号を信号Ｚ＜２＞として出力する。
【００３４】
信号変換回路６４は、インバータ８１，８２を有する。インバータ８１は、ヒューズ信号ＤＡ＜２＞の反転レベルの信号を出力する。インバータ８２は、インバータ８１の出力信号の反転レベルの信号を信号Ｚ＜３＞として出力する。
【００３５】
信号変換回路６５は、ＯＲ回路８３と、ＮＡＮＤ回路８４と、インバータ８５とを有する。ＯＲ回路８３は、ヒューズ信号ＤＡ＜０＞およびＤＡ＜１＞の論理和演算を行なった信号を出力する。ＮＡＮＤ回路８４は、ＯＲ回路８３の出力信号およびヒューズ信号ＤＡ＜２＞の否定的論理積演算を行なった信号を出力する。インバータ８５は、ＮＡＮＤ回路８４の出力信号の反転レベルの信号を信号Ｚ＜４＞として出力する。
【００３６】
信号変換回路６６は、ＮＡＮＤ回路８６と、インバータ８７とを有する。ＮＡＮＤ回路８６は、ヒューズ信号ＤＡ＜１＞およびＤＡ＜２＞の否定的論理積演算を行なった信号を出力する。インバータ８７は、ＮＡＮＤ回路８６の出力信号の反転レベルの信号を信号Ｚ＜５＞として出力する。
【００３７】
信号変換回路６７は、ＮＡＮＤ回路８８と、インバータ８９とを有する。ＮＡＮＤ回路８８は、ヒューズ信号ＤＡ＜０＞，ＤＡ＜１＞およびＤＡ＜２＞の否定的論理積演算を行なった信号を出力する。インバータ８９は、ＮＡＮＤ回路８８の出力信号の反転レベルの信号を信号Ｚ＜６＞として出力する。
【００３８】
信号変換回路６８は、ＮＯＲ回路９０と、インバータ９１とを有する。ＮＯＲ回路９０は、ヒューズ信号ＤＡ＜３＞およびＤＡ＜４＞の否定的論理和演算を行なった信号を出力する。インバータ９１は、ＮＯＲ回路９０の出力信号の反転レベルの信号を信号Ｚ＜７＞として出力する。
【００３９】
信号変換回路６９は、インバータ９２，９３を有する。インバータ９２は、ヒューズ信号ＤＡ＜４＞の反転レベルの信号を出力する。インバータ９３は、インバータ９２の出力信号の反転レベルの信号を信号Ｚ＜８＞として出力する。
【００４０】
信号変換回路７０は、ＮＡＮＤ回路９４と、インバータ９５とを有する。ＮＡＮＤ回路９４は、ヒューズ信号ＤＡ＜３＞およびＤＡ＜４＞の否定的論理積演算を行なった信号を出力する。インバータ９５は、ＮＡＮＤ回路９４の出力信号の反転レベルの信号を信号Ｚ＜９＞として出力する。
【００４１】
信号変換回路７１は、ＮＯＲ回路９６と、インバータ９７とを有する。ＮＯＲ回路９６は、ヒューズ信号ＤＡ＜５＞およびＤＡ＜６＞の否定的論理和演算を行なった信号を出力する。インバータ９７は、ＮＯＲ回路９６の出力信号の反転レベルの信号を信号Ｚ＜１０＞として出力する。
【００４２】
信号変換回路７２は、インバータ９８，９９を有する。インバータ９８は、ヒューズ信号ＤＡ＜６＞の反転レベルの信号を出力する。インバータ９９は、インバータ９８の出力信号の反転レベルの信号を信号Ｚ＜１１＞として出力する。
【００４３】
信号変換回路７３は、ＮＡＮＤ回路１０１と、インバータ１０２とを有する。ＮＡＮＤ回路１０１は、ヒューズ信号ＤＡ＜５＞およびＤＡ＜６＞の否定的論理積演算を行なった信号を出力する。インバータ１０２は、ＮＡＮＤ回路１０１の出力信号の反転レベルの信号を信号Ｚ＜１２＞として出力する。
【００４４】
すなわち、プリデコーダ３０は、ヒューズ切替回路２０からの７ビットのヒューズ信号ＤＡ＜６：０＞を１３ビットの信号Ｚ＜１２：０＞に変換して出力する。
【００４５】
再び図１を参照して、プリデコーダ３０＃も、プリデコーダ３０と同様な構成および機能を有し、ヒューズ切替回路２０からの７ビットのヒューズ信号ＤＡ＃＜６：０＞を１３ビットの信号Ｚ＃＜１２：０＞に変換して出力する。
【００４６】
切替制御回路３００は、さらに、シフトデコーダ４０および４０＃を含む。シフトデコーダ４０および４０＃は、それぞれ正規データ線ＩＯの数と同じ数のデコード回路を有する。本実施の形態では、メモリアレイ１００は、正規データ線ＩＯを１２８本含むので、シフトデコーダ４０は、データ線ＩＯ０〜ＩＯ１２７にそれぞれ対応するデコード回路４１．０〜４１．１２７を有する。シフトデコーダ４０＃は、データ線ＩＯ０〜ＩＯ１２７にそれぞれ対応するデコード回路４１＃．０〜４１＃．１２７を有する。
【００４７】
以下においては、デコード回路４１．０〜４１．１２７および４０＃．０〜４０＃．１２７を総括的に表現する場合には、それぞれデコード回路４１．ｎおよび４１＃．ｎとも称する。デコード回路４１．ｎおよび４１＃．ｎの各々へは、信号Ｚ＜１２：０＞および信号Ｚ＃＜１２：０＞がそれぞれ入力される。また、デコード回路４１．ｎで使用されるｎは、ｎ番目のデコード回路４１を示す。以下において、ｎを使用する場合も同様にｎ番目ということを意味する。
【００４８】
デコード回路４１．ｎは、信号Ｚ＜１２：０＞をシフト信号Ｆ１Ｓ（ｎ）に変換して出力する。デコード回路４１＃．ｎは、信号Ｚ＃＜１２：０＞をシフト信号Ｆ２Ｓ（ｎ）に変換して出力する。たとえば、デコード回路４１．１およびデコード回路４１＃．１は、それぞれシフト信号Ｆ１Ｓ（１）およびＦ２Ｓ（１）を出力する。
【００４９】
また、シフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）は、後述するデータ線ＩＯとＧＩＯとを選択的に接続するスイッチ回路のシフト数を決定する。たとえば、シフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）が共にＬレベルである場合、スイッチ回路のシフト数は０に設定される。シフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）のいずれか１つのみがＨレベルである場合、スイッチ回路のシフト数は１に設定される。シフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）が共にＨレベルである場合、スイッチ回路のシフト数は２に設定される。
【００５０】
図４は、デコード回路４１．ｎの構成を示す回路図である。
図４を参照して、デコード回路４１．ｎは、電源電圧Ｖｃｃと接続ノードＮＳとの間に直列に接続されたＰチャネルＭＯＳトランジスタ１１１，１１２，１１３と、接続ノードＮＳと接地電圧ＧＮＤとの間に直列に接続されたＮチャネルＭＯＳトランジスタ１１４，１１５，１１６とを有する。ＰチャネルＭＯＳトランジスタ１１１，１１２，１１３のゲートへは、信号ＳＫ，ＳＭ、ＳＯがそれぞれ入力される。ＮチャネルＭＯＳトランジスタ１１４，１１５，１１６のゲートへは、信号ＳＬ，ＳＮ，ＳＯがそれぞれ入力される。
【００５１】
信号ＳＫ，ＳＬ，ＳＭ，ＳＮ，ＳＯは、プリデコーダ３０の出力信号である信号Ｚ＜１２：０＞のいずれか１つである。信号ＳＫ，ＳＬ，ＳＭ，ＳＮ，ＳＯと信号Ｚ＜１２：０＞との対応関係についての詳細な説明は後述するが、データ線アドレスにより特定される。
【００５２】
デコード回路４１．ｎは、さらに、ＰチャネルＭＯＳトランジスタ１１７，１１９と、ＮチャネルＭＯＳトランジスタ１１８，１２０とを有する。
【００５３】
ＰチャネルＭＯＳトランジスタ１１７は、ＰチャネルＭＯＳトランジスタ１１２および１１３の接続ノードと接続ノードＮＳとの間に設けられる。ＰチャネルＭＯＳトランジスタ１１７のゲートへは、信号ＳＮが入力される。ＮチャネルＭＯＳトランジスタ１１８は、ＮチャネルＭＯＳトランジスタ１１４および１１５の接続ノードと接地電圧ＧＮＤとの間に設けられる。ＮチャネルＭＯＳトランジスタ１１８のゲートへは、信号ＳＭが入力される。
【００５４】
ＰチャネルＭＯＳトランジスタ１１９は、ＰチャネルＭＯＳトランジスタ１１１および１１２の接続ノードと接続ノードＮＳとの間に設けられる。ＰチャネルＭＯＳトランジスタ１１９のゲートへは、信号ＳＬが入力される。ＮチャネルＭＯＳトランジスタ１２０は、接続ノードＮＳと接地電圧ＧＮＤとの間に設けられる。ＮチャネルＭＯＳトランジスタ１２０のゲートへは、信号ＳＫが入力される。
【００５５】
デコード回路４１．ｎについての詳細は後述するが、各トランジスタに入力される信号に応じて、シフト信号Ｆ１Ｓ（ｎ）を出力する。
【００５６】
図５は、データ線アドレスとデコード回路４１．ｎへの入力信号との関係を示す図である。
【００５７】
図５を参照して、まず、信号ＳＫについて説明する。データ線アドレスが“０”〜“３１”の場合、信号ＳＫは、信号Ｚ＜１０＞に設定される。データ線アドレスが“３２”〜“６３”の場合、信号ＳＫは、信号Ｚ＜１１＞に設定される。同様にデータ線アドレスが“６４”〜“９５”の場合、信号ＳＫは、信号Ｚ＜１２＞に設定される。データ線アドレスが“９６”〜“１２７”の場合、信号ＳＫは、Ｌレベルに設定される。信号ＳＬについては、信号ＳＫと同様に図に示すように設定されるので詳細な説明は繰り返さない。
【００５８】
信号ＳＭは、データ線アドレスが“０”〜“７”の場合、信号Ｚ＜７＞に設定される。データ線アドレスが“８”〜“１５”の場合、信号ＳＭは、信号Ｚ＜８＞に設定される。データ線アドレスが“１６”〜“２３”の場合、信号ＳＭは、信号Ｚ＜９＞に設定される。データ線アドレスが“２４”〜“３１”の場合、信号ＳＭは、Ｌレベルに設定される。
【００５９】
データ線アドレスが“３２”〜“６３”の場合、信号ＳＭは、データ線アドレスから“３２”を減算したデータ線アドレスの値の場合と同様に設定される。たとえば、データ線アドレスが“４０”の場合、信号ＳＭは、データ線アドレスが“８”の場合と同様に、信号Ｚ＜８＞に設定される。データ線アドレスが“６４”〜“９５”の場合、信号ＳＭは、データ線アドレスから“６４”を減算したデータ線アドレスの値の場合と同様に設定される。データ線アドレスが“９６”〜“１２７”の場合、信号ＳＭは、データ線アドレスから“９６”を減算したデータ線アドレスの値の場合と同様に設定される。信号ＳＮについては、信号ＳＭと同様に図に示すように設定されるので詳細な説明は繰り返さない。
【００６０】
信号ＳＯは、データ線アドレスが“０”〜“６”の場合、信号Ｚ＜０＞〜Ｚ＜６＞にそれぞれ設定される。データ線アドレスが“７”の場合、信号ＳＯは、Ｌレベルに設定される。データ線アドレスが“８”〜“１５”の場合、信号ＳＯは、データ線アドレスから“８”を減算したデータ線アドレスの値の場合と同様に設定される。たとえば、データ線アドレスが“１０”の場合、信号ＳＭは、データ線アドレスが“２”の場合と同様に、信号Ｚ＜２＞に設定される。データ線アドレスが“１６”〜“２３”の場合、信号ＳＯは、データ線アドレスから“１６”を減算したデータ線アドレスの値の場合と同様に設定される。データ線アドレスが“２４”〜“３１”の場合、信号ＳＯは、データ線アドレスから“２４”を減算したデータ線アドレスの値の場合と同様に設定される。
【００６１】
データ線アドレスが“３２”〜“６３”の場合、信号ＳＯは、データ線アドレスから“３２”を減算したデータ線アドレスの値の場合と同様に設定される。データ線アドレスが“６４”〜“９５”の場合、信号ＳＯは、データ線アドレスから“６４”を減算したデータ線アドレスの値の場合と同様に設定される。データ線アドレス線が“９６”〜“１２７”の場合、信号ＳＯは、データ線アドレスから“９６”を減算したデータ線アドレスの値の場合と同様に設定される。
【００６２】
図６は、ヒューズプログラムアドレスとヒューズ信号ＤＡ＜６：０＞およびシフト信号Ｆ１Ｓ（ｎ），Ｆ２Ｓ（ｎ）との関係を示す図である。シフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）は、信号Ｚ＜１２：０＞がデコード回路４１．ｎおよび４１＃．ｎによってそれぞれ変換された信号である。
【００６３】
図６を参照して、ヒューズプログラムアドレスに対応するシフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）が“０”の場合は、シフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）はＬレベルに設定される。一方、ヒューズプログラムアドレスに対応するシフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）が“１”の場合は、シフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）はＨレベルに設定される。初期設定では、ヒューズ群にはプログラムがされてなく、シフト信号Ｆ１Ｓ（０）〜Ｆ１Ｓ（１２７）およびＦ２Ｓ（０）〜Ｆ２Ｓ（１２７）はすべてＬレベルに設定される。
【００６４】
たとえば、ヒューズプログラムアドレスが“１”である場合、ヒューズ群から出力された信号をヒューズ切替回路２０がヒューズ信号ＤＡ＜６：０＞として出力する信号は、それぞれ“０，０，０，０，０，０，１”に設定されるよう、ヒューズ群はプログラムされる。この場合、シフト信号Ｆ１Ｓ（０）およびＦ２Ｓ（０）はＬレベルに設定され、シフト信号Ｆ１Ｓ（１）〜Ｆ１Ｓ（１２７）およびシフト信号Ｆ２Ｓ（１）〜Ｆ２Ｓ（１２７）はＨレベルに設定される。
【００６５】
次に、図１，図３，図４および図５を参照して、ヒューズ回路１１内のヒューズ群Ｋ１に不良データ線アドレスとして“２”がプログラムされているときのプリデコーダ３０およびデコード回路４１．ｎの動作を説明する。
【００６６】
ヒューズ群Ｋ１から出力された信号は、ヒューズ切替回路２０によりヒューズ信号ＤＡ＜６：０＞としてプリデコーダ３０に入力される。ヒューズ信号ＤＡ＜６：０＞は、不良データ線アドレスとして“２”がプログラムされているため、“０，０，０，０，０，１，０”にそれぞれ設定されている。すなわち、ヒューズ信号ＤＡ＜６＞〜ＤＡ＜０＞は、“０”，“０”，“０”，“０”，“０”，“１”，“０”にそれぞれ設定される。したがって、ヒューズ信号ＤＡ＜１＞のみ“１”（Ｈレベル）に設定され、ヒューズ信号ＤＡ＜６＞〜ＤＡ＜２＞およびヒューズ信号ＤＡ＜０＞は、“０”（Ｌレベル）に設定される。
【００６７】
ヒューズ信号ＤＡ＜６：０＞のうちヒューズ信号ＤＡ＜１＞のみＨレベルに設定されているため、プリデコーダ３０によって、信号Ｚ＜０＞およびＺ＜１＞は、Ｈレベル（“１”）に設定される。一方、信号Ｚ＜２＞〜Ｚ＜１２＞は、Ｌレベル（“０”）に設定される。すなわち、信号Ｚ＜１２：０＞は、“０，０，０，０，０，０，０，０，０，０，０，１，１”にそれぞれ設定される。
【００６８】
図５より、不良データ線アドレスが“２”である場合、信号ＳＫ，ＳＬ，ＳＭ，ＳＮ，ＳＯは、Ｌレベルの信号Ｚ＜１０＞、Ｈレベル、Ｌレベルの信号Ｚ＜７＞、Ｈレベル、Ｌレベルの信号Ｚ＜２＞にそれぞれ設定される。
【００６９】
信号ＳＫ，ＳＬ，ＳＭ，ＳＮ，ＳＯは、不良データ線アドレスである“２”に対応するデコード回路４１．２内の各トランジスタのゲートへ入力される。その結果、ＰチャネルＭＯＳトランジスタ１１１，１１２および１１３がターンオンし、シフト信号Ｆ１Ｓ（２）はＨレベルに設定される。
【００７０】
再び図１を参照して、デコード回路４１＃．ｎは、デコード回路４１．ｎと同様な構成および機能を有する。したがって、デコード回路４０＃．ｎは、デコード回路４１．ｎと同様な動作により、プリデコーダ３０＃からの信号Ｚ＃＜１２：０＞をシフト信号Ｆ２Ｓ（ｎ）に変換して出力する。
【００７１】
切替制御回路３００は、さらに、多段シフトデコーダ５０を含む。
多段シフトデコーダ５０は、それぞれ正規データ線ＩＯの数と同じ数のデコード回路を有する。本実施の形態では、メモリアレイ１００は、正規データ線ＩＯを１２８本含むので、多段シフトデコーダ５０は、データ線ＩＯ０〜ＩＯ１２７にそれぞれ対応する多段シフトデコード回路５１．０〜５１．１２７を有する。
【００７２】
多段シフトデコード回路５１．０〜５１．１２７の各々は、デコード回路４１．０〜４１．１２７およびデコード回路４１＃．０〜４１＃．１２７からの出力信号であるシフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）がそれぞれ入力される。たとえば、多段シフトデコード回路５１．１は、デコード回路４１．１およびデコード回路４１＃．１からの出力信号であるシフト信号Ｆ１Ｓ（１）およびＦ２Ｓ（１）がそれぞれ入力される。
【００７３】
以下においては、多段シフトデコード回路５１．０〜５１．１２７を総括的に表現する場合には、それぞれ多段シフトデコード回路５１．ｎとも称する。
【００７４】
多段シフトデコード回路５１．ｎは、シフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）をシフト制御信号Ｓｎ＜２：０＞に変換して出力する。多段シフトデコーダ５０は、１２８個の多段シフトデコード回路５１．ｎを有するので、多段シフトデコーダ５０からは、１２８個のシフト制御信号Ｓｎ＜２：０＞が出力される。たとえば、多段シフトデコード回路５１．１は、デコード回路４１．１およびデコード回路４１＃．１からの出力信号であるシフト信号Ｆ１Ｓ（１）およびＦ２Ｓ（１）をシフト制御信号Ｓ１＜２：０＞に変換して出力する。
【００７５】
図７は、多段シフトデコード回路５１．ｎの構成を示すブロック図である。
図７を参照して、多段シフトデコード回路５１．ｎは、シフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）に応じて、シフト制御信号Ｓｎ＜０＞，Ｓｎ＜１＞およびＳｎ＜２＞を出力する。
【００７６】
図８は、多段シフトデコード回路５１．ｎの内部構成を示す回路図である。
図８を参照して、多段シフトデコード回路５１．ｎは、論理回路１２１、１２２および１２３を有する。論理回路１２１は、シフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）の否定的論理和演算を行なった信号であるシフト制御信号Ｓｎ＜０＞を出力する。論理回路１２２は、シフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）がそれぞれＨおよびＬレベルである場合のみ、Ｈレベルのシフト制御信号Ｓｎ＜１＞を出力する。シフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）がそれぞれＨおよびＬレベルでない場合は、Ｌレベルのシフト制御信号Ｓｎ＜１＞を出力する。論理回路１２３は、シフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）の論理積演算を行なった信号であるシフト制御信号Ｓｎ＜２＞を出力する。
【００７７】
再び図１を参照して、半導体記憶装置１０００は、さらに、スイッチ切替回路２００と、データ線ＧＩＯ０〜ＧＩＯ１２７とを備える。以下においては、データ線ＧＩＯ０〜ＧＩＯ１２７を総括的に表現する場合には、データ線ＧＩＯとも称する。
【００７８】
スイッチ切替回路２００は、１本のデータ線ＧＩＯと３本のデータ線ＩＯのうちの１本とを電気的に接続するための１２８個のスイッチ回路２０１＃０〜２０１＃１２７を有する。スイッチ回路２０１＃０〜２０１＃１２７の各々には、シフト制御信号Ｓ０＜２：０＞〜Ｓ１２７＜２：０＞がそれぞれ入力される。すなわち、切替制御回路３００から出力され、スイッチ切替回路２００に入力されるシフト信号ＳＦＴは、１２８個のシフト制御信号Ｓ０＜２：０＞〜Ｓ１２７＜２：０＞から構成される。以下においては、スイッチ回路２０１＃０〜２０１＃１２７を総括的に表現する場合には、スイッチ回路２０１＃．ｎとも称する。
【００７９】
図９は、スイッチ回路２０１＃．ｎの構成を示す回路図である。
図９を参照して、スイッチ回路２０１＃．ｎは、スイッチ２０１．０，２０１．１および２０１．２を有する。スイッチ２０１．０，２０１．１および２０１．２は、一例としてＮチャネルＭＯＳトランジスタで構成される。
【００８０】
スイッチ２０１．０，２０１．１および２０１．２のゲートへ、シフト制御信号Ｓｎ＜０＞，Ｓｎ＜１＞およびＳｎ＜２＞のうちの１つのＨレベルの信号が入力されると、データ線ＩＯ（ｎ），ＩＯ（ｎ＋１）およびＩＯ（ｎ＋２）のうちの１つとデータ線ＧＩＯｎとが電気的に接続される。したがって、データ線ＩＯとデータ線ＧＩＯとの間でデータの授受が可能となる。
【００８１】
シフト制御信号Ｓｎ＜０＞がＨレベルの場合、データ線ＧＩＯｎとデータ線ＩＯ（ｎ）とが電気的に接続されるため、スイッチ回路２０１＃．ｎのシフト数は０となる。シフト制御信号Ｓｎ＜１＞がＨレベルの場合、データ線ＧＩＯｎとデータ線ＩＯ（ｎ＋１）とが電気的に接続されるため、スイッチ回路２０１＃．ｎのシフト数は１となる。シフト制御信号Ｓｎ＜２＞がＨレベルの場合、データ線ＧＩＯｎとデータ線ＩＯ（ｎ＋２）とが電気的に接続されるため、スイッチ回路２０１＃．ｎのシフト数は２となる。たとえば、スイッチ回路２０１＃．１内のスイッチ２０１．１のゲートへＨレベルのシフト制御信号Ｓ１＜１＞が入力されると、データ線ＧＩＯ１とデータ線ＩＯ２とは電気的に接続され、スイッチ回路２０１＃．１のシフト数は１となる。
【００８２】
図１０（ａ）および図１０（ｂ）は、実施の形態１に従うスイッチ切替回路２００の動作を説明するための図である。
【００８３】
図１０（ａ）は、データ読出し時およびデータ書込み時に一例としてバンクＫ内でデータ線ＩＯ２およびＩＯ５と電気的に接続される複数のメモリセルに欠陥メモリセルがそれぞれ存在する場合のスイッチ切替回路２００の状態を示す。したがって、ヒューズ群Ｋ１には、不良データ線アドレスとして“２”がプログラムされている。一方、ヒューズ群Ｋ２には、不良データ線アドレス“５”から“１”を減算した値“４”がプログラムされている。
【００８４】
図１０（ｂ）は、データ線ＧＩＯｎに対応するデコード回路４１．ｎおよび４１＃．ｎそれぞれの出力信号であるシフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）の出力値を示している。出力値が“０”および“１”であればシフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）の電圧レベルは、それぞれＬおよびＨレベルに設定される。図１０（ｂ）において、シフト数は、デコード回路４１．ｎおよび４１＃．ｎからのシフト信号Ｆ１Ｓ（１）の出力値とＦ２Ｓ（１）の出力値との和を示している。たとえば、シフト数が０の場合、データ線ＧＩＯ０とデータ線ＩＯ０とが電気的に接続される。シフト数が１の場合、データ線ＧＩＯ０とデータ線ＩＯ１とが電気的に接続される。シフト数が２の場合、データ線ＧＩＯ０とデータ線ＩＯ２とが電気的に接続される。
【００８５】
図１，図６，図８，図９，図１０（ａ）および図１０（ｂ）を参照して、スイッチ切替回路２００による不良データ線ＩＯの救済動作を説明する。
【００８６】
ヒューズ群Ｋ１およびＫ２からの出力信号は、ヒューズ切替回路２０により、ヒューズ信号ＤＡ＜６：０＞およびＤＡ＃＜６：０＞としてそれぞれ出力され、プリデコーダ３０および３０＃にそれぞれ入力される。ヒューズ信号ＤＡ＜６：０＞およびＤＡ＃＜６：０＞は、プリデコーダ３０および３０＃でそれぞれ信号Ｚ＜１２：０＞およびＺ＃＜１２：０＞に変換される。デコード回路４１．０〜４１．１２７に入力される信号Ｚ＜１２：０＞は、デコード回路４１．ｎにより変換される。デコード回路４１＃．０〜４１＃．１２７に入力される信号Ｚ＃＜１２：０＞は、デコード回路４１＃．ｎにより変換される。
【００８７】
図６より、ヒューズ群Ｋ１のヒューズプログラムアドレスが“２”のときのシフト信号Ｆ１Ｓ（２）〜Ｆ１Ｓ（１２７）は、“１”（Ｈレベル）に設定され、シフト信号Ｆ１Ｓ（０）〜Ｆ１Ｓ（１）は、“０”（Ｌレベル）に設定されることがわかる。同様に、ヒューズ群Ｋ２のヒューズプログラムアドレスが“４”のときのシフト信号Ｆ２Ｓ（４）〜Ｆ２Ｓ（１２７）は、“１”（Ｈレベル）に設定され、シフト信号Ｆ２Ｓ（０）〜Ｆ２Ｓ（３）は、“０”（Ｌレベル）に設定されることがわかる。
【００８８】
シフト信号Ｆ１Ｓ（２）はＨレベル、シフト信号Ｆ２Ｓ（２）はＬレベルにそれぞれ設定されているので、多段シフトデコード回路５１．２は、シフト制御信号Ｓ２＜０＞，Ｓ２＜１＞およびＳ２＜２＞をそれぞれＬ、ＨおよびＬレベルに設定する。シフト制御信号Ｓ２＜０＞，Ｓ２＜１＞およびＳ２＜２＞は、スイッチ回路２０１＃．２に入力され、データ線ＧＩＯ２とデータ線ＩＯ３とが電気的に接続される。
【００８９】
一方、シフト信号Ｆ１Ｓ（４）およびＦ２Ｓ（４）はＨレベルに設定されているので、多段シフトデコード回路５１．４は、シフト制御信号Ｓ４＜０＞，Ｓ４＜１＞およびＳ４＜２＞をそれぞれ、Ｌ、ＬおよびＨレベルに設定する。シフト制御信号Ｓ４＜０＞，Ｓ４＜１＞およびＳ４＜２＞は、スイッチ回路２０１＃．４に入力され、データ線ＧＩＯ４とデータ線ＩＯ６とが電気的に接続される。
【００９０】
同様にして、その他のデータ線ＧＩＯとデータ線ＩＯは電気的に接続され、最終的にスイッチ切替回路２００の動作により、不良データ線ＩＯは使用されない状態となり、正常にデータの読出しおよびデータの書込みが可能となる。
【００９１】
次に、データ読出し時およびデータ書込み時に不良データ線ＩＯに電気的に接続される欠陥メモリセルがバンクごとに異なる場合の不良データ線ＩＯの救済動作を説明する。
【００９２】
図１１は、半導体記憶装置１０００のメモリアレイ１００内に複数の欠陥メモリセルが存在する概念図を示す。
【００９３】
図１１を参照して、メモリアレイ１００のバンクＫ内には、欠陥メモリセルＦＣ１およびＦＣ２が存在する。欠陥メモリセルＦＣ１およびＦＣ２は、データ読出し時およびデータ書込み時にデータ線ＩＯ１およびＩＯ１２７にそれぞれ接続される。バンクＬ内には、欠陥メモリセルＦＣ３およびＦＣ４が存在する。欠陥メモリセルＦＣ３およびＦＣ４は、データ読出し時およびデータ書込み時にデータ線ＩＯ２およびＩＯ１２８にそれぞれ接続される。バンクＮ内には、欠陥メモリセルは存在しないとする。
【００９４】
バンクＫ内の選択メモリセルからデータの読出しをする場合、ヒューズ切替回路２０は、ロウアドレス信号ＲＡに応じて、ヒューズ回路１１内のヒューズ群Ｋ１およびＫ２からの出力信号を、ヒューズ信号ＤＡ＜６：０＞およびＤＡ＃＜６：０＞として、プリデコーダ３０および３０＃へそれぞれ出力する。その後の、プリデコーダ３０，３０＃、デコード回路４１．ｎ，４１＃．ｎ、多段シフトデコード回路５１．ｎおよびスイッチ回路２０１＃．ｎ動作は、図１０（ａ）および図１０（ｂ）を用いて説明した不良データ線ＩＯの救済動作と同様なので詳細な説明は繰り返さない。
【００９５】
図１２は、データ読出し時およびデータ書込み時に欠陥メモリセルが特定のバンクＫ内でデータ線ＩＯに接続される場合のスイッチ切替回路２００の状態を示した概略図である。
【００９６】
図１１および図１２を参照して、欠陥メモリセルＦＣ１およびＦＣ２は、データ読出し時およびデータ書込み時にデータ線ＩＯ１およびＩＯ１２７にそれぞれ接続されるため、データ線ＩＯ１およびＩＯ１２７は使用せずに、データ線ＩＯとデータ線ＧＩＯとを電気的に接続させるようにスイッチ切替回路２００は動作する。その結果、バンクＫ内の選択メモリセルからデータを正常に読み出すことが可能となる。
【００９７】
バンクＬ内の選択メモリセルへデータの書込みをする場合、ヒューズ切替回路２０は、ロウアドレス信号ＲＡに応じて、ヒューズ回路１２内のヒューズ群Ｌ１およびＬ２からの出力信号を、ヒューズ信号ＤＡ＜６：０＞およびＤＡ＃＜６：０＞として、プリデコーダ３０および３０＃へそれぞれ出力する。その後の、プリデコーダ３０，３０＃、デコード回路４１．ｎ，４１＃．ｎ、多段シフトデコード回路５１．ｎおよびスイッチ回路２０１＃．ｎ動作は、図１０（ａ）および図１０（ｂ）を用いて説明した不良データ線ＩＯの救済動作と同様なので詳細な説明は繰り返さない。
【００９８】
図１３は、データ読出し時およびデータ書込み時に欠陥メモリセルが特定のバンクＬ内でデータ線ＩＯに接続される場合のスイッチ切替回路２００の状態を示した概略図である。
【００９９】
図１１および１３を参照して、欠陥メモリセルＦＣ３およびＦＣ４は、データ読出し時およびデータ書込み時にデータ線ＩＯ２およびＩＯ１２８にそれぞれ接続されるため、データ線ＩＯ２およびＩＯ１２８は使用せずに、データ線ＩＯとデータ線ＧＩＯとを電気的に接続させるようにスイッチ切替回路２００は動作する。その結果、バンクＬ内の選択メモリセルへデータを正常に書込むことが可能となる。
【０１００】
バンクＭ内の選択メモリセルへデータの書込みをする場合、バンクＭ内には欠陥メモリセルが１つしか存在しないので、ヒューズ切替回路２０は、ロウアドレス信号ＲＡに応じて、ヒューズ回路１３内の１つのヒューズ群Ｍ１からの出力信号を、ヒューズ信号ＤＡ＜６：０＞として、プリデコーダ３０へ出力する。その後の、プリデコーダ３０、デコード回路４１．ｎ、多段シフトデコード回路５１．ｎおよびスイッチ回路２０１＃．ｎ動作は、図１０（ａ）および図１０（ｂ）を用いて説明した不良データ線ＩＯの救済動作と同様なので詳細な説明は繰り返さない。
【０１０１】
図１４は、データ読出し時およびデータ書込み時に欠陥メモリセルが特定のバンクＭ内でデータ線ＩＯに接続される場合のスイッチ切替回路２００の状態を示した概略図である。
【０１０２】
図１１および１４を参照して、欠陥メモリセルＦＣ５は、データ読出し時およびデータ書込み時にデータ線ＩＯ０に接続されるため、データ線ＩＯ０は使用せずに、データ線ＩＯとデータ線ＧＩＯとを電気的に接続させるようにスイッチ切替回路２００は動作する。その結果、バンクＭ内の選択メモリセルへデータを正常に書込むことが可能となる。
【０１０３】
バンクＮ内の選択メモリセルからデータの読出しをする場合、バンクＭ内には欠陥メモリセルが存在しないので、ヒューズ群Ｎ１およびＮ２には、不良データ線アドレスがプログラムされていない。したがって、ヒューズ切替回路２０は、ロウアドレス信号ＲＡに応じて、ヒューズ回路１４内のヒューズ群Ｎ１およびＮ２からの信号を出力しない。したがって、プリデコーダ３０，３０＃、デコード回路４１．ｎ，４１＃．ｎ、多段シフトデコード回路５１．ｎおよびスイッチ回路２０１＃．ｎは動作しない。
【０１０４】
図１５は、特定のバンクＮ内に欠陥メモリセルが存在しない場合のスイッチ切替回路２００の状態を示した概略図である。
【０１０５】
図１１および１５を参照して、バンクＮ内には欠陥メモリセルが存在しないため、データ線ＩＯ０〜１２７とデータ線ＧＩＯ０〜１２７を電気的に接続させるようにスイッチ切替回路２００は動作する。その結果、バンクＮ内の所望のメモリセルからデータを正常に読み出すことが可能となる。
【０１０６】
以上説明したように、実施の形態１に従う半導体記憶装置１０００は、正規データ線の数に対応して設けられた、ヒューズプログラムアドレスをデコードする複数のデコード回路を含む。したがって、ヒューズプログラムアドレスをパラレル処理で高速にデコードできるため、スイッチ切替回路２００内のシフト状態も高速に決定される。その結果、アクセス速度の低下をほとんど招くことなく、メモリセルへのアクセスごとに、複数のスイッチのシフト状態を切替えることができる。
【０１０７】
さらに、実施の形態１に従う半導体記憶装置１０００は、データ読出し時およびデータ書込み時にアクセス対象となるデータ線に電気的に接続される欠陥メモリセルが存在するバンクに応じて、スイッチ切替回路２００内のシフト状態をリアルタイムで切替えることにより、最大で、スペアデータ線の数とバンクの数との積の数だけ、不良データ線を救済することが可能となる。その結果、半導体記憶装置の歩留まりの向上をさらに図ることが可能となる。
【０１０８】
［実施の形態２］
実施の形態１に従う半導体記憶装置１０００の構成における多段シフトデコーダ５０内の多段シフトデコード回路５１．ｎが正常に動作するためには、たとえば、ヒューズ群Ｋ１にプログラムされている不良データ線アドレスがヒューズ群Ｋ２にプログラムされている不良データ線アドレスより小さいことが条件であった。たとえば、図６を参照して、シフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）にそれぞれ対応するヒューズ群Ｋ１およびＫ２に“４”および“１”がそれぞれプログラムされていると、シフト信号Ｆ１Ｓ（１）およびＦ２Ｓ（１）は、それぞれ“０”（Ｌレベル）および“１”（Ｈレベル）に設定される。そのため、多段シフトデコード回路５１．ｎの出力信号であるシフト制御信号Ｓｎ＜２：０＞のいずれもＨレベルに設定されない。したがって、スイッチ回路２０１＃．ｎ内のスイッチ２０１．０，２０１．１および２０１．２のいずれもターンオンせず、メモリアレイ１００内のメモリセルからのデータの読出しおよびメモリセルへのデータの書込みが不可能となる。本実施の形態では、ヒューズ群にプラグラムされる不良データ線アドレスの大小関係の制限をなくす構成を以下に説明する。
【０１０９】
図１６は、実施の形態２に従う半導体記憶装置１０００ａの構成の一例を示すブロック図である。
【０１１０】
図１６を参照して、半導体記憶装置１０００ａは、半導体記憶装置１０００と比較して、切替制御回路３００の代わりに切替制御回路３００ａを備える点が異なる。それ以外の構成は、半導体記憶装置１０００と同様なので詳細な説明は繰り返さない。
【０１１１】
切替制御回路３００ａは、切替制御回路３００と比較して、多段シフトデコーダ５０の代わりに多段シフトデコーダ５０ａを含む。
【０１１２】
多段シフトデコーダ５０ａは、それぞれ正規データ線ＩＯの数と同じ数のデコード回路を有する。本実施の形態では、メモリアレイ１００は、正規データ線ＩＯを１２８本含むので、多段シフトデコーダ５０ａは、データ線ＩＯ０〜ＩＯ１２７にそれぞれ対応する多段シフトデコード回路５１ａ．０〜５１ａ．１２７を有する。
【０１１３】
多段シフトデコード回路５１ａ．０〜５１ａ．１２７の各々は、デコード回路４１．０〜４１．１２６およびデコード回路４１＃．０〜４１＃．１２６からの出力信号であるシフト信号Ｆ１Ｓ（ｎ），Ｆ２Ｓ（ｎ）およびシフト信号Ｆ１Ｓ（ｎ＋１），Ｆ２Ｓ（ｎ＋１）がそれぞれ入力される。たとえば、多段シフトデコード回路５１ａ．１は、デコード回路４１．１，４１．２およびデコード回路４１＃．１，４１＃．２からの出力信号であるシフト信号Ｆ１Ｓ（１），Ｆ２Ｓ（１）およびＦ１Ｓ（２），Ｆ２Ｓ（２）がそれぞれ入力される。デコード回路４１＃．１２７には、シフト信号Ｆ１Ｓ（１２７）およびＦ２Ｓ（１２７）が入力される。実際には入力されないシフト信号Ｆ１Ｓ（１２８）およびＦ２Ｓ（１２８）は、Ｌレベルに設定される。
【０１１４】
以下においては、多段シフトデコード回路５１ａ．０〜５１ａ．１２７を総括的に表現する場合には、それぞれ多段シフトデコード回路５１ａ．ｎとも称する。
【０１１５】
多段シフトデコード回路５１ａ．ｎは、シフト信号Ｆ１Ｓ（ｎ），Ｆ２Ｓ（ｎ）およびＦ１Ｓ（ｎ＋１），Ｆ２Ｓ（ｎ＋１）をシフト制御信号Ｓｎ＜２：０＞に変換して出力する。多段シフトデコーダ５０ａは、１２８個の多段シフトデコード回路５１ａ．ｎを有するので、多段シフトデコーダ５０ａからは、１２８個のシフト制御信号Ｓｎ＜２：０＞が出力される。たとえば、多段シフトデコード回路５１ａ．１は、デコード回路４１．１およびデコード回路４１＃．１からの出力信号であるシフト信号Ｆ１Ｓ（１）およびＦ２Ｓ（１）をシフト制御信号Ｓ１＜２：０＞に変換して出力する。
【０１１６】
図１７は、多段シフトデコード回路５１ａ．ｎの内部構成を示す回路図である。
【０１１７】
図１７を参照して、多段シフトデコード回路５１ａ．ｎは、ＮＯＲ回路１３１を含む。ＮＯＲ回路１３１は、シフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）の否定的論理和演算を行なった信号をシフト制御信号Ｓｎ＜０＞として出力する。
【０１１８】
多段シフトデコード回路５１ａ．ｎは、さらに、ＡＮＤ回路１３２，１３４，１３５と、ＥＸＯＲ（Exclusive OR）回路１３３と、ＯＲ回路１３８とを含む。ＡＮＤ回路１３２は、シフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）の論理積演算を行なった信号を出力する。ＥＸＯＲ回路１３３は、シフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）の排他的論理和演算を行なった信号を出力する。ＡＮＤ回路１３４は、シフト信号Ｆ１Ｓ（ｎ＋１）およびＦ２Ｓ（ｎ＋１）の論理積演算を行なった信号を出力する。ＡＮＤ回路１３５は、ＥＸＯＲ回路１３３およびＡＮＤ回路１３４のそれぞれの出力信号の論理積演算を行なった信号を出力する。ＯＲ回路１３８は、ＡＮＤ回路１３２および１３５のそれぞれの出力信号の論理和演算を行なった信号をシフト制御信号Ｓｎ＜２＞として出力する。
【０１１９】
多段シフトデコード回路５１ａ．ｎは、さらに、インバータ１３６と、ＡＮＤ回路１３７とを含む。インバータ１３６は、ＡＮＤ回路１３４の反転レベルの信号を出力する。ＡＮＤ回路１３７は、ＥＸＯＲ回路１３３およびインバータ１３６のそれぞれの出力信号の論理積演算を行なった信号をシフト制御信号Ｓｎ＜１＞として出力する。シフト制御信号Ｓｎ＜２：０＞は、スイッチ切替回路２００内のスイッチ回路２０１＃．ｎを動作させる。
【０１２０】
次に、ヒューズ群Ｋ１のヒューズプログラムアドレスがヒューズ群Ｋ２のヒューズプログラムアドレスより小さい場合の、多段シフトデコード回路５１ａ．ｎの動作を説明する。
【０１２１】
図１８（ａ）および図１８（ｂ）は、実施の形態２に従うスイッチ切替回路２００の動作を説明するための図である。
【０１２２】
図１８（ａ）は、データ読出し時およびデータ書込み時にバンクＫ内で一例としてデータ線ＩＯ２およびＩＯ５と電気的に接続される複数のメモリセルに欠陥メモリセルがそれぞれ存在する場合のスイッチ切替回路２００の状態を示す。したがって、ヒューズ群Ｋ１には、不良データ線アドレスとして“２”がプログラムされている。一方、ヒューズ群Ｋ２には、不良データ線アドレス“５”から“１”を減算した値“４”がプログラムされている。
【０１２３】
図１８（ｂ）は、図１０（ｂ）と比較して、シフト数がデータ線ＧＩＯのそれぞれに対応して設けられるスイッチ回路２０１＃．ｎのシフトの数を示す点が異なる。それ以外の点は、同様なので詳細な説明は繰り返さない。
【０１２４】
次に、図６，図９，図１６，図１７，図１８（ａ）および図１８（ｂ）を参照して、スイッチ切替回路２００による不良データ線ＩＯの救済動作を説明する。ヒューズ群Ｋ１およびＫ２の不良データ線アドレスがデコード回路４１．ｎおよび４１＃．ｎでデコードされるまでの動作は、図１０（ａ）および図１０（ｂ）を用いて説明した不良データ線ＩＯの救済動作と同様なので詳細な説明は繰り返さない。
【０１２５】
図６より、ヒューズ群Ｋ１のヒューズプログラムアドレスが“２”のときのシフト信号Ｆ１Ｓ（２）〜Ｆ１Ｓ（１２７）は、“１”（Ｈレベル）に設定され、シフト信号Ｆ１Ｓ（０）〜Ｆ１Ｓ（１）は、“０”（Ｌレベル）に設定されることがわかる。同様に、ヒューズ群Ｋ２のヒューズプログラムアドレスが“４”のときのシフト信号Ｆ２Ｓ（４）〜Ｆ２Ｓ（１２７）は、“１”（Ｈレベル）に設定され、シフト信号Ｆ２Ｓ（０）〜Ｆ２Ｓ（３）は、“０”（Ｌレベル）に設定されることがわかる。
【０１２６】
シフト信号Ｆ１Ｓ（２）およびＦ１Ｓ（３）はＨレベル、シフト信号Ｆ２Ｓ（２）およびＦ２Ｓ（３）はＬレベルにそれぞれ設定されているので、多段シフトデコーダ５１ａ．２は、シフト制御信号Ｓ２＜０＞，Ｓ２＜１＞およびＳ２＜２＞をそれぞれＬ、ＨおよびＬレベルに設定する。シフト制御信号Ｓ２＜０＞，Ｓ２＜１＞およびＳ２＜２＞は、スイッチ回路２０１＃．２に入力され、データ線ＧＩＯ２とデータ線ＩＯ３とが電気的に接続される。
【０１２７】
一方、シフト信号Ｆ１Ｓ（４），Ｆ１Ｓ（５），Ｆ２Ｓ（４）およびＦ２Ｓ（５）はＨレベルにそれぞれ設定されているので、多段シフトデコード回路５１ａ．４は、シフト制御信号Ｓ４＜０＞，Ｓ４＜１＞およびＳ４＜２＞をそれぞれ、Ｌ、ＬおよびＨレベルに設定する。シフト制御信号Ｓ４＜０＞，Ｓ４＜１＞およびＳ４＜２＞は、スイッチ回路２０１＃．４に入力され、データ線ＧＩＯ４とデータ線ＩＯ６とが電気的に接続される。
【０１２８】
同様にして、その他のデータ線ＧＩＯとデータ線ＩＯは電気的に接続され、最終的にスイッチ切替回路２００の動作により、不良データ線ＩＯは使用されない状態となり、正常にデータの読出しおよびデータの書込みが可能となる。
【０１２９】
次に、ヒューズ群Ｋ１のヒューズプログラムアドレスがヒューズ群Ｋ２のヒューズプログラムアドレスより大きい場合の、多段シフトデコード回路５１ａ．ｎの動作を説明する。
【０１３０】
図１９（ａ）および図１９（ｂ）は、実施の形態２に従うスイッチ切替回路２００の動作を説明するための図である。
【０１３１】
図１９（ａ）は、データ読出し時およびデータ書込み時にバンクＫ内で一例としてデータ線ＩＯ２およびＩＯ５と電気的に接続される複数のメモリセルに欠陥メモリセルがそれぞれ存在する場合のスイッチ切替回路２００の状態を示す。したがって、ヒューズ群Ｋ１には、不良データ線アドレスとして“５”から“１”を減算した値“４”がプログラムされている。一方、ヒューズ群Ｋ２には、不良データ線アドレスとして“２”がプログラムされている。
【０１３２】
図１９（ｂ）は、図１８（ｂ）と同様なので詳細な説明は繰り返さない。
次に、図６，図９，図１６，図１７，図１９（ａ）および図１９（ｂ）を参照して、スイッチ切替回路２００による不良データ線ＩＯの救済動作を説明する。ヒューズ群Ｋ１およびＫ２の不良データ線アドレスがデコード回路４１．ｎおよび４１＃．ｎでデコードされるまでの動作は、図１０（ａ）および図１０（ｂ）を用いて説明した不良データ線ＩＯの救済動作と同様なので詳細な説明は繰り返さない。
【０１３３】
図６より、ヒューズ群Ｋ１のヒューズプログラムアドレスが“４”のときのシフト信号Ｆ１Ｓ（４）〜Ｆ１Ｓ（１２７）は、“１”（Ｈレベル）に設定され、シフト信号Ｆ１Ｓ（０）〜Ｆ１Ｓ（３）は、“０”（Ｌレベル）に設定されることがわかる。同様に、ヒューズ群Ｋ２のヒューズプログラムアドレスが“２”のときのシフト信号Ｆ２Ｓ（２）〜Ｆ２Ｓ（１２７）は、“１”（Ｈレベル）に設定され、シフト信号Ｆ２Ｓ（０）〜Ｆ２Ｓ（１）は、“０”（Ｌレベル）に設定されることがわかる。
【０１３４】
シフト信号Ｆ１Ｓ（２）およびＦ１Ｓ（３）はＬレベル、シフト信号Ｆ２Ｓ（２）およびＦ２Ｓ（３）はＨレベルにそれぞれ設定されているので、多段シフトデコーダ５１ａ．２は、シフト制御信号Ｓ２＜０＞，Ｓ２＜１＞およびＳ２＜２＞をそれぞれＬ、ＨおよびＬレベルに設定する。シフト制御信号Ｓ２＜０＞，Ｓ２＜１＞およびＳ２＜２＞は、スイッチ回路２０１＃．２に入力され、データ線ＧＩＯ２とデータ線ＩＯ３とが電気的に接続される。
【０１３５】
一方、シフト信号Ｆ１Ｓ（４），Ｆ１Ｓ（５），Ｆ２Ｓ（４）およびＦ２Ｓ（５）はＨレベルにそれぞれ設定されているので、多段シフトデコード回路５１ａ．４は、シフト制御信号Ｓ４＜０＞，Ｓ４＜１＞およびＳ４＜２＞をそれぞれ、Ｌ、ＬおよびＨレベルに設定する。シフト制御信号Ｓ４＜０＞，Ｓ４＜１＞およびＳ４＜２＞は、スイッチ回路２０１＃．４に入力され、データ線ＧＩＯ４とデータ線ＩＯ６とが電気的に接続される。
【０１３６】
多段シフトデコード回路５１．ｎは、デコード回路４１．ｎおよび４１＃．ｎでそれぞれデコードされるシフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）のいずれか１つのみがＨレベルである場合、スイッチ回路２０１＃．ｎのシフト数を１に設定するが、多段シフトデコード回路５１ａ．ｎは、シフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）のいずれか１つのみがＨレベルであっても、シフト信号Ｆ１Ｓ（ｎ＋１）およびＦ２Ｓ（ｎ＋１）が共にＨレベルであれば、スイッチ回路２０１＃．ｎのシフト数を２に設定する。
【０１３７】
同様にして、その他のデータ線ＧＩＯとデータ線ＩＯは電気的に接続され、最終的にスイッチ切替回路２００の動作により、不良データ線ＩＯは使用されない状態となり、正常にデータの読出しおよびデータの書込みが可能となる。
【０１３８】
したがって、ヒューズ群Ｋ１のヒューズプログラムアドレスがヒューズ群Ｋ２のヒューズプログラムアドレスより大きくても、ヒューズ群Ｋ１のヒューズプログラムアドレスがヒューズ群Ｋ２のヒューズプログラムアドレスより小さい場合と同様に、多段シフトデコード回路５１ａ．ｎは、正常にシフト制御信号Ｓｎ＜２：０＞を設定可能である。その結果、多段シフトデコード回路５１ａ．ｎは、２つのヒューズ群にプログラムされるヒューズプログラムアドレスの大小に関係なくスイッチ切替回路２００を制御可能である。
【０１３９】
なお、多段シフトデコード回路５１ａ．ｎは、データ読出し時およびデータ書込み時にアクセス対象となるデータ線に電気的に接続される欠陥メモリセルが存在するバンクに応じて、スイッチ切替回路２００内のシフト状態をリアルタイムで切替える場合においても、使用可能である。その動作については、実施の形態１に従う半導体記憶装置１０００と同様なので詳細な説明は繰り返さない。
【０１４０】
以上説明したように、２つのヒューズ群にプログラムされる不良データ線アドレスの大小関係の制限をなくすことで、たとえば、ウエハ状態のテストでヒューズ群Ｋ１に不良データ線アドレス“１００”をプログラム後、パッケージング後の出荷テストでさらに不良データ線アドレス“５０”が検出されたとしても、もう１つのヒューズ群Ｋ２に不良コラムアドレスをプログラムすることが可能となる。したがって、実施の形態２に従う半導体記憶装置１０００ａは、実施の形態１に従う半導体記憶装置１０００の奏する効果に加えて、さらなる歩留まりの向上を図ることができる。
【０１４１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１４２】
【発明の効果】
メモリセルアレイに含まれる複数の正規データ線およびスペアデータ線のうちの１つと入出力データをメモリセルアレイへ伝達するための複数のグローバルデータ線の１つとを選択的に接続する複数のスイッチを含むスイッチ切替回路と、プログラム回路に記憶されている不良アドレスをデコードするためのデコード回路をスイッチの数と同じ数だけ有するシフトデコーダを含む切替制御回路とを備えることにより、不良アドレスをパラレル処理で高速にデコードできる。したがって、複数のスイッチのシフト状態も高速に決定される。その結果、アクセス速度の低下をほとんど招くことなく、メモリセルへのアクセスごとに、複数のスイッチのシフト状態を切替えることができる。
【図面の簡単な説明】
【図１】 実施の形態１に従う半導体記憶装置の構成の一例を示すブロック図である。
【図２】 メモリアレイの複数のバンクのうちの１つの内部構成を示した概略図である。
【図３】 プリデコーダの内部構成を示す回路図である。
【図４】 デコード回路の構成を示す回路図である。
【図５】 データ線アドレスとデコード回路への入力信号との関係を示す図である。
【図６】 ヒューズプログラムアドレスとヒューズ信号およびシフト信号との関係を示す図である。
【図７】 多段シフトデコード回路の構成を示すブロック図である。
【図８】 多段シフトデコード回路の内部構成を示す回路図である。
【図９】 スイッチ回路の構成を示す回路図である。
【図１０】 実施の形態１に従うスイッチ切替回路の動作を説明するための図である。
【図１１】 半導体記憶装置のメモリアレイ内に複数の欠陥メモリセルが存在する概念図を示す。
【図１２】 データ読出し時およびデータ書込み時に欠陥メモリセルが特定のバンク内でデータ線に接続される場合のスイッチ切替回路の状態を示した概略図である。
【図１３】 データ読出し時およびデータ書込み時に欠陥メモリセルが特定のバンク内でデータ線に接続される場合のスイッチ切替回路の状態を示した概略図である。
【図１４】 データ読出し時およびデータ書込み時に欠陥メモリセルが特定のバンク内でデータ線に接続される場合のスイッチ切替回路の状態を示した概略図である。
【図１５】 特定のバンク内に欠陥メモリセルが存在しない場合のスイッチ切替回路の状態を示した概略図である。
【図１６】 実施の形態２に従う半導体記憶装置の構成の一例を示すブロック図である。
【図１７】 多段シフトデコード回路の内部構成を示す回路図である。
【図１８】 実施の形態２に従うスイッチ切替回路の動作を説明するための図である。
【図１９】 実施の形態２に従うスイッチ切替回路の動作を説明するための図である。
【符号の説明】
１１，１２，１３，１４ ヒューズ回路、２０ ヒューズ切替回路、２５，２６ リードアンプ／ライトドライバ回路、３０，３０＃ プリデコーダ、４０，４０＃ シフトデコーダ、４１．０〜４１．１２７，４１＃．０〜４１＃．１２７ デコード回路、５０，５０ａ 多段シフトデコーダ、５１．０〜５１．１２７，５１ａ．０〜５１ａ．１２７ 多段シフトデコード回路、６０ アドレスデコーダ、６１，６２，６３，６４，６５，６６，６７，６８，６９，７０，７１，７２，７３ 信号変換回路、７４，７６，７９，９０，９６ ＮＯＲ回路、７５，７７，８０，８１，８２，８５，８７，８９，９１，９２、９３，９５，９７，９８，９９，１０２ インバータ、７８ ＡＮＤ回路、８３ ＯＲ回路、８４，８６，８８，９４，１０１ ＮＡＮＤ回路、１００ メモリアレイ、１１１，１１２，１１３，１１７，１１９ ＰチャネルＭＯＳトランジスタ、１１４，１１５，１１６，１１８，１２０ ＮチャネルＭＯＳトランジスタ、２００ スイッチ切替回路、２０１＃０〜２０１＃１２７ スイッチ回路、２０１．０，２０１．１，２０１．２ スイッチ、ＩＯ０〜ＩＯ１２９，ＧＩＯ０〜１２７ データ線、ＷＬ０〜ＷＬ３１ ワード線、ＭＣ メモリセル、ＢＬＰ ビット線対、Ｋ１，Ｋ２，Ｌ１，Ｌ２，Ｍ１，Ｍ２，Ｎ１，Ｎ２ ヒューズ群、３００，３００ａ 切替制御回路、１０００，１０００ａ 半導体記憶装置。
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、より特定的にはシフト方式の冗長構成を備える半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、アクセス速度が速く、低消費電力で動作する半導体記憶装置が求められている。このような、要求を満たす半導体記憶装置として、シフト方式の半導体記憶装置が挙げられる。
【０００３】
現在の高集積化が進んだ半導体記憶装置においては、欠陥のない製品を製造することは極めて困難である。そのため、半導体記憶装置内に冗長構成を予め設け、製造工程において生じた欠陥箇所を使用せず、冗長構成を使用することによって歩留まりの向上が図られている。
【０００４】
しかし、シフト方式の半導体記憶装置は、冗長構成の数が少ないのが一般的であり、歩留まりの向上にも限界があった。そのため、歩留まりの向上を目的として、冗長構成の数を増やす技術が公開されている。（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開平２０００−１００１９１号公報（第１５頁、第３図）
【０００６】
【発明が解決しようとする課題】
しかし、特許文献１の技術では、シフト方式を実現するスイッチ部を制御する回路が隣接する回路の出力信号の結果を伝播して利用するような構成となっている。したがって、すべてのシフト状態が決定するまでにある程度の時間が必要であり、アクセスごとにリアルタイムでシフト状態を切替えると、アクセス速度の低下を招く。
【０００７】
また、欠陥箇所を救済するための冗長構成も２つしか備えておらず、歩留まりの向上には十分とはいえない。
【０００８】
この発明は、以上のような問題点を解決するためになされたものであって、この発明の目的は、アクセス速度の低下を招くことなく、メモリセルへのアクセスごとにリアルタイムでシフト状態を切替えることにより、歩留まりの向上を図ることが可能な半導体記憶装置を提供することである。
【０００９】
【課題を解決するための手段】
この発明に従う半導体記憶装置は、複数のメモリセルが配置されたメモリセルアレイを備え、メモリセルアレイは、第１番目から第（Ｌ＋Ｍ）番目に予め順序付けられた（Ｌ＋Ｍ）本（Ｌ：２以上の整数、Ｍ：Ｌ未満の自然数）のローカルデータ線を含み、（Ｌ＋Ｍ）本のローカルデータ線は、並列に入出力データを伝達するＬ本の正規データ線と、Ｌ本の正規データ線のうちの１本の正規データ線単位で不良を救済するために設けられたＭ本のスペアデータ線とを有し、入出力データをメモリセルアレイへ伝達するためのＬ本のグローバルデータ線と、（Ｌ＋Ｍ）本のローカルデータ線とＬ本のグローバルデータ線との間に設けられたスイッチ切替回路と、スイッチ切替回路を制御するための切替制御回路とをさらに備え、スイッチ切替回路は、Ｌ本のグローバルデータ線に対応してそれぞれ設けられるＬ個のスイッチ回路を含み、Ｌ個のスイッチ回路のうちの第Ｊ番目のスイッチ回路（Ｊ：Ｌ以下の自然数）は、指示されたシフト数Ｋ（Ｋ：０以上Ｍ以下の整数）に応じて、対応する第Ｊ番目のグローバルデータ線を（Ｌ＋Ｍ）本のローカルデータ線のうちの第Ｊ番目から第（Ｊ＋Ｋ）番目のローカルデータ線のうちの１本と選択的に接続し、切替制御回路は、Ｌ本の正規データ線のうちの不良に対応する正規データ線を特定する不良アドレスを、各々が記憶可能なＭ個のプログラム回路と、Ｍ個のプログラム回路にそれぞれ対応して設けられるＭ個の第１のデコーダと、Ｍ個のプログラム回路のＭ個の出力に応じて、Ｌ個のスイッチ回路のそれぞれに対してシフト数を指示する第２のデコーダとを含み、Ｍ個の第１のデコーダの各々は、対応するプログラム回路に記憶された不良アドレスに対応する正規データ線を救済する場合、Ｌ個のスイッチ回路のそれぞれに対応したシフトの要否に関するＬ個の判定結果を並列に出力し、第２のデコーダは、Ｍ個の第１のデコーダのそれぞれから出力されたＭ組のＬ個の判定結果に応じて、Ｌ個のスイッチ回路にそれぞれ対応するＬ個のシフト数を算出し、Ｍは２であり、第２のデコーダは、Ｌ個のスイッチ回路にそれぞれ対応して設けられたＬ個のデコード回路を有し、Ｌ個のデコード回路の各々は、第Ｊ番目のスイッチ回路に対して指示されるシフト数が１に設定され、かつ、Ｌ個のスイッチ回路のうちの第（Ｊ＋１）番目のスイッチ回路に対して指示されるシフト数が２に設定されているときには、第Ｊ番目のスイッチ回路におけるシフト数を２に修正する。
この発明に従う半導体記憶装置は、複数のメモリセルが配置されたメモリセルアレイを備え、メモリセルアレイは、第１番目から第（Ｌ＋Ｍ）番目に予め順序付けられた（Ｌ＋Ｍ）本（Ｌ：２以上の整数、Ｍ：Ｌ未満の自然数）のローカルデータ線を含み、（Ｌ＋Ｍ）本のローカルデータ線は、並列に入出力データを伝達するＬ本の正規データ線と、Ｌ本の正規データ線のうちの１本の正規データ線単位で不良を救済するために設けられたＭ本のスペアデータ線とを有し、入出力データをメモリセルアレイへ伝達するためのＬ本のグローバルデータ線と、（Ｌ＋Ｍ）本のローカルデータ線とＬ本のグローバルデータ線との間に設けられたスイッチ切替回路と、スイッチ切替回路を制御するための切替制御回路とをさらに備え、スイッチ切替回路は、Ｌ本のグローバルデータ線に対応してそれぞれ設けられるＬ個のスイッチ回路を含み、Ｌ個のスイッチ回路のうちの第Ｊ番目のスイッチ回路（Ｊ：Ｌ以下の自然数）は、指示されたシフト数Ｋ（Ｋ：０以上Ｍ以下の整数）に応じて、対応する第Ｊ番目のグローバルデータ線を（Ｌ＋Ｍ）本のローカルデータ線のうちの第Ｊ番目から第（Ｊ＋Ｋ）番目のローカルデータ線のうちの１本と選択的に接続し、切替制御回路は、Ｌ本の正規データ線のうちの不良に対応する正規データ線を特定する不良アドレスを、各々が記憶可能なＭ個のプログラム回路と、Ｍ個のプログラム回路にそれぞれ対応して設けられるＭ個の第１のデコーダと、Ｍ個のプログラム回路のＭ個の出力に応じて、Ｌ個のスイッチ回路のそれぞれに対してシフト数を指示する第２のデコーダとを含み、Ｍ個の第１のデコーダの各々は、対応するプログラム回路に記憶された不良アドレスに対応する正規データ線を救済する場合、Ｌ個のスイッチ回路のそれぞれに対応したシフトの要否に関するＬ個の判定結果を並列に出力し、第２のデコーダは、Ｍ個の第１のデコーダのそれぞれから出力されたＭ組のＬ個の判定結果に応じて、Ｌ個のスイッチ回路にそれぞ れ対応するＬ個のシフト数を算出し、Ｍは２であり、Ｍ個のプログラム回路に記憶されているＭ個の不良アドレスのうちの値の大きい方の不良アドレスは、Ｌ本の正規データ線のうちの第Ｉ番目（Ｉ：２以上Ｌ以下の自然数）の正規データ線が、不良に対応する場合に、第（Ｉ−１）番目の正規データ線を特定するよう設定される。
この発明に従う半導体記憶装置は、複数のメモリセルが配置されたメモリセルアレイを備え、メモリセルアレイは、第１番目から第（Ｌ＋Ｍ）番目に予め順序付けられた（Ｌ＋Ｍ）本（Ｌ：２以上の整数、Ｍ：Ｌ未満の自然数）のローカルデータ線を含み、（Ｌ＋Ｍ）本のローカルデータ線は、並列に入出力データを伝達するＬ本の正規データ線と、Ｌ本の正規データ線のうちの１本の正規データ線単位で不良を救済するために設けられたＭ本のスペアデータ線とを有し、入出力データをメモリセルアレイへ伝達するためのＬ本のグローバルデータ線と、（Ｌ＋Ｍ）本のローカルデータ線とＬ本のグローバルデータ線との間に設けられたスイッチ切替回路と、スイッチ切替回路を制御するための切替制御回路とをさらに備え、スイッチ切替回路は、Ｌ本のグローバルデータ線に対応してそれぞれ設けられるＬ個のスイッチ回路を含み、Ｌ個のスイッチ回路のうちの第Ｊ番目のスイッチ回路（Ｊ：Ｌ以下の自然数）は、指示されたシフト数Ｋ（Ｋ：０以上Ｍ以下の整数）に応じて、対応する第Ｊ番目のグローバルデータ線を（Ｌ＋Ｍ）本のローカルデータ線のうちの第Ｊ番目から第（Ｊ＋Ｋ）番目のローカルデータ線のうちの１本と選択的に接続し、切替制御回路は、Ｌ本の正規データ線のうちの不良に対応する正規データ線を特定する不良アドレスを、各々が記憶可能なＭ個のプログラム回路と、Ｍ個のプログラム回路にそれぞれ対応して設けられるＭ個の第１のデコーダと、Ｍ個のプログラム回路のＭ個の出力に応じて、Ｌ個のスイッチ回路のそれぞれに対してシフト数を指示する第２のデコーダとを含み、Ｍ個の第１のデコーダの各々は、対応するプログラム回路に記憶された不良アドレスに対応する正規データ線を救済する場合、Ｌ個のスイッチ回路のそれぞれに対応したシフトの要否に関するＬ個の判定結果を並列に出力し、第２のデコーダは、Ｍ個の第１のデコーダのそれぞれから出力されたＭ組のＬ個の判定結果に応じて、Ｌ個のスイッチ回路にそれぞれ対応するＬ個のシフト数を算出し、Ｍは２であり、Ｍ個の第１のデコーダの各々は、Ｌ個の第１のデコード回路を有し、Ｍ組のＬ個の第１のデコード回路は、Ｍ組のＬ個の判定結果のうちのＬ個のスイッチ回路にそれぞれ対応するＭ組の判定結果をそれぞれ示す第１および第２の制御信号を出力し、第２のデコーダは、Ｌ個のスイッチ回路にそれぞれ対応して設けられたＬ個の第２のデコード回路を有し、Ｌ個の第２のデコード回路のうちの第Ｊ番目のスイッチ回路に対応する第Ｊ番目の第２のデコード回路は、第Ｊ番目の第２のデコード回路に対応する第１および第２の制御信号のレベルが所定の第１の組合せである場合に、第Ｊ番目のスイッチ回路に対して指示されるシフト数を０に設定する第１のシフト制御信号を生成する第１の論理回路と、第Ｊ番目の第２のデコード回路に対応する第１および第２の制御信号のレベルが所定の第２の組合せであり、かつ、Ｌ個のスイッチ回路のうちの第（Ｊ＋１）番目のスイッチ回路に対応する第１および第２の制御信号のレベルが所定の第３の組合せ以外である場合に、第Ｊ番目のスイッチ回路に対して指示されるシフト数を１に設定する第２のシフト制御信号を生成する第２の論理回路と、第Ｊ番目の第２のデコード回路に対応する第１および第２の制御信号のレベルが所定の第３の組合せである場合、または、第Ｊ番目の第２のデコード回路に対応する第１および第２の制御信号のレベルが所定の第２の組合せであり、かつ、第（Ｊ＋１）番目のスイッチ回路に対応する第１および第２の制御信号のレベルが所定の第３の組合せである場合において、第Ｊ番目のスイッチ回路に対して指示されるシフト数を２に設定する第３のシフト制御信号を生成する第３の論理回路とを有する。
【００１０】
【発明の実施の形態】
以下において、本発明の実施の形態について、図面を参照しながら説明する。なお、図中同一符号は同一または相当部分を示す。
【００１１】
［実施の形態１］
図１は、実施の形態１に従う半導体記憶装置１０００の構成の一例を示すブロック図である。
【００１２】
図１を参照して、半導体記憶装置１０００は、各々が行列状に配列される複数のメモリセルＭＣを有するメモリアレイ１００とアドレスデコーダ６０とを備える。
【００１３】
メモリアレイ１００は、メモリセルの列単位に対応して配置されるデータ線ＩＯ０〜ＩＯ１２９と、メモリセルの行単位に対応して配置されるワード線ＷＬ０〜ＷＬ３１とを含む。なお、以下においては、データ線ＩＯ０〜ＩＯ１２９およびワード線ＷＬ０〜ＷＬ３１を総括的に表現する場合には、それぞれデータ線ＩＯおよびワード線ＷＬとも称する。また、本実施の形態のデータ線ＩＯ線およびワード線ＷＬの数は一例であって、さらに多くてもよい。データ読出し時およびデータ書込み時に欠陥メモリセルと電気的に接続されるデータ線ＩＯ（以下、不良データ線ＩＯとも称する）が存在する場合、不良データ線ＩＯを使用せず、データ線ＩＯ１２８（Ｓ１）およびＩＯ１２９（Ｓ２）が、スペアデータ線としてそれぞれ使用される。したがって、データ線ＩＯ０〜ＩＯ１２７を正規データ線ＩＯとも称する。以下においては、不良データ線ＩＯを特定するアドレスを不良データ線アドレスとも称する。たとえば、不良データ線ＩＯ２の不良データ線アドレスは“２”となる。また、データ線ＩＯを特定するアドレスをデータ線アドレスとも称する。たとえば、データ線ＩＯ２のデータ線アドレスは“２”となる。
【００１４】
メモリアレイ１００は、一例として、ワード線ＷＬ０〜ＷＬ７、ワード線ＷＬ８〜ＷＬ１５、ワード線ＷＬ１６〜ＷＬ２３およびワード線ＷＬ２４〜ＷＬ３１をそれぞれ含む、バンクＫ，Ｌ，ＭおよびＮに分割される。
【００１５】
アドレスデコーダ６０は、アドレス信号ＡＤＤのうちのロウアドレス信号ＲＡおよびコラムアドレス信号ＣＡが入力されると、メモリアレイ１００内の所望のメモリセル（以下、選択メモリセルとも称する）を選択する。
【００１６】
図２は、メモリアレイ１００の複数のバンクのうちの１つの内部構成を示した概略図である。なお、説明のためにアドレスデコーダ６０も図示している。
【００１７】
図２を参照して、メモリアレイ１００内に示されるバンクは、一例として、バンクＫであるとする。メモリアレイ１００内のバンクＫは、ビット線対ＢＬＰと、リードアンプ／ライトドライバ回路２５，２６と、コラム選択線ＣＳＬＯおよびＣＳＬＥとを含む。
【００１８】
ビット線対ＢＬＰは、メモリセルの列単位に対応して配置され、行方向に複数配置される。ビット線対ＢＬＰは、互いに相補なビット線ＢＬおよび／ＢＬから構成される。ワード線ＷＬ０とビット線／ＢＬの間には、メモリセルＭＣが電気的に接続される。ワード線ＷＬ１とビット線ＢＬの間には、メモリセルＭＣが電気的に接続される。すなわち、ビット線／ＢＬと偶数行のワード線との間にそれぞれメモリセルが列方向に設けられる。一方、ビット線ＢＬと奇数行のワード線との間にそれぞれメモリセルが列方向に設けられる。以下においては、複数のメモリセルが接続されるビット線対ＢＬＰをビット線対列とも称する。
【００１９】
ワード線ＷＬは、アドレスデコーダ６０に入力されるロウアドレス信号ＲＡに応じて選択的に活性化される。
【００２０】
リードアンプ／ライトドライバ回路２５および２６は、各ビット線対ＢＬＰに対して、行方向に、１つのビット線対ＢＬＰおきに交互にビット線対ＢＬＰの一端および他端に電気的に接続される。リードアンプ／ライトドライバ回路２５および２６は、ビット線対列の奇数列の一端およびビット線対列の偶数列の他端にそれぞれ電気的に接続される。リードアンプ／ライトドライバ回路２５は、コラム選択線ＣＳＬＯと電気的に接続される。一方、リードアンプ／ライトドライバ回路２６は、コラム選択線ＣＳＬＥと電気的に接続される。なお、本実施の形態においては、各データ線ＩＯに対して、一例として２つのリードアンプ／ライトドライバ回路が接続されるものとする。
【００２１】
リードアンプ／ライトドライバ回路２５は、アドレスデコーダ６０に入力されるコラムアドレス信号ＣＡに応じて、コラム選択線ＣＳＬＯによって伝達される列選択信号により活性化され、選択メモリセルとデータ線ＩＯ０とを電気的に接続する。一方、リードアンプ／ライトドライバ回路２６は、アドレスデコーダ６０に入力されるコラムアドレス信号ＣＡに応じて、コラム選択線ＣＳＬＥによって伝達される列選択信号により活性化され、選択メモリセルとデータ線ＩＯ０とを電気的に接続する。なお、本実施の形態では、１つのデータＩＯ線に２つのリードアンプ／ライトドライバ回路が接続されている構成を示しているが、２つに限定されることはなく、３つ以上であってもよい。
【００２２】
データ読出し時、リードアンプ／ライトドライバ回路２５は、選択メモリセルのデータを増幅して、対応するデータ線ＩＯ０に出力する。一方、データ書込み時、リードアンプ／ライトドライバ回路２５は、対応するデータ線ＩＯ０から入力されたデータを選択メモリセルに書込む。
【００２３】
再び図１を参照して、半導体記憶装置１０００は、さらに、切替制御回路３００を備える。
【００２４】
切替制御回路３００は、バンクＫ，Ｌ，ＭおよびＮにそれぞれ対応して設けられたヒューズ回路１１，１２，１３および１４と、ヒューズ切替回路２０と、プリデコーダ３０および３０＃とを含む。
【００２５】
ヒューズ回路１１，１２，１３および１４は、バンクＫ，Ｌ，ＭおよびＮ内にそれぞれ対応して欠陥メモリセルが存在する際の不良データ線アドレスを記憶可能な、ヒューズ群Ｋ１，Ｋ２、ヒューズ群Ｌ１，Ｌ２、ヒューズ群Ｍ１，Ｍ２およびヒューズ群Ｎ１，Ｎ２をそれぞれ有する。各ヒューズ群は、高電圧を印加することによってプログラム可能な電気ヒューズが用いられ、各ヒューズ群にプログラムされた不良データ線アドレスは、ヒューズ切替回路２０へ出力される。本実施の形態における半導体記憶装置１０００においては、２つの不良データ線アドレスをヒューズ回路内の２つのヒューズ群にプログラムさせる場合、後述するデータ線ＧＩＯと所望のデータ線ＩＯとを電気的に接続させるために、値の大きい方の不良データ線アドレスから１を減算した値がプログラムされる。たとえば、２つの不良データ線アドレスの値が“１０”および“２０”である場合、“２０”から“１”を減算した“１９”がヒューズ群にプログラムされる。
【００２６】
本実施の形態においては、２つの不良データ線アドレスを２つのヒューズ群にプログラムさせる場合、値の大きい方の不良データ線アドレスから１を減算した値は、ヒューズ群Ｋ２，Ｌ２，Ｍ２およびＮ２へプログラムされるとする。以下においては、ヒューズ回路内のヒューズ群にプログラムされる不良データ線アドレスをヒューズプログラムアドレスとも称する。
【００２７】
ヒューズ切替回路２０は、ロウアドレス信号ＲＡが入力される。ヒューズ切替回路２０は、ロウアドレス信号ＲＡにより選択されるワード線ＷＬを含むバンクに応じて、各ヒューズ群からの信号を選択的にプリデコーダ３０および３０＃へ出力する。
【００２８】
たとえば、アドレスデコーダ６０により、バンクＫ内のワード線ＷＬが選択された場合、ヒューズ切替回路２０は、ヒューズ回路１１内のヒューズ群Ｋ１およびＫ２から入力された信号をヒューズ信号ＤＡ＜６：０＞およびＤＡ＃＜６：０＞としてそれぞれプリデコーダ３０および３０＃へ出力する。
【００２９】
ここで、ＤＡ＜６：０＞は、ＤＡ＜０＞〜ＤＡ＜６＞を総括的に表記したものである。なお、以下、本明細書においては、複数ビットの信号を総括的に示す場合には、同様の表記を用いるものとする。また、以下においては、信号およびデータ等の２値的な高電圧状態（たとえば、電源電圧Ｖｃｃ）および低電圧状態（たとえば、接地電圧ＧＮＤ）を、それぞれ、Ｈレベル（“１”）およびＬレベル（“０”）とも称する。
【００３０】
図３は、プリデコーダ３０の内部構成を示す回路図である。
図３を参照して、プリデコーダ３０は、信号変換回路６１，６２，６３，６４，６５，６６，６７，６８，６９，７０，７１，７２および７３を含む。
【００３１】
信号変換回路６１は、ＮＯＲ回路７４と、インバータ７５とを有する。ＮＯＲ回路７４は、ヒューズ信号ＤＡ＜０＞，ＤＡ＜１＞およびＤＡ＜２＞の否定的論理和演算を行なった信号を出力する。インバータ７５は、ＮＯＲ回路７４の出力信号の反転レベルの信号を信号Ｚ＜０＞として出力する。
【００３２】
信号変換回路６２は、ＮＯＲ回路７６と、インバータ７７とを有する。ＮＯＲ回路７６は、ヒューズ信号ＤＡ＜１＞およびＤＡ＜２＞の否定的論理和演算を行なった信号を出力する。インバータ７７は、ＮＯＲ回路７６の出力信号の反転レベルの信号を信号Ｚ＜１＞として出力する。
【００３３】
信号変換回路６３は、ＡＮＤ回路７８と、ＮＯＲ回路７９と、インバータ８０とを有する。ＡＮＤ回路７８は、ヒューズ信号ＤＡ＜０＞およびＤＡ＜１＞の論理積演算を行なった信号を出力する。ＮＯＲ回路７９は、ＡＮＤ回路７８の出力信号およびヒューズ信号ＤＡ＜２＞の否定的論理和演算を行なった信号を出力する。インバータ８０は、ＮＯＲ回路７９の出力信号の反転レベルの信号を信号Ｚ＜２＞として出力する。
【００３４】
信号変換回路６４は、インバータ８１，８２を有する。インバータ８１は、ヒューズ信号ＤＡ＜２＞の反転レベルの信号を出力する。インバータ８２は、インバータ８１の出力信号の反転レベルの信号を信号Ｚ＜３＞として出力する。
【００３５】
信号変換回路６５は、ＯＲ回路８３と、ＮＡＮＤ回路８４と、インバータ８５とを有する。ＯＲ回路８３は、ヒューズ信号ＤＡ＜０＞およびＤＡ＜１＞の論理和演算を行なった信号を出力する。ＮＡＮＤ回路８４は、ＯＲ回路８３の出力信号およびヒューズ信号ＤＡ＜２＞の否定的論理積演算を行なった信号を出力する。インバータ８５は、ＮＡＮＤ回路８４の出力信号の反転レベルの信号を信号Ｚ＜４＞として出力する。
【００３６】
信号変換回路６６は、ＮＡＮＤ回路８６と、インバータ８７とを有する。ＮＡＮＤ回路８６は、ヒューズ信号ＤＡ＜１＞およびＤＡ＜２＞の否定的論理積演算を行なった信号を出力する。インバータ８７は、ＮＡＮＤ回路８６の出力信号の反転レベルの信号を信号Ｚ＜５＞として出力する。
【００３７】
信号変換回路６７は、ＮＡＮＤ回路８８と、インバータ８９とを有する。ＮＡＮＤ回路８８は、ヒューズ信号ＤＡ＜０＞，ＤＡ＜１＞およびＤＡ＜２＞の否定的論理積演算を行なった信号を出力する。インバータ８９は、ＮＡＮＤ回路８８の出力信号の反転レベルの信号を信号Ｚ＜６＞として出力する。
【００３８】
信号変換回路６８は、ＮＯＲ回路９０と、インバータ９１とを有する。ＮＯＲ回路９０は、ヒューズ信号ＤＡ＜３＞およびＤＡ＜４＞の否定的論理和演算を行なった信号を出力する。インバータ９１は、ＮＯＲ回路９０の出力信号の反転レベルの信号を信号Ｚ＜７＞として出力する。
【００３９】
信号変換回路６９は、インバータ９２，９３を有する。インバータ９２は、ヒューズ信号ＤＡ＜４＞の反転レベルの信号を出力する。インバータ９３は、インバータ９２の出力信号の反転レベルの信号を信号Ｚ＜８＞として出力する。
【００４０】
信号変換回路７０は、ＮＡＮＤ回路９４と、インバータ９５とを有する。ＮＡＮＤ回路９４は、ヒューズ信号ＤＡ＜３＞およびＤＡ＜４＞の否定的論理積演算を行なった信号を出力する。インバータ９５は、ＮＡＮＤ回路９４の出力信号の反転レベルの信号を信号Ｚ＜９＞として出力する。
【００４１】
信号変換回路７１は、ＮＯＲ回路９６と、インバータ９７とを有する。ＮＯＲ回路９６は、ヒューズ信号ＤＡ＜５＞およびＤＡ＜６＞の否定的論理和演算を行なった信号を出力する。インバータ９７は、ＮＯＲ回路９６の出力信号の反転レベルの信号を信号Ｚ＜１０＞として出力する。
【００４２】
信号変換回路７２は、インバータ９８，９９を有する。インバータ９８は、ヒューズ信号ＤＡ＜６＞の反転レベルの信号を出力する。インバータ９９は、インバータ９８の出力信号の反転レベルの信号を信号Ｚ＜１１＞として出力する。
【００４３】
信号変換回路７３は、ＮＡＮＤ回路１０１と、インバータ１０２とを有する。ＮＡＮＤ回路１０１は、ヒューズ信号ＤＡ＜５＞およびＤＡ＜６＞の否定的論理積演算を行なった信号を出力する。インバータ１０２は、ＮＡＮＤ回路１０１の出力信号の反転レベルの信号を信号Ｚ＜１２＞として出力する。
【００４４】
すなわち、プリデコーダ３０は、ヒューズ切替回路２０からの７ビットのヒューズ信号ＤＡ＜６：０＞を１３ビットの信号Ｚ＜１２：０＞に変換して出力する。
【００４５】
再び図１を参照して、プリデコーダ３０＃も、プリデコーダ３０と同様な構成および機能を有し、ヒューズ切替回路２０からの７ビットのヒューズ信号ＤＡ＃＜６：０＞を１３ビットの信号Ｚ＃＜１２：０＞に変換して出力する。
【００４６】
切替制御回路３００は、さらに、シフトデコーダ４０および４０＃を含む。シフトデコーダ４０および４０＃は、それぞれ正規データ線ＩＯの数と同じ数のデコード回路を有する。本実施の形態では、メモリアレイ１００は、正規データ線ＩＯを１２８本含むので、シフトデコーダ４０は、データ線ＩＯ０〜ＩＯ１２７にそれぞれ対応するデコード回路４１．０〜４１．１２７を有する。シフトデコーダ４０＃は、データ線ＩＯ０〜ＩＯ１２７にそれぞれ対応するデコード回路４１＃．０〜４１＃．１２７を有する。
【００４７】
以下においては、デコード回路４１．０〜４１．１２７および４０＃．０〜４０＃．１２７を総括的に表現する場合には、それぞれデコード回路４１．ｎおよび４１＃．ｎとも称する。デコード回路４１．ｎおよび４１＃．ｎの各々へは、信号Ｚ＜１２：０＞および信号Ｚ＃＜１２：０＞がそれぞれ入力される。また、デコード回路４１．ｎで使用されるｎは、ｎ番目のデコード回路４１を示す。以下において、ｎを使用する場合も同様にｎ番目ということを意味する。
【００４８】
デコード回路４１．ｎは、信号Ｚ＜１２：０＞をシフト信号Ｆ１Ｓ（ｎ）に変換して出力する。デコード回路４１＃．ｎは、信号Ｚ＃＜１２：０＞をシフト信号Ｆ２Ｓ（ｎ）に変換して出力する。たとえば、デコード回路４１．１およびデコード回路４１＃．１は、それぞれシフト信号Ｆ１Ｓ（１）およびＦ２Ｓ（１）を出力する。
【００４９】
また、シフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）は、後述するデータ線ＩＯとＧＩＯとを選択的に接続するスイッチ回路のシフト数を決定する。たとえば、シフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）が共にＬレベルである場合、スイッチ回路のシフト数は０に設定される。シフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）のいずれか１つのみがＨレベルである場合、スイッチ回路のシフト数は１に設定される。シフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）が共にＨレベルである場合、スイッチ回路のシフト数は２に設定される。
【００５０】
図４は、デコード回路４１．ｎの構成を示す回路図である。
図４を参照して、デコード回路４１．ｎは、電源電圧Ｖｃｃと接続ノードＮＳとの間に直列に接続されたＰチャネルＭＯＳトランジスタ１１１，１１２，１１３と、接続ノードＮＳと接地電圧ＧＮＤとの間に直列に接続されたＮチャネルＭＯＳトランジスタ１１４，１１５，１１６とを有する。ＰチャネルＭＯＳトランジスタ１１１，１１２，１１３のゲートへは、信号ＳＫ，ＳＭ、ＳＯがそれぞれ入力される。ＮチャネルＭＯＳトランジスタ１１４，１１５，１１６のゲートへは、信号ＳＬ，ＳＮ，ＳＯがそれぞれ入力される。
【００５１】
信号ＳＫ，ＳＬ，ＳＭ，ＳＮ，ＳＯは、プリデコーダ３０の出力信号である信号Ｚ＜１２：０＞のいずれか１つである。信号ＳＫ，ＳＬ，ＳＭ，ＳＮ，ＳＯと信号Ｚ＜１２：０＞との対応関係についての詳細な説明は後述するが、データ線アドレスにより特定される。
【００５２】
デコード回路４１．ｎは、さらに、ＰチャネルＭＯＳトランジスタ１１７，１１９と、ＮチャネルＭＯＳトランジスタ１１８，１２０とを有する。
【００５３】
ＰチャネルＭＯＳトランジスタ１１７は、ＰチャネルＭＯＳトランジスタ１１２および１１３の接続ノードと接続ノードＮＳとの間に設けられる。ＰチャネルＭＯＳトランジスタ１１７のゲートへは、信号ＳＮが入力される。ＮチャネルＭＯＳトランジスタ１１８は、ＮチャネルＭＯＳトランジスタ１１４および１１５の接続ノードと接地電圧ＧＮＤとの間に設けられる。ＮチャネルＭＯＳトランジスタ１１８のゲートへは、信号ＳＭが入力される。
【００５４】
ＰチャネルＭＯＳトランジスタ１１９は、ＰチャネルＭＯＳトランジスタ１１１および１１２の接続ノードと接続ノードＮＳとの間に設けられる。ＰチャネルＭＯＳトランジスタ１１９のゲートへは、信号ＳＬが入力される。ＮチャネルＭＯＳトランジスタ１２０は、接続ノードＮＳと接地電圧ＧＮＤとの間に設けられる。ＮチャネルＭＯＳトランジスタ１２０のゲートへは、信号ＳＫが入力される。
【００５５】
デコード回路４１．ｎについての詳細は後述するが、各トランジスタに入力される信号に応じて、シフト信号Ｆ１Ｓ（ｎ）を出力する。
【００５６】
図５は、データ線アドレスとデコード回路４１．ｎへの入力信号との関係を示す図である。
【００５７】
図５を参照して、まず、信号ＳＫについて説明する。データ線アドレスが“０”〜“３１”の場合、信号ＳＫは、信号Ｚ＜１０＞に設定される。データ線アドレスが“３２”〜“６３”の場合、信号ＳＫは、信号Ｚ＜１１＞に設定される。同様にデータ線アドレスが“６４”〜“９５”の場合、信号ＳＫは、信号Ｚ＜１２＞に設定される。データ線アドレスが“９６”〜“１２７”の場合、信号ＳＫは、Ｌレベルに設定される。信号ＳＬについては、信号ＳＫと同様に図に示すように設定されるので詳細な説明は繰り返さない。
【００５８】
信号ＳＭは、データ線アドレスが“０”〜“７”の場合、信号Ｚ＜７＞に設定される。データ線アドレスが“８”〜“１５”の場合、信号ＳＭは、信号Ｚ＜８＞に設定される。データ線アドレスが“１６”〜“２３”の場合、信号ＳＭは、信号Ｚ＜９＞に設定される。データ線アドレスが“２４”〜“３１”の場合、信号ＳＭは、Ｌレベルに設定される。
【００５９】
データ線アドレスが“３２”〜“６３”の場合、信号ＳＭは、データ線アドレスから“３２”を減算したデータ線アドレスの値の場合と同様に設定される。たとえば、データ線アドレスが“４０”の場合、信号ＳＭは、データ線アドレスが“８”の場合と同様に、信号Ｚ＜８＞に設定される。データ線アドレスが“６４”〜“９５”の場合、信号ＳＭは、データ線アドレスから“６４”を減算したデータ線アドレスの値の場合と同様に設定される。データ線アドレスが“９６”〜“１２７”の場合、信号ＳＭは、データ線アドレスから“９６”を減算したデータ線アドレスの値の場合と同様に設定される。信号ＳＮについては、信号ＳＭと同様に図に示すように設定されるので詳細な説明は繰り返さない。
【００６０】
信号ＳＯは、データ線アドレスが“０”〜“６”の場合、信号Ｚ＜０＞〜Ｚ＜６＞にそれぞれ設定される。データ線アドレスが“７”の場合、信号ＳＯは、Ｌレベルに設定される。データ線アドレスが“８”〜“１５”の場合、信号ＳＯは、データ線アドレスから“８”を減算したデータ線アドレスの値の場合と同様に設定される。たとえば、データ線アドレスが“１０”の場合、信号ＳＭは、データ線アドレスが“２”の場合と同様に、信号Ｚ＜２＞に設定される。データ線アドレスが“１６”〜“２３”の場合、信号ＳＯは、データ線アドレスから“１６”を減算したデータ線アドレスの値の場合と同様に設定される。データ線アドレスが“２４”〜“３１”の場合、信号ＳＯは、データ線アドレスから“２４”を減算したデータ線アドレスの値の場合と同様に設定される。
【００６１】
データ線アドレスが“３２”〜“６３”の場合、信号ＳＯは、データ線アドレスから“３２”を減算したデータ線アドレスの値の場合と同様に設定される。データ線アドレスが“６４”〜“９５”の場合、信号ＳＯは、データ線アドレスから“６４”を減算したデータ線アドレスの値の場合と同様に設定される。データ線アドレス線が“９６”〜“１２７”の場合、信号ＳＯは、データ線アドレスから“９６”を減算したデータ線アドレスの値の場合と同様に設定される。
【００６２】
図６は、ヒューズプログラムアドレスとヒューズ信号ＤＡ＜６：０＞およびシフト信号Ｆ１Ｓ（ｎ），Ｆ２Ｓ（ｎ）との関係を示す図である。シフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）は、信号Ｚ＜１２：０＞がデコード回路４１．ｎおよび４１＃．ｎによってそれぞれ変換された信号である。
【００６３】
図６を参照して、ヒューズプログラムアドレスに対応するシフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）が“０”の場合は、シフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）はＬレベルに設定される。一方、ヒューズプログラムアドレスに対応するシフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）が“１”の場合は、シフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）はＨレベルに設定される。初期設定では、ヒューズ群にはプログラムがされてなく、シフト信号Ｆ１Ｓ（０）〜Ｆ１Ｓ（１２７）およびＦ２Ｓ（０）〜Ｆ２Ｓ（１２７）はすべてＬレベルに設定される。
【００６４】
たとえば、ヒューズプログラムアドレスが“１”である場合、ヒューズ群から出力された信号をヒューズ切替回路２０がヒューズ信号ＤＡ＜６：０＞として出力する信号は、それぞれ“０，０，０，０，０，０，１”に設定されるよう、ヒューズ群はプログラムされる。この場合、シフト信号Ｆ１Ｓ（０）およびＦ２Ｓ（０）はＬレベルに設定され、シフト信号Ｆ１Ｓ（１）〜Ｆ１Ｓ（１２７）およびシフト信号Ｆ２Ｓ（１）〜Ｆ２Ｓ（１２７）はＨレベルに設定される。
【００６５】
次に、図１，図３，図４および図５を参照して、ヒューズ回路１１内のヒューズ群Ｋ１に不良データ線アドレスとして“２”がプログラムされているときのプリデコーダ３０およびデコード回路４１．ｎの動作を説明する。
【００６６】
ヒューズ群Ｋ１から出力された信号は、ヒューズ切替回路２０によりヒューズ信号ＤＡ＜６：０＞としてプリデコーダ３０に入力される。ヒューズ信号ＤＡ＜６：０＞は、不良データ線アドレスとして“２”がプログラムされているため、“０，０，０，０，０，１，０”にそれぞれ設定されている。すなわち、ヒューズ信号ＤＡ＜６＞〜ＤＡ＜０＞は、“０”，“０”，“０”，“０”，“０”，“１”，“０”にそれぞれ設定される。したがって、ヒューズ信号ＤＡ＜１＞のみ“１”（Ｈレベル）に設定され、ヒューズ信号ＤＡ＜６＞〜ＤＡ＜２＞およびヒューズ信号ＤＡ＜０＞は、“０”（Ｌレベル）に設定される。
【００６７】
ヒューズ信号ＤＡ＜６：０＞のうちヒューズ信号ＤＡ＜１＞のみＨレベルに設定されているため、プリデコーダ３０によって、信号Ｚ＜０＞およびＺ＜１＞は、Ｈレベル（“１”）に設定される。一方、信号Ｚ＜２＞〜Ｚ＜１２＞は、Ｌレベル（“０”）に設定される。すなわち、信号Ｚ＜１２：０＞は、“０，０，０，０，０，０，０，０，０，０，０，１，１”にそれぞれ設定される。
【００６８】
図５より、不良データ線アドレスが“２”である場合、信号ＳＫ，ＳＬ，ＳＭ，ＳＮ，ＳＯは、Ｌレベルの信号Ｚ＜１０＞、Ｈレベル、Ｌレベルの信号Ｚ＜７＞、Ｈレベル、Ｌレベルの信号Ｚ＜２＞にそれぞれ設定される。
【００６９】
信号ＳＫ，ＳＬ，ＳＭ，ＳＮ，ＳＯは、不良データ線アドレスである“２”に対応するデコード回路４１．２内の各トランジスタのゲートへ入力される。その結果、ＰチャネルＭＯＳトランジスタ１１１，１１２および１１３がターンオンし、シフト信号Ｆ１Ｓ（２）はＨレベルに設定される。
【００７０】
再び図１を参照して、デコード回路４１＃．ｎは、デコード回路４１．ｎと同様な構成および機能を有する。したがって、デコード回路４０＃．ｎは、デコード回路４１．ｎと同様な動作により、プリデコーダ３０＃からの信号Ｚ＃＜１２：０＞をシフト信号Ｆ２Ｓ（ｎ）に変換して出力する。
【００７１】
切替制御回路３００は、さらに、多段シフトデコーダ５０を含む。
多段シフトデコーダ５０は、それぞれ正規データ線ＩＯの数と同じ数のデコード回路を有する。本実施の形態では、メモリアレイ１００は、正規データ線ＩＯを１２８本含むので、多段シフトデコーダ５０は、データ線ＩＯ０〜ＩＯ１２７にそれぞれ対応する多段シフトデコード回路５１．０〜５１．１２７を有する。
【００７２】
多段シフトデコード回路５１．０〜５１．１２７の各々は、デコード回路４１．０〜４１．１２７およびデコード回路４１＃．０〜４１＃．１２７からの出力信号であるシフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）がそれぞれ入力される。たとえば、多段シフトデコード回路５１．１は、デコード回路４１．１およびデコード回路４１＃．１からの出力信号であるシフト信号Ｆ１Ｓ（１）およびＦ２Ｓ（１）がそれぞれ入力される。
【００７３】
以下においては、多段シフトデコード回路５１．０〜５１．１２７を総括的に表現する場合には、それぞれ多段シフトデコード回路５１．ｎとも称する。
【００７４】
多段シフトデコード回路５１．ｎは、シフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）をシフト制御信号Ｓｎ＜２：０＞に変換して出力する。多段シフトデコーダ５０は、１２８個の多段シフトデコード回路５１．ｎを有するので、多段シフトデコーダ５０からは、１２８個のシフト制御信号Ｓｎ＜２：０＞が出力される。たとえば、多段シフトデコード回路５１．１は、デコード回路４１．１およびデコード回路４１＃．１からの出力信号であるシフト信号Ｆ１Ｓ（１）およびＦ２Ｓ（１）をシフト制御信号Ｓ１＜２：０＞に変換して出力する。
【００７５】
図７は、多段シフトデコード回路５１．ｎの構成を示すブロック図である。
図７を参照して、多段シフトデコード回路５１．ｎは、シフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）に応じて、シフト制御信号Ｓｎ＜０＞，Ｓｎ＜１＞およびＳｎ＜２＞を出力する。
【００７６】
図８は、多段シフトデコード回路５１．ｎの内部構成を示す回路図である。
図８を参照して、多段シフトデコード回路５１．ｎは、論理回路１２１、１２２および１２３を有する。論理回路１２１は、シフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）の否定的論理和演算を行なった信号であるシフト制御信号Ｓｎ＜０＞を出力する。論理回路１２２は、シフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）がそれぞれＨおよびＬレベルである場合のみ、Ｈレベルのシフト制御信号Ｓｎ＜１＞を出力する。シフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）がそれぞれＨおよびＬレベルでない場合は、Ｌレベルのシフト制御信号Ｓｎ＜１＞を出力する。論理回路１２３は、シフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）の論理積演算を行なった信号であるシフト制御信号Ｓｎ＜２＞を出力する。
【００７７】
再び図１を参照して、半導体記憶装置１０００は、さらに、スイッチ切替回路２００と、データ線ＧＩＯ０〜ＧＩＯ１２７とを備える。以下においては、データ線ＧＩＯ０〜ＧＩＯ１２７を総括的に表現する場合には、データ線ＧＩＯとも称する。
【００７８】
スイッチ切替回路２００は、１本のデータ線ＧＩＯと３本のデータ線ＩＯのうちの１本とを電気的に接続するための１２８個のスイッチ回路２０１＃０〜２０１＃１２７を有する。スイッチ回路２０１＃０〜２０１＃１２７の各々には、シフト制御信号Ｓ０＜２：０＞〜Ｓ１２７＜２：０＞がそれぞれ入力される。すなわち、切替制御回路３００から出力され、スイッチ切替回路２００に入力されるシフト信号ＳＦＴは、１２８個のシフト制御信号Ｓ０＜２：０＞〜Ｓ１２７＜２：０＞から構成される。以下においては、スイッチ回路２０１＃０〜２０１＃１２７を総括的に表現する場合には、スイッチ回路２０１＃．ｎとも称する。
【００７９】
図９は、スイッチ回路２０１＃．ｎの構成を示す回路図である。
図９を参照して、スイッチ回路２０１＃．ｎは、スイッチ２０１．０，２０１．１および２０１．２を有する。スイッチ２０１．０，２０１．１および２０１．２は、一例としてＮチャネルＭＯＳトランジスタで構成される。
【００８０】
スイッチ２０１．０，２０１．１および２０１．２のゲートへ、シフト制御信号Ｓｎ＜０＞，Ｓｎ＜１＞およびＳｎ＜２＞のうちの１つのＨレベルの信号が入力されると、データ線ＩＯ（ｎ），ＩＯ（ｎ＋１）およびＩＯ（ｎ＋２）のうちの１つとデータ線ＧＩＯｎとが電気的に接続される。したがって、データ線ＩＯとデータ線ＧＩＯとの間でデータの授受が可能となる。
【００８１】
シフト制御信号Ｓｎ＜０＞がＨレベルの場合、データ線ＧＩＯｎとデータ線ＩＯ（ｎ）とが電気的に接続されるため、スイッチ回路２０１＃．ｎのシフト数は０となる。シフト制御信号Ｓｎ＜１＞がＨレベルの場合、データ線ＧＩＯｎとデータ線ＩＯ（ｎ＋１）とが電気的に接続されるため、スイッチ回路２０１＃．ｎのシフト数は１となる。シフト制御信号Ｓｎ＜２＞がＨレベルの場合、データ線ＧＩＯｎとデータ線ＩＯ（ｎ＋２）とが電気的に接続されるため、スイッチ回路２０１＃．ｎのシフト数は２となる。たとえば、スイッチ回路２０１＃．１内のスイッチ２０１．１のゲートへＨレベルのシフト制御信号Ｓ１＜１＞が入力されると、データ線ＧＩＯ１とデータ線ＩＯ２とは電気的に接続され、スイッチ回路２０１＃．１のシフト数は１となる。
【００８２】
図１０（ａ）および図１０（ｂ）は、実施の形態１に従うスイッチ切替回路２００の動作を説明するための図である。
【００８３】
図１０（ａ）は、データ読出し時およびデータ書込み時に一例としてバンクＫ内でデータ線ＩＯ２およびＩＯ５と電気的に接続される複数のメモリセルに欠陥メモリセルがそれぞれ存在する場合のスイッチ切替回路２００の状態を示す。したがって、ヒューズ群Ｋ１には、不良データ線アドレスとして“２”がプログラムされている。一方、ヒューズ群Ｋ２には、不良データ線アドレス“５”から“１”を減算した値“４”がプログラムされている。
【００８４】
図１０（ｂ）は、データ線ＧＩＯｎに対応するデコード回路４１．ｎおよび４１＃．ｎそれぞれの出力信号であるシフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）の出力値を示している。出力値が“０”および“１”であればシフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）の電圧レベルは、それぞれＬおよびＨレベルに設定される。図１０（ｂ）において、シフト数は、デコード回路４１．ｎおよび４１＃．ｎからのシフト信号Ｆ１Ｓ（１）の出力値とＦ２Ｓ（１）の出力値との和を示している。たとえば、シフト数が０の場合、データ線ＧＩＯ０とデータ線ＩＯ０とが電気的に接続される。シフト数が１の場合、データ線ＧＩＯ０とデータ線ＩＯ１とが電気的に接続される。シフト数が２の場合、データ線ＧＩＯ０とデータ線ＩＯ２とが電気的に接続される。
【００８５】
図１，図６，図８，図９，図１０（ａ）および図１０（ｂ）を参照して、スイッチ切替回路２００による不良データ線ＩＯの救済動作を説明する。
【００８６】
ヒューズ群Ｋ１およびＫ２からの出力信号は、ヒューズ切替回路２０により、ヒューズ信号ＤＡ＜６：０＞およびＤＡ＃＜６：０＞としてそれぞれ出力され、プリデコーダ３０および３０＃にそれぞれ入力される。ヒューズ信号ＤＡ＜６：０＞およびＤＡ＃＜６：０＞は、プリデコーダ３０および３０＃でそれぞれ信号Ｚ＜１２：０＞およびＺ＃＜１２：０＞に変換される。デコード回路４１．０〜４１．１２７に入力される信号Ｚ＜１２：０＞は、デコード回路４１．ｎにより変換される。デコード回路４１＃．０〜４１＃．１２７に入力される信号Ｚ＃＜１２：０＞は、デコード回路４１＃．ｎにより変換される。
【００８７】
図６より、ヒューズ群Ｋ１のヒューズプログラムアドレスが“２”のときのシフト信号Ｆ１Ｓ（２）〜Ｆ１Ｓ（１２７）は、“１”（Ｈレベル）に設定され、シフト信号Ｆ１Ｓ（０）〜Ｆ１Ｓ（１）は、“０”（Ｌレベル）に設定されることがわかる。同様に、ヒューズ群Ｋ２のヒューズプログラムアドレスが“４”のときのシフト信号Ｆ２Ｓ（４）〜Ｆ２Ｓ（１２７）は、“１”（Ｈレベル）に設定され、シフト信号Ｆ２Ｓ（０）〜Ｆ２Ｓ（３）は、“０”（Ｌレベル）に設定されることがわかる。
【００８８】
シフト信号Ｆ１Ｓ（２）はＨレベル、シフト信号Ｆ２Ｓ（２）はＬレベルにそれぞれ設定されているので、多段シフトデコード回路５１．２は、シフト制御信号Ｓ２＜０＞，Ｓ２＜１＞およびＳ２＜２＞をそれぞれＬ、ＨおよびＬレベルに設定する。シフト制御信号Ｓ２＜０＞，Ｓ２＜１＞およびＳ２＜２＞は、スイッチ回路２０１＃．２に入力され、データ線ＧＩＯ２とデータ線ＩＯ３とが電気的に接続される。
【００８９】
一方、シフト信号Ｆ１Ｓ（４）およびＦ２Ｓ（４）はＨレベルに設定されているので、多段シフトデコード回路５１．４は、シフト制御信号Ｓ４＜０＞，Ｓ４＜１＞およびＳ４＜２＞をそれぞれ、Ｌ、ＬおよびＨレベルに設定する。シフト制御信号Ｓ４＜０＞，Ｓ４＜１＞およびＳ４＜２＞は、スイッチ回路２０１＃．４に入力され、データ線ＧＩＯ４とデータ線ＩＯ６とが電気的に接続される。
【００９０】
同様にして、その他のデータ線ＧＩＯとデータ線ＩＯは電気的に接続され、最終的にスイッチ切替回路２００の動作により、不良データ線ＩＯは使用されない状態となり、正常にデータの読出しおよびデータの書込みが可能となる。
【００９１】
次に、データ読出し時およびデータ書込み時に不良データ線ＩＯに電気的に接続される欠陥メモリセルがバンクごとに異なる場合の不良データ線ＩＯの救済動作を説明する。
【００９２】
図１１は、半導体記憶装置１０００のメモリアレイ１００内に複数の欠陥メモリセルが存在する概念図を示す。
【００９３】
図１１を参照して、メモリアレイ１００のバンクＫ内には、欠陥メモリセルＦＣ１およびＦＣ２が存在する。欠陥メモリセルＦＣ１およびＦＣ２は、データ読出し時およびデータ書込み時にデータ線ＩＯ１およびＩＯ１２７にそれぞれ接続される。バンクＬ内には、欠陥メモリセルＦＣ３およびＦＣ４が存在する。欠陥メモリセルＦＣ３およびＦＣ４は、データ読出し時およびデータ書込み時にデータ線ＩＯ２およびＩＯ１２８にそれぞれ接続される。バンクＮ内には、欠陥メモリセルは存在しないとする。
【００９４】
バンクＫ内の選択メモリセルからデータの読出しをする場合、ヒューズ切替回路２０は、ロウアドレス信号ＲＡに応じて、ヒューズ回路１１内のヒューズ群Ｋ１およびＫ２からの出力信号を、ヒューズ信号ＤＡ＜６：０＞およびＤＡ＃＜６：０＞として、プリデコーダ３０および３０＃へそれぞれ出力する。その後の、プリデコーダ３０，３０＃、デコード回路４１．ｎ，４１＃．ｎ、多段シフトデコード回路５１．ｎおよびスイッチ回路２０１＃．ｎ動作は、図１０（ａ）および図１０（ｂ）を用いて説明した不良データ線ＩＯの救済動作と同様なので詳細な説明は繰り返さない。
【００９５】
図１２は、データ読出し時およびデータ書込み時に欠陥メモリセルが特定のバンクＫ内でデータ線ＩＯに接続される場合のスイッチ切替回路２００の状態を示した概略図である。
【００９６】
図１１および図１２を参照して、欠陥メモリセルＦＣ１およびＦＣ２は、データ読出し時およびデータ書込み時にデータ線ＩＯ１およびＩＯ１２７にそれぞれ接続されるため、データ線ＩＯ１およびＩＯ１２７は使用せずに、データ線ＩＯとデータ線ＧＩＯとを電気的に接続させるようにスイッチ切替回路２００は動作する。その結果、バンクＫ内の選択メモリセルからデータを正常に読み出すことが可能となる。
【００９７】
バンクＬ内の選択メモリセルへデータの書込みをする場合、ヒューズ切替回路２０は、ロウアドレス信号ＲＡに応じて、ヒューズ回路１２内のヒューズ群Ｌ１およびＬ２からの出力信号を、ヒューズ信号ＤＡ＜６：０＞およびＤＡ＃＜６：０＞として、プリデコーダ３０および３０＃へそれぞれ出力する。その後の、プリデコーダ３０，３０＃、デコード回路４１．ｎ，４１＃．ｎ、多段シフトデコード回路５１．ｎおよびスイッチ回路２０１＃．ｎ動作は、図１０（ａ）および図１０（ｂ）を用いて説明した不良データ線ＩＯの救済動作と同様なので詳細な説明は繰り返さない。
【００９８】
図１３は、データ読出し時およびデータ書込み時に欠陥メモリセルが特定のバンクＬ内でデータ線ＩＯに接続される場合のスイッチ切替回路２００の状態を示した概略図である。
【００９９】
図１１および１３を参照して、欠陥メモリセルＦＣ３およびＦＣ４は、データ読出し時およびデータ書込み時にデータ線ＩＯ２およびＩＯ１２８にそれぞれ接続されるため、データ線ＩＯ２およびＩＯ１２８は使用せずに、データ線ＩＯとデータ線ＧＩＯとを電気的に接続させるようにスイッチ切替回路２００は動作する。その結果、バンクＬ内の選択メモリセルへデータを正常に書込むことが可能となる。
【０１００】
バンクＭ内の選択メモリセルへデータの書込みをする場合、バンクＭ内には欠陥メモリセルが１つしか存在しないので、ヒューズ切替回路２０は、ロウアドレス信号ＲＡに応じて、ヒューズ回路１３内の１つのヒューズ群Ｍ１からの出力信号を、ヒューズ信号ＤＡ＜６：０＞として、プリデコーダ３０へ出力する。その後の、プリデコーダ３０、デコード回路４１．ｎ、多段シフトデコード回路５１．ｎおよびスイッチ回路２０１＃．ｎ動作は、図１０（ａ）および図１０（ｂ）を用いて説明した不良データ線ＩＯの救済動作と同様なので詳細な説明は繰り返さない。
【０１０１】
図１４は、データ読出し時およびデータ書込み時に欠陥メモリセルが特定のバンクＭ内でデータ線ＩＯに接続される場合のスイッチ切替回路２００の状態を示した概略図である。
【０１０２】
図１１および１４を参照して、欠陥メモリセルＦＣ５は、データ読出し時およびデータ書込み時にデータ線ＩＯ０に接続されるため、データ線ＩＯ０は使用せずに、データ線ＩＯとデータ線ＧＩＯとを電気的に接続させるようにスイッチ切替回路２００は動作する。その結果、バンクＭ内の選択メモリセルへデータを正常に書込むことが可能となる。
【０１０３】
バンクＮ内の選択メモリセルからデータの読出しをする場合、バンクＭ内には欠陥メモリセルが存在しないので、ヒューズ群Ｎ１およびＮ２には、不良データ線アドレスがプログラムされていない。したがって、ヒューズ切替回路２０は、ロウアドレス信号ＲＡに応じて、ヒューズ回路１４内のヒューズ群Ｎ１およびＮ２からの信号を出力しない。したがって、プリデコーダ３０，３０＃、デコード回路４１．ｎ，４１＃．ｎ、多段シフトデコード回路５１．ｎおよびスイッチ回路２０１＃．ｎは動作しない。
【０１０４】
図１５は、特定のバンクＮ内に欠陥メモリセルが存在しない場合のスイッチ切替回路２００の状態を示した概略図である。
【０１０５】
図１１および１５を参照して、バンクＮ内には欠陥メモリセルが存在しないため、データ線ＩＯ０〜１２７とデータ線ＧＩＯ０〜１２７を電気的に接続させるようにスイッチ切替回路２００は動作する。その結果、バンクＮ内の所望のメモリセルからデータを正常に読み出すことが可能となる。
【０１０６】
以上説明したように、実施の形態１に従う半導体記憶装置１０００は、正規データ線の数に対応して設けられた、ヒューズプログラムアドレスをデコードする複数のデコード回路を含む。したがって、ヒューズプログラムアドレスをパラレル処理で高速にデコードできるため、スイッチ切替回路２００内のシフト状態も高速に決定される。その結果、アクセス速度の低下をほとんど招くことなく、メモリセルへのアクセスごとに、複数のスイッチのシフト状態を切替えることができる。
【０１０７】
さらに、実施の形態１に従う半導体記憶装置１０００は、データ読出し時およびデータ書込み時にアクセス対象となるデータ線に電気的に接続される欠陥メモリセルが存在するバンクに応じて、スイッチ切替回路２００内のシフト状態をリアルタイムで切替えることにより、最大で、スペアデータ線の数とバンクの数との積の数だけ、不良データ線を救済することが可能となる。その結果、半導体記憶装置の歩留まりの向上をさらに図ることが可能となる。
【０１０８】
［実施の形態２］
実施の形態１に従う半導体記憶装置１０００の構成における多段シフトデコーダ５０内の多段シフトデコード回路５１．ｎが正常に動作するためには、たとえば、ヒューズ群Ｋ１にプログラムされている不良データ線アドレスがヒューズ群Ｋ２にプログラムされている不良データ線アドレスより小さいことが条件であった。たとえば、図６を参照して、シフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）にそれぞれ対応するヒューズ群Ｋ１およびＫ２に“４”および“１”がそれぞれプログラムされていると、シフト信号Ｆ１Ｓ（１）およびＦ２Ｓ（１）は、それぞれ“０”（Ｌレベル）および“１”（Ｈレベル）に設定される。そのため、多段シフトデコード回路５１．ｎの出力信号であるシフト制御信号Ｓｎ＜２：０＞のいずれもＨレベルに設定されない。したがって、スイッチ回路２０１＃．ｎ内のスイッチ２０１．０，２０１．１および２０１．２のいずれもターンオンせず、メモリアレイ１００内のメモリセルからのデータの読出しおよびメモリセルへのデータの書込みが不可能となる。本実施の形態では、ヒューズ群にプラグラムされる不良データ線アドレスの大小関係の制限をなくす構成を以下に説明する。
【０１０９】
図１６は、実施の形態２に従う半導体記憶装置１０００ａの構成の一例を示すブロック図である。
【０１１０】
図１６を参照して、半導体記憶装置１０００ａは、半導体記憶装置１０００と比較して、切替制御回路３００の代わりに切替制御回路３００ａを備える点が異なる。それ以外の構成は、半導体記憶装置１０００と同様なので詳細な説明は繰り返さない。
【０１１１】
切替制御回路３００ａは、切替制御回路３００と比較して、多段シフトデコーダ５０の代わりに多段シフトデコーダ５０ａを含む。
【０１１２】
多段シフトデコーダ５０ａは、それぞれ正規データ線ＩＯの数と同じ数のデコード回路を有する。本実施の形態では、メモリアレイ１００は、正規データ線ＩＯを１２８本含むので、多段シフトデコーダ５０ａは、データ線ＩＯ０〜ＩＯ１２７にそれぞれ対応する多段シフトデコード回路５１ａ．０〜５１ａ．１２７を有する。
【０１１３】
多段シフトデコード回路５１ａ．０〜５１ａ．１２７の各々は、デコード回路４１．０〜４１．１２６およびデコード回路４１＃．０〜４１＃．１２６からの出力信号であるシフト信号Ｆ１Ｓ（ｎ），Ｆ２Ｓ（ｎ）およびシフト信号Ｆ１Ｓ（ｎ＋１），Ｆ２Ｓ（ｎ＋１）がそれぞれ入力される。たとえば、多段シフトデコード回路５１ａ．１は、デコード回路４１．１，４１．２およびデコード回路４１＃．１，４１＃．２からの出力信号であるシフト信号Ｆ１Ｓ（１），Ｆ２Ｓ（１）およびＦ１Ｓ（２），Ｆ２Ｓ（２）がそれぞれ入力される。デコード回路４１＃．１２７には、シフト信号Ｆ１Ｓ（１２７）およびＦ２Ｓ（１２７）が入力される。実際には入力されないシフト信号Ｆ１Ｓ（１２８）およびＦ２Ｓ（１２８）は、Ｌレベルに設定される。
【０１１４】
以下においては、多段シフトデコード回路５１ａ．０〜５１ａ．１２７を総括的に表現する場合には、それぞれ多段シフトデコード回路５１ａ．ｎとも称する。
【０１１５】
多段シフトデコード回路５１ａ．ｎは、シフト信号Ｆ１Ｓ（ｎ），Ｆ２Ｓ（ｎ）およびＦ１Ｓ（ｎ＋１），Ｆ２Ｓ（ｎ＋１）をシフト制御信号Ｓｎ＜２：０＞に変換して出力する。多段シフトデコーダ５０ａは、１２８個の多段シフトデコード回路５１ａ．ｎを有するので、多段シフトデコーダ５０ａからは、１２８個のシフト制御信号Ｓｎ＜２：０＞が出力される。たとえば、多段シフトデコード回路５１ａ．１は、デコード回路４１．１およびデコード回路４１＃．１からの出力信号であるシフト信号Ｆ１Ｓ（１）およびＦ２Ｓ（１）をシフト制御信号Ｓ１＜２：０＞に変換して出力する。
【０１１６】
図１７は、多段シフトデコード回路５１ａ．ｎの内部構成を示す回路図である。
【０１１７】
図１７を参照して、多段シフトデコード回路５１ａ．ｎは、ＮＯＲ回路１３１を含む。ＮＯＲ回路１３１は、シフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）の否定的論理和演算を行なった信号をシフト制御信号Ｓｎ＜０＞として出力する。
【０１１８】
多段シフトデコード回路５１ａ．ｎは、さらに、ＡＮＤ回路１３２，１３４，１３５と、ＥＸＯＲ（Exclusive OR）回路１３３と、ＯＲ回路１３８とを含む。ＡＮＤ回路１３２は、シフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）の論理積演算を行なった信号を出力する。ＥＸＯＲ回路１３３は、シフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）の排他的論理和演算を行なった信号を出力する。ＡＮＤ回路１３４は、シフト信号Ｆ１Ｓ（ｎ＋１）およびＦ２Ｓ（ｎ＋１）の論理積演算を行なった信号を出力する。ＡＮＤ回路１３５は、ＥＸＯＲ回路１３３およびＡＮＤ回路１３４のそれぞれの出力信号の論理積演算を行なった信号を出力する。ＯＲ回路１３８は、ＡＮＤ回路１３２および１３５のそれぞれの出力信号の論理和演算を行なった信号をシフト制御信号Ｓｎ＜２＞として出力する。
【０１１９】
多段シフトデコード回路５１ａ．ｎは、さらに、インバータ１３６と、ＡＮＤ回路１３７とを含む。インバータ１３６は、ＡＮＤ回路１３４の反転レベルの信号を出力する。ＡＮＤ回路１３７は、ＥＸＯＲ回路１３３およびインバータ１３６のそれぞれの出力信号の論理積演算を行なった信号をシフト制御信号Ｓｎ＜１＞として出力する。シフト制御信号Ｓｎ＜２：０＞は、スイッチ切替回路２００内のスイッチ回路２０１＃．ｎを動作させる。
【０１２０】
次に、ヒューズ群Ｋ１のヒューズプログラムアドレスがヒューズ群Ｋ２のヒューズプログラムアドレスより小さい場合の、多段シフトデコード回路５１ａ．ｎの動作を説明する。
【０１２１】
図１８（ａ）および図１８（ｂ）は、実施の形態２に従うスイッチ切替回路２００の動作を説明するための図である。
【０１２２】
図１８（ａ）は、データ読出し時およびデータ書込み時にバンクＫ内で一例としてデータ線ＩＯ２およびＩＯ５と電気的に接続される複数のメモリセルに欠陥メモリセルがそれぞれ存在する場合のスイッチ切替回路２００の状態を示す。したがって、ヒューズ群Ｋ１には、不良データ線アドレスとして“２”がプログラムされている。一方、ヒューズ群Ｋ２には、不良データ線アドレス“５”から“１”を減算した値“４”がプログラムされている。
【０１２３】
図１８（ｂ）は、図１０（ｂ）と比較して、シフト数がデータ線ＧＩＯのそれぞれに対応して設けられるスイッチ回路２０１＃．ｎのシフトの数を示す点が異なる。それ以外の点は、同様なので詳細な説明は繰り返さない。
【０１２４】
次に、図６，図９，図１６，図１７，図１８（ａ）および図１８（ｂ）を参照して、スイッチ切替回路２００による不良データ線ＩＯの救済動作を説明する。ヒューズ群Ｋ１およびＫ２の不良データ線アドレスがデコード回路４１．ｎおよび４１＃．ｎでデコードされるまでの動作は、図１０（ａ）および図１０（ｂ）を用いて説明した不良データ線ＩＯの救済動作と同様なので詳細な説明は繰り返さない。
【０１２５】
図６より、ヒューズ群Ｋ１のヒューズプログラムアドレスが“２”のときのシフト信号Ｆ１Ｓ（２）〜Ｆ１Ｓ（１２７）は、“１”（Ｈレベル）に設定され、シフト信号Ｆ１Ｓ（０）〜Ｆ１Ｓ（１）は、“０”（Ｌレベル）に設定されることがわかる。同様に、ヒューズ群Ｋ２のヒューズプログラムアドレスが“４”のときのシフト信号Ｆ２Ｓ（４）〜Ｆ２Ｓ（１２７）は、“１”（Ｈレベル）に設定され、シフト信号Ｆ２Ｓ（０）〜Ｆ２Ｓ（３）は、“０”（Ｌレベル）に設定されることがわかる。
【０１２６】
シフト信号Ｆ１Ｓ（２）およびＦ１Ｓ（３）はＨレベル、シフト信号Ｆ２Ｓ（２）およびＦ２Ｓ（３）はＬレベルにそれぞれ設定されているので、多段シフトデコーダ５１ａ．２は、シフト制御信号Ｓ２＜０＞，Ｓ２＜１＞およびＳ２＜２＞をそれぞれＬ、ＨおよびＬレベルに設定する。シフト制御信号Ｓ２＜０＞，Ｓ２＜１＞およびＳ２＜２＞は、スイッチ回路２０１＃．２に入力され、データ線ＧＩＯ２とデータ線ＩＯ３とが電気的に接続される。
【０１２７】
一方、シフト信号Ｆ１Ｓ（４），Ｆ１Ｓ（５），Ｆ２Ｓ（４）およびＦ２Ｓ（５）はＨレベルにそれぞれ設定されているので、多段シフトデコード回路５１ａ．４は、シフト制御信号Ｓ４＜０＞，Ｓ４＜１＞およびＳ４＜２＞をそれぞれ、Ｌ、ＬおよびＨレベルに設定する。シフト制御信号Ｓ４＜０＞，Ｓ４＜１＞およびＳ４＜２＞は、スイッチ回路２０１＃．４に入力され、データ線ＧＩＯ４とデータ線ＩＯ６とが電気的に接続される。
【０１２８】
同様にして、その他のデータ線ＧＩＯとデータ線ＩＯは電気的に接続され、最終的にスイッチ切替回路２００の動作により、不良データ線ＩＯは使用されない状態となり、正常にデータの読出しおよびデータの書込みが可能となる。
【０１２９】
次に、ヒューズ群Ｋ１のヒューズプログラムアドレスがヒューズ群Ｋ２のヒューズプログラムアドレスより大きい場合の、多段シフトデコード回路５１ａ．ｎの動作を説明する。
【０１３０】
図１９（ａ）および図１９（ｂ）は、実施の形態２に従うスイッチ切替回路２００の動作を説明するための図である。
【０１３１】
図１９（ａ）は、データ読出し時およびデータ書込み時にバンクＫ内で一例としてデータ線ＩＯ２およびＩＯ５と電気的に接続される複数のメモリセルに欠陥メモリセルがそれぞれ存在する場合のスイッチ切替回路２００の状態を示す。したがって、ヒューズ群Ｋ１には、不良データ線アドレスとして“５”から“１”を減算した値“４”がプログラムされている。一方、ヒューズ群Ｋ２には、不良データ線アドレスとして“２”がプログラムされている。
【０１３２】
図１９（ｂ）は、図１８（ｂ）と同様なので詳細な説明は繰り返さない。
次に、図６，図９，図１６，図１７，図１９（ａ）および図１９（ｂ）を参照して、スイッチ切替回路２００による不良データ線ＩＯの救済動作を説明する。ヒューズ群Ｋ１およびＫ２の不良データ線アドレスがデコード回路４１．ｎおよび４１＃．ｎでデコードされるまでの動作は、図１０（ａ）および図１０（ｂ）を用いて説明した不良データ線ＩＯの救済動作と同様なので詳細な説明は繰り返さない。
【０１３３】
図６より、ヒューズ群Ｋ１のヒューズプログラムアドレスが“４”のときのシフト信号Ｆ１Ｓ（４）〜Ｆ１Ｓ（１２７）は、“１”（Ｈレベル）に設定され、シフト信号Ｆ１Ｓ（０）〜Ｆ１Ｓ（３）は、“０”（Ｌレベル）に設定されることがわかる。同様に、ヒューズ群Ｋ２のヒューズプログラムアドレスが“２”のときのシフト信号Ｆ２Ｓ（２）〜Ｆ２Ｓ（１２７）は、“１”（Ｈレベル）に設定され、シフト信号Ｆ２Ｓ（０）〜Ｆ２Ｓ（１）は、“０”（Ｌレベル）に設定されることがわかる。
【０１３４】
シフト信号Ｆ１Ｓ（２）およびＦ１Ｓ（３）はＬレベル、シフト信号Ｆ２Ｓ（２）およびＦ２Ｓ（３）はＨレベルにそれぞれ設定されているので、多段シフトデコーダ５１ａ．２は、シフト制御信号Ｓ２＜０＞，Ｓ２＜１＞およびＳ２＜２＞をそれぞれＬ、ＨおよびＬレベルに設定する。シフト制御信号Ｓ２＜０＞，Ｓ２＜１＞およびＳ２＜２＞は、スイッチ回路２０１＃．２に入力され、データ線ＧＩＯ２とデータ線ＩＯ３とが電気的に接続される。
【０１３５】
一方、シフト信号Ｆ１Ｓ（４），Ｆ１Ｓ（５），Ｆ２Ｓ（４）およびＦ２Ｓ（５）はＨレベルにそれぞれ設定されているので、多段シフトデコード回路５１ａ．４は、シフト制御信号Ｓ４＜０＞，Ｓ４＜１＞およびＳ４＜２＞をそれぞれ、Ｌ、ＬおよびＨレベルに設定する。シフト制御信号Ｓ４＜０＞，Ｓ４＜１＞およびＳ４＜２＞は、スイッチ回路２０１＃．４に入力され、データ線ＧＩＯ４とデータ線ＩＯ６とが電気的に接続される。
【０１３６】
多段シフトデコード回路５１．ｎは、デコード回路４１．ｎおよび４１＃．ｎでそれぞれデコードされるシフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）のいずれか１つのみがＨレベルである場合、スイッチ回路２０１＃．ｎのシフト数を１に設定するが、多段シフトデコード回路５１ａ．ｎは、シフト信号Ｆ１Ｓ（ｎ）およびＦ２Ｓ（ｎ）のいずれか１つのみがＨレベルであっても、シフト信号Ｆ１Ｓ（ｎ＋１）およびＦ２Ｓ（ｎ＋１）が共にＨレベルであれば、スイッチ回路２０１＃．ｎのシフト数を２に設定する。
【０１３７】
同様にして、その他のデータ線ＧＩＯとデータ線ＩＯは電気的に接続され、最終的にスイッチ切替回路２００の動作により、不良データ線ＩＯは使用されない状態となり、正常にデータの読出しおよびデータの書込みが可能となる。
【０１３８】
したがって、ヒューズ群Ｋ１のヒューズプログラムアドレスがヒューズ群Ｋ２のヒューズプログラムアドレスより大きくても、ヒューズ群Ｋ１のヒューズプログラムアドレスがヒューズ群Ｋ２のヒューズプログラムアドレスより小さい場合と同様に、多段シフトデコード回路５１ａ．ｎは、正常にシフト制御信号Ｓｎ＜２：０＞を設定可能である。その結果、多段シフトデコード回路５１ａ．ｎは、２つのヒューズ群にプログラムされるヒューズプログラムアドレスの大小に関係なくスイッチ切替回路２００を制御可能である。
【０１３９】
なお、多段シフトデコード回路５１ａ．ｎは、データ読出し時およびデータ書込み時にアクセス対象となるデータ線に電気的に接続される欠陥メモリセルが存在するバンクに応じて、スイッチ切替回路２００内のシフト状態をリアルタイムで切替える場合においても、使用可能である。その動作については、実施の形態１に従う半導体記憶装置１０００と同様なので詳細な説明は繰り返さない。
【０１４０】
以上説明したように、２つのヒューズ群にプログラムされる不良データ線アドレスの大小関係の制限をなくすことで、たとえば、ウエハ状態のテストでヒューズ群Ｋ１に不良データ線アドレス“１００”をプログラム後、パッケージング後の出荷テストでさらに不良データ線アドレス“５０”が検出されたとしても、もう１つのヒューズ群Ｋ２に不良コラムアドレスをプログラムすることが可能となる。したがって、実施の形態２に従う半導体記憶装置１０００ａは、実施の形態１に従う半導体記憶装置１０００の奏する効果に加えて、さらなる歩留まりの向上を図ることができる。
【０１４１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１４２】
【発明の効果】
メモリセルアレイに含まれる複数の正規データ線およびスペアデータ線のうちの１つと入出力データをメモリセルアレイへ伝達するための複数のグローバルデータ線の１つとを選択的に接続する複数のスイッチを含むスイッチ切替回路と、プログラム回路に記憶されている不良アドレスをデコードするためのデコード回路をスイッチの数と同じ数だけ有するシフトデコーダを含む切替制御回路とを備えることにより、不良アドレスをパラレル処理で高速にデコードできる。したがって、複数のスイッチのシフト状態も高速に決定される。その結果、アクセス速度の低下をほとんど招くことなく、メモリセルへのアクセスごとに、複数のスイッチのシフト状態を切替えることができる。
【図面の簡単な説明】
【図１】 実施の形態１に従う半導体記憶装置の構成の一例を示すブロック図である。
【図２】 メモリアレイの複数のバンクのうちの１つの内部構成を示した概略図である。
【図３】 プリデコーダの内部構成を示す回路図である。
【図４】 デコード回路の構成を示す回路図である。
【図５】 データ線アドレスとデコード回路への入力信号との関係を示す図である。
【図６】 ヒューズプログラムアドレスとヒューズ信号およびシフト信号との関係を示す図である。
【図７】 多段シフトデコード回路の構成を示すブロック図である。
【図８】 多段シフトデコード回路の内部構成を示す回路図である。
【図９】 スイッチ回路の構成を示す回路図である。
【図１０】 実施の形態１に従うスイッチ切替回路の動作を説明するための図である。
【図１１】 半導体記憶装置のメモリアレイ内に複数の欠陥メモリセルが存在する概念図を示す。
【図１２】 データ読出し時およびデータ書込み時に欠陥メモリセルが特定のバンク内でデータ線に接続される場合のスイッチ切替回路の状態を示した概略図である。
【図１３】 データ読出し時およびデータ書込み時に欠陥メモリセルが特定のバンク内でデータ線に接続される場合のスイッチ切替回路の状態を示した概略図である。
【図１４】 データ読出し時およびデータ書込み時に欠陥メモリセルが特定のバンク内でデータ線に接続される場合のスイッチ切替回路の状態を示した概略図である。
【図１５】 特定のバンク内に欠陥メモリセルが存在しない場合のスイッチ切替回路の状態を示した概略図である。
【図１６】 実施の形態２に従う半導体記憶装置の構成の一例を示すブロック図である。
【図１７】 多段シフトデコード回路の内部構成を示す回路図である。
【図１８】 実施の形態２に従うスイッチ切替回路の動作を説明するための図である。
【図１９】 実施の形態２に従うスイッチ切替回路の動作を説明するための図である。
【符号の説明】
１１，１２，１３，１４ ヒューズ回路、２０ ヒューズ切替回路、２５，２６ リードアンプ／ライトドライバ回路、３０，３０＃ プリデコーダ、４０，４０＃ シフトデコーダ、４１．０〜４１．１２７，４１＃．０〜４１＃．１２７ デコード回路、５０，５０ａ 多段シフトデコーダ、５１．０〜５１．１２７，５１ａ．０〜５１ａ．１２７ 多段シフトデコード回路、６０ アドレスデコーダ、６１，６２，６３，６４，６５，６６，６７，６８，６９，７０，７１，７２，７３ 信号変換回路、７４，７６，７９，９０，９６ ＮＯＲ回路、７５，７７，８０，８１，８２，８５，８７，８９，９１，９２、９３，９５，９７，９８，９９，１０２ インバータ、７８ ＡＮＤ回路、８３ ＯＲ回路、８４，８６，８８，９４，１０１ ＮＡＮＤ回路、１００ メモリアレイ、１１１，１１２，１１３，１１７，１１９ ＰチャネルＭＯＳトランジスタ、１１４，１１５，１１６，１１８，１２０ ＮチャネルＭＯＳトランジスタ、２００ スイッチ切替回路、２０１＃０〜２０１＃１２７ スイッチ回路、２０１．０，２０１．１，２０１．２ スイッチ、ＩＯ０〜ＩＯ１２９，ＧＩＯ０〜１２７ データ線、ＷＬ０〜ＷＬ３１ ワード線、ＭＣ メモリセル、ＢＬＰ ビット線対、Ｋ１，Ｋ２，Ｌ１，Ｌ２，Ｍ１，Ｍ２，Ｎ１，Ｎ２ ヒューズ群、３００，３００ａ 切替制御回路、１０００，１０００ａ 半導体記憶装置。
Claims (6)
- 複数のメモリセルが配置されたメモリセルアレイを備え、
前記メモリセルアレイは、第１番目から第（Ｌ＋Ｍ）番目に予め順序付けられた（Ｌ＋Ｍ）本（Ｌ：２以上の整数、Ｍ：Ｌ未満の自然数）のローカルデータ線を含み、
前記（Ｌ＋Ｍ）本のローカルデータ線は、
並列に入出力データを伝達するＬ本の正規データ線と、
前記Ｌ本の正規データ線のうちの１本の正規データ線単位で不良を救済するために設けられたＭ本のスペアデータ線とを有し、
前記入出力データを前記メモリセルアレイへ伝達するためのＬ本のグローバルデータ線と、
前記（Ｌ＋Ｍ）本のローカルデータ線と前記Ｌ本のグローバルデータ線との間に設けられたスイッチ切替回路と、
前記スイッチ切替回路を制御するための切替制御回路とをさらに備え、
前記スイッチ切替回路は、前記Ｌ本のグローバルデータ線に対応してそれぞれ設けられるＬ個のスイッチ回路を含み、
前記Ｌ個のスイッチ回路のうちの第Ｊ番目のスイッチ回路（Ｊ：Ｌ以下の自然数）は、指示されたシフト数Ｋ（Ｋ：０以上Ｍ以下の整数）に応じて、対応する第Ｊ番目のグローバルデータ線を前記（Ｌ＋Ｍ）本のローカルデータ線のうちの第Ｊ番目から第（Ｊ＋Ｋ）番目のローカルデータ線のうちの１本と選択的に接続し、
前記切替制御回路は、
前記Ｌ本の正規データ線のうちの前記不良に対応する正規データ線を特定する不良アドレスを、各々が記憶可能なＭ個のプログラム回路と、
前記Ｍ個のプログラム回路にそれぞれ対応して設けられるＭ個の第１のデコーダと、
前記Ｍ個のプログラム回路のＭ個の出力に応じて、前記Ｌ個のスイッチ回路のそれぞれに対して前記シフト数を指示する第２のデコーダとを含み、
前記Ｍ個の第１のデコーダの各々は、対応するプログラム回路に記憶された前記不良アドレスに対応する前記正規データ線を救済する場合、前記Ｌ個のスイッチ回路のそれぞれに対応したシフトの要否に関するＬ個の判定結果を並列に出力し、
前記第２のデコーダは、前記Ｍ個の第１のデコーダのそれぞれから出力されたＭ組の前記Ｌ個の判定結果に応じて、前記Ｌ個のスイッチ回路にそれぞれ対応するＬ個の前記シフト数を算出し、
Ｍは２であり、
前記第２のデコーダは、前記Ｌ個のスイッチ回路にそれぞれ対応して設けられたＬ個のデコード回路を有し、
前記Ｌ個のデコード回路の各々は、前記第Ｊ番目のスイッチ回路に対して指示される前記シフト数が１に設定され、かつ、前記Ｌ個のスイッチ回路のうちの第（Ｊ＋１）番目のスイッチ回路に対して指示される前記シフト数が２に設定されているときには、前記第Ｊ番目のスイッチ回路における前記シフト数を２に修正する、半導体記憶装置。 - 複数のメモリセルが配置されたメモリセルアレイを備え、
前記メモリセルアレイは、第１番目から第（Ｌ＋Ｍ）番目に予め順序付けられた（Ｌ＋Ｍ）本（Ｌ：２以上の整数、Ｍ：Ｌ未満の自然数）のローカルデータ線を含み、
前記（Ｌ＋Ｍ）本のローカルデータ線は、
並列に入出力データを伝達するＬ本の正規データ線と、
前記Ｌ本の正規データ線のうちの１本の正規データ線単位で不良を救済するために設けられたＭ本のスペアデータ線とを有し、
前記入出力データを前記メモリセルアレイへ伝達するためのＬ本のグローバルデータ線と、
前記（Ｌ＋Ｍ）本のローカルデータ線と前記Ｌ本のグローバルデータ線との間に設けられたスイッチ切替回路と、
前記スイッチ切替回路を制御するための切替制御回路とをさらに備え、
前記スイッチ切替回路は、前記Ｌ本のグローバルデータ線に対応してそれぞれ設けられるＬ個のスイッチ回路を含み、
前記Ｌ個のスイッチ回路のうちの第Ｊ番目のスイッチ回路（Ｊ：Ｌ以下の自然数）は、指示されたシフト数Ｋ（Ｋ：０以上Ｍ以下の整数）に応じて、対応する第Ｊ番目のグローバルデータ線を前記（Ｌ＋Ｍ）本のローカルデータ線のうちの第Ｊ番目から第（Ｊ＋Ｋ）番目のローカルデータ線のうちの１本と選択的に接続し、
前記切替制御回路は、
前記Ｌ本の正規データ線のうちの前記不良に対応する正規データ線を特定する不良アドレスを、各々が記憶可能なＭ個のプログラム回路と、
前記Ｍ個のプログラム回路にそれぞれ対応して設けられるＭ個の第１のデコーダと、
前記Ｍ個のプログラム回路のＭ個の出力に応じて、前記Ｌ個のスイッチ回路のそれぞれに対して前記シフト数を指示する第２のデコーダとを含み、
前記Ｍ個の第１のデコーダの各々は、対応するプログラム回路に記憶された前記不良アドレスに対応する前記正規データ線を救済する場合、前記Ｌ個のスイッチ回路のそれぞれに対応したシフトの要否に関するＬ個の判定結果を並列に出力し、
前記第２のデコーダは、前記Ｍ個の第１のデコーダのそれぞれから出力されたＭ組の前記Ｌ個の判定結果に応じて、前記Ｌ個のスイッチ回路にそれぞれ対応するＬ個の前記シフト数を算出し、
Ｍは２であり、
前記Ｍ個のプログラム回路に記憶されているＭ個の前記不良アドレスのうちの値の大きい方の不良アドレスは、前記Ｌ本の正規データ線のうちの第Ｉ番目（Ｉ：２以上Ｌ以下の自然数）の正規データ線が、前記不良に対応する場合に、第（Ｉ−１）番目の正規データ線を特定するよう設定される、半導体記憶装置。 - 複数のメモリセルが配置されたメモリセルアレイを備え、
前記メモリセルアレイは、第１番目から第（Ｌ＋Ｍ）番目に予め順序付けられた（Ｌ＋Ｍ）本（Ｌ：２以上の整数、Ｍ：Ｌ未満の自然数）のローカルデータ線を含み、
前記（Ｌ＋Ｍ）本のローカルデータ線は、
並列に入出力データを伝達するＬ本の正規データ線と、
前記Ｌ本の正規データ線のうちの１本の正規データ線単位で不良を救済するために設けられたＭ本のスペアデータ線とを有し、
前記入出力データを前記メモリセルアレイへ伝達するためのＬ本のグローバルデータ線と、
前記（Ｌ＋Ｍ）本のローカルデータ線と前記Ｌ本のグローバルデータ線との間に設けられたスイッチ切替回路と、
前記スイッチ切替回路を制御するための切替制御回路とをさらに備え、
前記スイッチ切替回路は、前記Ｌ本のグローバルデータ線に対応してそれぞれ設けられるＬ個のスイッチ回路を含み、
前記Ｌ個のスイッチ回路のうちの第Ｊ番目のスイッチ回路（Ｊ：Ｌ以下の自然数）は、指示されたシフト数Ｋ（Ｋ：０以上Ｍ以下の整数）に応じて、対応する第Ｊ番目のグローバルデータ線を前記（Ｌ＋Ｍ）本のローカルデータ線のうちの第Ｊ番目から第（Ｊ＋Ｋ）番目のローカルデータ線のうちの１本と選択的に接続し、
前記切替制御回路は、
前記Ｌ本の正規データ線のうちの前記不良に対応する正規データ線を特定する不良アドレスを、各々が記憶可能なＭ個のプログラム回路と、
前記Ｍ個のプログラム回路にそれぞれ対応して設けられるＭ個の第１のデコーダと、
前記Ｍ個のプログラム回路のＭ個の出力に応じて、前記Ｌ個のスイッチ回路のそれぞれに対して前記シフト数を指示する第２のデコーダとを含み、
前記Ｍ個の第１のデコーダの各々は、対応するプログラム回路に記憶された前記不良アドレスに対応する前記正規データ線を救済する場合、前記Ｌ個のスイッチ回路のそれぞれに対応したシフトの要否に関するＬ個の判定結果を並列に出力し、
前記第２のデコーダは、前記Ｍ個の第１のデコーダのそれぞれから出力されたＭ組の前記Ｌ個の判定結果に応じて、前記Ｌ個のスイッチ回路にそれぞれ対応するＬ個の前記シフト数を算出し、
Ｍは２であり、
前記Ｍ個の第１のデコーダの各々は、Ｌ個の第１のデコード回路を有し、
Ｍ組の前記Ｌ個の第１のデコード回路は、前記Ｍ組のＬ個の判定結果のうちの前記Ｌ個のスイッチ回路にそれぞれ対応するＭ組の判定結果をそれぞれ示す第１および第２の制御信号を出力し、
前記第２のデコーダは、前記Ｌ個のスイッチ回路にそれぞれ対応して設けられたＬ個の第２のデコード回路を有し、
前記Ｌ個の第２のデコード回路のうちの前記第Ｊ番目のスイッチ回路に対応する第Ｊ番目の第２のデコード回路は、
前記第Ｊ番目の第２のデコード回路に対応する前記第１および第２の制御信号のレベルが所定の第１の組合せである場合に、前記第Ｊ番目のスイッチ回路に対して指示される前記シフト数を０に設定する第１のシフト制御信号を生成する第１の論理回路と、
前記第Ｊ番目の第２のデコード回路に対応する前記第１および第２の制御信号のレベルが所定の第２の組合せであり、かつ、前記Ｌ個のスイッチ回路のうちの第（Ｊ＋１）番目のスイッチ回路に対応する前記第１および第２の制御信号のレベルが所定の第３の組合せ以外である場合に、前記第Ｊ番目のスイッチ回路に対して指示される前記シフト数を１に設定する第２のシフト制御信号を生成する第２の論理回路と、
前記第Ｊ番目の第２のデコード回路に対応する前記第１および第２の制御信号のレベルが所定の第３の組合せである場合、または、前記第Ｊ番目の第２のデコード回路に対応する前記第１および第２の制御信号のレベルが所定の第２の組合せであり、かつ、前記第（Ｊ＋１）番目のスイッチ回路に対応する前記第１および第２の制御信号のレベルが前記所定の第３の組合せである場合において、前記第Ｊ番目のスイッチ回路に対して指示される前記シフト数を２に設定する第３のシフト制御信号を生成する第３の論理回路とを有する、半導体記憶装置。 - 前記メモリセルアレイは、選択的にアクセス対象となるＮ個（Ｎ：２以上の整数）の領域に分割され、
前記Ｍ個のプログラム回路は、前記Ｎ個の領域の各々に対応して設けられ、
Ｎ組の前記Ｍ個のプログラム回路と前記Ｍ個の第１のデコーダとの間に設けられ、前記Ｎ組のＭ個のプログラム回路のうちの前記アクセス対象となった領域に対応する１組のＭ個のプログラム回路にそれぞれ記憶された前記不良アドレスを前記Ｍ個の第１のデコーダへそれぞれ伝達するための切替回路をさらに備える、請求項１〜３のいずれかに記載の半導体記憶装置。 - 前記第Ｊ番目のスイッチ回路に対して指示される前記シフト数は、前記第Ｊ番目のスイッチ回路に関して、前記Ｍ個の第１のデコーダのうち、前記シフトが必要であると判定した第１のデコーダの個数と等しい、請求項１〜３のいずれかに記載の半導体記憶装置。
- 前記第Ｊ番目のスイッチ回路に対して指示される前記シフト数は、前記第Ｊ番目のスイッチ回路に関して、前記Ｍ個の第１のデコーダのうちの前記シフトが必要であると判定した第１のデコーダの個数に対して、前記Ｍ個の第１のデコーダの前記Ｍ組のＬ個の判定結果のうちの前記Ｌ個のスイッチ回路のうちの第（Ｊ＋１）番目のスイッチ回路に対応するＭ組の判定結果に応じた修正を加えて決定される、請求項１〜３のいずれかに記載の半導体記憶装置。
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