JP2001256794A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2001256794A
JP2001256794A JP2000068360A JP2000068360A JP2001256794A JP 2001256794 A JP2001256794 A JP 2001256794A JP 2000068360 A JP2000068360 A JP 2000068360A JP 2000068360 A JP2000068360 A JP 2000068360A JP 2001256794 A JP2001256794 A JP 2001256794A
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signal
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Masatoshi Ishikawa
正敏 石川
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】 【課題】 シフトリダンダンシ方式に用いられるシフト
スイッチの接続方向を設定するためのデコード回路の面
積を削減する。 【解決手段】 シフトスイッチＳＷ０〜ＳＷ６３は、同
数のシフトスイッチを有する複数のシフトスイッチグル
ープＧＲ０〜ＧＲ７に分割される。各シフトスイッチの
接続方向は、シフト位置に対応するシフトスイッチを境
界として切換えられる。シフト位置の指定は、シフト位
置に対応するシフトスイッチが、いずれのシフトスイッ
チグループに含まれているかを指定するための上位プリ
デコード信号ＦＨおよび、同一シフトスイッチグループ
に属するシフトスイッチ中の第何番目に位置するかを指
定するための下位プリデコード信号ＦＬをデコードする
ことによって行なわれる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には、シフトリダンダンシ方式によ
って不良メモリセルの置換を行なう半導体記憶装置に関
する。
【０００２】
【従来の技術】画像処理等の一部のアプリケーションが
要求する広いメモリバンド幅を実現するために、ロジッ
ク回路とメモリ装置とを同一のチップ上に搭載したＤＲ
ＡＭ／ロジック混載メモリを初めとする、データＩ／Ｏ
線を多数備えるメモリ装置が開発されている。このよう
な、多数のデータＩ／Ｏ線を有するメモリセルアレイ構
成において、不良メモリセルの置換を行なうための冗長
救済方式として、シフトリダンダンシ方式が用いられて
いる。
【０００３】図１９は、シフトリダンダンシ方式による
不良メモリセルの置換を説明する概念図であり、図１９
（ａ）は、正規メモリセルアレイに欠陥がない場合にお
けるデータＩ／Ｏ線の接続図である。
【０００４】図１９（ａ）を参照して、正規メモリセル
アレイに対応して正規Ｉ／Ｏ線群ＮＩＯｓが設けられ、
冗長救済用のスペアメモリセルアレイに対応してスペア
Ｉ／Ｏ線ＳＩＯ１およびＳＩＯ２が設けられる。これら
の内部のメモリセルアレイに入出力されるデータを伝達
するＮＩＯｓ，ＳＩＯ１，ＳＩＯ２は、セレクタ回路５
１０を介して、外部との間でデータ授受が可能な外部Ｉ
／Ｏ線群ＥＩＯｓと接続される。
【０００５】正規メモリセルアレイに欠陥がない場合に
は、スペアメモリセルアレイによる冗長救済を行なう必
要がないので、セレクタ回路５１０によって、正規Ｉ／
Ｏ線ＮＩＯｓと外部Ｉ／Ｏ線ＥＩＯｓとがそれぞれ接続
される。一方、スペアＩ／Ｏ線ＳＩＯ１およびＳＩＯ２
は、外部Ｉ／Ｏ線ＥＩＯとは接続されない。
【０００６】図１９（ｂ）は、正規メモリセルアレイに
欠陥がある場合におけるデータＩ／Ｏ線同士の接続を説
明する図である。
【０００７】図１９（ｂ）を参照して、正規メモリセル
アレイのうち、×印を付けた正規Ｉ／Ｏ線ＮＢ１および
ＮＢ２に対応する領域において欠陥メモリセルが存在す
るものとする。この場合には、Ｉ／Ｏ線単位で冗長救済
を行なうことにより、欠陥メモリセルの救済を図る。す
なわち、セレクタ回路５１０によって、内部側のＩ／Ｏ
線群と外部Ｉ／Ｏ線群との間の接続形態を切換えること
により、欠陥メモリセルが存在する領域に対応する正規
Ｉ／Ｏ線へのアクセスを行なう代わりに、スペアＩ／Ｏ
線にアクセスして、スペアメモリセルアレイに対してデ
ータ入出力を実行する。
【０００８】このように、シフトリダンダンシ方式にお
いては、正規メモリセルアレイ部に欠陥メモリセルが存
在する場合においても、スペアメモリセルアレイに対し
ても常にアクセスを行なって、外部Ｉ／Ｏ線との間でデ
ータを授受する段階において、予めプログラムされた情
報に基づいて、欠陥メモリセルを置換するようにセレク
タ回路５１０におけるデータＩ／Ｏ線同士の接続形態を
切換える。
【０００９】したがって、アドレス比較による冗長判定
分のアクセス時間のロスを生じることがなく、高速に冗
長救済を実行することができる。
【００１０】
【発明が解決しようとする課題】しかしながら、シフト
リダンダンシ方式においては、データＩ／Ｏ線ごとに接
続を切換えるためのシフトスイッチと、予めプログラム
された情報をデコードして各スイッチにおける接続態様
を指定するためのデコード回路とが必要になる。
【００１１】このため、多数のデータＩ／Ｏ線を配置し
た構成では、デコード回路による回路面積の増大が無視
できないものになる。
【００１２】このような問題点を改善するために、シフ
トリダンダンシ方式においてシフトスイッチのデコード
回路の構成を簡素化するための技術が、たとえば“Dyna
mically Shift-Switched Dataline Redundancy Suitabl
e for DRAM Macro with WideData Bus”,Namekawa et a
l., 1999 Symposium on VLSI Circuits Digest of Tech
nical papers P149〜P152（以下、従来の技術という）
に開示されている。
【００１３】図２０は、従来の技術に従うシフトリダン
ダンシ方式におけるシフトスイッチの制御を説明するた
めの図である。
【００１４】図２０には、１本のＩ／Ｏ線に対するシフ
トスイッチＳＦＷと、シフトスイッチＳＦＷの接続態様
を制御するための比較器ＣＭＰ１およびＣＭＰ２が示さ
れる。ＤＱ０〜ＤＱ２の各々は、１２８ＤＱのうちの１
つである。
【００１５】図２０を参照して、各シフトスイッチＳＦ
Ｗが何番目のＩ／Ｏ線に対応するを示すためのＤＱアド
レスが予めワイヤードロジックによって設定される。
【００１６】従来の技術に従うシフトリダンダンシ方式
においては、欠陥メモリセルを含むＩ／Ｏ線に対応する
シフトスイッチ、すなわちシフト位置に対応するシフト
スイッチを境とする左／右領域のそれぞれにおいて、各
シフトスイッチの接続方向は等しいことを利用して、シ
フトスイッチごとに接続方向をデコードするのではな
く、各シフトスイッチにおいて自らのＤＱアドレスとシ
フト位置とを比較することによって、各シフトスイッチ
における接続方向を設定する。
【００１７】比較器ＣＭＰ１およびＣＭＰ２は、シフト
位置を指定するためのプリデコード信号Ｚ１およびＺ２
とＤＱアドレスとの間の位置関係を比較し、シフト位置
より左／右領域のいずれに存在するかを判定して、シフ
トスイッチの接続方向を設定する。
【００１８】これにより、シフトスイッチごとに接続方
向を指示する必要がないので、プリデコード信号のビッ
ト数を削減することができ、比較器ＣＭＰ１およびＣＭ
Ｐ２の構成を簡略化することが可能である。
【００１９】このように、従来の技術は、シフト位置を
境に、シフトスイッチの接続方向が一様に変化すること
を利用して、デコード回路すなわち比較器ＣＭＰ１およ
びＣＭＰ２の簡略化を図るものであるが、最近の画像処
理技術の進展等によってさらに広いデータＩ／Ｏ幅が要
求されるケースも増えており、シフトリダンダンシ方式
におけるシフトスイッチのデコード回路をさらに簡略化
することは重要な課題となっている。
【００２０】この発明は、このような問題点を解決する
ためになされたものであって、その目的は、シフトリダ
ンダンシ方式に用いられるシフトスイッチの接続方向を
設定するためのデコード回路の面積を削減することが可
能な半導体記憶装置の構成を提供することである。
【００２１】
【課題を解決するための手段】請求項１記載の半導体記
憶装置は、正規メモリアレイ部および、正規メモリアレ
イ中の欠陥部を置換するために正規メモリアレイ部に隣
接して設けられるスペアアレイ部を含むメモリセルアレ
イと、メモリセルアレイ部に入出力されるデータを伝達
するための複数の内部データ線とを備え、複数の内部デ
ータ線は、正規メモリアレイ部に対応して設けられる第
１番目から第Ｍ番目（Ｍ：自然数）までの複数の正規デ
ータ線と、スペアアレイ部に対応して設けられるスペア
データ線とを含み、外部とデータ授受可能な第１番目か
ら第Ｍ番目までの複数の外部データ線と、複数の外部デ
ータ線のそれぞれに対応して、複数の内部データ線のう
ちの隣接する２本の間ごとに設けられ、各々が、指示さ
れる接続方向に応じて、対応する外部データ線と隣接す
る２本の内部データ線のいずれか一方とを接続する第１
番目から第Ｍ番目までの複数のシフトスイッチと、スペ
アアレイ部による欠陥部の置換を実行する場合に、予め
不揮発的に記憶されるシフト位置の情報に基づいて、各
複数のシフトスイッチの接続方向を設定するシフト制御
回路とをさらに備え、シフト制御回路は、Ｍ個のシフト
スイッチをＮ個（Ｎ：Ｍより小さいＭの約数である自然
数）ずつに分割して形成されるＬ個（Ｌ：Ｍ／Ｎの自然
数）のグループのうちの、シフト位置に対応するシフト
スイッチを含む１個のグループを指定するための第１の
プリデコード信号および、各グループに共通に設けら
れ、同一のグループ内に属するＮ個のシフトスイッチの
うちのＮ′番目（Ｎ′：１〜Ｎの自然数）を指定するた
めの第２のプリデコード信号を生成するシフト位置プリ
デコード回路と、第１および第２のプリデコード信号に
基いて、各複数のシフトスイッチにおける接続方向を設
定するシフト位置デコード回路とを含む。
【００２２】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、正規メモリアレイ部
は、複数の正規データ線を共有する複数のメモリブロッ
クに分割され、シフト制御回路は、複数のメモリブロッ
クごとに設けられ、各々が、対応するメモリブロックへ
のアクセス時におけるスペアアレイ部の使用および非使
用のいずれか一方を示す置換有無ビットおよび、スペア
データ線の使用時におけるシフト位置を指定するための
複数ビットを有するシフトアドレスを不揮発的に保持す
る複数のヒューズプログラム回路と、各複数のヒューズ
プログラム回路が出力するシフトアドレスを受けて、複
数のメモリブロックのうちのアクセスの対象となる１個
に対応するシフトアドレスを選択的に出力するシフトア
ドレス選択回路とをさらに含み、シフト位置プリデコー
ド回路は、シフトアドレス選択回路が出力するシフトア
ドレスに基いて第１および第２のプリデコード信号を生
成する。
【００２３】請求項３記載の半導体記憶装置は、請求項
２記載の半導体記憶装置であって、シフトアドレスの各
ビットは、第１の信号レベルと第２の信号レベルとを有
し、シフトアドレス選択回路は、アクセスの対象となる
メモリブロックにおいて、スペアアレイ部の非使用がプ
ログラムされている場合においては、シフトアドレスの
全ビットを第１の信号レベルに設定し、スペアアレイ部
の使用がプログラムされている場合においては、アクセ
スの対象となるメモリブロックに対応するヒューズプロ
グラム回路に保持されたシフトアドレスに基いて、シフ
トアドレスの各ビットの信号レベルを設定する。
【００２４】請求項４記載の半導体記憶装置は、請求項
３記載の半導体記憶装置であって、シフトアドレス選択
回路は、シフト動作をテストするためのテスト制御信号
をさらに受けて、テスト制御信号の活性化時において
は、シフトアドレスの全ビットを第２の信号レベルに設
定する。
【００２５】請求項５記載の半導体記憶装置は、請求項
２記載の半導体記憶装置であって、各複数のヒューズプ
ログラム回路は、シフトアドレスの保持を行なうために
設けられ、外部からの入力によって溶断可能なヒューズ
素子を有する。
【００２６】請求項６記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、スペアデータ線は、
第１番目の正規データ線に隣接して配置され、欠陥部が
第Ｋ番目（Ｋ：１〜Ｍの自然数）の正規データ線に対応
する領域に存在する場合において、第Ｋ番目のシフトス
イッチは、シフト位置に指定され、シフト制御回路は、
第１番目から第Ｋ番目の各シフトスイッチにおける接続
方向は、対応する外部データ線と隣接する２本の内部デ
ータ線のうちのスペアデータ線と近い側の一方とを接続
する第１の方向に設定し、第（Ｋ＋１）番目から第Ｍ番
目の各シフトスイッチにおける接続方向は、対応する外
部データ線と隣接する２本の内部データ線のうちのスペ
アデータ線と遠い側の一方とを接続する第２の方向に設
定する。
【００２７】請求項７記載の半導体記憶装置は、請求項
６記載の半導体記憶装置であって、シフト制御回路は、
アクセスの対象となるメモリブロックにおいてスペアア
レイ部の非使用がプログラムされている場合において
は、全てのシフトスイッチにおける接続方向を第２の方
向に設定する。
【００２８】請求項８記載の半導体記憶装置は、請求項
６記載の半導体記憶装置であって、シフト制御回路は、
シフト動作をテストするためのテスト制御信号をさらに
受けて、シフト制御回路は、テスト制御信号の活性化時
においては、全てのシフトスイッチにおける接続方向を
第１の方向に設定する。
【００２９】請求項９記載の半導体記憶装置は、請求項
１記載の半導体記憶装置であって、第１のプリデコード
信号は、グループにそれぞれ対応するＬビットを有し、
第２のプリデコード信号は、同一のグループに属するＮ
個のシフトスイッチにそれぞれ対応するＮビットを有
し、シフト位置プリデコード回路は、シフト位置に対応
するシフトスイッチが属する第Ｌ′番目（Ｌ′：１〜Ｌ
の自然数）のグループに属する場合において、第１のプ
リデコード信号の第１ビットから第Ｌ′ビットまでを第
１の信号レベルに設定するとともに、残りのビットを第
２の信号レベルに設定し、シフト位置プリデコード回路
は、シフト位置に対応するシフトスイッチがグループ内
の第Ｎ´番目（Ｎ´：１〜Ｎの自然数）に位置する場合
に、第２のプリデコード信号の第１ビットから第Ｎ´ビ
ットまでを第１の信号レベルに設定するとともに、残り
のビットを第２の信号レベルに設定する。
【００３０】請求項１０記載の半導体記憶装置は、請求
項９記載の半導体記憶装置であって、シフト位置デコー
ド回路は、Ｍ個のシフトスイッチに対応してそれぞれ設
けられ、各々が、対応するシフトスイッチにおける接続
方向を指定するためのシフト制御信号を生成するＭ個の
デコードユニットを有し、第Ｉ番目（Ｉ：１〜Ｌの自然
数）のグループ中の第Ｊ番目（Ｊ：１〜Ｎの自然数）の
シフトスイッチに対応するデコードユニットは、シフト
制御信号を生成する第１のノードと、第１の信号レベル
に対応する電位を供給する第１の電源ノードと第１のノ
ードとの間に結合される第１のトランジスタと、第１の
トランジスタと並列に、第１の電源ノードと第１のノー
ドとの間に直列に結合される、第２および第３のトラン
ジスタと、第１のノードと第２のノードとの間に結合さ
れる第４のトランジスタと、第２の信号レベルに対応す
る電位を供給する第２の電源ノードと第２のノードとの
間に並列に結合される、第５および第６のトランジスタ
とを有し、第１および第４のトランジスタは、第１のプ
リデコード信号の第Ｉビットの信号レベルに応じて相補
的にオン／オフし、第２および第５のトランジスタは、
第１のプリデコード信号の第（Ｉ＋１）ビットの信号レ
ベルに応じて相補的にオン／オフし、第３および第６の
トランジスタは、第２のプリデコード信号の第Ｊビット
の信号レベルに応じて相補的にオン／オフし、ＩがＬで
ある場合には、第２および第５のトランジスタのうち第
２のトランジスタが常にオンする。
【００３１】請求項１１記載の半導体記憶装置は、請求
項１０記載の半導体記憶装置であって、スペアデータ線
は、第１番目の正規データ線に隣接して配置され、対応
するシフト制御信号が第１の信号レベルを有する各デー
タシフト線スイッチにおける接続方向は、対応する外部
データ線と隣接する２本の内部データ線のうちのスペア
データ線と近い側の一方とを接続する方向に設定され、
対応するシフト制御信号が第２の信号レベルを有する各
データシフト線スイッチにおける接続方向は、対応する
外部データ線と隣接する２本の内部データ線のうちのス
ペアデータ線と遠い側の一方とを接続する方向に設定さ
れる。
【００３２】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。
【００３３】図１は、本発明の実施の形態に従う半導体
記憶装置１の全体構成を示す概略ブロック図である。
【００３４】図１を参照して、半導体記憶装置１は、外
部から制御信号およびアドレス信号を受けて半導体記憶
装置１全体の動作を制御するためのコントロール回路１
０と、行列状に配置される複数のメモリセルを有するメ
モリマット３０と、アドレス信号に応じてメモリマット
３０内におけるワード線およびコラム選択線の選択的な
活性化を行なうＷＬ／ＣＳＬドライブ回路２０とを備え
る。半導体記憶装置１は、少なくとも１個のメモリマッ
ト３０を備える。図１においては、単一のメモリマット
３０に対する回路群の配置およびこれらの間の接続形態
を説明しているが、同様の構成を有するメモリマットを
複数個有することも可能である。この際に、複数のメモ
リマット３０を、コントロール回路１０およびＷＬ／Ｃ
ＳＬドライブ回路２０が配置される領域を挟んで互いに
対称的になるように配置すれば、省レイアウト化を図る
ことが可能である。
【００３５】メモリマット３０は、正規メモリアレイ部
４０とスペアメモリアレイ部４５とを含む。正規メモリ
アレイ部４０には、６４本の正規Ｉ／Ｏ線ＮＩＯ０〜Ｌ
ＩＯ６３が配置される。スペアメモリアレイ部４５に対
しては、スペアＩ／Ｏ線ＳＩＯが配置される。メモリマ
ット３０に対応して配置されるこれらの正規Ｉ／Ｏ線Ｎ
ＩＯ０〜ＮＩＯ６３およびスペアＩ／Ｏ線ＳＩＯを総称
して、内部Ｉ／Ｏ線とも称する。
【００３６】（６４＋１）本の内部Ｉ／Ｏ線は、Ｉ／Ｏ
線シフト回路５０を介して、外部Ｉ／Ｏ線ＥＩＯ０〜Ｅ
ＩＯ６３と接続される。外部Ｉ／Ｏ線に伝達されるデー
タは、データ入出力回路７０を介して、外部との間でＤ
Ｑデータとして授受される。
【００３７】図２は、メモリマット３０の構成を示すブ
ロック図である。図２を参照して、メモリマット３０
は、行方向に沿って複数のロウブロックに分割される。
図２においては、４つのロウブロックＲＢ０〜ＲＢ３に
分割される場合を示している。
【００３８】メモリマット３０中においては、メモリセ
ル行ごとにワード線ＷＬが設けられる。ワード線ＷＬ
は、ＷＬ／ＣＳＬドライブ回路２０に入力されるロウア
ドレスＲＡに応じて選択的に活性化される。ビット線対
ＢＬＰは、ロウブロックごとに独立に、各メモリセル列
に対応して設けられる。各ロウブロックにおいて、ビッ
ト線対ＢＬＰおよび正規Ｉ／Ｏ線ＮＩＯとビット線対Ｂ
ＬＰとの間でデータ入出力を実行するためのセンスアン
プおよび書込セレクタ回路４４がメモリセル列ごとに配
置される。
【００３９】２・ｎ（ｎ：自然数）個のメモリセル列ご
とに、１本の正規Ｉ／Ｏ線ＮＩＯが配置される。ＷＬ／
ＣＳＬドライブ回路２０に入力されるロウアドレスＣＡ
に応答して、メモリセル列の奇数列に対しては、コラム
選択線ＣＳＬＯによって伝達される列選択信号に応答し
てｎ：１の列選択が実行され、メモリセルの偶数列に対
しては、コラム選択線ＣＳＬＥによって伝達される列選
択信号によって、ｎ：１の列選択が実行される。すなわ
ち、メモリマット３０における列選択は、メモリセルの
奇数列と偶数列とにおいて独立に実行される。正規メモ
リアレイ部４０中の活性化されたビット線対は、正規Ｉ
／Ｏ線ＮＩＯと接続される。
【００４０】このように、正規メモリアレイ部４０は、
等価的に、ロウアドレスおよびコラムアドレスに応じ
て、４×２＝８個の領域に分割される。以下において、
これらの各領域を単にメモリブロックとも称する。
【００４１】スペアメモリアレイ部４５は、正規メモリ
アレイ部４０と行方向に隣接して配置される。スペアメ
モリアレイ部４５は、２・ｎ個のメモリセル列を有し、
正規アレイ４０と同一のワード線ＷＬおよびコラム選択
線ＣＳＬＥ，ＣＳＬＯによって行選択および列選択が実
行される。スペアメモリアレイ部４５中の活性化された
ビット線対は、スペアＩ／Ｏ線ＳＩＯと接続される。
【００４２】このような構成とすることにより、スペア
アレイ４５は、それぞれのメモリブロックごとに、正規
Ｉ／Ｏ線ＮＩＯとスペアＩ／Ｏ線とをＩ／Ｏ線単位で置
換することが可能となる。すなわち、本発明の実施の形
態においては、各メモリブロックごとに置換救済のため
のパターンがプログラム可能である。
【００４３】図２の例においては、メモリセル列を奇数
列／偶数列に分割する構成を示したが、メモリセル列の
分割については、他の方法を採用することも可能であ
る。一例として、正規Ｉ／Ｏ線ＮＩＯをこれと対応付け
られる２・ｎ個のメモリセル列の中央に配置し、メモリ
セル列全体を正規Ｉ／Ｏ線ＮＩＯの右側／左側に位置す
るものに分割して、コラム選択線ＣＳＬＯおよびＣＳＬ
Ｅとそれぞれ対応付ける構成とすることも可能である。
この場合には、たとえば、コラム選択線ＣＳＬＯによっ
て、正規Ｉ／Ｏ線ＮＩＯの左側に配置されるメモリセル
列群に対するｎ：１の列選択を実行し、コラム選択線Ｃ
ＳＬＥによって、正規Ｉ／Ｏ線ＮＩＯの右側に配置され
るメモリセル列群に対するｎ：１の列選択を実行すれば
よい。このような構成とすれば、たとえばバーストモー
ドに従うような連続した複数ビット（ｎビット以下）デ
ータの入出力を行なう場合において、同一の置換救済パ
ターンで対応可能であるので、消費電力の低減を図るこ
とができる。
【００４４】なお、本発明の実施において、正規メモイ
アレイ部４０を８個のメモリブロックに分割し、正規メ
モイアレイ部４０に対応して正規Ｉ／Ｏ線を６４本設け
たのは例示に過ぎず、メモリブロックの個数および正規
Ｉ／Ｏ線の本数は適宜定めることが可能である。
【００４５】図３は、Ｉ／Ｏ線シフト回路の構成を詳細
に説明するための図である。図３を参照して、Ｉ／Ｏ線
シフト回路５０は、外部Ｉ／Ｏ線ＥＩＯ０〜ＥＩＯ６３
にそれぞれ対応して設けられるシフトスイッチＳＷ０〜
ＳＷ６３を含む。シフトスイッチＳＷ０〜ＳＷ６３は、
シフト設定信号ＩＳ＜０＞〜ＩＳ＜６３＞によって接続
方向をそれぞれ制御される。
【００４６】各シフトスイッチは、隣接する２本の内部
Ｉ／Ｏ線の間ごとに配置され、対応する外部Ｉ／Ｏ線と
隣接する２本の内部Ｉ／Ｏ線のいずれか一方とを接続す
る。図３においては、スペアＩ／Ｏ線ＳＩＯは、最左側
に配置されているので、以下においては、各シフトスイ
ッチの接続方向について、スペアＩ／Ｏ線ＳＩＯが配置
されている側をシフト側（図３における左側）、その反
対側をノーマル側（図３における右側）とも称する。
【００４７】各シフトスイッチの接続方向は、対応する
シフト設定信号の信号レベルがＨレベル（“１”）であ
る場合はノーマル側に設定され、Ｌレベル（“０”）の
場合にはスペア側に設定される。
【００４８】スペアメモリアレイ部による冗長救済が必
要でない場合には、各シフトスイッチの接続方向はノー
マル側に設定され、外部Ｉ／Ｏ線ＥＩＯ０〜ＥＩＯ６３
は、正規Ｉ／Ｏ線ＮＩＯ０〜ＮＩＯ６３とそれぞれ接続
される。
【００４９】一方、正規メモリアレイ中に欠陥メモリセ
ルが存在しており冗長救済が必要である場合には、欠陥
メモリセルと接続される正規Ｉ／Ｏ線と対応付けられる
シフトスイッチをシフト位置として指定する。たとえ
ば、図３に示すように、正規Ｉ／Ｏ線ＮＩＯ１が欠陥メ
モリセルと接続される場合には、シフトスイッチＳＷ１
をシフト位置に指定し、シフト位置以降のシフトスイッ
チＳＷ０およびＳＷ１の接続方向をノーマル側からスペ
ア側に切換える。
【００５０】これにより、外部Ｉ／Ｏ線ＥＩＯ０および
ＥＩＯ０は、接続方向が切換えられて、スペアＩ／Ｏ線
ＳＩＯおよび正規Ｉ／Ｏ線ＮＩＯ０とそれぞれ接続され
る。この場合には、シフト位置より左側に位置するシフ
トスイッチに対応するシフト設定信号ＩＳ＜０＞，ＩＳ
＜１＞は、Ｌレベル（“０”）に設定され、シフト位置
より右側（ノーマル側）に位置するシフトスイッチ群に
それぞれ対応するシフト設定信号ＩＳ＜２＞〜ＩＳ＜６
３＞は、Ｈレベル（“１”）に設定される。
【００５１】このように、Ｉ／Ｏ線シフト回路５０は、
６４個のシフトスイッチを有し、シフト位置を境に各シ
フットスイッチにおける外部Ｉ／Ｏ線と内部Ｉ／Ｏ線と
の間の接続方向を切換えることによって欠陥メモリセル
の置換を行なう。このとき、シフト設定信号ＩＳ＜６
３：０＞の各々は、シフト位置に対応するシフトスイッ
チに対応するビットを境に信号レベルが変化することと
なる。
【００５２】図４は、本発明の実施の形態に従うシフト
位置のデコード方法を説明するための図である。
【００５３】図４を参照して、本願発明は、Ｉ／Ｏ線シ
フト回路５０に含まれる複数のシフトスイッチからシフ
ト位置に対応する１つを選択する場合に、シフト位置を
階層的に設けられたプリデコード信号によって指定する
ことを特徴とする。
【００５４】図４を参照して、図３において示される６
４個のシフトスイッチ群ＳＷ０〜ＳＷ６３は、８個のシ
フトスイッチグループＧＲ０〜ＧＲ７に分割される。各
シフトスイッチグループは、８個のシフトスイッチを含
む。
【００５５】上位プリデコード信号ＦＨは、シフト位置
に対応するシフトスイッチが、いずれのシフトスイッチ
グループに含まれているかを指定するためのプリデコー
ド信号である。本実施の形態においては、８個のシフト
スイッチグループの中の１個を指定するので、３ビット
のアドレス信号に基づくプリデコードを実行すればよ
い。
【００５６】さらに、シフト位置に対応するシフトスイ
ッチが、同一シフトスイッチグループに属するシフトス
イッチ中の第何番目に位置するかを指定するために、下
位プリデコード信号ＦＬが設けられる。各シフトスイッ
チグループに含まれるスイッチの個数を等しくすること
により、下位プリデコード信号ＦＬは、各シフトスイッ
チグループに共通の信号とすることができる。本実施の
形態においては、同一シフトスイッチグループ中の８個
のシフトスイッチ中の１個を指定するためには、３ビッ
トのアドレス信号に基づくプリデコードを実行すればよ
い。
【００５７】たとえば、図３に示したように、シフトス
イッチＳＷ１をシフト位置と指定する場合には、上位プ
リデコード信号ＦＨによってシフトスイッチグループＧ
Ｒ０を指定し、下位プリデコード信号ＦＬによって、シ
フトスイッチグループ内の２番目のスイッチがシフト位
置に該当することを指定すればよい。このようにして、
上位プリデコード信号ＦＨと下位プリデコード信号ＦＬ
との組合せによって、シフトスイッチ群のうちからシフ
ト位置に対応する１つのシフトスイッチを指定すること
ができる。
【００５８】シフト設定信号ＩＳ＜６３：０＞のうち、
シフト位置を含めてスペア側に位置するシフトスイッチ
群に対応する信号は、Ｌレベル（“０”）に設定され、
残りのシフトスイッチ群に対応する信号はＨレベル
（“１”）に設定される。
【００５９】再び図１を参照して、半導体記憶装置１
は、冗長救済を実行するためのＩ／Ｏ線のシフト位置を
プログラム情報として記憶するためのヒューズプログラ
ム回路６０と、シフトリセット信号ＮＲＳＴに応答し
て、プログラム情報に基づいて生成されるシフトアドレ
ス信号ＳＡＤに基づいてシフト設定信号ＩＳ＜６３：０
＞を生成するシフト制御回路１００とをさらに備える。
【００６０】図５は、ヒューズプログラム回路６０およ
びシフト制御回路１００の構成を示すブロック図であ
る。
【００６１】図５を参照して、ヒューズプログラム回路
６０は、図２で説明した正規メモリアレイ部４０中のメ
モリブロックごとに設けられる。すなわち、本実施の形
態においては、ｍ＝８である。
【００６２】各ヒューズプログラム回路６０は、内部に
シフト位置を指定するためのシフトアドレスを不揮発的
に格納するための複数のヒューズ素子を有する。各ヒュ
ーズ素子は、外部からの入力によってカット可能であ
る。たとえば、高電圧信号やレーザの印加によって、ヒ
ューズカット処置を行なうことができる。
【００６３】各ヒューズプログラム回路６０は、シフト
リセット信号ＮＲＳＴの活性化に応じて、各ヒューズ素
子におけるカット有無に応じたシフトアドレス信号ＳＡ
Ｄ＜６：０＞を生成する。シフトリセット信号ＮＲＳＴ
は、コントロール回路１０によって、リード動作あるい
はライト動作が実行され、メモリセルへのアクセスが実
行されるたびごとにパルス状に活性化される。シフトリ
セット信号の活性化に応じて、ｍ個のヒューズプログラ
ム回路より、合計ｍ個のシフトアドレス信号ＳＡＤ＜
６：０＞がシフト制御回路１００に対して出力される。
【００６４】シフト制御回路１００は、ヒューズプログ
ラム回路６０より出力されるｍ個のシフトアドレス信号
ＳＡＤ＜６：０＞と、正規メモリアレイ４０中のアクセ
スの対象となるメモリブロックを指定するためのアドレ
ス信号ＡＳＲ＜３：０＞，ＢＮＫ＜３：０＞，ＣＡ３を
受けて、アクセスの対象となるメモリブロックに対応し
たシフトアドレス信号を選択的にＩＳＡＤ＜６：０＞と
して出力するシフトアドレス選択回路１２０と、シフト
アドレス信号ＩＳＡＤ＜６：０＞をプリデコードして、
プリデコード信号ＩＦＨ＜６：０＞およびＩＦＬ＜７：
０＞を生成するシフト位置プリデコード回路１４０と、
プリデコード信号ＩＦＨ＜６：０＞およびＩＦＬ＜７：
０＞に応じて、シフト設定信号ＩＳ＜６３：０＞の信号
レベルを定めるシフト位置デコード回路１６０とを含
む。
【００６５】シフトアドレス選択回路１２０は、ロウブ
ロックごとに設定される制御信号ＡＳＲ＜３：０＞およ
びＢＮＫ＜３：０＞と、コラムアドレス信号のうちの１
ビットであるコラムアドレスビットＣＡ３とを受ける。
【００６６】信号ＡＳＲ＜３：０＞は、行系動作が活性
化されているロウブロックにおいて活性化される信号で
あり、信号ＢＮＫ＜３：０＞は、リード／ライト動作の
対象となるロウブロックにおいて活性化される信号であ
る。コラムアドレスビットＣＡ３は、たとえば、メモリ
セル列の偶数列／奇数列のいずれかを指定する。これら
の信号群によって、正規アレイ４０を４（行方向）×２
（列方向）に分割して得られる８個のメモリブロックの
うちの１個を選択することができる。
【００６７】シフトアドレス選択回路１２０は、コント
ロール回路１０から受けるこれらのアドレス制御信号に
応じて、ｍ個のシフトアドレス信号のうちの１個を選択
して、ＩＳＡＤ＜６：０＞として出力する。
【００６８】シフト位置プリデコード回路１４０は、シ
フトアドレス選択回路１２０から受けるシフトアドレス
信号ＩＳＡＤ＜６：０＞をプリデコードするとともに、
コントロール回路１０から与えられるクロック信号ＣＬ
ＫＡおよびタイミング制御信号ＣＬＫＦに従うタイミン
グにおいて、プリデコード信号ＩＦＨ＜６：０＞およＩ
ＦＬ＜７：０＞を生成する。
【００６９】シフト位置デコード回路１６０は、プリデ
コード信号ＩＦＨ＜６：０＞およびＩＦＬ＜７：０＞に
基づいて、シフト設定信号ＩＳ＜６３：０＞の各信号レ
ベルを設定して、各シフトスイッチにおける接続方向を
シフト位置を境に切換えるように設定する。
【００７０】なお、以下において、シフトアドレス信号
の各ビットを、シフトアドレスビットとも称し、プリデ
コード信号の各ビットを、プリデコードビットとも称す
る。
【００７１】図６は、ヒューズプログラム回路６０の構
成を示すブロック図である。図６を参照して、ヒューズ
プログラム回路６０は、シフトリセット信号ＮＲＳＴに
応答して、内部に保持するヒューズ素子のカット有無に
対応する信号レベルを出力するヒューズユニット回路６
５−０〜６５−６を有する。
【００７２】ヒューズユニット回路６５−０〜６５−２
は、上位プリデコード信号を生成するためのシフトアド
レスを格納する。ヒューズユニット回路６５−３〜６５
−５は、下位プリデコード信号を生成するためのシフト
アドレスを格納する。ヒューズユニット回路６０−６
は、対応するメモリブロックへのアクセス時におけるス
ペアメモリアレイ部を使用した冗長救済の実行有無をプ
ログラムする。
【００７３】図７は、ヒューズユニット回路の構成を示
す回路図である。ヒューズユニット回路６５−０〜６５
−６の各々は同様の構成を有するため、図７には、代表
的にヒューズユニット回路６５−０の構成が示される。
【００７４】図７を参照して、ヒューズユニット回路６
５−０は、電源ノードと内部ノードＮ０との間に並列に
接続されるＰ型ＭＯＳトランジスタＱＰ１０およびＱＰ
１２と、内部ノードＮ０と接地ノードとの間に直列に接
続されるヒューズ素子ＦＳおよびＮ型ＭＯＳトランジス
タＱＮ１４と、内部ノードＮ０の信号状態を反転するイ
ンバータＩＶ１０とを有する。
【００７５】インバータＩＶ１０は、ヒューズ素子ＦＳ
におけるカット有無に応じた信号レベルを有するＳＡＤ
Ｆ＜０＞を出力する。トランジスタＱＰ１０およびＱＮ
１４のゲートにはシフトリセット信号ＮＲＳＴが入力さ
れ、インバータＩＶ１０の出力ノードはトランジスタＱ
Ｐ１２のゲートと結合される。
【００７６】図８は、ヒューズユニット回路の出力信号
レベルを説明するための波形図である。
【００７７】図８を参照して、時刻ｔ１において、シフ
トリセット信号ＮＲＳＴが活性化されてＬレベルに変化
すると、トランジスタＱＰ１４がオフされるとともに、
トランジスタＱＰ１０がオンされる。これにより、内部
ノードＮ０は、電源ノードと接続され、出力信号ＳＡＤ
ＡＦ＜０＞はＬレベルに設定される。これにより、トラ
ンジスタＱＰ１２もオンし、信号ＳＡＤＦ＜０＞のＬレ
ベルはラッチされる。
【００７８】次に、時刻ｔ２において、シフトリセット
信号ＮＲＳＴが、ＬレベルからＨレベルに変化すると、
トランジスタＱＰ１０およびトランジスタＱＮ１４のオ
ン／オフが入替わり、出力信号ＳＡＤＦ＜０＞の信号レ
ベルは、ヒューズ素子ＦＳに対するカット有無に応じて
設定されるようになる。
【００７９】ヒューズ素子ＦＳがカットされている場合
には、トランジスタＱＮ１４がオンしても、内部ノード
Ｎ０が接地ノードに接続されることはない。これによ
り、出力信号ＳＡＤＦ＜０＞の信号レベルは、シフトリ
セット信号ＮＲＳＴの活性化時と同様にＬレベルを維持
する。このＬレベルは、トランジスタＱＰ１２のオンに
よってラッチされる。
【００８０】一方、ヒューズ素子ＦＳがカットされてい
ない場合においては、シフトリセット信号ＮＲＳＴのＨ
レベルへの復帰に応じて、内部ノードＮ０と接地ノード
とが接続される。これにより、インバータＩＶ１０の出
力が反転して、出力信号ＳＡＤＦ＜０＞の信号レベルは
Ｈレベルに変化する。このＨレベルは、シフトリセット
信号ＮＲＳＴの信号レベルがＨレベルである間保持され
る。
【００８１】このように、リード動作／ライト動作のア
クセス開始時において、シフトリセット信号ＮＲＳＴを
パルス状に活性化することにより、当該アクセス動作中
において、ヒューズ素子に対するカットの有無に応じた
出力信号レベルを維持することができる。
【００８２】再び図６を参照して、ヒューズプログラム
回路６０は、ヒューズユニット回路６５−６の出力信号
ＳＡＤＦ＜６＞を反転するインバータＩＶ１２と、ヒュ
ーズユニット回路６０−６の出力信号とヒューズユニッ
ト回路６０−０〜６５−５の出力信号の各々との間でＮ
ＯＲ演算を実行するための論理ゲートＬＧ１０とをさら
に有する。論理ゲートＬＧ１０は、信号ＳＡＤＦ＜６＞
と信号ＳＡＤＦ＜０＞〜ＳＡＤＦ＜５＞の各々との間で
ＮＯＲ演算を実行する６個のＮＯＲゲートを、６ビット
の演算結果を出力する単一の論理ゲートとして総括的に
表記したものである。
【００８３】インバータＩＶ１２は、シフトアドレス信
号のうちの１ビットＳＡＤ＜６＞を生成する。シフトア
ドレスビットＳＡＤ＜６＞は、ヒューズプログラム回路
に対応するメモリブロックに対するアクセス時に冗長救
済を実行するか否かを示す信号であり、冗長救済を実行
する場合にはＨレベルに設定され、冗長救済を実行しな
い場合にはＬレベルに設定される。
【００８４】対応するメモリブロックのアクセス時にお
いて冗長救済が実行されない場合には、ヒューズカット
６５−６の出力信号ＳＡＤＦ＜６＞がＨレベルに設定さ
れることから、シフトアドレス信号のうちのＳＡＤ＜
５：０＞は、全ビットがＬレベルに設定される。一方、
冗長救済を行なう場合、すなわちＩ／Ｏ線のシフトを実
行する場合においては、シフトアドレス信号のうちのＳ
ＡＤ＜５：０＞は、ヒューズユニット回路６５−０〜６
５−５中におけるヒューズ素子に対するカット有無に応
じて定められる。
【００８５】したがって、冗長救済が実行されない場合
においては、シフトアドレス信号ＳＡＤ＜６：０＞の全
ビットはＬレベルに設定され、これに応じて、図３で説
明したようにすべてのシフトスイッチにおける接続方向
はノーマル側に設定されて、外部Ｉ／Ｏ線と正規Ｉ／Ｏ
線とがそれぞれ接続される。
【００８６】一方、対応するメモリブロックのアクセス
時に冗長救済が実行される場合には、ヒューズ素子に対
するカット有無に応じたシフトアドレス信号ＳＡＤ＜
６：０＞が生成されるため、シフトアドレス信号によっ
て指定されるシフト位置を境にシフトスイッチの接続方
向をスペア側に切換えることによって、シフトリダンダ
ンシによる欠陥メモリセルの置換救済が実行される。
【００８７】図９は、シフトアドレス選択回路１２０の
構成を示すブロック図である。図９を参照して、シフト
アドレス選択回路は、正規メモリアレイ部中の８個のメ
モリブロックのうちの、アクセスの対象となる１個のメ
モリブロックを指定するための信号群ＡＳＲ＜３：０
＞，ＢＮＫ＜３：０＞およびコラムアドレスビットＣＡ
３と、ヒューズプログラム回路のそれぞれが出力する複
数のシフトアドレス信号と、テスト動作時に活性化され
るシフトテスト信号ＴＭＳＰＣＣとを受ける。アクセス
の対象となるメモリブロックを特定するための信号群に
ついては、既に説明したとおりであるので説明は繰返さ
ない。
【００８８】ヒューズプログラム回路６０から出力され
たそれぞれのメモリブロックに対応するシフトアドレス
信号は、ロウアドレスの番号およびメモリセル列の奇数
（Ｏ）および偶数（Ｅ）に応じて、ＳＡＤ０Ｅ，ＳＡＤ
０Ｏ〜ＳＡＤ３Ｅ，ＳＡＤ３Ｏとそれぞれ表記される。
【００８９】シフトアドレス選択回路１２０は、ロウブ
ロックごとに設けられる選択ユニット１２５−０〜１２
５−３有する。
【００９０】図１０は、選択ユニットの構成を示す回路
図である。なお、選択ユニット１２５−０〜１２５−３
は同様の回路構成を有するため、図１０には、代表的に
選択ユニット１２５−０の構成が示される。
【００９１】図１０を参照して、選択ユニット１２５−
０は、ロウブロックＲＢ０に対応するＡＳＲ＜０＞およ
びＢＮＫ＜０＞のＡＮＤ演算結果を出力する論理ゲート
ＬＧ２８と、ロウブロックＲＢ０の偶数メモリセル列に
対応するシフトアドレス信号ＳＡＤ０Ｅ＜６：０＞の各
ビットとシフトテスト信号ＴＭＢＣＣとの間でＯＲ演算
を各々実行するための論理ゲートＬＧ３０と、ロウブロ
ックＲＢ０の奇数メモリセル列に対応するシフトアドレ
ス信号ＳＡＤ＜６：０＞の各ビットとシフトテスト信号
ＴＭＢＣＣとの間でＯＲ演算を各々実行するための論理
ゲートＬＧ３２とを有する。
【００９２】論理ゲートＬＧ３０およびＬＧ３２は、図
６における論理ゲートＬＧ１０と同様に、複数ビットに
それぞれ対応する複数のＯＲゲートを総括的に１個の論
理ゲートとして表記したものであり、論理ゲートＬＧ３
０およびＬＧ３２の各々は、７ビットのＯＲ演算結果を
出力する。
【００９３】論理ゲートＬＧ３０およびＬＧ３２の出力
する演算結果は、シフトテスト信号ＴＭＳＰＣＣが活性
化（Ｈレベル）される場合には、全ビットが強制的にＨ
レベルとされ、シフトテスト信号ＴＭＳＰＣＣが非活性
化（Ｌレベル）される通常時においては、シフトアドレ
ス信号ＳＡＤ０Ｅ＜６：０＞およびＳＡＤ０Ｏ＜６：０
＞に応じた信号レベルを出力する。
【００９４】論理ゲートＬＧ２８の出力信号は、ロウブ
ロックＲＢ０において行系動作が活性化され、かつリー
ド動作あるいはライト動作が指示されて、ロウブロック
ＲＢ０がアクセスの対象となっている場合において活性
化（Ｈレベル）される。
【００９５】選択ユニット１２５−０は、さらに、コラ
ムアドレスビットＣＡ３を反転するインバータＩＶ１４
と、インバータ１Ｖ１４、論理ゲートＬＧ２８および論
理ゲートＬＧ３０の出力信号に応じてＮＡＮＤ演算結果
を出力するための論理ゲートＬＧ３４とを有する。選択
ユニット１２５−０は、さらに、イコラムアドレスビッ
トＣＡ３と、論理ゲートＬＧ２８およびＬＧ３２の出力
信号とに応じてＮＡＮＤ演算結果を出力するための論理
ゲートＬＧ３６を有する。論理ゲートＬＧ３４およびＬ
Ｇ３６は、論理ゲートＬＧ３０およびＬＧ３２の場合と
同様に、論理ゲートＬＧ３０およびＬＧ３２の出力する
７ビットの出力信号にそれぞれ対応する７個のＮＡＮＤ
ゲートを総括的に１個の論理ゲートとして表記したもの
であり、論理ゲートＬＧ３４およびＬＧ３６の各々は、
７ビットのＮＡＮＤ演算結果を出力する。
【００９６】論理ゲートＬＧ３８は、論理ゲートＬＧ３
０の７ビットの出力信号の反転信号および論理ゲートＬ
Ｇ３６の７ビットの出力信号の反転信号との間でそれぞ
れＯＲ演算を実行する。論理ゲートＬＧ３８も７個の論
理ゲートを総括的に１個の論理ゲートとして表記したも
のであり、７ビットの演算結果をロウブロックＲＢ０に
おける選択結果ＩＳＡＤＢ０＜６：０＞を出力する。
【００９７】ロウブロックＲＢ０がアクセスの対象でな
い場合には、論理ゲートＬＧ２８の出力がＬレベルであ
ることにより、論理ゲートＬＧ３４およびＬＧ３６の出
力は全ビットともＨレベルとなる。これにより、選択ユ
ニット１２５−０が出力するＩＳＡＤＢ０＜６：０＞の
全ビットは、Ｌレベルに設定される。
【００９８】一方、ロウブロックＲＢ０がアクセスの対
象となっている場合においては、コラムアドレスビット
ＣＡ３による選択に応じて、対応するシフトアドレス信
号が論理ゲートＬＧ３４およびＬＧ３６のいずれか一方
に現われ、他方の出力はすべてＨレベルに設定される。
これにより、選択ユニット１２５−０が出力するＩＳＡ
ＤＢ０＜６：０＞は、アクセスの対象となるメモリブロ
ックに対応するシフトアドレス信号と同様の信号レベル
を有することとなる。
【００９９】選択ユニット１２５−１〜１２５−３は、
その他のロウブロックＲＢ１〜ＲＢ３に対応してそれぞ
れ設けられ、対応するロウブロックにおいてアクセスの
対象となるメモリブロックが含まれている場合には、ア
クセスの対象となるメモリブロックに対応するシフトア
ドレス信号の信号レベルを出力する。
【０１００】再び図９を参照して、シフトアドレス選択
回路１２０は、さらに、選択ユニット１２５−０および
１２５−１がそれぞれ出力するＩＳＡＤＢ０＜６：０＞
およびＩＳＡＤＢ１＜６：０＞の対応するビット同士間
でＮＯＲ演算を実行するための論理ゲートＬＧ２０と、
選択ユニット１２５−２および１２５−３がそれぞれ出
力するＩＳＡＤＢ２＜６：０＞およびＩＳＡＤＢ３＜
６：０＞の対応するビット同士間でＮＯＲ演算を実行す
るための論理ゲートＬＧ２２と、論理ゲートＬＧ２０お
よびＬＧ２２の出力信号の反転信号の対応するビット同
士間でＯＲ演算を実行するための論理ゲートＬＧ２４と
をさらに含む。論理ゲートＬＧ２０，２２，２４も７個
の論理ゲートを総括的に１個の論理ゲートとして表記し
たものであり、７ビットの論理演算結果を出力する。
【０１０１】このような構成とすることにより、シフト
アドレス選択回路１２０は、ヒューズプログラム回路６
０から出力された８個のシフトアドレス信号ＳＡＤ＜
６：０＞から、アクセスの対象となるメモリブロックに
対応するシフトアドレス信号ＩＳＡＤ＜６：０＞を抽出
して出力する。
【０１０２】図１１は、シフト位置プリデコード回路１
４０の構成を示すブロック図である。
【０１０３】図１１を参照して、シフト位置プリデコー
ド回路１４０は、冗長救済の実行有無を指定するための
シフトアドレスビットＩＳＡＤ＜６＞を反転するインバ
ータＩＶ３０と、上位プリデコード信号を生成するため
のシフトアドレスビットＩＳＡＤ＜５：３＞をプリデコ
ードするためのプリデコードユニット１４５−Ｈと、下
位プリデコード信号を生成するためのシフトアドレスビ
ットＩＳＡＤ＜２：０＞をプリデコードするプリデコー
ドユニット１４５−Ｌとを有する。
【０１０４】プリデコードユニット１４５−Ｈおよび１
４５−Ｌの各々は、同様の構成を有し、入力された３ビ
ットのシフトアドレスに応答して、７ビットのプリデコ
ード信号を出力する。
【０１０５】図１２は、プリデコードユニットの構成を
示す回路図である。図１２には、代表的に、プリデコー
ドユニット１４５−Ｈの構成が示される。
【０１０６】図１２を参照して、プリデコードユニット
１４５−Ｈは、シフトアドレスビットＩＳＡＤ＜５＞，
ＩＳＡＤ＜４＞およびＩＳＡＤ＜３＞を入力として、７
ビットのプリデコード信号ＩＦＨＩＮ＜６：０＞を出力
する。
【０１０７】プリデコードユニット１４５−Ｈは、シフ
トアドレスビットＩＳＡＤ＜５＞、ＩＳＡＤ＜４＞およ
びＩＳＡＤ＜３＞のＮＯＲ演算結果をプリデコードビッ
トＩＦＨＩＮ＜０＞として出力する論理ゲートＬＧ４０
と、シフトアドレスビットＩＳＡＤ＜４＞およびＩＳＡ
Ｄ＜５＞のＮＯＲ演算結果をプリデコードビットＩＦＨ
ＩＮ＜１＞として出力する論理ゲートＬＧ４１と、シフ
トアドレスビットＩＳＡＤ＜３＞およびＩＳＡＤ＜４＞
のＡＮＤ演算結果を出力する論理ゲートＬＧ４８と、論
理ゲートＬＧ４８の出力とシフトアドレスビットＩＳＡ
Ｄ＜５＞とのＮＯＲ演算結果をプリデコードビットＩＦ
ＨＩＮ＜２＞として出力する論理ゲートＬＧ４２と、シ
フトアドレスビットＩＳＡＤ＜５＞を反転してＩＦＨＩ
Ｎ＜３＞を出力するインバータＩＶ４３とを有する。
【０１０８】プリデコードユニット１４５−Ｈは、さら
に、シフトアドレスビットＩＳＡＤ＜３＞およびＩＳＡ
Ｄ＜４＞のＯＲ演算結果を出力する論理ゲートＬＧ４９
と、論理ゲートＬＧ４９の出力とシフトアドレスビット
ＩＳＡＤ＜５＞とのＮＡＮＤ演算結果をデコードビット
ＩＦＨＩＮ＜４＞として出力する論理ゲートＬＧ４４
と、シフトアドレスビットＩＳＡＤ＜４＞およびＩＳＡ
Ｄ＜５＞のＮＡＮＤ演算結果をデコードビットＩＦＨＩ
Ｎ＜５＞として出力する論理ゲートＬＧ４５と、シフト
アドレスビットＩＳＡＤ＜３＞、ＩＳＡＤ＜４＞および
ＩＳＡＤ＜５＞のＮＡＮＤ演算結果をデコードビットＩ
ＦＨＩＮ＜６＞として出力する論理ゲートＬＧ４６とを
有する。これらの論理ゲートＬＧ４０〜ＬＧ４６および
インバータＩＶ４３によって、プリデコード信号ＩＦＨ
ＩＮの各ビットの信号レベルが設定される。
【０１０９】図１３は、シフトアドレスビットＩＳＡＤ
＜５＞、ＩＳＡＤ＜４＞およびＩＳＡＤ＜３＞の組合せ
に対応するプリデコード信号ＩＦＨＩＮ＜６：０＞の各
ビットの信号レベルを示す図である。
【０１１０】図１３に示すように、３ビットのシフトア
ドレスビットの組合せに応答して、シフト位置を指定す
るための８種類のプリデコード信号を出力できる。すな
わち、信号レベルが“０”から“１”に切換わるビット
によってシフト位置を指定することができる。
【０１１１】プリデコードユニット１４０−Ｌも、プリ
デコードユニット１４０−Ｈと同様の構成を有し、シフ
トアドレスビットＩＳＡＤ＜５：３＞にそれぞれ対応し
てシフトアドレスビットＩＳＡＤ＜２：０＞が入力さ
れ、図１２中のプリデコードビットＩＦＨＩＮ＜０＞〜
ＩＦＨＩＮ＜６＞にそれぞれ対応して、プリデコードビ
ットＩＦＬＩＮ＜１＞〜ＩＦＬＩＮ＜７＞が生成され
る。
【０１１２】再び図１１を参照して、インバータＩＶ３
０の出力するプリデコードビットＩＦＬＩＮ＜０＞と、
プリデコードユニット１４０−Ｌの出力するプリデコー
ドビットＩＦＬＩＮ＜７：１＞とが合成されて、８ビッ
トのプリデコード信号ＩＦＬＩＮ＜７：０＞が生成され
る。
【０１１３】プリデコード信号ＩＦＨ＜６：０＞および
ＩＦＬ＜７：０＞は、それぞれ、タイミング調整回路１
５０−Ｈおよび１５０−Ｌにそれぞれ与えられる。
【０１１４】図１４は、タイミング調整回路の構成を示
す回路図である。タイミング調整回路１５０−Ｈと１５
０−Ｌとは、同様の回路構成を有するので、図１４に
は、代表的にタイミング調整回路１５０−Ｈの回路構成
を示す。
【０１１５】図１４を参照して、タイミング調整回路１
５０−Ｈは、クロック信号ＣＬＫＡをトリガとして動作
するＤフリップフロップ１５２と、出力タイミング信号
ＣＬＫＹをトリガとして動作するＤフリップフロップ１
５４と、Ｄフリップフロップ１５４の出力に対して直列
に接続されたインバータＩＶ４０、ＩＶ４２およびＩＶ
４４とを含む。
【０１１６】Ｄフリップフロップ１５２および１５４
は、シフトリセット信号ＮＲＳＴの活性化に応じて動作
状態とされ、コントロール回路１０によって生成される
クロック信号ＣＬＫＡおよび出力タイミング信号ＣＬＫ
Ｙの活性化タイミングにそれぞれ応じて、プリデコード
信号ＩＦＨＩＮ＜６：０＞を転送する。
【０１１７】これにより、Ｄフリップフロップ１５２
は、クロック信号ＣＬＫＡに応じて、プリデコード信号
の各ビットをラッチし、Ｄフリップフロップ１５４は、
出力タイミング信号ＣＬＫＹに応じた所定のタイミング
で、プリデコード信号ＩＦＨＩＮ＜６：０＞を後段の回
路に供給するために送出する。出力タイミング信号ＣＬ
ＫＹは、アクセス開始からシフトプリデコードに要する
所定時間が経過したタイミングにおいて活性化される。
【０１１８】インバータＩＶ４０〜ＩＶ４２の各々は、
７ビットの信号のそれぞれについての反転動作を実行す
る７個のインバータを総括的に表記したものである。イ
ンバータＩＶ４４は、シフト位置デコード回路１６０に
送出するためのプリデコード信号ＩＦＨ＜６：０＞を出
力する。
【０１１９】なお、このプリデコード信号ＩＦＨ＜６：
０＞は、プリデコードユニットから出力されたＩＦＨＩ
Ｎ＜６：０＞の信号レベルを反転している。したがっ
て、対応するヒューズボックス回路６０中のヒューズ素
子すべてがカットされていない場合においては、プリデ
コード信号の各ビットはＬレベル（“０”）に設定され
る。一方、シフトテスト信号ＴＭＳＰＣＣが活性化（Ｈ
レベル）される場合には、プリデコード信号の各ビット
はＨレベル（“１”）に設定される。
【０１２０】タイミング調整回路１５０−Ｌも同様の構
成を有し、コントロール回路１０によって生成されるク
ロック信号ＣＬＫＡおよび出力タイミング信号ＣＬＫＹ
の活性化タイミングに応じて、プリデコード信号ＩＦＬ
ＩＮ＜７：０＞の信号レベルを反転して転送する。
【０１２１】図１５は、シフト位置デコード回路１６０
の構成を示すブロック図である。図１５を参照して、シ
フト位置デコード回路１６０は、プリデコード信号ＩＦ
Ｈ＜６：０＞およびＩＦＬ＜７：０＞をデコードして、
シフト設定信号ＩＳ＜６３：０＞の各々の信号レベルを
設定する。
【０１２２】シフト位置デコード回路１６０は、シフト
スイッチグループごとに対応して設けられるデコード回
路１６５−ｉ（ｉ：０〜７の整数）を有する。デコード
回路１６５−ｉは、シフト設定信号のうちの第ｉ番目の
シフトスイッチグループに対応する８個を生成する。
【０１２３】デコード回路１６０−ｉは、プリデコード
信号ＩＦＨ＜６：０＞のうちの２ビットに応じて設定さ
れる上位プリデコードビットＦＨ＜ｉ＞およびＦＨＭ＜
ｉ＞と、プリデコード信号ＩＦＬ＜７：０＞に応じて設
定される下位プリデコード信号ＦＬ＜７：０＞とを受け
てプリデコードを実行する。
【０１２４】上位プリデコードビットＦＨ＜ｉ＞は、先
頭のデコード回路１６５−０においては、電源電圧Ｖｃ
ｃすなわちＨレベル（“１”）に固定される。その他の
デコード回路１６５−ｉにおいては、ＦＨ＜ｉ＞＝ＩＦ
Ｈ＜ｉ−１＞で設定される（ｉ＝１〜７）。
【０１２５】プリデコードビットＦＨＭ＜ｉ＞は、最後
のデコード回路１６５−７においては、接地電圧Ｖｓｓ
すなわちＬレベル（“０”）に固定される。その他のデ
コード回路１６５−ｉにおいては、ＦＨ＜ｉ＞＝ＩＦＨ
＜ｉ＞で設定される（ｉ＝０〜６）。すなわち、プリデ
コードビットＦＨＭ＜ｉ＞は、１ビット上位側の上位プ
リデコードビットＦＨ＜ｉ＞と等しい信号レベルを有す
る。
【０１２６】下位プリデコード信号ＦＬ＜７：０＞は、
プリデコード信号ＩＦＬ＜７：０＞とそれぞれ同一の信
号レベルを有する。
【０１２７】図１６は、デコード回路１６５−ｉの構成
を説明するブロック図である。図１６を参照して、デコ
ード回路１６５−ｉは、下位プリデコード信号ＦＬ＜
７：０＞の各ビットにそれぞれ対応して設けられるデコ
ードユニット２００−０〜２００−７を有する。
【０１２８】第ｉ番目のシフトスイッチグループに対応
する、上位プリデコードビットＦＨ＜ｉ＞およびＦＨＭ
＜ｉ＞は、デコードユニット２００−０〜２００−７に
共通に与えられる。
【０１２９】各デコードユニット２００−ｊ（ｊ：０〜
７の整数）は、シフト設定信号Ｓｉ＜ｊ＞を出力する。
【０１３０】図１７は、第ｉ番目のシフトスイッチグル
ープに対応して設けられるデコードユニット２００−ｊ
の構成を示す回路図である。
【０１３１】図１７を参照して、デコードユニット２０
０−ｊは、電源電圧Ｖｃｃを供給する電源ノードとシフ
ト設定信号Ｓｉ＜ｊ＞を生成するノードＮａとの間に直
列に結合される、Ｐ型ＭＯＳトランジスタＱＰ２０およ
びＱＰ２２と、トランジスタＱＰ２０およびＱＰ２２と
並列に、電源ノードとノードＮａとの間に結合されるＰ
型ＭＯＳトランジスタＱＰ２４とを有する。
【０１３２】デコードユニット２００−ｊは、さらに、
ノードＮａとノードＮｂとの間に結合されるＮ型ＭＯＳ
トランジスタＱＮ２０と、中間ノードＮｂと接地ノード
との間に互いに並列に接続されるＮ型ＭＯＳトランジス
タＱＮ２４およびＱＮ２６とを有する。
【０１３３】トランジスタＱＮ２０およびＱＰ２４のゲ
ートには上位プリデコードビットＦＨ＜ｉ＞が与えられ
る。トランジスタＱＰ２０およびＱＮ２４のゲートには
プリデコードビットＦＨＭ＜ｉ＞が与えられる。トラン
ジスタＱＮ２６およびＱＰ２２のゲートには、対応する
第ｊ番目の下位プリデコードビットＦＬ＜ｊ＞が与えら
れる。
【０１３４】したがって、上位プリデコードビットＦＨ
＜ｉ＞がＬレベル（“０”）の場合には、トランジスタ
ＱＰ２４のオンにより、下位プリデコードビットＦＬ＜
ｊ＞の信号レベルによらず、シフト設定信号Ｓｉ＜ｊ＞
はＨレベル（“１”）に設定される。
【０１３５】一方、上位プリデコードビットＦＨ＜ｉ＞
がＨレベル（“１”）であり、かつＦＨＭ＜ｉ＞がＬレ
ベル（“０”）である場合、すなわち第ｉ番目のシフト
スイッチグループがシフト位置に対応する場合には、ト
ランジスタＱＰ２０，ＱＮ２４がオンされて、トランジ
スタＱＰ２４，ＱＮ２４がオフされる。
【０１３６】したがって、この場合には、下位プリデコ
ードビットＦＬ＜ｊ＞がＬレベル（“０”）であるとき
に、トランジスタＱＰ２２のオンによってＳｉ＜ｊ＞は
Ｈレベル（“１”）に設定され、下位プリデコードビッ
トＦＬ＜ｊ＞がＨレベル（“１”）であるときに、トラ
ンジスタＱＮ２６のオンによってシフト設定信号Ｓｉ＜
ｊ＞はＬレベル（“０”）に設定される。
【０１３７】したがって、図１７の構成とすることによ
り、シフト設定信号Ｓｉ＜ｊ＞は、対応する第ｉ番目の
シフトスイッチグループにおいて「上位プリデコードビ
ットＦＨ＜ｉ＞＝Ｌレベル（“０”）」の場合、もしく
は「上位プリデコードビットＦＨ＜ｉ＞＝Ｈレベル
（“１”）、ＦＨＭ＜ｉ＞＝Ｌレベル（“０”）かつ、
下位プリデコードビットＦＬ＜ｊ＞＝Ｌレベル」の場合
にＨレベル（“１”）に設定される。
【０１３８】それ以外の場合には、シフト設定信号Ｓｉ
＜ｊ＞はＬレベル（“０”）に設定される。この結果、
シフト設定信号の信号レベルは、上位プリデコード信号
および下位プリデコード信号において信号レベルが切換
わるビットに対応して二分されることとなり、シフトア
ドレスビットによって指定されるシフト位置を境に、各
シフトスイッチの接続方向を切換えて、シフトリダンダ
ンシ方式に従う冗長救済を行なうことができる。
【０１３９】図１８は、シフト位置のデコードと各シフ
トスイッチの接続方向を説明する図である。
【０１４０】図１８を参照して、外部Ｉ／Ｏ線ＥＩＯ０
〜ＥＩＯ６３にそれぞれ対応するシフト設定信号ＩＳ＜
０＞〜ＩＳ＜６３＞は、それぞれ、上位プリデコードビ
ットＦＨおよび下位プリデコード信号ＦＬの各ビットに
よって設定される。図１８に示した例においては、ＦＨ
＜０＞およびＦＨ＜１＞＝０であり、ＦＨ＜２＞＝１と
なってここでプリデコード信号の信号レベルが切換わっ
ているため、シフト位置に対応するシフトスイッチは、
ＩＦＨ＜２＞に対応するシフトスイッチグループ内に含
まれている。これは、第ｉ番目のシフトスイッチグルー
プにおいて、上位プリデコードビットＦＨ＜ｉ＞および
ＦＨＭ＜ｉ＞の信号レベルをチェックすることによって
検出できる。
【０１４１】また、下位プリデコード信号ＦＬ＜７：０
＞によって、シフトスイッチグループ内においては、４
番目のシフトスイッチを境にその接続形態を切換えるこ
とが指定されているので、シフト設定信号はＩＳ＜０＞
〜ＩＳ＜１９＞までがＬレベル（“０”）に設定され、
ＩＳ＜２０＞〜ＩＳ＜６３＞は、Ｈレベル（“１”）に
設定される。
【０１４２】これにより、シフトスイッチＳＷ０〜ＳＷ
１９における接続方向は、図３で説明したスペア側に設
定され、シフトスイッチＳＷ２０〜ＳＷ６３における接
続方向は、ノーマル側に設定されることになる。この場
合には２０番目の正規Ｉ／Ｏ線ＮＩＯ１９に対応する領
域に欠陥メモリセルが存在しており、これを指定するた
めのシフトアドレスがヒューズプログラム回路６０内に
保持される。
【０１４３】このように、シフトリダンダンシ方式によ
る冗長救済において、シフト位置の設定に基づいてシフ
トスイッチの接続方向を制御する場合において、シフト
スイッチを同数のシフトスイッチを有する複数のシフト
スイッチグループに分割して、ヒューズ素子にプログラ
ムされたシフトアドレスによって階層的に当該シフト位
置を指定することによって、デコード回路を小規模化す
ることができる。
【０１４４】図１７に示したように本発明の実施の形態
によれば、各シフトスイッチに対応して設けられるデコ
ード回路を６個のＭＯＳトランジスタによって構成する
ことができる。これにより、データＩ／Ｏ線が多数配置
されるメモリセルアレイ構成においても、回路規模の著
しい増大を招くことなくシフトリダンダンシ方式による
冗長救済を行なうことができる。
【０１４５】なお、本実施の形態においては、スペアメ
モリアレイ部４５が、図１における正規メモリアレイ部
４０の左側（コントロール回路１０およびＷＬ／ＣＳＬ
ドライブ回路２０側）に配置される構成を示したが、ス
ペアメモリアレイ部４５は、反対側の領域に配置する構
成としてもよい。この場合には、図３において、スペア
Ｉ／Ｏ線ＳＩＯが最右側に配置される構成となるので、
これに対応させて各シフトスイッチにおける接続方向
（シフト側／ノーマル側）等の定義を変更すればよい。
【０１４６】さらに、スペアメモリアレイ部４５を正規
メモリアレイ部４０の両側に配置する構成とすることも
可能である。この場合には、左側および右側に配置され
るスペアメモリアレイ部４５のそれぞれに対応して、シ
フト位置を指定するための回路群およびＩ／Ｏ線シフト
回路５０を独立に設け、内部Ｉ／Ｏ線と外部Ｉ／Ｏ線と
の間にこれらのＩ／Ｏ線シフト回路５０を直列に配置し
て、２段階にシフト可能な構成とすればよい。
【０１４７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１４８】
【発明の効果】請求項１、６、７、９、１０および１１
に記載の半導体記憶装置は、複数のシフトスイッチをＬ
個のグループに分割して、シフト位置に対応するシフト
スイッチの指定を、Ｌ個のうちの１個のグループを指定
するための第１のプリデコード信号と、同一グループに
属するＮ個のシフトスイッチのうちの第Ｎ′番目を指定
するための第２のプリデコード信号とに基いて行なう。
各グループに含まれるシフトスイッチの個数を同一とす
ることで、第２のプリデコード信号を各グループ間で共
有できる。この結果、シフト位置デコード回路を構成す
るトランジスタの個数を削減することができる。
【０１４９】請求項２記載の半導体記憶装置は、複数の
メモリブロックのそれぞれに対応してシフトアドレスを
保持するためのヒューズプログラム回路を備えるので、
請求項１記載の半導体記憶装置が奏する効果に加えて、
メモリブロックごとに独立に、欠陥メモリセルの冗長救
済を行なうことができる。
【０１５０】請求項３記載の半導体記憶装置は、ヒュー
ズプログラム回路に保持されるスペアアレイ部の使用／
非使用の指定に応じて、シフトアドレスの信号レベルを
設定することができる。
【０１５１】請求項４記載の半導体記憶装置は、テスト
制御信号の活性化に応じてシフトアドレスの全ビットを
強制的に設定することができるので、請求項３記載の半
導体記憶装置が奏する効果に加えて、シフトスイッチの
接続方向の確認テストを任意に行なうことができる。
【０１５２】請求項５記載の半導体記憶装置は、請求項
２記載の半導体記憶装置が奏する効果に加えて、シフト
アドレスのプログラムを外部からの電気的入力によって
行なうことができる。
【０１５３】請求項８記載の半導体記憶装置は、テスト
制御信号の活性化に応じて各シフトスイッチにおける接
続方向を所定方向に切換えることができるので、請求項
６記載の半導体記憶装置が奏する効果に加えて、シフト
スイッチの接続方向の確認テストを任意に行なうことが
できる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に従う半導体記憶装置１
の全体構成を示す概略ブロック図である。
【図２】 メモリマット３０の構成を示すブロック図で
ある。
【図３】 Ｉ／Ｏ線シフト回路の構成を詳細に説明する
ための図である。
【図４】 本発明の実施の形態に従うシフト位置のデコ
ード方法を説明するための図である。
【図５】 ヒューズプログラム回路６０およびシフト制
御回路１００の構成を示すブロック図である。
【図６】 ヒューズプログラム回路６０の構成を示すブ
ロック図である。
【図７】 ヒューズユニット回路の構成を示す回路図で
ある。
【図８】 ヒューズユニット回路の出力信号レベルを説
明するための波形図である。
【図９】 シフトアドレス選択回路１２０の構成を示す
ブロック図である。
【図１０】 選択ユニットの構成を示す回路図である。
【図１１】 シフト位置プリデコード回路１４０の構成
を示すブロック図である。
【図１２】 プリデコードユニットの構成を示す回路図
である。
【図１３】 ３ビットのシフトアドレスビットの組合せ
に対応するプリデコード信号の各ビットの信号レベルを
示す図である。
【図１４】 タイミング調整回路の構成を示す回路図で
ある。
【図１５】 シフト位置デコード回路１６０の構成を示
すブロック図である。
【図１６】 デコード回路の構成を説明するブロック図
である。
【図１７】 デコードユニットの構成を示す回路図であ
る。
【図１８】 シフト位置のデコードと各シフトスイッチ
の接続方向を説明する図である。
【図１９】 シフトリダンダンシ方式による不良メモリ
セルの置換を説明する概念図である。
【図２０】 従来の技術に従うシフトリダンダンシ方式
におけるシフトスイッチの制御を説明するための図であ
る。
【符号の説明】
３０ メモリマット、４０ 正規アレイ、４５ スペア
アレイ、５０ Ｉ／Ｏ線シフト回路、６０ ヒューズプ
ログラム回路、７０ データ入出力回路、１００ シフ
ト制御回路、１２０ シフトアドレス選択回路、１４０
シフト位置プリデコード回路、１４５−Ｈ，１４５−
Ｌ プリデコードユニット、１５０−Ｈ，１５０−Ｌ
タイミング調整回路、１６０ シフト位置デコード回
路、１６５デコード回路、２００ デコードユニット、
ＮＩＯ０〜ＮＩＯ６３ 正規Ｉ／Ｏ線、ＳＩＯ スペア
Ｉ／Ｏ線、ＥＩＯ０〜ＥＩＯ６３ 外部Ｉ／Ｏ線。

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 正規メモリアレイ部および、前記正規メ
    モリアレイ中の欠陥部を置換するために前記正規メモリ
    アレイ部に隣接して設けられるスペアアレイ部を含むメ
    モリセルアレイと、 前記メモリセルアレイ部に入出力されるデータを伝達す
    るための複数の内部データ線とを備え、 前記複数の内部データ線は、 前記正規メモリアレイ部に対応して設けられる第１番目
    から第Ｍ番目（Ｍ：自然数）までの複数の正規データ線
    と、 前記スペアアレイ部に対応して設けられるスペアデータ
    線とを含み、 外部とデータ授受可能な第１番目から第Ｍ番目までの複
    数の外部データ線と、 前記複数の外部データ線のそれぞれに対応して、前記複
    数の内部データ線のうちの隣接する２本の間ごとに設け
    られ、各々が、指示される接続方向に応じて、対応する
    前記外部データ線と前記隣接する２本の内部データ線の
    いずれか一方とを接続する第１番目から第Ｍ番目までの
    複数のシフトスイッチと、 前記スペアアレイ部による欠陥部の置換を実行する場合
    に、予め不揮発的に記憶されるシフト位置の情報に基づ
    いて、各前記複数のシフトスイッチの前記接続方向を設
    定するシフト制御回路とをさらに備え、 前記シフト制御回路は、 Ｍ個の前記シフトスイッチをＮ個（Ｎ：Ｍより小さいＭ
    の約数である自然数）ずつに分割して形成されるＬ個
    （Ｌ：Ｍ／Ｎの自然数）のグループのうちの、前記シフ
    ト位置に対応するシフトスイッチを含む１個のグループ
    を指定するための第１のプリデコード信号および、各前
    記グループに共通に設けられ、同一の前記グループ内に
    属するＮ個のシフトスイッチのうちのＮ′番目（Ｎ′：
    １〜Ｎの自然数）を指定するための第２のプリデコード
    信号を生成するシフト位置プリデコード回路と、 前記第１および第２のプリデコード信号に基いて、各前
    記複数のシフトスイッチにおける前記接続方向を設定す
    るシフト位置デコード回路とを含む、半導体記憶装置。
  2. 【請求項２】 前記正規メモリアレイ部は、前記複数の
    正規データ線を共有する複数のメモリブロックに分割さ
    れ、 前記シフト制御回路は、 前記複数のメモリブロックごとに設けられ、各々が、対
    応する前記メモリブロックへのアクセス時における前記
    スペアアレイ部の使用および非使用のいずれか一方を示
    す置換有無ビットおよび、前記スペアデータ線の使用時
    における前記シフト位置を指定するための複数ビットを
    有するシフトアドレスを不揮発的に保持する複数のヒュ
    ーズプログラム回路と、 各複数のヒューズプログラム回路が出力する前記シフト
    アドレスを受けて、前記複数のメモリブロックのうちの
    アクセスの対象となる１個に対応するシフトアドレスを
    選択的に出力するシフトアドレス選択回路とをさらに含
    み、 前記シフト位置プリデコード回路は、前記シフトアドレ
    ス選択回路が出力するシフトアドレスに基いて前記第１
    および第２のプリデコード信号を生成する、請求項１記
    載の半導体記憶装置。
  3. 【請求項３】 前記シフトアドレスの各ビットは、第１
    の信号レベルと第２の信号レベルとを有し、 前記シフトアドレス選択回路は、前記アクセスの対象と
    なるメモリブロックにおいて、前記スペアアレイ部の非
    使用がプログラムされている場合においては、前記シフ
    トアドレスの全ビットを第１の信号レベルに設定し、前
    記スペアアレイ部の使用がプログラムされている場合に
    おいては、前記アクセスの対象となるメモリブロックに
    対応する前記ヒューズプログラム回路に保持されたシフ
    トアドレスに基いて、前記シフトアドレスの各ビットの
    信号レベルを設定する、請求項２記載の半導体記憶装
    置。
  4. 【請求項４】 前記シフトアドレス選択回路は、シフト
    動作をテストするためのテスト制御信号をさらに受け
    て、前記テスト制御信号の活性化時においては、前記シ
    フトアドレスの全ビットを第２の信号レベルに設定す
    る、請求項３記載の半導体記憶装置。
  5. 【請求項５】 各複数のヒューズプログラム回路は、前
    記シフトアドレスの保持を行なうために設けられ、外部
    からの入力によって溶断可能なヒューズ素子を有する、
    請求項２記載の半導体記憶装置。
  6. 【請求項６】 前記スペアデータ線は、第１番目の前記
    正規データ線に隣接して配置され、 前記欠陥部が第Ｋ番目（Ｋ：１〜Ｍの自然数）の前記正
    規データ線に対応する領域に存在する場合において、第
    Ｋ番目のシフトスイッチは、前記シフト位置に指定さ
    れ、 前記シフト制御回路は、第１番目から第Ｋ番目の各前記
    シフトスイッチにおける前記接続方向は、対応する前記
    外部データ線と前記隣接する２本の内部データ線のうち
    の前記スペアデータ線と近い側の一方とを接続する第１
    の方向に設定し、第（Ｋ＋１）番目から第Ｍ番目の各前
    記シフトスイッチにおける前記接続方向は、対応する前
    記外部データ線と前記隣接する２本の内部データ線のう
    ちの前記スペアデータ線と遠い側の一方とを接続する第
    ２の方向に設定する、請求項１記載の半導体記憶装置。
  7. 【請求項７】 前記シフト制御回路は、前記アクセスの
    対象となるメモリブロックにおいて前記スペアアレイ部
    の非使用がプログラムされている場合においては、全て
    の前記シフトスイッチにおける前記接続方向を前記第２
    の方向に設定する、請求項６記載の半導体記憶装置。
  8. 【請求項８】 前記シフト制御回路は、シフト動作をテ
    ストするためのテスト制御信号をさらに受けて、 前記シフト制御回路は、前記テスト制御信号の活性化時
    においては、全ての前記シフトスイッチにおける前記接
    続方向を前記第１の方向に設定する、請求項６記載の半
    導体記憶装置。
  9. 【請求項９】 前記第１のプリデコード信号は、前記グ
    ループにそれぞれ対応するＬビットを有し、 前記第２のプリデコード信号は、前記同一のグループに
    属するＮ個のシフトスイッチにそれぞれ対応するＮビッ
    トを有し、 前記シフト位置プリデコード回路は、前記シフト位置に
    対応するシフトスイッチが属する第Ｌ′番目（Ｌ′：１
    〜Ｌの自然数）の前記グループに属する場合において、
    前記第１のプリデコード信号の第１ビットから第Ｌ′ビ
    ットまでを第１の信号レベルに設定するとともに、残り
    のビットを第２の信号レベルに設定し、 前記シフト位置プリデコード回路は、前記シフト位置に
    対応するシフトスイッチが前記グループ内の第Ｎ´番目
    （Ｎ´：１〜Ｎの自然数）に位置する場合に、前記第２
    のプリデコード信号の第１ビットから第Ｎ´ビットまで
    を第１の信号レベルに設定するとともに、残りのビット
    を第２の信号レベルに設定する、請求項１記載の半導体
    記憶装置。
  10. 【請求項１０】 前記シフト位置デコード回路は、前記
    Ｍ個のシフトスイッチに対応してそれぞれ設けられ、各
    々が、対応する前記シフトスイッチにおける前記接続方
    向を指定するためのシフト制御信号を生成するＭ個のデ
    コードユニットを有し、 第Ｉ番目（Ｉ：１〜Ｌの自然数）のグループ中の第Ｊ番
    目（Ｊ：１〜Ｎの自然数）の前記シフトスイッチに対応
    する前記デコードユニットは、 前記シフト制御信号を生成する第１のノードと、 前記第１の信号レベルに対応する電位を供給する第１の
    電源ノードと前記第１のノードとの間に結合される第１
    のトランジスタと、 前記第１のトランジスタと並列に、前記第１の電源ノー
    ドと前記第１のノードとの間に直列に結合される、第２
    および第３のトランジスタと、 前記第１のノードと第２のノードとの間に結合される第
    ４のトランジスタと、 前記第２の信号レベルに対応する電位を供給する第２の
    電源ノードと前記第２のノードとの間に並列に結合され
    る、第５および第６のトランジスタとを有し、 前記第１および第４のトランジスタは、前記第１のプリ
    デコード信号の第Ｉビットの信号レベルに応じて相補的
    にオン／オフし、 前記第２および第５のトランジスタは、前記第１のプリ
    デコード信号の第（Ｉ＋１）ビットの信号レベルに応じ
    て相補的にオン／オフし、 前記第３および第６のトランジスタは、前記第２のプリ
    デコード信号の第Ｊビットの信号レベルに応じて相補的
    にオン／オフし、 ＩがＬである場合には、前記第２および第５のトランジ
    スタのうち前記第２のトランジスタが常にオンする、請
    求項９記載の半導体記憶装置。
  11. 【請求項１１】 前記スペアデータ線は、第１番目の前
    記正規データ線に隣接して配置され、 対応するシフト制御信号が前記第１の信号レベルを有す
    る各前記データシフト線スイッチにおける前記接続方向
    は、対応する前記外部データ線と前記隣接する２本の内
    部データ線のうちの前記スペアデータ線と近い側の一方
    とを接続する方向に設定され、 対応するシフト制御信号が前記第２の信号レベルを有す
    る各前記データシフト線スイッチにおける前記接続方向
    は、対応する前記外部データ線と前記隣接する２本の内
    部データ線のうちの前記スペアデータ線と遠い側の一方
    とを接続する方向に設定される、請求項１０記載の半導
    体記憶装置。
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Cited By (2)

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