JPH10172295A - 冗長セルアレーを有する半導体メモリ装置 - Google Patents

冗長セルアレーを有する半導体メモリ装置

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JPH10172295A
JPH10172295A JP9299134A JP29913497A JPH10172295A JP H10172295 A JPH10172295 A JP H10172295A JP 9299134 A JP9299134 A JP 9299134A JP 29913497 A JP29913497 A JP 29913497A JP H10172295 A JPH10172295 A JP H10172295A
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JP
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bit
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JP9299134A
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Kosei So
宋浩聖
Shoken Sai
崔鍾賢
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Publication date
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Abstract

(57)【要約】 【課題】冗長メモリセルを有効に活用可能な半導体メモ
リ装置を提供する。 【解決手段】外部からnビットローアドレスを入力し、2
n個のワードライン及び多数のビットラインによって指
定される多数のメモリセルを含んで構成される正常メモ
リセルアレーと、各々前記正常メモリセルの中で製造工
程上欠陥が発生したメモリセルに対応するnビット欠陥
ローアドレスによってコーディングされて、外部から印
加されるローアドレスがコーディングされている欠陥ア
ドレスと一致する場合にアクティブになる信号を出力す
る多数のnビットアドレスヒューズ部を含んで構成され
るロー冗長ヒューズデコーダと、各々前記nビットアド
レスヒューズ部の出力によって駆動するワードライン及
び多数のビットラインによって指定される多数のメモリ
セルを含んで構成される冗長メモリセルアレーとを具備
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に係り、特に冗長メモリセルアレーを有する半導体メモ
リ装置に関する。
【０００２】
【従来の技術】図1は、従来技術に係る半導体メモリ装
置のブロック図である。図1において、ローアドレスバ
ッファ101は、ローアドレスストローブバッファ110から
出力されるローアドレスストローブ信号RASBがアクティ
ブの場合に、半導体メモリ装置の外部から入力されるn
ビットのローアドレスRAを取り込んでバッファリングし
て出力する。ローアドレスストローブバッファ110は、
システムクロックに同期して半導体メモリ装置の外部か
ら入力されるローアドレスストローブ信号RASBを取り込
んでバッファリングして出力する。制御信号発生部109
は、ローアドレスストローブバッファ110の出力がアク
ティブになってから所定期間遅れてアクティブになる制
御信号RASBDを出力する。
【０００３】正常メモリセルアレー106は、多数のメモ
リセルがマトリックス状に配列して構成され、各メモリ
セルは１つの正常ワードラインと１つのビットラインに
よって指定される。ローアドレスRAがnビットで構成さ
れる場合は、正常メモリセルアレー106に含まれ、互い
に独立に駆動される正常ワードラインの数は2nより小さ
い。nビットのローアドレスRAによって正常メモリセル
アレー106に含まれる正常ワードラインの中の１つが選
択的にアクティブにされる。
【０００４】このように多数の正常ワードラインの中の
１つを選択するためには、ローアドレスのデコードを行
う必要がある。正常メモリセルアレー106に関連するロ
ーアドレスのデコードは、ロープリデコーダ102及びロ
ーデコーダ105によって成される。ここで、nビットのロ
ーアドレスバッファ101の出力中n-kビットは、ロープリ
デコーダ102に供給され、残りのkビットは、ローデコー
ダ105に供給される。ロープリデコーダ102は、n-kビッ
トのローアドレスをデコードして出力する。ロープリデ
コーダ102の出力PRAは、2(n-k)個の信号で構成される。
ロープリデコーダ102の出力とkビットのローアドレスRA
は、ローデコーダ105に供給される。
【０００５】ローデコーダ105は、kビットのローアドレ
スをデコードする2(n-k)個のkビットデコーダと、2
(n-k)個の正常ワードライン制御駆動部とを含む。2
(n-k)個のkビットデコーダは、各々対応されるロープリ
デコーダ102の出力によってイネーブルされる。そし
て、ロープリデコーダ102とローデコーダ105に含まれる
kビットデコーダとによってローアドレスRAのデコード
がなされる。ローデコーダ105に含まれる正常ワードラ
イン制御駆動部は、各々ローデコーダディスエーブル信
号発生部103の出力PRRE及び制御信号RASBDによってイネ
ーブル/ディスエーブルが制御され、イネーブルの時
は、該当するkビットデコーダの出力によって、多数の
正常ワードラインのいずれか１つの正常ワードラインを
アクティベーションさせる信号を出力する。
【０００６】冗長メモリセルアレー108は、リペア段階
で正常メモリセルアレー106の中で欠陥が発生したメモ
リセルを代替するために設けられており、多数のメモリ
セルを含む。冗長メモリセルアレー108に含まれるメモ
リセルは、各々一本の冗長ワードライン及びビットライ
ンによって指定される。メモリセルアレー108の大きさ
は、製造工程で不良が発生する確率を考慮して設計段階
において定められる。
【０００７】各冗長ワードラインを駆動するためのロー
アドレスは、設計段階で指定されるのではなく、リペア
段階で指定される。冗長メモリセルアレー108の冗長ワ
ードラインを指定するためのローアドレスデコーディン
グは、ロー冗長ヒューズデコーダ104及びロー冗長デコ
ーダ107によってなされる。ローアドレスバッファ101か
ら出力されるnビットのローアドレスRAのうち、mビット
はロー冗長ヒューズデコーダ104に供給され、n-mビット
はロー冗長デコーダ107に供給される。
【０００８】図2に示すように、ロー冗長ヒューズデコ
ーダ104は、多数のmビットアドレスヒューズ部121、12
2、123で構成され、このmビットアドレスヒューズ部12
1、122、123は、各々欠陥ローアドレスのうちのmビット
によってコーディングされている。例えば、正常メモリ
セルアレー106に含まれる正常ワードラインを指定する
ためのローアドレスRAが11ビットであり、mが7であり、
欠陥が発生したメモリセルに対応するローアドレス(以
下、欠陥ローアドレスという)が10010111000の場合、例
えば欠陥アドレスのうちの下位7ビット（即ち0111000）
によってmビットアドレスヒューズ部がコーディングさ
れる。
【０００９】コーディングは、ヒューズアレーを欠陥ア
ドレスによって選択的に短絡させることによってなされ
る。このような構造では、正常メモリセルアレー106に
含まれる正常ワードラインを指定するローアドレスの上
位n-mビットが同一になるメモリセル群が１つのグルー
プに分類され、１つのグループに属するメモリセルのう
ち１本の正常ワードラインに該当するメモリセルの欠陥
を治癒することができる。
【００１０】より具体的に説明すると、211本の正常ワ
ードラインは、その自分のローアドレスによって24個の
グループに分けられる。即ち、ローアドレスが00000000
000〜00001111111、00010000000〜00011111111、001000
00000〜00101111111、00110000000〜0011111111
1、...、11110000000〜11111111111のグループに分類さ
れ得る。ここで、例えば、上位4ビットのローアドレス
が1001である2個の正常ワードラインで不良が発生する
とリペアを行うことができない。ただし、2個のメモリ
セルに不良が発生した場合であっても該2個の不良が共
に同じ正常ワードラインで指定できる場合は、該2個の
不良メモリセルが同一グループに属する場合であっても
リペアが可能になる。しかし、2個の不良が同一グルー
プに属するだけでなく、1個の不良がローアドレスが100
10111000のワードラインに属するメモリセルで発生し、
他の１つがローアドレスが10010100110のワードライン
に属するメモリセルで発生した場合には、これをリペア
することができない。従って、このような構造では、使
用可能な冗長メモリセルが残っているにも拘らずリペア
が不可能の場合が発生し得る。
【００１１】図2でmビットアドレスヒューズ部121、12
2、123の出力RED1、RED2、...REDiは、各々コーディン
グされているmビットの欠陥ローアドレスがローアドレ
スの中のmビットと一致する場合にアクティブにされ
る。ロー冗長デコーダ107に含まれるn-mビットデコーダ
130は、ローアドレスのうち、残りのn-mビットをデコー
ドして出力する。
【００１２】論理ゲート141、142、143は、各々対応す
るn-mビットデコーダ130の出力に対応するmビットアド
レスヒューズ部の出力が全てアクティブの場合にアクテ
ィブになる信号を出力する。即ち、論理ゲート141は、n
-mビットデコーダ130の１番目の出力とRED1信号が共に
アクティブの場合にアクティブの信号を出力し、論理ゲ
ート142は、n-mビットデコーダ130の２番目の出力とRED
2信号が共にアクティブの場合にアクティブの信号を出
力し、論理ゲート143は、n-mビットデコーダ130の最後
の出力とREDi信号が共にアクティブの場合にアクティブ
の信号を出力する。
【００１３】従って、上記の例の場合には、論理ゲート
141は、上位4ビットのアドレスが0000で、かつ、RED1が
アクティブの場合にアクティブになり、論理ゲート142
は、上位4ビットのアドレスが0001で、かつ、RED2がア
クティブの場合にアクティブになり、論理ゲート143は、
上位4ビットアドレスが1111で、かつ、REDiがアクティ
ブの場合にアクティブになる。
【００１４】論理ゲート151、152、153は、各々制御信
号RASBDがアクティブの場合に、論理ゲート141、142、1
43の出力を対応される冗長ワードラインドライバーに供
給する。冗長ワードラインドライバ161、162、163は、各
々自己に供給される信号がアクティブの場合に、対応す
るワードラインR-WL(1)、R-WL(2)、...R-WL(i)を駆動す
るために十分な信号を出力する。
【００１５】また、図1に示すように、カラムアドレス
ストローブバッファ111は、システムクロックに同期し
てカラムアドレスストローブ信号CASBを取り込む。カラ
ムアドレスバッファ113は、外部から入力されるカラム
アドレスCAをカラムアドレスストローブ信号がアクティ
ブの場合に取り込む。カラムデコーダ112は、カラムア
ドレスをデコードして、該当するカラム選択ラインをイ
ネーブルする信号を出力する。
【００１６】ローデコーダディスエーブル信号発生部10
3は、ロー冗長ヒューズデコーダ104の出力のうち、いず
れか１つがアクティブの場合にアクティブになるローデ
コーダディスエーブル信号PRREを発生する。ローデコー
ダ105は、ローデコーダディスエーブル信号PRREがアク
ティブの場合にはデコド動作を禁止される。以上のよう
な従来の半導体メモリ装置は、前述のように、使用可能
な冗長メモリセルが残っているにも拘らず、リペアが不
可能な場合が発生するという問題点がある。また、動作
速度が遅く、チップのレイアウト面積が大きいという問
題点がある。
【００１７】
【発明が解決しようとする課題】本発明は、上記の背景
に鑑みてなされたものであり、その目的は、冗長メモリ
セルアレーに対するアドレッシングの動作速度を改善し
た半導体メモリ装置を提供することにある。本発明の他
の目的は、要求されるメモリセルアレーを持ちながらも
レイアウト面積を減少させ得る半導体メモリ装置を提供
することにある。
【００１８】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る半導体メモリ装置は、外部からnビッ
トローアドレスを入力して、2n個のワードライン及び多
数のビットラインによって指定される多数のメモリセル
を含んで構成される正常メモリセルアレーと、各々前記
正常メモリセルの中で製造工程上欠陥が発生したメモリ
セルに対応するnビット欠陥ローアドレスによってコー
ディングされ、外部から入力されるローアドレスがコー
ディングされた欠陥アドレスと一致する場合にアクティ
ブになる信号を出力する多数のnビットアドレスヒュー
ズ部を含んで構成されるロー冗長ヒューズデコーダと、
各々前記nビットアドレスヒューズ部の出力に従って駆
動される冗長ワードライン及び多数のビットラインによ
って指定される多数のメモリセルを含んで構成される冗
長メモリセルアレーとを具備することを特徴とする。
【００１９】
【発明の実施の形態】以下、添付図面を参照して本発明
の好適な実施の形態を説明する。図3は、本発明の好適
な実施の形態に係る半導体メモリ装置のブロック図であ
る。この半導体メモリ装置は、ローアドレスバッファ10
1、ロープリデコーダ102、ローデコーダ105、正常メモ
リセルアレー106、冗長メモリセルアレー108、ローデコ
ーダディスエーブル信号発生部310、ロー冗長ヒューズ
デコーダ320、制御駆動部330、制御信号発生部109、ロ
ーアドレスストローブバッファ110、カラムアドレスス
トローブバッファ111、カラムアドレスバッファ113及び
カラムデコーダ112を含む。
【００２０】ローアドレスストローブバッファ110は、
半導体メモリ装置の外部から入力されるローアドレスス
トローブ信号をシステムクロックに同期してラッチし、
ラッチしたローアドレスストローブ信号をローアドレス
バッファ101に供給する。ローアドレスバッファ101は、
ローアドレスストローブ信号がアクティブの場合に、半
導体メモリ装置の外部から入力されるnビットのローア
ドレスRAをシステムクロックに同期して取り込む。
【００２１】カラムアドレスストローブバッファ111
は、半導体メモリ装置の外部から入力されるカラムアド
レスストローブ信号CASBをシステムクロックに同期して
取り込、カラムアドレスバッファ113に供給する。カラ
ムアドレスバッファ113は、カラムアドレスストローブ
信号がアクティブの場合に、外部から入力されるカラム
アドレスをシステムクロックに同期して取り込む。カラ
ムデコーダ112は、カラムアドレスをデコードして出力
する。このカラムアドレスをデコードした信号によって
ビットラインと入出力ラインとの間に連結しているI/O
ゲートが制御される。
【００２２】正常メモリセルアレー106は、多数のメモ
リセルがマトリックス状に配列して構成されており、各
メモリセルは、正常ワードライン及びビットラインによ
って指定される。ここで、ローアドレスによって多数の
正常ワードラインの１つが選択的にアクティブにされ
て、データの読出/書込動作のためのアクセスがなされ
る。正常メモリセルアレー106についてのローアドレス
のデコーディングは、ロープリデコーダ102及びローデ
コーダ105によってなされる。正常メモリセルアレー106
についてのローアドレスのデコーディングのために、ロ
ーアドレスバッファ101の出力のうちkビットはローデコ
ーダ105に供給され、残りのn-kビットはロープリデコー
ダ102に供給される。
【００２３】図4に示すように、ローデコーダ105は、多
数のkビットデコーダ341、342、343及び多数の正常ワー
ドライン制御駆動部351、352、353を含む。kビットデコ
ーダ341、342、343は、各々ローアドレスのうちのkビッ
トをデコードし、各々ロープリデコーダ102の出力信号P
RA1,PRA2,…,PRAiのうち対応する出力信号がアクティブ
の場合にイネーブルされる。そして、ロープリデコーダ
102及びkビットデコーダ341、342、343によって、ロー
アドレスで指定されるワードラインが選択される。
【００２４】正常ワードライン制御駆動部351、352、35
3は、対応するkビットデコーダ341、342、343の出力に
従って、対応する正常ワードラインをアクティベーショ
ンさせる。また、この正常ワードライン制御駆動部35
1、352、353は、ローデコーダディスエーブル信号発生
部310から出力されるローデコーダディスエーブル信号P
RRE及び制御信号発生部109から出力される制御信号RASB
Dによって、そのイネーブル/ディスエーブルが制御され
る。
【００２５】図５を参照して正常ワードライン制御駆動
部351、352、353を具体的に説明する。正常ワードライ
ン制御駆動部351、352、353は、各々論理ゲート361,37
1,381及び正常ワードドライバー391、論理ゲート362,37
2,382及び正常ワードラインドライバー392、論理ゲート
363,373,383及び正常ワードドライバー393を含む。参照
符号DRA1、DRA2、…、DRAiは、kビットデコーダ341、34
2、343の出力信号であり、各々対応するローアドレスが
入力された場合にローレベル（アクティブ）になる。ハ
イレベルのローデコーダディスエーブル信号PRREは、イ
ンバータ361によって反転される。NANDゲート371は、ハ
イレベルの制御信号RASBDとインバータ361の出力との論
理積を反転して出力する。
【００２６】NORゲート381は、対応するkビットデコー
ダの出力信号DRA1とNANDゲート371の出力との論理和を
反転して出力する。このNORゲート381は、DRA1信号がア
クティブ（ローレベル）で、かつ、制御信号RASBDがア
クティブ（ローレベル）であり、かつ、ローデコーダデ
ィスエーブル信号PRREがノンアクティブ（ハイレベル）
の場合に、その出力がアクティブ（ローレベル）にな
る。正常ワードラインドライバー391は、NORゲート381
の出力がアクティブの場合に該当する正常ワードライン
をアクティべーションさせる。
【００２７】図3に示す冗長メモリセルアレー108は、多
数の冗長メモリセルがマトリックス状に配列されてな
り、１つの冗長メモリセルは１つの冗長ワードライン及
びビットラインによって指定される。ここで、各ワード
ラインを夫々指定するためのアドレスは設計段階で指定
されるのではなく、製造段階のおけるリペア段階で指定
される。即ち、冗長メモリセルアレー108は、正常メモ
リセルアレー106の中で欠陥が発生したメモリセルを置
換するために使用され、冗長ワードラインは、各々欠陥
ローアドレスのいずれか１つに対応してアクティブにな
るように該当する欠陥ローアドレスが割当てられる。
【００２８】図6に示すように、ロー冗長ヒューズデコ
ーダ320は、多数のnビットアドレスヒューズ部441、44
2、443で構成され、各nビットアドレスヒューズ部441、
442、443は、割当てられる欠陥ローアドレスに応じてコ
ーディングされている。例えば、正常メモリセルアレー
106のうち最初の不良メモリセルに対するローアドレス
が10010111000である場合に、nビットアドレスヒューズ
部441は、当該欠陥ローアドレス10010111000によってコ
ーディングされる。
【００２９】nビットアドレスヒューズ部441、442、443
は、各々多数のヒューズを含み、その中に含まれる各ヒ
ューズは欠陥ローアドレスを構成する各ビット情報によ
って選択的に短絡される。即ち、リペア段階で、従来は
nビットの欠陥ローアドレスのうちmビットの欠陥ローア
ドレスだけをヒューズのコーディングの対象としていた
が、この実施の形態では、欠陥ローアドレスのnビット
の全てを使用してヒューズをコーディングする。そし
て、ロー冗長ヒューズデコーダ330に含まれているnビッ
トアドレスヒューズ部441、442、443は、各々制御信号R
ASBDがアクティブで、かつ、ローアドレスバッファ101
の出力（ローアドレス）がコーディングされた欠陥ロー
アドレスと一致する場合に、アクティブになる信号RED
1、RED2、…、REDiを出力する。
【００３０】図7は、図6に示すnビットアドレスヒュー
ズ部の構成例を示す図である。プリチャージ制御信号PD
PXは、ローアドレスストローブ信号がアクティブにされ
てから所定期間遅延されてローレベル（アクティブ）に
なる信号である。プリチャージ制御信号がローレベル
（アクティブ）になると、ノードN1は電源電圧VCCレベ
ルでプリチャージされる。具体的には、PMOSトランジス
タ401がターンオンしてノードN1が論理ハイの電源電圧
レベルになり、ノードN1のレベルはインバータ403によ
って反転される。それによってPMOSトランジスタ402の
ゲートにはローレベルが印加され、PMOSトランジスタ40
2もターンオンする。
【００３１】多数のヒューズ411、412、413、414、…、
415、416は、前述のように、該当する欠陥ローアドレス
によって選択的に短絡することによりコーディングされ
ている。NMOSトランジスタ421、422、423、424、…、42
5、426の各ゲートには、対応するローアドレス及び反転
されたローアドレスが印加される。参照符号RA1、RA2、
…、RAnは、ローアドレスの各ビットを示し、参照符号R
A1B、RA2B、…、RAnBは、反転されたローアドレスの各
ビットを示す。
【００３２】図3において、ローデコーダディスエーブ
ル信号発生部310は、ロー冗長ヒューズデコーダ320の出
力のいずれか１つがアクティブの時にアクティブになる
ローデコーダディスエーブル信号PRREを出力する。この
具体的な回路は、図１１に示すように、NORゲート510及
びインバータ520で構成することができる。従って、半
導体メモリ装置の外部から入力されるローアドレスRAが
欠陥ローアドレスのいずれか１つと一致する場合は、ロ
ーデコーダディスエーブル信号がアクティブになり、そ
れに従ってローデコーダ105はディスエーブルされる。
そして、正常メモリセルアレー106から読出/書込動作が
なされる代わりに、冗長メモリセルアレー108から読出/
書込動作がなされる。
【００３３】図8は、図3に示す制御駆動部330の具体的
な構成例を示すブロック図である。この制御駆動部330
は、多数の冗長ワードライン駆動部451、452、…、453
で構成されている。冗長ワードライン駆動部451、452、
…、453は、各々該当するロー冗長ヒューズデコーダの
出力信号RED1、RED2、…、REDiがアクティブの場合に、
該当する冗長ワードラインR-WLをアクティブにする。
【００３４】図９は、従来技術に係る半導体メモリ装置
の内部信号の波形図である。図９を参照して、まず、正
常ワードラインが選択された場合に関して説明する。ロ
ーアドレスストローブ信号RASBがローレベル（アクティ
ブ）になると、プリチャージ制御信号PDPXが所定期間遅
延してハイレベル（アクティブ）になる。次いで、選択
されたロープリデコーダ102の出力PRAがローレベル（ア
クティブ）になる。ローデコーダディスエーブル信号PR
REは、ローレベル（ノンアクティブ）状態を維持する。
制御信号RASPDは、ローアドレスストローブ信号RASBが
アクティブになった後、所定期間が経過した後にハイレ
ベル（アクティブ）になる。これにより、選択されたロ
ーデコーダ105の出力がハイレベル（アクティブ）にな
り、対応する正常ワードラインがハイレベル（アクティ
ブ）になる。ロー冗長デコーダ107の出力は、ローレベ
ル（インアクティブ）状態を維持するので、対応する冗
長ワードラインまたローレベル（インアクティブ）を維
持する。
【００３５】次いで、冗長ワードラインが選択される場
合、即ち、外部から入力されたローアドレスが欠陥ロー
アドレスのいずれかに一致する場合に関して説明する。
まず、ローアドレスストローブ信号RASBがローレベル
（アクティブ）になり、次いでプリチャージ制御信号PD
PXがハイレベル（アクティブ）になり、制御信号RASBD
がハイレベル（アクティブ）になる。選択されたロープ
リデコーダ102の出力PRAはローレベル（アクティブ）に
なるが、ローデコーダディスエーブル信号PRPEがハイレ
ベル（アクティブ）になるので、ローデコーダ105の出
力は、ローレベル（インアクティブ）状態を維持する。
従って、正常ワードラインはアクティベーションされ
ず、。選択されたローデコーダ107の出力がハイレベル
（アクティブ）になって、これにより冗長ワードライン
がハイレベル（アクティブ）になる。
【００３６】図10は、上記の実施の形態に係る半導体メ
モリ装置の内部信号の波形図である。図10を参照して、
まず、正常ワードラインが選択された場合に関して説明
する。まず、ローアドレスストローブ信号RASBがローレ
ベル（アクティブ）になり、次いでプリチャージ制御信
号PDPXがハイレベル（アクティブ）になり、制御信号RA
SBDがハイレベル（アクティブ）になる。選択されたロ
ープリデコーダ102の出力PRAがローレベル（アクティ
ブ）になり、ローデコーダディスエーブル信号はローレ
ベル（インアクティブ）状態を維持する。選択されたロ
ーデコーダ105の出力はハイレベル（アクティブ）にな
り、対応する正常ワードラインがハイレベル（アクティ
ブ）になる。この際、ロー冗長ヒューズデコーダ320の
出力REDは、全てローレベル（インアクティブ）であ
り、冗長ワードラインはアクティベーションされない。
【００３７】次いで、冗長ワードラインが選択される場
合に関して説明する。ローアドレスストローブ信号RASB
がローレベル（アクティブ）になり、次いでプリチャー
ジ制御信号PDPXがハイレベル（アクティブ）になり、制
御信号RASBDがハイレベル（アクティブ）になる。ロープ
リデコーダ102の出力PRAはローレベル（アクティブ）に
なるが、ローデコーダディスエーブル信号がハイレベル
（アクティブ）であるので、ローデコーダ105の出力は
ローレベル（インアクティブ）状態を維持する。従っ
て、正常ワードラインはアクティベーションされない。
制御信号RASBDがハイレベル（アクティブ）になると、
選択されたロー冗長ヒューズデコーダ320の出力信号RED
がハイレベル（アクティブ）になり、対応する冗長ワー
ドラインが駆動される。
【００３８】本発明は、上記の実施の形態に限定され
ず、本発明の技術的思想の範囲内で様々な変形をなし得
る。
【００３９】
【発明の効果】本発明によれば、冗長メモリセルを有効
に活用することができる。また、本発明によれば、冗長
メモリセルアレーに対するアドレッシングの動作速度を
改善することができる。また、本発明によれば、要求さ
れるメモリセルアレーを持ちながらもレイアウト面積を
減少させることができる。
【図面の簡単な説明】
【図１】従来技術に係る半導体メモリ装置のブロック図
である。
【図２】図1に示すロー冗長ヒューズデコーダ及びロー
冗長デコーダの具体的な構成を示すブロック図である。
【図３】本発明の好適な実施の形態に係る半導体メモリ
装置のブロック図である。
【図４】図３に示すローデコーダの詳細な構成例を示す
ブロック図である。
【図５】図４に示す正常ワードライン制御駆動部の具体
的な構成例を示す回路図である。
【図６】図３に示すロー冗長ヒューズデコーダの具体的
な構成例を示すブロック図である。
【図７】図6に示すnビットアドレスヒューズ部の構成例
を示す回路図である。
【図８】図3に示す制御駆動部の具体的な構成例を示す
ブロック図である。
【図９】従来技術に係る半導体メモリ装置の内部信号の
波形図である。
【図１０】本発明の好適な実施の形態に係る半導体メモ
リ装置の内部信号の波形図である。
【図１１】図３に示すローデコーダディスエーブル信号
発生部の具体的な構成例を示す回路図である。

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 nビットのローアドレスを入力する半導
    体メモリ装置において、 2n個のワードライン及び複数のビットラインによって指
    定される複数のメモリセルを含む正常メモリセルアレー
    と、 各々前記正常メモリセルのうち製造工程において欠陥が
    発生したメモリセルに対応するnビット欠陥ローアドレ
    スによってコーディングされて、外部から入力されるロ
    ーアドレスがコーディングされた欠陥アドレスと一致す
    る場合にアクティブになる信号を出力する複数のnビッ
    トアドレスヒューズ部を含むロー冗長ヒューズデコーダ
    と、 各々前記nビットアドレスヒューズ部の出力によって駆
    動される冗長ワードライン及び多数のビットラインによ
    って指定される複数のメモリセルを含む冗長メモリセル
    アレーと、 を具備することを特徴とする半導体メモリ装置。
  2. 【請求項２】 ローアドレスのうちの一部をプリーデコ
    ードして出力するプリーデコーダと、 前記ロー冗長ヒューズデコーダの出力のうち、いずれか
    １つがアクティブの時にアクティブになるローデコーダ
    ディスエーブル信号を発生するローデコーダディスエー
    ブル信号発生部と、 前記ローアドレスのうち残り部分をデコードし、前記ロ
    ーデコーダディスエーブル信号がアクティブの場合にそ
    の出力がディスエーブルになるローデコーダと、 をさらに具備することを特徴とする請求項1に記載の半
    導体メモリ装置。
JP9299134A 1996-12-05 1997-10-30 冗長セルアレーを有する半導体メモリ装置 Pending JPH10172295A (ja)

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