JPH07220494A

JPH07220494A - リダンダンシ回路装置

Info

Publication number: JPH07220494A
Application number: JP6007185A
Authority: JP
Inventors: Azuma Suzuki; 木東鈴
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-01-26
Filing date: 1994-01-26
Publication date: 1995-08-18
Anticipated expiration: 2018-03-17
Also published as: KR100200985B1; KR950024220A; US5539698A; JP3386547B2

Abstract

(57)【要約】【目的】二重ワード線方式のメモリにおいて、不良セ
ルとスペアセルの交換を、主ワード線に複数接続されて
いる副ワード線単位で行うことを可能にし、リダンダン
シの効率を向上させ、チップの歩留を向上させる。【構成】第１のメモリ領域を選択する主ワード線１、
副ワード線２と、スペアセルを配置した第２のメモリ領
域を選択するスペア副ワード線４を備え、第１のメモリ
領域に不良セルがあった場合にこれをセクションデコー
ダ４２においてセクションごとに設けられたリダンダン
シ回路４１のリダンダンシプログラム回路１４にプログ
ラムしておき、ロウパーシャルデコーダ１３からのロウ
パーシャル信号が不良セルをヒットした場合、リダンダ
ンシプログラム回路１４を通じてスペア副ワード線４を
選択してスペアセルの選択を行わせると共に、副ワード
線２を非選択とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はリダンダンシ回路装置に
係り、特に半導体メモリ装置において、不良セルがあっ
た場合に、これをスペアセルと交換して、製品の救済率
を向上させる上で効果的なリダンダンシ回路の改良に関
する。

【０００２】

【従来の技術】図５は、かかる従来のリダンダンシ回路
装置の第１の例を示す回路図であり、特にインヒビット
方式の構成を例示する。

【０００３】この例では、図示しないメモリセルは、複
数のビット線対と複数のワード線対との各交差位置にマ
トリクス状にメモリセルが配置された構成となってい
る。そして、ワード線方向セルの選択は、主ワード線１
と、ワード線方向にＮ個のセクションＳＣ１−ＳＣＮに
分割した副ワード線２とにより行う、いわゆる二重ワー
ド線方式のメモリ方式が採用されている。

【０００４】なお、メモリセルに不良があった場合に
は、これを別の良好なセルと置き換えるためにリダンダ
ンシが行われるが、このためのスペアセルの選択に対し
ては、スペア主ワード線３とスペア副ワード線４が接続
され、充当される。

【０００５】なお、メモリセルをアクセスするためのア
ドレス信号は、アドレス入力端子１１から供給され、ア
ドレス入力回路１２に入力される。アドレス入力回路１
２はアドレス信号に基づいて、ロウアドレスＲＡとカラ
ムアドレスＣＡを発生し、ロウアドレスＲＡをロウパー
シャルデコーダ１３に、カラムアドレスＣＡをカラムパ
ーシャルデコーダ１９に与える。

【０００６】ロウパーシャルデコーダ１３にはリダンダ
ンシプログラム回路１４が接続されており、リダンダン
シによりスペアセルの選択が必要になってきた場合に、
Ｋ個のスペアセルのいずれかを選択するために、スペア
選択信号ＳＰＥ１−ＳＰＥＫを発生すると共に、リダン
ダンシによりスペアセルを選択することを示す信号であ
るリダンダンシイネーブル信号ＲＤＥを発生する。

【０００７】ロウパーシャルデコーダ１３は、ロウアド
レスＲＡをデコードして、これをノア回路５を介して主
ワード線ドライバ１５に与える。ノア回路５にはリダン
ダンシイネーブル信号ＲＤＥが入力されているので、リ
ダンダンシが行われない場合に、ロウパーシャルデコー
ダ１３から与えられた信号に基づいて、主ワード線ドラ
イバ１５に主ワード線１を選択する信号を出力する。そ
の結果、主ワード線ドライバ１５は、ロウパーシャルデ
コーダ１３から与えられた信号に基づいて主ワード線１
を駆動する。

【０００８】一方、リダンダンシプログラム回路１４か
らは、リダンダンシが行われる場合に、リダンダンシイ
ネーブル信号ＲＤＥによりノア回路５の出力を規制する
と共に、Ｋ個のスペアセルのどれを選択するかのスペア
選択信号ＳＰＥ１−ＳＰＥＫを出力する。スペア選択信
号ＳＰＥ１−ＳＰＥＫはノット回路６を通じてスペア主
ワード線ドライバ１７に与えられ、Ｋ個のスペア主ワー
ド線３のいずれかを駆動する。

【０００９】一方、カラムパーシャルデコーダ１９は、
カラムアドレスＣＡをデコードして、これをセクション
デコーダ１１０に与える。セクションデコーダ１１０
は、Ｎ個のセクションのいずれを選択するかのセクショ
ン選択信号ＳＤ１−ＳＤＮを発生して、これを副ワード
線ドライバ１６およびスペア副ワード線ドライバ１８に
供給する。その結果、リダンダンシが発生していない場
合は、副ワード線２のいずれかが、リダンダンシが発生
している場合は、スペア副ワード線４のいずれかが選択
される。

【００１０】以上のような構成において、図示しないメ
モリセルのすべてが正常の場合、アドレス入力端子１１
から入力されたアドレス信号に基づいて、主ワード線１
および副ワード線２が選択される。

【００１１】一方、メモリセルのいずれかに不良セルが
あり、ロウパーシャルデコーダ１３により選択されたロ
ウアドレスについて、リダンダンシが発生した場合、リ
ダンダンシプログラム回路１４によりスペアセルの選択
が行われ、その結果に基づいて、スペア主ワード線３お
よびスペア副ワード線４が選択される。

【００１２】図６は、図５の構成におけるリダンダンシ
プログラム回路１４の詳細な構成を示す回路図である。

【００１３】スペア選択信号ＳＰＥ１−ＳＰＥＫは、Ｎ
個のプログラム部２６のそれぞれにプログラムされた結
果に基づいて、出力される。

【００１４】プログラム部２６はロウパーシャルデコー
ダ１３からのロウパーシャル信号に対応して複数の不良
アドレスプログラム回路２５を有する。

【００１５】不良アドレスプログラム回路２５には、ロ
ウパーシャル信号ＸｉＸｊ、Ｘｉ／Ｘｊ、／ＸｉＸｊ、
／Ｘｉ／Ｘｊ毎に対応して、４個のヒューズ回路２４が
設けられる。

【００１６】ヒューズ回路２４においては、不良セルが
あった場合に、これをスペアセルと交換するようにプロ
グラムするために、レーザなどにより、ポリシリコンで
形成したヒューズ２３をカットできるように構成され
る。その結果、不良アドレスプログラム回路２５に設け
られたトランスファゲート２１のいずれかが選択的にオ
ンする。

【００１７】不良アドレスプログラム回路２５において
は、ヒューズ回路２４におけるヒューズ２３のカットに
基づいて、４個のトランスファゲート２１の内のいずれ
かがオンするので、ロウパーシャル信号ＸｉＸｊ、Ｘｉ
／Ｘｊ、／ＸｉＸｊ、／Ｘｉ／Ｘｊのいずれかがトラン
スファゲート２１により選択され、不良アドレスプログ
ラム回路２５から出力される。

【００１８】この不良アドレスプログラム回路２５はプ
ログラム部２６において、他のロウパーシャル信号Ｘｋ
Ｘｌにも対応しても設けられており、不良アドレスプロ
グラム回路２５の出力はナンド回路７で論理条件をとら
れ、ノット回路８、ノット回路９を介して、スペア選択
信号ＳＰＥ１−ＳＰＥＫとして出力される。

【００１９】なお、Ｋ個のプログラム部２６のいずれか
から、スペア選択信号ＳＰＥ１−ＳＰＥＫが出力された
場合、これをナンド回路２７で検出して、リダンダンシ
イネーブル信号ＲＤＥが出力される。

【００２０】つまり、ヒューズ回路２４にヒューズ２３
のカットによりスペアセルへの置き換えがプログラムさ
れている場合、ロウパーシャルデコーダ１３により選択
されたロウアドレスが不良セルであった場合に、不良ア
ドレスプログラム回路２５によりこれが検出される。そ
の結果、スペアセル毎に設けられたプログラム部２６よ
り、スペア選択信号ＳＰＥ１−ＳＰＥＫが出力され、同
時にリダンダンシイネーブル信号ＲＤＥが出力される。

【００２１】以上のような動作の結果、ノア回路５の出
力を禁止、つまり主ワード線１および副ワード線２のア
クセスを禁止して、スペア選択信号ＳＰＥ１−ＳＰＥＫ
により選択されたスペア主ワード線３および、これに属
するセクションＳＣ１−ＳＣＮのなかでセクションデコ
ーダ１１０により選択されたスペア副ワード線４が選択
される。

【００２２】つまり、メモリセルに不良セルがあった場
合、これを予めリダンダンシプログラム回路１４にプロ
グラムしておくことにより、ロウパーシャルデコーダ１
３により不良セルが選択された場合、主ワード線１、副
ワード線２ごと、それぞれスペア主ワード線３、スペア
副ワード線４に切り替え、スペアセルの選択を行わせ
る。

【００２３】このようなリダンダンシ方式は、プログラ
ムした不良アドレスがヒットした時、リダンダンシイネ
ーブル信号ＲＤＥを出して、不良アドレスを選ばないよ
うにし、代わりにスペアアドレスを選択するようにして
あるので、インヒビット方式と呼ばれる。

【００２４】図７は従来のリダンダンシ回路装置の第２
の例を示す回路図であり、アイソレーションヒューズ方
式と呼ばれる構成である。

【００２５】図において示すように、アドレス入力回路
１２に接続されるロウパーシャルデコーダ１３からはＪ
個のロウデコードアドレスが出力され、ヒューズ３１を
介して、主ワード線ドライバ１５に供給される。一方、
リダンダンシプログラム回路１４からは、Ｋ個のスペア
選択信号ＳＰＥ１−ＳＰＥＫが出力され、スペア主ワー
ド線ドライバ１７に供給される。

【００２６】その結果、Ｊ個の主ワード線１とＫ個のス
ペア主ワード線３が選択可能となるが、主ワード線１に
はＭ個の副ワード線２が、セクションＳＣ１−ＳＣＮご
とに対応して配置され、スペア主ワード線３にもＭ個の
スペア副ワード線４が、セクションＳＣ１−ＳＣＮごと
に対応して配置される。

【００２７】一方、アドレス入力回路１２に接続される
カラムパーシャルデコーダ１９からカラムアドレスデコ
ード信号を与えられているデコセクションデコーダ１１
０からは、セクションＳＣ１−ＳＣＮごとに、それぞれ
副ワード線２またはスペア副ワード線４を選択するため
のセクション選択信号ＳＤ１１−ＳＤ１Ｍ〜ＳＤＮ１−
ＳＤＮＭが出力され、副ワード線２またはスペア副ワー
ド線４をセクションごとに別々に選択できるように構成
される。

【００２８】以上のような構成において、不良アドレス
に対しては、ヒューズ３１をレーザなどでカットして、
これを選択できないようにし、不良アドレスをヒットし
た時は、プログラム部２６でプログラムされたスペアア
ドレスとして出力されるスペア選択信号ＳＰＥ１−ＳＰ
ＥＫの１つが選択される。この場合、不良セルに対応す
るアドレスに対してのアクセスも行われるが、ヒューズ
３１がカットされているので、スペアセルしかアクセス
できない。

【００２９】このアイソレーションヒューズ方式は、一
般に、インヒビット方式に比べて、リダンダンシイネー
ブル信号ＲＤＥで制御する回路が少ない分だけ、リダン
ダンシによるアクセス時間の劣化は少ないとされてい
る。

【００３０】しかし、上にも述べたように、インヒビッ
ト方式も、アイソレーションヒューズ方式も、不良セル
とスペアセルとの交換は、主ワード線１ごとに行うこと
になっている。つまり、二重ワード線方式のように、複
数のセクションに分割してある場合でも、１つの主ワー
ド線に接続されているすべての副ワード線を同時にスペ
アと交換することになる。

【００３１】一方、図７に示した、アイソレーションヒ
ューズ方式では、１つの主ワード線１にＭ個の副ワード
線２と副ワード線ドライバ１６が接続されており、１つ
の主ワード線１と１つのセクションが選ばれた時、Ｍ個
のスペア主ワード線３の内の１つを選択することがで
き、その１つはセクション選択信号ＳＤ１１−ＳＤ１Ｍ
〜ＳＤＮ１−ＳＤＮＭで決定する。このようなデコード
方式を変調二重ワード線方式と呼ぶことにする。

【００３２】このような変調二重ワード線方式は、ロウ
パーシャルデコーダ１３のパターン面積などの問題で、
１つのワード線方向アドレスを、１つのロウデコーダで
決定できない場合に、一般的に適用される方式である。
しかし、このような方式でのリダンダンシでは、主ワー
ド線１ごとにスペアと交換する方式を採った場合、Ｍ個
のワード線方向アドレスを同時に交換する必要がある。

【００３３】

【発明が解決しようとする課題】以上述べたように、従
来のリダンダンシ回路装置では、二重ワード線方式のメ
モリセルにおいて、不良セルをスペアセルと交換する場
合、主ワード線ごとに行うように構成したので、複数あ
るセクションのなかで、不良でないセクションについて
も同時に交換する必要があり、効率的でない。

【００３４】一方、変調二重ワード線方式のメモリセル
においても、不良でない複数のワード線方向アドレス
を、同時に交換するように構成したので、例えば、４変
調二重ワード線方式の場合など、ワード線方向におい
て、４つのアドレス分のスペアを入れたとしても、実際
には、４本分同時に交換する必要があるため、１アドレ
ス分しか救済できなく、効率が悪い。

【００３５】近年は、メモリの大容量化が進み、スペア
セルとの交換による、チップ救済の必要性がますます高
まってきている。にもかかわらず、チップ面積の都合
で、たくさんのスペアセルを準備することができない場
合、従来装置のように、リダンダンシにおける効率低下
は、メモリチップの歩留向上を阻害するという問題点が
ある。

【００３６】本発明は、上記のような従来技術の問題点
を解消し、二重ワード線方式のメモリにおいて、不良セ
ルとスペアセルの交換を、主ワード線に複数接続されて
いる副ワード線単位で行うことを可能にし、リダンダン
シの効率を向上させ、チップの歩留の大幅な向上を可能
にしたリダンダンシ回路装置を提供することを目的とす
る。

【００３７】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、複数のノーマルセルセクションを有する
ノーマルセル領域と、複数のスペアセルセクションを有
するスペアセル領域とを有し、前記各ノーマル及びスペ
アセルセクションにおけるノーマル及びスペアメモリセ
ルの選択は、前記各ノーマル及びスペアセルセクション
に共通のノーマル及びスペア主ワード線と、前記各ノー
マル及びスペアセルセクション毎のノーマル及びスペア
副ワード線とによって行う二重ワード線方式のメモリ装
置としてのリダンダンシ回路装置において、アドレス手
段からの出力によって選択した第１のメモリ領域に不良
セルがあった場合にこれをプログラムするプログラム手
段と、前記アドレス手段と、前記プログラム手段の出力
に基づいて、スペアセルを有する第２のメモリ領域を選
択するスペア副ワード線を選択すると共に第１のメモリ
領域を選択する副ワード線を非選択とする制御手段と、
を備えるリダンダンシ回路装置を提供するものである。

【００３８】

【作用】上記手段において、本発明のリダンダンシ回路
装置は、第１のメモリ領域に不良セルがある場合に、こ
れをプログラム手段にプログラムしておき、アドレス手
段において、不良セルが選択された場合、これをプログ
ラム手段で検出し、制御手段において、第２のメモリ領
域のスペアセルを選択するべく、スペア副ワード線を選
択すると共にアドレス手段の副ワード線を非選択とす
る。

【００３９】

【実施例】以下、図面を参照しながら、本発明の実施例
を説明する。図１は、本発明の実施例１に係るリダンダ
ンシ回路装置の回路図である。図において示すように、
ロウパーシャルデコーダ１３からはＪ本のロウデコード
信号が出力され、ノット回路２２、主ワード線ドライバ
１５を介して主ワード線１を駆動する。主ワード線１に
は、セクションＳＣ１−ＳＣＮごとに、それぞれ対応し
て１つの副ワード線ドライバ１６を介して、副ワード線
２が接続される。つまり、各セクションごとにＪ個の副
ワード線２が接続されることになる。

【００４０】一方、ロウパーシャルデコーダ１３から出
力されるロウパーシャル信号ＸｉＸｊ、ＸｋＸｌと、カ
ラムパーシャルデコーダ１９から出力されるカラムパー
シャル信号ＹｉＹｊ、ＹｋＹｌは、セクションデコーダ
４２に与えられる。

【００４１】セクションデコーダ４２は、セクションＳ
Ｃ１−ＳＣＮのそれぞれに対応して、Ｎ個のリダンダン
シ回路４１を備えている。リダンダンシ回路４１は内部
にリダンダンシプログラム回路１４を備えており、ロウ
パーシャルデコーダ１３からのロウパーシャル信号Ｘｉ
Ｘｊ、ＸｋＸｌに基づいて、不良セルにヒットした場合
に、スペア選択信号ＳＰＥ１−ＳＰＥＫと、リダンダン
シイネーブル信号ＲＤＥ１−ＲＤＥＮを出力するように
構成される。リダンダンシプログラム回路１４の内部構
成は、図５の構成と同様である。

【００４２】一方、リダンダンシ回路４１は、カラムパ
ーシャルデコーダ１９からのカラムパーシャル信号Ｙｉ
Ｙｊ、ＹｋＹｌに基づいて、セクション選択信号ＳＳを
発生するナンド回路２８を備えている。このセクション
選択信号ＳＳはリダンダンシイネーブル信号ＲＤＥ１−
ＲＤＥＫと共に、ノア回路２９に入力され、ノット回路
３０を通じて、外部に出力される。

【００４３】セクションデコーダ４２から、各セクショ
ンごとに出力されたスペア選択信号ＳＰＥ１−ＳＰＥＫ
はそれぞれスペア副ワード線ドライバ３２を介して、ス
ペア副ワード線４を駆動する。この場合、スペア副ワー
ド線４の駆動は、セクションＳＣ１−ＳＣＮごとに行わ
れる。

【００４４】一方、セクションデコーダ４２から、各セ
クションごとにノット回路３０を通じて出力された、セ
クション選択信号ＳＳとリダンダンシイネーブル信号Ｒ
ＤＥ１−ＲＤＥＫの、ノア回路２９による論理処理信号
は、副ワード線ドライバ１６に出力され、セクションＳ
Ｃ１−ＳＣＮごとに副ワード線２の駆動を規制する。

【００４５】以上述べたような構成において、次にその
動作を説明する。

【００４６】まず、メモリセルにおいて、不良セルがあ
る方向のワード線方向のアドレスをリダンダンシプログ
ラム回路１４中のヒューズをカットすることにより、プ
ログラムする。つまり、リダンダンシプログラム回路１
４には、ロウパーシャルデコーダ１３からのロウパーシ
ャル信号ＸｉＸｊ、ＸｋＸｌが入力されており、この信
号に基づいて、不良となる主ワード線１をプログラムす
る。

【００４７】一方、通常動作の時に、不良となるアドレ
スがヒットした場合、ロウパーシャルデコーダ１３から
のロウデコード信号が選択されるが、これに対応するリ
ダンダンシイネーブル信号ＲＤＥ１−ＲＤＥＫが出力さ
れ、合わせてナンド回路２８を通じて、セクション選択
信号ＳＳが出力されるので、これをノア回路２９で論理
処理して、ノット回路３０を通じて、副ワード線ドライ
バ１６の出力を規制するので、選択されたセクションの
副ワード線２は全て選択されない。

【００４８】一方、リダンダンシプログラム回路１４か
らは、選択されたセクションのスペア選択信号ＳＰＥ１
−ＳＰＥＫが出力され、スペア副ワード線ドライバ３２
を通じてスペア副ワード線４に出力されるので、副ワー
ド線２からスペア副ワード線４への交換が行われる。な
お、この場合、主ワード線１については、スペアへの交
換は行われない。

【００４９】以上のような、スペアとの交換を、セクシ
ョンＳＣ１−ＳＣＮごとに実施できるようにするため
に、リダンダンシ回路４１はセクションごとに配置され
る。

【００５０】その結果、各セクションごとにＫ個のスペ
ア副ワード線４と交換できるので、全セクションにおい
ては、ＫＸＮ個のスペア副ワード線４と交換できること
になる。

【００５１】以上述べたように、図１の構成によれば、
複数のセクションごとに設けたリダンダンシ回路４１に
より、各セクションごとに副ワード線２からスペア副ワ
ード線４への交換を行うようにしたので、リダンダンシ
の効率を大幅に向上することができる。

【００５２】図２は、本発明の実施例２に係るリダンダ
ンシ回路装置の回路図であり、特に変調二重ワード線方
式の構成を例示するものである。

【００５３】図２示すように、ロウパーシャルデコーダ
１３には主ワード線ドライバ１５を介して主ワード線１
が接続される。各主ワード線１には、副ワード線ドライ
バ１６を通じて、２つの副ワード線２が接続される。

【００５４】一方、ロウパーシャルデコーダ１３から
は、ロウパーシャル信号ＸｉＸｊ、ＸｋＸｌ、Ｘ00が出
力されるが、ここでＸ00は、２つの副ワード線２を区別
するための信号である。

【００５５】さて、ロウパーシャルデコーダ１３から出
力されたロウパーシャル信号ＸｉＸｊ、ＸｋＸｌ、Ｘ00
は、セクションＳＣ１−ＳＣＮごとに配置されるリダン
ダンシプログラム回路１４に入力される。

【００５６】一方、カラムパーシャルデコーダ１９から
は、カラムパーシャル信号ＹｉＹｊ、ＹｋＹｌが出力さ
れ、リダンダンシプログラム回路１４のそれぞれに入力
される。

【００５７】セクションＳＣ１−ＳＣＮごとに配置され
るリダンダンシプログラム回路１４において、カラムパ
ーシャル信号ＹｉＹｊ、ＹｋＹｌはナンド回路２８に入
力され、ナンド回路２８からはセクション選択信号ＳＳ
が出力される。このセクション選択信号ＳＳはノア回路
３３に出力される。

【００５８】リダンダンシプログラム回路１４は、内部
に不良アドレスプログラム回路２５を備えており、ヒュ
ーズ回路２４によりトランスファゲート２１のオンとオ
フをプログラムすることができる。このプログラムは不
良セルのアドレスに応じて、ヒューズ回路２４内のヒュ
ーズをレーザなどでカットすることにより行われる。そ
の結果、ロウパーシャルデコーダ１３からのロウパーシ
ャル信号ＸｉＸｊ、Ｘ00のそれぞれの状態に対応して配
置されるトランスファゲート２１の導通と非導通がプロ
グラムされる。

【００５９】不良アドレスプログラム回路２５におい
て、ナンド回路７は、不良セルの選択のために、プログ
ラムされたロウパーシャル信号ＸｉＸｊ、ＸｋＸｌ、Ｘ
00の状態を論理処理して、これをノット回路８、ノット
回路９を介してスペア選択信号ＳＰＥ１−ＳＰＥＫとし
て出力する。これらのスペア選択信号ＳＰＥ１−ＳＰＥ
Ｋは、セクションＳＣ１−ＳＣＮごとにリダンダンシプ
ログラム回路１４から出力され、スペア副ワード線ドラ
イバ３２を通じてスペア副ワード線４に与えられる。

【００６０】なお、各不良アドレスプログラム回路２５
から出力されたスペア選択信号ＳＰＥ１−ＳＰＥＫは、
ナンド回路２７で論理処理され、リダンダンシイネーブ
ル信号ＲＤＥ１−ＲＤＥＫとして、各セクションＳＣ１
−ＳＣＮごとに配置されたリダンダンシプログラム回路
１４において生成される。このリダンダンシイネーブル
信号ＲＤＥ１−ＲＤＥＫはセクション選択信号ＳＳおよ
びロウパーシャル信号Ｘ00、／Ｘ00と共に、２つのノア
回路３３に入力され、ここで論理処理され、ノット回路
３４を通じて、副ワード線ドライバ１６に供給される。

【００６１】以上のような構成によれば、次にその動作
を説明する。リダンダンシプログラム回路１４はセクシ
ョンＳＣ１−ＳＣＮごとに設けられており、不良アドレ
スプログラム回路２５において、不良アドレスに対応す
るスペアセルの交換、つまりリダンダンシプログラム
が、ヒューズ回路２４によるヒューズのカットに基づい
てプログラムされている。

【００６２】そして、ロウパーシャルデコーダ１３によ
るロウパーシャル信号ＸｉＸｊ、ＸｋＸｌ、Ｘ00によっ
て選択されるセルのアドレスが、不良アドレスにヒット
した場合、対応するセクションの不良アドレスプログラ
ム回路２５において、ナンド回路７よりスペア選択信号
ＳＰＥ１−ＳＰＥＫの元となる信号が出力され、ノット
回路８、ノット回路９から、スペア副ワード線ドライバ
３２を通じてスペア副ワード線４に対する駆動信号が出
力される。

【００６３】一方、この信号は、ナンド回路２７で論理
処理され、リダンダンシイネーブル信号ＲＤＥ１−ＲＤ
ＥＫとして、各リダンダンシプログラム回路１４ごとに
設けられる２つのノア回路３３に出力される。２つのノ
ア回路３３には、それぞれロウパーシャル信号Ｘ00と、
その反転信号である／Ｘ00が入力され、さらに、セクシ
ョン選択信号ＳＳが与えられている。

【００６４】つまり、リダンダンシイネーブル信号ＲＤ
Ｅ１−ＲＤＥＫが出力されていない場合、セクション選
択信号ＳＳにより選択されたセクションにおいて、ロウ
パーシャル信号Ｘ00、／Ｘ00により、２つの副ワード線
２のいずれかが選択されるが、リダンダンシイネーブル
信号ＲＤＥ１−ＲＤＥＫのいずれかが出力されると、ノ
ア回路３３の出力は共に規制され、副ワード線ドライバ
１６から２つの副ワード線２に与えられる信号はいずれ
も出力を規制される。

【００６５】以上のような動作の結果、不良アドレスが
発生して、不良セルをスペアセルに交換する必要が生じ
た場合、セクションごとに設けられた２本の副ワード線
２の内で、一方の出力を、セクション単位で規制すると
共に、Ｋ本のスペア副ワード線４を、セクション単位で
１本だけ選択することができるようになるので、変調二
重ワード線方式のメモリの場合でも、リダンダンシの効
率を向上することができる。

【００６６】つまり、１つのセクション内でプログラム
された不良アドレスがヒットすると、このアドレスの主
ワード線１は選択されるが、リダンダンシイネーブル信
号ＲＤＥ１−ＲＤＥＫが出力されるので、副ワード線２
は全て非選択とされる。また、同時に、スペア選択信号
ＳＰＥ１−ＳＰＥＫにより、選択されたセクションごと
に交換すべきスペアセルを選択するべく、スペア副ワー
ド線ドライバ３２を通じてスペア副ワード線４が選択さ
れる。

【００６７】以上のような構成の場合、１つのセクショ
ンでＫ個のスペアセルがあるので、全セクションでは、
ＫＸＮ個のスペアセルとの交換が可能となる。

【００６８】なお、上記実施例２では、２変調の場合を
例示してあるが、２変調以上の場合でも、同様に適用可
能である。例えば、４変調二重ワード線方式の場合、従
来方式では、スペアとの交換は４ロウで、同時に行う必
要があったが、その場合、スペアが４ロウ分あったとし
ても、実際は１ロウ分しか救えないが、本実施例の構成
では、これらのスペアを個別に不良セルの救済のために
用いることができるので、救済効率を上げることができ
る。

【００６９】なお、上記実施例１、実施例２の構成は、
セクションデコーダ内に、各セクションごとのリダンダ
ンシ回路を設定し、不良アドレスにヒットした場合、主
ワード線は選択されるが、副ワード線はインヒビット信
号により、セクション毎に非選択にする構成を例示した
が、ロウデコーダにインヒビット信号を入れるようにし
ても、同様の目的を達成することができる。

【００７０】図３は、かかる観点に基づいて構成され
た、本発明の実施例３のリダンダンシ回路装置の回路図
である。

【００７１】図において示すように、リダンダンシプロ
グラム回路１４には、ロウパーシャルデコーダ１３から
のロウパーシャル信号ＸｉＸｊ、ＸｋＸｌを与えられる
不良アドレスプログラム回路２５と、カラムパーシャル
デコーダ１９からのカラムパーシャル信号ＹｉＹｊ、Ｙ
ｋＹｌを与えられる不良アドレスプログラム回路２５が
あり、それぞれの出力信号はナンド回路７に与えられ
る。

【００７２】リダンダンシプログラム回路１４は、セク
ションごとに対応してＮ個が設けられており、各リダン
ダンシプログラム回路１４のナンド回路７からは、スペ
ア選択信号ＳＰＥ１−ＳＰＥＮの元となる信号が出力さ
れる。これらの信号は、ノット回路８、ノット回路９を
介して、スペア選択信号ＳＰＥ１−ＳＰＥＮとして、ス
ペア副ワード線ドライバ３２を通じてスペア副ワード線
４に与えらえる。

【００７３】一方、各リダンダンシプログラム回路１４
のナンド回路７の出力信号はナンド回路２７に与えら
れ、ナンド回路２７からはリダンダンシイネーブル信号
ＲＤＥが出力がされる。このリダンダンシイネーブル信
号ＲＤＥはノア回路５に出力され、ロウパーシャルデコ
ーダ１３から主ワード線１を選択する信号を規制するた
めに用いられる。

【００７４】なお、ノア回路５の出力は主ワード線ドラ
イバ１５を通じて主ワード線１に与えられる。

【００７５】また、主ワード線ドライバ１５の出力は、
副ワード線ドライバ１６を通じて副ワード線２に接続さ
れる。ちなみに、副ワード線ドライバ１６にはセクショ
ンデコーダ１１０から、セクション選択信号ＳＤ１−Ｓ
ＤＮが出力され、副ワード線２のセクション選択が行わ
れる。

【００７６】以上述べたような構成において、リダンダ
ンシプログラム回路１４は、１つのセクションに対し
て、副ワード線２単位でスペアと交換する機能を有して
おり、このためにロウパーシャルデコーダ１３からロウ
パーシャル信号ＸｉＸｊ、ＸｋＸｌを取り込み、カラム
パーシャルデコーダ１９からカラムパーシャル信号Ｙｉ
Ｙｊ、ＹｋＹｌを取り込んでいる。そして、不良アドレ
スをプログラムするために、不良アドレスプログラム回
路２５内のヒューズをカットして、ローアドレスとセク
ションアドレスをプログラムする。

【００７７】そして、与えられたアドレスがリダンダン
シプログラム回路１４に設定されたロウアドレスおよび
セクションアドレス共にヒットすると、ナンド回路２７
からのリダンダンシイネーブル信号ＲＤＥが出力され、
スペア以外の全てのワード線、つまり主ワード線１、副
ワード線２を非選択にする。

【００７８】一方、メモリセルにおいて、スペアセルは
各セクション毎に１つ以上設定してあり、これらは、ス
ペア選択信号ＳＰＥ１−ＳＰＥＮにより選択される。つ
まり、主ワード線１、副ワード線２共に非選択となった
代わりに、対応するセクション内のこれらのスペアセル
の中の１つのスペアセルが選択されることになる。

【００７９】なお、上記実施例１、実施例２、実施例３
のいずれも、インヒビット方式の場合を例示している
が、各アドレスごとに対応して設けられているヒューズ
をカットすることにより、リダンダンシを行う、図７に
示したような、アイソレーションヒューズ方式において
も、本発明は適用可能である。

【００８０】図４は、かかるアイソレーションヒューズ
方式のリダンダンシ方式に適用される、本発明の実施例
４のリダンダンシ回路装置の回路図である。

【００８１】図において示すように、ここでは、セクシ
ョンＳＣ１−ＳＣＰまでを１つのブロック、セクション
ＳＣ（Ｐ＋１）−ＳＣＮまでを別のブロックと考え、こ
れらのブロック単位でスペアと交換する。

【００８２】さて、副ワード線ドライバ１６においてＰ
ＭＯＳトランジスタ３５のソースは電源線３６と接続さ
れており、ＮＭＯＳトランジスタ３７のゲートは信号線
３８に接続される。ちなみに、電源線３６と信号線３８
はセクションＳＣ１−ＳＣＰの各副ワード線ドライバ１
６のＰＭＯＳトランジスタ３５とＮＭＯＳトランジスタ
３７に共通であり、同様に、セクションＳＣ（Ｐ＋１）
−ＳＣＮの各副ワード線ドライバ１６のＰＭＯＳトラン
ジスタ３５とＮＭＯＳトランジスタ３７に共通である。

【００８３】プルアップ回路３９は電源線３６を高電位
電源Ｖｃｃに固定すると共に信号線３８を接地電位Ｖｓ
ｓに固定する回路であり、セクションＳＣ１−ＳＣＰの
副ワード線２のグループごとに１つ、セクションＳＣ
（Ｐ＋１）−ＳＣＮの副ワード線２のグループごとに１
つと配置される。

【００８４】なお、各プルアップ回路３９に設けられる
ヒューズ４０は、電源線３６を高電位電源Ｖｃｃに接続
する機能を有しており、カットすることにより、電源線
３６を接地電位Ｖｓｓにすると共に、信号線３８をハイ
レベルにする。

【００８５】なお、ロウパーシャルデコーダ１３には不
良アドレスプログラム回路２５が接続され、スペア選択
信号ＳＰＥ１１−ＳＰＥＫ１、ＳＰＥ１２−ＳＰＥＫ２
によりスペア副ワード線ドライバ１８を通じて、スペア
副ワード線４を駆動するように構成される。

【００８６】また、セクションデコーダ１１０からは、
各セクションごとにＳＤ１選択信号、ＳＤ２選択信号、
セクション選択信号ＳＳを出力しており、副ワード線ド
ライバ１６の動きを制御している。

【００８７】以上述べたような構成において、ある１つ
のワード線方向のアドレスの中の一部分をスペアと交換
したい場合、対応するプルアップ回路３９のヒューズ４
０をカットし、電源線３６を高電位電源Ｖｃｃに、信号
線３８を接地電位Ｖｓｓレベルに固定すれば、対応する
ブロック中の副ワード線２は全てが接地電位Ｖｓｓに固
定されてしまう。その結果、主ワード線１が選択され、
このブロックを指定するためにセクションデコーダ１１
０からＳＤ１選択信号、ＳＤ２選択信号が出力されて
も、対応するブロックの副ワード線２は選択されない。

【００８８】一方、不良アドレスプログラム回路２５に
プログラムされた不良アドレスがヒットした場合、スペ
ア選択信号ＳＰＥ１１−ＳＰＥ２Ｋにより、スペア副ワ
ード線４を通じてスペア主ワード線３が駆動されるの
で、スペアセルのアクセスが行われることになる。

【００８９】このように、アイソレーションヒューズ方
式のリダンダンシ方式によれば、不良セルをインヒビッ
トにするための信号を持つ必要がないので、アクセス時
間の高速化を図ることができる。

【００９０】なお、上記実施例のように、２変調二重ワ
ード線方式では、１つの主ワード線１に２系統の副ワー
ド線２が接続されるので、従来のように、２系統共に同
時にスペアセルと交換するのではなく、副ワード線２に
ついては、１本づつスペアセルと交換することができ
る。

【００９１】

【発明の効果】以上のように、本発明のリダンダンシ回
路装置は、ワード線方向の選択を主ワード線と、ワード
線方向に複数セクションに分割した副ワード線とにより
行う二重ワード線方式のメモリ、または１つのセクショ
ン内で、１つの主ワード線に複数の副ワード線ドライバ
が接続されている変調二重ワード線方式のメモリにおい
て、不良セルとスペアセルとの交換を、副ワード線ごと
に行うように構成したので、主ワード線までスペアと交
換する方式に比較して、リダンダンシの効率が飛躍的に
向上し、メモリチップの救済率を大幅に向上させ、経済
的なメモリチップを実現することができる。

【図面の簡単な説明】

【図１】本発明の実施例１のリダンダンシ回路装置の回
路図である。

【図２】本発明の実施例２のリダンダンシ回路装置の回
路図である。

【図３】本発明の実施例３のリダンダンシ回路装置の回
路図である。

【図４】本発明の実施例４のリダンダンシ回路装置の回
路図である。

【図５】従来のリダンダンシ回路装置の第１の例の回路
図である。

【図６】図５の構成のリダンダンシプログラム回路の構
成を示す回路図である。

【図７】従来のリダンダンシ回路装置の第２の例の回路
図である。

【符号の説明】

１主ワード線２副ワード線３スペア主ワード線４スペア副ワード線５，２９，３３ノア回路６，８，９，２２，３０，２７，２８，３４ノット回
路７ナンド回路１１アドレス入力端子１２アドレス入力回路１３ロウパーシャルデコーダ１４リダンダンシプログラム回路１５主ワード線ドライバ１６副ワード線ドライバ１７スペア主ワード線ドライバ１８スペア副ワード線ドライバ１９カラムパーシャルデコーダ２１トランスファゲート２３，３１，４０ヒューズ２４ヒューズ回路２５不良アドレスプログラム回路２６プログラム部３２スペア副ワード線ドライバ３５ＰＭＯＳトランジスタ３６電源線３７ＮＭＯＳトランジスタ３８信号線３９プルアップ回路４１リダンダンシ回路４２セクションデコーダ１１０セクションデコーダ

Claims

【特許請求の範囲】

【請求項１】複数のノーマルセルセクションを有するノ
ーマルセル領域と、複数のスペアセルセクションを有す
るスペアセル領域とを有し、前記各ノーマル及びスペア
セルセクションにおけるノーマル及びスペアメモリセル
の選択は、前記各ノーマル及びスペアセルセクションに
共通のノーマル及びスペア主ワード線と、前記各ノーマ
ル及びスペアセルセクション毎のノーマル及びスペア副
ワード線とによって行う二重ワード線方式のメモリ装置
としてのリダンダンシ回路装置において、アドレス手段からの出力によって選択した第１のメモリ
領域に不良セルがあった場合にこれをプログラムするプ
ログラム手段と、前記アドレス手段と、前記プログラム手段の出力に基づ
いて、スペアセルを有する第２のメモリ領域を選択する
スペア副ワード線を選択すると共に第１のメモリ領域を
選択する副ワード線を非選択とする制御手段と、を備えることを特徴とするリダンダンシ回路装置。
【請求項２】前記各ノーマル及びスペア副ワード線は、
前記各ノーマル及びスペア主ワード線の信号と、ノーマ
ル及びスペアセルセクション選択信号とによって動作す
るノーマル及びスペア副ワード線ドライバによって駆動
される、請求項１記載のリダンダンシ回路装置。
【請求項３】前記ノーマル副ワード線とスペア副ワード
線が複数のブロックごとに選択され、前記制御手段が、
ブロック単位でノーマル副ワード線を非選択にすると共
にスペア副ワード線を選択とする、請求項１又は２のリ
ダンダンシ回路装置。