JP2011040161A - 半導体記憶装置 - Google Patents

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裕樹 島野
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勝己 堂阪
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Abstract

【課題】不良救済効率を改善する。
【解決手段】サブワード線レベルの不良のときとメインワード線レベルの不良のときとで、スペアワード線の選択態様を変更する。スペア判定結果信号ＳＰ２が活性化される時同時にスペア判定結果信号ＳＰ１が活性化される時には、３本のノーマルサブワード線間においてショート不良が存在する。この場合には、スペア判定結果信号ＳＰ１が活性化されるため、ノーマルロウデコーダ２６４が非活性状態であり、スペアメインワード線のみが選択されてスペアサブワード線対により不良救済が実行される。この場合においても、ツインセルモードにしたがってサブワード線を選択することができる。
【選択図】図４９

Description

この発明は半導体記憶装置に関し、特に、半導体記憶装置の低消費電力化のための構成に関する。より特定的には、この発明は、システムＬＳＩに用いられる混載ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）の低消費電力化のための構成に関する。
ＤＲＡＭをプロセッサまたはＡＳＩＣ（特定用途向けＩＣ）などのロジックと混載するシステムＬＳＩにおいては、ＤＲＡＭとロジックの間が、１２８ビットから５１２ビットの多ビットの内部データバスで接続される。この内部データバスは、チップ上配線であり、その寄生容量および寄生抵抗は、ボード上配線に比べて小さく、汎用の高速ＤＲＡＭに比べて、高速のデータ転送速度を実現することができる。また、汎用ＤＲＡＭがロジックの外部に設けられ、ボード上配線を介してロジックと汎用ＤＲＡＭを接続する構成に比べて、ロジックの外部データ入出力ピン端子数を低減でき、かつロジックとＤＲＡＭとの間のデータのバス線の負荷容量も１桁以上低減することができるため、このシステムＬＳＩは、消費電流を大幅に低減することができる。これらの利点から、システムＬＳＩは、３次元グラフィック処理、画像・音声処理等の大量のデータを扱う情報機器の高性能化に大きく寄与している。
図６７は、システムＬＳＩに用いられる従来の混載ＤＲＡＭの全体の構成を概略的に示す図である。図６７において、混載ＤＲＡＭは、複数のメモリアレイＭＡ０−ＭＡｎと、メモリアレイＭＡ０−ＭＡｎの間に配設されるセンスアンプ帯ＳＢ１−ＳＢｎと、メモリアレイＭＡ０およびＭＡｎの外部に配置されるセンスアンプ帯ＳＢ０およびＳＢｎ＋１を含む。メモリアレイＭＡ０−ＭＡｎの各々は、サブワードドライバ帯ＳＷＤＢにより複数のメモリサブアレイＭＳＡに分割される。
メモリサブアレイＭＳＡにおいては行列状にメモリセルが配列され、各行に対応してサブワード線ＳＷＬが配置される。メモリアレイＭＡ０−ＭＡｎの各々において、サブワードドライバ帯ＳＷＤＢにより分割されるメモリサブアレイＭＳＡに共通にメインワード線ＭＷＬが配設される。メインワード線ＭＷＬは、対応のメモリアレイの各メモリサブアレイＭＳＡの所定数のサブワード線に対応してそれぞれ配置される。
サブワードドライバ帯ＳＷＤＢにおいては、サブワード線ＳＷＬに対応してサブワードドライバが配置される。このサブワードドライバは、対応のメインワード線ＭＷＬ上の信号と図示しないサブデコード信号とに従って対応のサブワード線を選択状態へ駆動する。
センスアンプ帯ＳＢ０−ＳＢｎ＋１においては、それぞれ対応のメモリアレイの列に対応してセンスアンプ回路が配置される。センスアンプ帯ＳＢ１−ＳＢｎの各々は、隣接メモリアレイにより共有される。メモリアレイＭＡ０−ＭＡｎに対応してメインワード線をロウアドレス信号に従って選択するロウデコーダが配置され、またロウデコーダと整列して、コラムアドレス信号に従ってメモリアレイから列を選択するための列選択信号を列選択線ＣＳＬ上に伝達するコラムデコーダが配置される。列選択線ＣＳＬはセンスアンプ帯に配設され、選択時所定数のセンスアンプ回路を内部データバス線対ＧＩＯＰの群に接続する。内部データ線対ＧＩＯＰは、所定数がメモリアレイＭＡ０−ＭＡｎ上をわたって延在して配設され、ローカルデータ線ＬＩＯを介して、選択されたセンスアンプ回路と結合される。ロウデコーダおよびコラムデコーダをロウ／コラムデコーダ帯ＲＣＤＢに整列して配置することにより、列選択線ＣＳＬ上の列選択信号の伝搬距離を短くし、高速の列選択を実現する。
内部データ線対ＧＩＯＰは、１２８ビットから５１２ビット設けられ、プリアンプおよびライトドライバを含むデータパス帯ＤＰＢに結合される。このデータパス帯ＤＰＢにおいては、グローバルデータ線対ＧＩＯＰそれぞれに対応してプリアンプおよびライトドライバが配置される。グローバルデータ線対ＧＩＯＰは、書込データおよび読出データ両者を伝達するデータ線対であってもよく、また読出データを伝達するバス線対および書込データを伝達する書込データ線対が別々にグローバルデータ線対として設けられてもよい。
混載ＤＲＡＭは、さらに、ロジックから与えられるたとえば１３ビットＡ０−Ａ１２の外部アドレスを受けるロウアドレス回路／リフレッシュカウンタＲＡＦＫおよびコラムアドレス入力回路ＣＡＫと、ロジックから与えられる外部制御信号を受け、各種動作を指定する内部制御信号を生成するコマンドデコーダ／制御回路ＣＤＣと、データパス帯ＤＰＢとロジックとの間でデータの転送を行なうためのデータ入出力コントローラＤＩＯＫを含む。
コマンドデコーダ／制御回路ＣＤＣは、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよびデータマスク信号ＤＭを受け、これらの制御信号ＣＫＥ、／ＲＡＳ、／ＣＡＳ、／ＷＥおよびＤＭのクロック信号ＣＬＫの立上がりエッジにおける論理状態に応じて指定された動作モードを判別する。ここで、「コマンド」は、これらの複数の制御信号ＣＫＥ、／ＲＡＳ、／ＣＡＳ、／ＷＥのクロック信号ＣＬＫの立上がりエッジにおける論理状態の組合せを示す。データマスク信号ＤＭは、データ入出力コントローラＤＩＯＫに与えられるデータに対し、バイト単位で書込のマスクを指示する。コマンドデコーダ／制御回路ＣＤＣは、ロジックから与えられるコマンドをデコードし、このコマンドにより指定される動作モードを指示する動作モード指示信号を生成し、指定された動作モードを行なうための各種内部制御信号を生成する。コマンドには、行を選択状態に設定するためのロウアクティブコマンド、データ読出を指示するリードコマンド、データ書込を指示するライトコマンド、選択行を非選択状態へおくためのプリチャージコマンド、リフレッシュ動作を行なうためのオートリフレッシュコマンド、セルフリフレッシュを行なうためのセルフリフレッシュコマンドなどが含まれる。
ロウアドレス入力回路／リフレッシュカウンタＲＡＦＫは、ロウアクティブコマンドが与えられると、コマンドデコーダ／制御回路ＣＤＣの制御の下に、外部アドレスビットＡ０−Ａ１２を、ロウアドレスとして取込み、内部ロウアドレス信号を生成する。このロウアドレス入力回路／リフレッシュカウンタＲＡＦＫは、与えられたアドレスビットをバッファ処理するアドレスバッファと、バッファ回路の出力信号をラッチするアドレスラッチを含む。ロウアドレス入力回路／リフレッシュカウンタＲＡＦＫに含まれるリフレッシュカウンタは、オートリフレッシュコマンドまたはセルフリフレッシュコマンドが与えられたとき、リフレッシュ行を指定するリフレッシュアドレスを生成する。リフレッシュ動作完了後、このリフレッシュカウンタのカウント値が増分または減分される。コラムアドレス入力回路ＣＡＫは、リードコマンドまたはライトコマンドが与えられると、コマンドデコーダ／制御回路ＣＤＣの制御の下に、所定の外部アドレスビット、たとえば下位の外部アドレスビットＡ０−Ａ４を取込み、内部コラムアドレス信号を生成する。このコラムアドレス入力回路ＣＡＫも、アドレスバッファおよびアドレスラッチを含む。
ロウアドレス入力回路／リフレッシュカウンタＲＡＦＫからの内部ロウアドレス信号はロウプリデコーダＲＰＤへ与えられ、コラムアドレス入力回路ＣＡＫからの内部コラムアドレス信号は、コラムプリデコーダＣＰＤへ与えられる。ロウプリデコーダＲＰＤは、与えられたロウアドレス信号をプリデコードして、プリデコード信号をロウ／コラムデコーダ帯ＲＣＤＢに含まれるロウデコーダへ与える。コラムプリデコーダＣＰＤは、コラムアドレス入力回路ＣＡＫからの内部コラムアドレス信号をプリデコードし、プリデコード信号をロウ／コラムデコーダ帯ＲＣＤＢに含まれるコラムデコーダへ与える。
コマンドデコーダ／制御回路ＣＤＣは、リードコマンドまたはライトコマンドを受けると、データ入出力コントローラＤＩＯＫおよびデータパス帯ＤＰＢに含まれるプリアンプまたはライトドライバの動作の制御を行なうための内部制御信号を生成する。クロック信号ＣＬＫは、この混載ＤＲＡＭの内部動作タイミングを決定する基準信号として利用される。
データ入出力コントローラＤＩＯＫは、クロック信号ＣＬＫに同期してデータの入出力を行ない、またロウアドレス入力回路／リフレッシュカウンタＲＡＦＫのロウアドレス入力回路およびコラムアドレス入力回路ＣＡＫは、クロック信号ＣＬＫに同期して、与えられたアドレスビットの取込みおよびラッチを行なう。
混載ＤＲＡＭは、さらに、内部電圧ＶＰＰ、ＶＣＣＳ、ＶＣＣＰ、ＶＢＬ、およびＶＣＰを発生する内部電圧発生回路と、セルフリフレッシュモードが指定されたとき（セルフリフレッシュコマンドが与えられたとき）、所定の間隔で、リフレッシュ要求信号ＦＡＹを活性化するセルフリフレッシュタイマを含むブロックＰＨＫを含む。内部電圧ＶＰＰは、選択サブワード線ＳＷＬ上に伝達される電圧であり、通常、動作電源電圧よりも高い電圧レベルである。電圧ＶＣＣＳは、センスアンプ帯ＳＢ０−ＳＢｎ＋１に含まれるセンスアンプ回路の動作電源電圧であり、図示しない内部降圧回路により生成される。電圧ＶＣＣＰは、周辺電源電圧であり、ロウ／コラムデコーダ帯ＲＣＤＢに含まれるロウデコーダおよびコラムデコーダ、およびデータパス帯ＤＰＢに含まれるプリアンプおよびライトドライバなどの周辺回路へ与えられる動作電源電圧である。電圧ＶＢＬは、後に説明するビット線プリチャージ電圧である。電圧ＶＣＰは、メモリセルのセルプレートへ与えられるセルプレート電圧であり、メモリセルデータのＨレベルの電圧およびＬレベルの電圧の中間レベルである。これらの電圧ＶＢＬおよびＶＣＰは、通常アレイ電源電圧（センス電源電圧）ＶＣＣＳの１／２の中間電圧である。
ブロックＰＨＫのセルフリフレッシュタイマは、セルフリフレッシュモードに入ると活性化され、最大リフレッシュ時間ｔＲＥＦｍａｘで、メモリアレイＭＡ０−ＭＡｎのすべての行のリフレッシュが１回完了するように、所定の間隔で、リフレッシュ要求信号ＦＡＹを発行する。メモリアレイＭＡ０−ＭＡｎのすべての行をリフレッシュするのに必要なリフレッシュ回数をＮｒｅｆとすると、リフレッシュ要求信号ＦＡＹは、ｔＲＥＦｍａｘ／Ｎｒｅｆの周期で発行される。たとえば、Ｎｒｅｆ＝４０９６の４Ｋリフレッシュモードにおいては、最大リフレッシュ時間ｔＲＥＦｍａｘが６４ｍｓであれば、リフレッシュ要求信号ＦＡＹは、１６μｓごとに発行される。
セルフリフレッシュモードにおいては、メモリセルの記憶データを保持するために、所定の周期でメモリアレイ内においてメモリセルデータのリフレッシュが実行される。セルフリフレッシュモードは、通常、スリープモード時、すなわち、システムＬＳＩが長期にわたってスタンバイ状態にあるときに設定される。したがって、このスリープモードにおいては、メモリセルの記憶データを保持することが要求されるだけであり、消費電力の観点からリフレッシュ間隔はできるだけ長くするのが望ましい。
図６８は、センスアンプ帯に含まれるセンスアンプ回路およびその周辺部の構成を示す図である。図６８において、センスアンプＳＡＫは、ビット線ＢＬＬおよびＺＢＬＬにビット線分離ゲートＢＩＧＬを介して結合され、またビット線分離ゲートＢＩＧＲを介して他方のメモリブロックのビット線ＢＬＲおよびＺＢＬＲに結合される。ビット線分離ゲートＢＩＧＬおよびＢＩＧＲは、それぞれビット線分離指示信号ＢＬＩＬおよびＢＬＲＲに応答して、導通／非導通状態となる。
センスアンプＳＡＫは、ビット線ＢＬＬおよびＢＬＲにビット線分離ゲートＢＩＧＬおよびＢＩＧＲを介して結合される共通ビット線ＣＢＬおよびビット線分離ゲートＢＩＧＬおよびＢＩＧＲを介してビット線ＺＢＬＬおよびＺＢＬＲに結合される共通ビット線ＺＣＢＬ上の電位を差動増幅する。センスアンプＳＡＫは、交差結合されるＰチャネルＭＯＳトランジスタＰ１およびＰ２と、交差結合されるＮチャネルＭＯＳトランジスタＮ１およびＮ２を含む。
センスアンプ活性化信号ＺＳＯＰの活性化に応答して導通しセンス電源電圧ＶＣＣＳをセンスアンプＳＡＫのセンス電源ノードＳ２Ｐに伝達するセンス活性化用のＰチャネルＭＯＳトランジスタＰ３と、センス活性化信号ＳＯＮの活性化時導通し、センス接地ノードＳ２Ｎを接地ノードに結合するセンス活性化用ＮチャネルＭＯＳトランジスタＮ３がセンスアンプ駆動回路として設けられる。共通ビット線ＣＢＬおよびＺＣＢＬは、また、列選択ゲートＣＳＧを介してローカルデータ線対ＬＩＯに結合される。このローカルデータ線対ＬＩＯは、グローバルデータ線ＧＩＯおよびＺＧＩＯに結合される。
また、ビット線ＢＬＬおよびＺＢＬＬに対して、ビット線イコライズ指示信号ＢＬＥＱＬの活性化に応答して活性化され、ビット線ＢＬＬおよびＺＢＬＬにビット線プリチャージ電圧ＶＢＬを伝達するビット線プリチャージ／イコライズ回路ＢＥＱＬが設けられ、ビット線ＢＬＲおよびＺＢＬＲに対し、ビット線イコライズ指示信号ＢＬＥＱＲに応答して活性化され、ビット線ＢＬＲおよびＺＢＬＲにビット線プリチャージ電圧ＶＢＬを伝達するビット線プリチャージ／イコライズ回路ＢＥＱＲが設けられる。
ビット線ＢＬＬおよびＺＢＬＬおよびビット線ＢＬＲおよびＺＢＬＲに交差する方向に、それぞれサブワード線が設けられ、交差部に、メモリセルＭＣが配置される。図４９において、ビット線ＢＬＬおよびＺＢＬＬに交差するサブワード線ＳＷＬと、サブワード線ＳＷＬとビット線ＺＢＬＬの交差部に対応して配置されるメモリセルＭＣを代表的に示す。メモリセルＭＣは、情報を記憶するためのメモリキャパシタＭＱと、サブワード線ＳＷＬの電位に応答して導通し、メモリキャパシタＭＱをビット線ＺＢＬＬに結合するＮチャネルＭＯＳトランジスタで構成されるアクセストランジスタＭＴを含む。このメモリキャパシタＭＱのストレージノードＳＮの電位が、記憶情報に応じて決定され、また、このストレージノードと対向するセルプレートには、セルプレート電圧ＶＣＰが印加される。
スタンバイ状態においては、ビット線分離指示信号ＢＬＩＬおよびＢＬＩＲは、たとえば昇圧電圧ＶＰＰレベルのＨレベルであり、ビット線分離ゲートＢＩＧＬおよびＢＩＧＲは導通状態にあり、ビット線ＢＬＬ、ＣＢＬおよびＢＬＲが結合されかつ補のビット線ＺＢＬＬ、ＺＣＢＬおよびＺＢＬＲが結合される。このとき、また、ビット線イコライズ指示信号ＢＬＥＱＬおよびＢＬＥＱＲも活性状態にあり、ビット線プリチャージ／イコライズ回路ＢＥＱＬおよびＢＥＱＲにより、ビット線ＢＬＬ、ＣＢＬ、およびＢＬＲならびに補のビット線ＺＢＬＬ、ＺＣＢＬ、およびＺＢＬＲは、プリチャージ電圧ＶＢＬにプリチャージされかつイコライズされている。
ロウアクティブコマンドが与えられ、ロウアクセスが行なわれるとき、選択行（サブワード線）を含むメモリブロックのビット線分離ゲートは導通状態を維持し、一方、この選択メモリアレイ（選択サブワード線を含むメモリアレイ）とセンスアンプを共有する非選択のメモリアレイのビット線分離ゲートは非導通状態となる。今、図６８に示すサブワード線ＳＷＬが選択される場合を想定する。この場合には、ビット線イコライズ信号ＢＬＥＱＬがＬレベルの非活性状態となり、ビット線プリチャージ／イコライズ回路ＢＥＱＬが非活性化される。また、ビット線分離指示信号ＢＬＩＲが、Ｌレベルへ駆動され、ビット線分離ゲートＢＩＧＲが非導通状態となり、ビット線ＢＬＲおよびＺＢＬＲは、共通ビット線ＣＢＬおよびＺＣＢＬから切り離される。この状態においては、選択メモリアレイのビット線ＢＬＬおよびＺＢＬＬは、プリチャージ電圧ＶＢＬでフローティング状態となる。ビット線イコライズ指示信号ＢＬＥＱＲはＨレベルの活性状態にあり、ビット線ＢＬＲおよびＺＢＬＲは、ビット線プリチャージ電圧ＶＢＬレベルにビット線プリチャージ／イコライズ回路ＢＥＱＲにより保持される。
次いで、行選択動作が行なわれ、選択サブワード線の電位が立上がる。すなわちサブワード線ＳＷＬのレベルが上昇すると、メモリセルＭＣのメモリアクセストランジスタＭＴが導通し、メモリキャパシタＭＱのストレージノードＳＮが対応のビット線（ＺＢＬＬ）に結合される。したがって、このメモリセルのキャパシタＭＱに蓄積された電荷が、ビット線ＺＢＬＬ上に読出される。ビット線ＢＬＬには、選択メモリセルは接続されていないため、ビット線ＢＬＬは、中間電圧レベルのビット線プリチャージ電圧ＶＢＬに保持されている。今、ビット線ＢＬＬおよびＺＢＬＬそれぞれの寄生容量をＣＢ、メモリキャパシタＭＱのキャパシタンス値をＣＳとし、ストレージノードＳＮの電位をＶ（ＳＮ）とすると、このビット線ＢＬＬおよびＺＢＬＬの間の電位差ΔＶは、次式で表わされる。
ΔＶ＝０．５・Ｖ（ＳＮ）・ＣＳ／（ＣＳ＋ＣＢ）
次いで、センスアンプ活性化信号ＺＳＰおよびＳＯＮが活性化され、センスアンプ活性化用のＭＯＳトランジスタＰ３およびＮ３が導通し、センス電源供給ノードＳ２ＰおよびＳ２Ｎへ、センス電源電圧ＶＣＣＳおよび接地電圧がそれぞれ伝達される。センス電源ノードＳ２Ｐおよびセンス接地ノードＳ２Ｎにセンス電源電圧ＶＣＣＳおよび接地電圧が伝達されると、センスアンプＳＡＫが活性化されセンス動作を開始する。一般的に、ＮチャネルＭＯＳトランジスタＮ１およびＮ２のしきい値電圧が、ＰチャネルＭＯＳトランジスタＰ１およびＰ２のしきい値電圧の絶対値より小さいため、先に、ＭＯＳトランジスタＮ１およびＮ２によるＮセンスアンプがセンス動作を開始し、ビット線ＢＬＬおよびＺＢＬＬから共通ビット線ＣＢＬおよびＺＣＢＬに伝達された電位差を増幅する。すなわちこのＭＯＳトランジスタＮ１およびＮ２により、共通ビット線ＣＢＬおよびＺＣＢＬの低電位の共通ビット線が接地電圧レベルに駆動される。少し遅れて、ＰチャネルＭＯＳトランジスタＰ１およびＰ２より、これらの共通ビット線ＣＢＬおよびＺＣＢＬの高電位の共通ビット線電位が、センス電源電圧ＶＣＣＳレベルまで駆動される。
共通ビット線ＣＢＬおよびＺＣＢＬにＬレベルのデータが伝達された場合、このＬレベルのデータを受ける共通ビット線の電圧は、プリチャージ電圧ＶＢＬよりも低い。一方、Ｈレベルデータが読出された場合には、このＨレベルデータを受ける共通ビット線の電圧はプリチャージ電圧ＶＢＬよりも高い。したがって、ＭＯＳトランジスタＮ１およびＮ２は、Ｌレベルデータが読出された場合にはそのゲート−ソース間電圧がＨレベルデータが読出された場合よりも低くなるため、Ｈレベルデータ読出時に比べてＬレベル読出時にはＮチャネルＭＯＳトランジスタＮ１およびＮ２のセンス動作が遅くなる。
センスアンプＳＡＫがセンスする電圧は、メモリセルＭＣのストレージノードＳＮの電圧Ｖ（ＳＮ）に比例する大きさを有する。したがって、センスアンプＳＡＫが正確に動作するようにセンスマージンを大きくするためには、このメモリセルから読出される電荷量をできるだけ大きくする必要がある。ストレージノードＳＮのＬレベル時のデータの記憶時の電圧レベルは接地電圧ＶＳＳレベルであり、またこのストレージノードＳＮに、Ｈレベルデータが記憶される場合には、ストレージノードＳＮの電圧Ｖ（ＳＮ）はセンス電源電圧ＶＣＣＳレベルである。このストレージノードＳＮのＨレベルデータ記憶時の電圧レベルをできるだけ高くするために、サブワード線ＳＷＬへは、昇圧電圧ＶＰＰが伝達される。この昇圧電圧ＶＰＰは、センス電源電圧ＶＣＣＳとアクセストランジスタＭＴのしきい値電圧の和よりも十分高い電圧レベルである。この昇圧電圧ＶＰＰをサブワード線ＳＷＬに伝達することにより、メモリアクセストランジスタＭＴのしきい値電圧損失を伴うことなく、センス電源電圧ＶＣＣＳを、ストレージノードＳＮに伝達することができる。
センスアンプＳＡＫによるセンス動作が完了すると、ビット線ＢＬＬおよびＺＢＬＬは、センス電源電圧ＶＣＣＳおよび接地電圧レベルに駆動される。この後、リードコマンドまたはライトコマンド（コラムアクセスコマンド）が与えられると、列選択動作が行なわれ、列選択線ＣＳＬ上の列選択信号が活性化され、列選択ゲートＣＳＧが導通し、共通ビット線ＣＢＬおよびＺＣＢＬが、ローカルデータ線ＬＩＯを介してグローバルデータ線ＧＩＯおよびＺＧＩＯに結合されて、データの書込または読出が行なわれる。
図６９は、メモリセルの断面構造を概略的に示す図である。図６９において、Ｐ型基板領域９００表面に、間をおいてＮ型不純物領域９０１ａおよび９０１ｂが形成される。これらの不純物領域９０１ａおよび９０１ｂの間のチャネル領域上に、図示しないゲート絶縁膜を介してワード線ＷＬとなる第１の導電層９０２が形成される。不純物領域９０１ａは、ビット線ＢＬとなる第２の導電層９０３に接続され、不純物領域９０１ｂは、ストレージノードＳＮとなる第３の導電層９０４に接続される。この第３の導電層９０４は、不純物領域９０１ｂに接続される脚部と、この脚部上部の中空構造の円筒形部分とを有する。この円筒形部分にキャパシタ絶縁膜９０５を介してセルプレート電極となる第４の導電層９０６が配設される。このセルプレートとなる第４の導電層９０６は、メモリサブアレイ単位で対応のメモリサブアレイ上に延在して配設されかつ共通にセルプレート電圧ＶＣＰを受ける。第３の導電層９０４の上部の円筒形領域と第４の導電層９０６のキャパシタ絶縁膜９０５を介して対向する領域が、メモリセルキャパシタとして機能する。
メモリアクセストランジスタＭＴは、不純物領域９０１ａおよび９０１ｂと、第１の導電層９０２とで形成され、基板領域９００が、このメモリアクセストランジスタのバックゲートとして機能する。基板領域９００へは、負電圧Ｖｂｂが印加される。第３の導電層９０４の電位が、記憶データに応じて決定される。しかしながら、図６５に破線で示すように、このストレージノードＳＮの接合容量（不純物領域９０１ｂと基板領域９００の間のＰＮ接合）におけるリーク電流および第２の導電層９０２の下のチャネル領域に対するリーク電流、およびキャパシタ絶縁膜９０５に対するリーク電流などの種々のリーク電流により、このメモリキャパシタに蓄積された電荷が減少する。
図７０は、ストレージノードＳＮの電位レベルの時間変化を示す図である。この図７０においては、ビット線ＢＬにはプリチャージ電圧ＶＢＬ（＝ＶＣＣＳ／２）が印加され、ワード線ＷＬ（サブワード線ＳＷＬ）に接地電圧ＶＳＳが印加されたときの電圧変化を示す。リーク電流によりストレージノードＳＮの電圧Ｖ（ＳＮ）は、次式で表わされる時間依存性を有する。
Ｖ（ＳＮ）≒Ｖｂｂ＋（ＶＣＣＳ−Ｖｂｂ）・ｅｘｐ（−Ｔ／τａ）
ここでＴは時間を示す。係数τａは、メモリセルの“Ｈ”データ書込時の電荷保持特性を示す特性値である。この特性値τａが大きければ、メモリセルの電荷保持時間が長いことを示す。
ストレージノードＳＮに、Ｈレベルデータが書込まれたとき、このストレージノードの電圧Ｖ（ＳＮ）は、センス電源電圧ＶＣＣＳレベルである。時間Ｔが経過するにつれて、接合間のリーク電流に従ってストレージノード電圧Ｖ（ＳＮ）が徐々に低下する。時刻Ｔ１におけるストレージノードの電圧Ｖｃｒのときにメモリセルデータをビット線に読出した場合、ビット線間の電位差（Ｖｃｒ−ＶＢＬ）・（Ｃｓ／（Ｃｓ＋Ｃｂ））がセンスアンプの感度以下となる。ここで、ＣｓおよびＣｂは、それぞれ、メモリセルキャパシタおよびビット線寄生容量の容量値を示す。すなわち、この時間Ｔ１を経過すると、センスアンプが誤動作し、ＨレベルデータをＬレベルデータへと増幅するＨデータの読出エラーが生じる。したがって、このメモリセルに対し、時間Ｔ１以内に、リフレッシュを行なう必要がある。特性値τａは、メモリセルごとにより異なり（製造パラメータのばらつきによる）、リフレッシュ間隔は最悪ケースで決定される。すなわち、この半導体記憶装置内で一番短いデータ保持時間を有する、すなわち特性値τａの最も小さい値により、リフレッシュ間隔ｔＲＥＦｍａｘが決定される。
混載ＤＲＡＭのプロセスにおいては、同一チップ上に集積化されるロジックと同一の製造プロセスが適用される。したがって、ロジックのトランジスタの性能を引出すために、ロジックプロセスにおいては標準となっているトランジスタのソースおよびドレイン拡散層へのサリサイドプロセス等も混載ＤＲＡＭのプロセスに導入されている。したがって、メモリキャパシタ形成時の高熱処理のサーマルバジェット（熱処理の実行時間と温度との積）を低減している。そのため、混載ＤＲＡＭは、汎用ＤＲＡＭに比べて、不純物領域および絶縁膜に十分な時間所定の温度で熱処理できず、接合リーク電流およびキャパシタ絶縁膜のリーク電流が少し大きい。
また、図６９に示すような、円筒型のスタックトキャパシタセル構造を有する場合、ＤＲＡＭ部とロジック部との間に大きな段差が生じる。ＣＭＰ（ケミカル・メカニカル・ポリッシング）プロセスにより、配線間の層間絶縁膜をある程度平坦化しても、段差を完全になくすことはできない。したがって、写真製版工程における露光工程での段差部における反射光の乱反射等により、メタル配線のピッチを十分小さくすることができない。このため、ロジックの高密度ライブラリに必要とされるメタル配線ピッチを実現することが困難となる。そこで、メモリセルキャパシタの容量値をある程度犠牲にして、スタックトキャパシタのストレージノードの高さを低くする（円筒形部分の高さを低くする）ことにより、配線間の層間絶縁膜の完全な平坦化を図り、ＤＲＡＭ部とロジック部との段差をなくして、ロジックライブラリのゲート密度を高くしている。したがって、このメモリセルキャパシタの容量値が汎用ＤＲＡＭに比べて小さくなっており、蓄積電荷量も応じて低減される。
また、混載ＤＲＡＭは、高速動作するロジック部と同一半導体チップ上に集積化されている。このため、高速動作するロジック部からの熱伝導により、汎用ＤＲＡＭに比べて、混載ＤＲＡＭ部の温度が高くなる傾向があり、またこのロジック部の高速動作により、混載ＤＲＡＭ部の電源線および基板へのノイズも受けやすくなる。これらのプロセス上またはチップ動作上の種々の要因により、混載ＤＲＡＭのリフレッシュ特性が汎用ＤＲＡＭに比べて劣化する。また、動作期間中において、混載ＤＲＡＭのリフレッシュ間隔を、汎用ＤＲＡＭに比べて短くする必要があり、データ保持のための消費電流が増大する。
また、スリープモード時などのように、ロジック部が動作を停止している場合に、混載ＤＲＡＭの記憶データを保持するために、周期的にリフレッシュを実行するセルフリフレッシュを行なう必要がある。この場合においても、セルフリフレッシュモード時のリフレッシュ間隔が、汎用ＤＲＡＭに比べて短くなるため、スリープモード時の消費電流が増大する。特に、電池駆動の携帯情報機器およびデジタルカメラ等の製品に混載ＤＲＡＭを用いたシステムＬＳＩを応用する場合、記憶容量の増大よりも、低消費電力が重要な要因となる。したがって、上述のようなリフレッシュ特性の悪化に伴う消費電流の増大は、電池駆動の機器への用途に対し大きな問題となる。
また、ＤＲＡＭは、ロジックと同一半導体基板上に集積化される。混載ＤＲＡＭは、したがって、できるだけ高速動作するロジックの動作速度に応じて動作し、ロジックのウェイト時間を短くするのが好ましい。従来の混載ＤＲＡＭにおいては、階層ワード線構成が用いられ、この行選択に対する時間を短くすることが図られている。したがって、消費電流を低減するとともに、このロウアクセス時間（行選択に要する時間）をできるだけ短くするのが好ましい。
また、低消費電流を実現する場合、内部構成を変更した場合、冗長置換による不良救済構成が変更されても、不良救済効率を低下させるのを防止して歩留りを改善する必要がある。
それゆえ、この発明の目的は、低消費電力を実現することのできる半導体記憶装置を提供することである。
この発明の他の目的は、リフレッシュ特性が改善される混載ＤＲＡＭを提供することである。
この発明のさらに他の目的は、低消費電力でかつロウアクセス時間を短縮することのできる半導体記憶装置を提供することである。
この発明のさらに他の目的は、リフレッシュ特性およびロウアクセス時間が共に改善される混載ＤＲＡＭを提供することである。
この発明のさらに他の目的は、効率的にロウの不良を救済することのできる低消費電流の半導体記憶装置を提供することである。
この発明のさらに他の目的は、不良ロウの救済効率を改善することのできる、ツインセルモードで動作する半導体記憶装置を提供することである。
この発明に係る半導体記憶装置は、行列状に配列される複数のノーマルメモリセルと、各ノーマルメモリセル行に対応して配置され、各々に対応の行のノーマルメモリセルが接続する複数のノーマルサブワード線と、各々が所定数のノーマルサブワード線に対応して配置される複数のノーマルメインワード線と、少なくとも所定数の行に配置される複数のスペアメモリセルと、このスペアメモリセルの行に対応して配置され、各々に対応の行のスペアメモリセルが接続する複数のスペアサブワード線と、複数のスペアサブワード線の所定数のサブワード線に対応して各々が配置される少なくとも１本のスペアメインワード線と、アドレス信号に従って不良のノーマルサブワード線が指定されたか否かを判定する第１のスペア判定回路と、このアドレス信号に従って不良ノーマルメインワード線が指定されたか否かを判定する第２のスペア判定回路と、アドレス信号と第１および第２の判定回路の出力信号とに従ってノーマルメインワード線およびノーマルサブワード線を選択的に選択状態に駆動するノーマル行選択回路と、これらのアドレス信号と第１および第２の判定回路の出力信号とに従ってスペアメインワード線およびスペアサブワード線を選択的に選択状態に駆動するスペア行選択回路とを含む。
ノーマル行選択回路は、第１の判定回路の不良検出時にはノーマルメインワード線および対応のノーマルサブワード線を非選択状態とし、かつ第２の判定回路の不良検出時には、アドレス指定されたメインワード線を選択状態に駆動しかつ対応の所定数のノーマルサブワード線のうち予め定められたノーマルサブワード線をアドレス信号にかかわらず非選択状態に保持しつつアドレス指定されたノーマルサブワード線を選択状態に選択的に駆動する。
スペア行選択回路は、第１の判定回路の不良検出時には、アドレス信号に従って対応のスペアメインワード線およびスペアサブワード線を選択状態に駆動し、かつ第２の判定回路の不良検出時には、対応のスペアメインワード線を選択状態に駆動しかつ対応のスペアサブワード線のうち予め定められたノーマルサブワード線に対応するスペアサブワード線を除くスペアサブワード線を非選択状態に保持しつつアドレス信号に対応するスペアサブワード線を選択的に選択状態に駆動する。
好ましくは、アドレス信号に従って不良ノーマルメインワード線が指定されたか否かを判定する第３の判定回がさらに設けられる。この第３の判定回路は、第２の判定回路が検出する不良と異なる態様の不良をノーマルメインワード線が有するかを判定する。ノーマル行選択回路は、第３の判定回路の検出信号に応答してノーマルサブワード線の予め定められたノーマルサブワード線を非選択状態に保持しつつアドレス信号に従ってノーマルメインワード線およびノーマルサブワード線を選択的に選択状態に駆動する。スペア行選択回路は、第３の判定回路の検出信号に応答してスペアサブワード線の予め定められたスペアサブワード線を非選択状態に保持しつつアドレス信号に従ってスペアサブワード線を選択的に選択状態に駆動する。
好ましくは、予め定められたノーマルサブワード線は、物理的に隣接するノーマルサブワード線である。
また、好ましくは、これらの予め定められたノーマルサブワード線は、同一のノーマルメインワード線に対応して配置される。
またこれに代えて、予め定められたノーマルサブワード線は、隣接ノーマルメインワード線に対応して配置される。
また、好ましくは、ノーマル行選択回路は、第１の動作モード時には、アドレス信号に従って不良非検出時には各列に相補メモリセルデータが読出されるように２本のノーマルサブワード線を同時に選択状態に駆動し、かつ第２の動作モード時には、アドレス信号に従って不良非検出時には１本のノーマルサブワード線を選択状態に駆動する。
ツインセルモード時においては、２本のサブワード線が同時に選択状態へ駆動される。このサブワード線対を単位としてスペアサブワード線で置換する場合、隣接対のサブワード線間においてショートなどの不良が存在した場合、これらの２対のサブワード線を冗長置換する必要が生じ、不良救済効率が低下する。この不良の形態に応じて、冗長置換の態様を変更する。これにより、隣接対のサブワード線間にたとえばショートなどの不良が存在する場合においても、この対をなすサブワード線において不良のサブワード線を冗長置換するだけで不良救済を行なうことができ、不良救済効率が改善される。
また、サブワード線単位で不良判定を行なう第１のスペア判定回路と、メインワード線単位で不良を判定する第２のスペア判定回路とを設け、これらの判定回路の判定結果に応じて、サブワード線の選択態様を変更することにより、効率的にサブワード線における不良の形態に応じて冗長置換形態を変更することができ、冗長置換効率を改善することができる。
また、メインワード線レベルでの不良判定を行なう第３の判定回路をさらに設けることにより、より数多くのサブワード線不良の形態に応じて柔軟に冗長置換形態を変更することができ、サブワード線のショートの種類に応じて、不良救済のための冗長置換を全てサブワード線単位で行なうことができ、不良救済効率を改善することができる。
また、予め定められたサブワード線を物理的に隣接するサブワード線とすることにより、隣接サブワード線間のショートなどの不良をサブワード線単位の冗長置換により容易に救済することができる。
また、同一のメインワード線に対応して配置されたノーマルサブワード線を不良検出時非選択状態とすることにより、同一メインワード線に接続される隣接サブワード線間のショート等の不良を冗長置換によりサブワード線単位で容易に効率的に救済することができる。
また、隣接ノーマルメインワード線に対応して配置される隣接サブワード線を不良検出時非選択状態とすることにより、隣接サブワード線間のショートなどの不良をサブワード線単位の冗長置換により救済することができる。
また、この半導体記憶装置において、ツインセルモード時、不良検出時スペアサブメインワード線およびノーマルメインワード線を選択状態へ駆動することにより、サブワード線単位での冗長置換においても、正確にビット線対に相補メモリセルデータを読出すことができ、ツインセルモードで動作する不良救済効率の優れた低消費電力の半導体記憶装置を実現することができる。
この発明の実施の形態１に従う半導体記憶装置のアレイ部の構成を概略的に示す図である。 この発明の実施の形態１における同時に選択されるメモリセルの構成を示す図である。 図２に示すメモリセルのデータ読出動作を示す信号波形図である。 図２におけるメモリセルのストレージノードの電圧の時間変化を示す図である。 図４の時刻Ｔ２におけるメモリセルデータ読出時の信号波形を示す図である。 この発明の実施の形態１に従う半導体記憶装置のワード線駆動部の構成を示す図である。 図６に示すサブデコード信号発生部の構成を概略的に示す図である。 図７に示すプリデコード回路の構成を示す図である。 図７に示す制御信号発生部の構成を概略的に示す図である。 図７に示すサブデコード信号発生回路の構成を示す図である。 リフレッシュアドレスを発生するリフレッシュカウンタの構成の一例を示す図である。 （Ａ）および（Ｂ）は、図１１に示すリフレッシュカウンタの動作を示すタイミングチャート図である。 図１１に示すリフレッシュ動作完了指示信号発生部の構成を概略的に示す図である。 この発明の実施の形態１に従う半導体記憶装置の全体の構成を概略的に示す図である。 図１４に示す内部電圧発生回路ブロックに含まれる昇圧電圧発生回路の構成を概略的に示す図である。 図１４に示すセルフリフレッシュタイマブロックに含まれるセルフリフレッシュタイマの構成を概略的に示す図である。 この発明の実施の形態１の変更例の構成を概略的に示す図である。 図１７に示すサブデコード信号発生部の構成を概略的に示す図である。 図１８に示すプリデコード回路の構成を示す図である。 この発明の実施の形態２に従う半導体記憶装置のアレイ部の構成を概略的に示す図である。 図２０に示すサブワードドライバの構成を示す図である。 この発明の実施の形態３に従う半導体記憶装置の要部の構成を概略的に示す図である。 この発明の実施の形態３に従う半導体記憶装置の動作を説明するための図である。 この発明の実施の形態４に従う半導体記憶装置の要部の構成を概略的に示す図である。 この発明の実施の形態４の変更例１の構成を概略的に示す図である。 この発明の実施の形態４の変更例２の構成を概略的に示す図である。 この発明の実施の形態５に従う半導体記憶装置の要部の構成を概略的に示す図である。 図２７に示す半導体記憶装置の１組のサブワード線に関連する部分の構成をより具体的に示す図である。 この発明の実施の形態６に従う半導体記憶装置の要部の構成を概略的に示す図である。 図２９に示す回路の動作を示す信号波形図である。 この発明の実施の形態６におけるビット線プリチャージ／イコライズ回路の動作を模式的に示す図である。 図２９に示すイコライズ制御回路の構成を示す図である。 図３２に示すイコライズ制御回路の動作を示す信号波形図である。 この発明の実施の形態６の変更例のビット線プリチャージ／イコライズ回路の構成を示す図である。 この発明の実施の形態６の変更例のためのイコライズ制御回路の構成を示す図である。 図３５に示すイコライズ制御回路の動作を示す信号波形図である。 この発明の実施の形態７に従う半導体集積回路装置の全体の構成を概略的に示す図である。 この発明の実施の形態７に従うビット線プリチャージ／イコライズ回路の構成を示す図である。 この発明の実施の形態７の変更例を示す図である。 この発明の実施の形態８に従う半導体記憶装置のアレイ部の構成を概略的に示す図である。 この発明の実施の形態８におけるスペアＩＯ線対とＩＯ線対の対応関係を概略的に示す図である。 この発明の実施の形態８における不良列救済単位を模式的に示す図である。 この発明の実施の形態８に従う半導体記憶装置の要部の構成を概略的に示す図である。 図４３に示すイコライズ回路群の構成をより具体的に示す図である。 この発明の実施の形態９に従うイコライズ回路部の構成を概略的に示す図である。 この発明の実施の形態９に従うイコライズ回路部の構成をより具体的に示す図である。 （Ａ）および（Ｂ）は、この発明の実施の形態９の変更例をそれぞれ示す図である。 この発明の実施の形態１０におけるメモリサブアレイの配置およびショートを示す図である。 この発明の実施の形態１０に従う行選択系回路の構成を概略的に示す図である。 この発明の実施の形態１０におけるサブデコード信号の伝達経路を概略的に示す図である。 図５０に示すノーマルプリデコードの回路の構成を示す図である。 図５０に示すスペアプリデコード回路の構成を示す図である。 図４９に示すサブワード線対レベルの不良アドレスプログラム時の冗長置換の対応を概略的に示す図である。 任意ワード線レベルでの不良アドレスプログラム時における冗長置換の対応を概略的に示す図である。 この発明の実施の形態１０の変更例におけるショートの一例を示す図である。 この発明の実施の形態１０の変更例１における行選択系回路の構成を概略的に示す図である。 図５６に示すノーマルプリデコード回路の構成を示す図である。 図５６に示すスペア用プリデコード回路の構成を示す図である。 メインワード線対での不良アドレスプログラム時の冗長置換の対応の一例を示す図である。 この発明の実施の形態１０の変更例２における不良アドレスプログラム部の構成を概略的に示す図である。 この発明の実施の形態１０の変更例２におけるロウアドレスビットとノーマルメインワード線およびノーマルサブワード線の対応を示す図である。 この発明の実施の形態１０における不良ロウアドレスビットと対応のスペア判定結果信号の対応関係を模式的に示す図である。 この発明の実施の形態１１に従うプリデコーダの構成を示す図である。 この発明の実施の形態１１におけるツインセル単位の構成を概略的に示す図である。 この発明の実施の形態１１におけるリフレッシュアドレスを発生するリフレッシュカウンタの構成を概略的に示す図である。 この発明の実施の形態１１におけるリフレッシュアドレスの発生シーケンスの一例を示す図である。 従来の半導体記憶装置の全体の構成を概略的に示す図である。 従来の半導体記憶装置のアレイ部の構成を概略的に示す図である。 従来の半導体記憶装置のメモリセルの断面構造を概略的に示す図である。 従来の半導体記憶装置のメモリセルの記憶電荷量の時間変化を示す図である。
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体記憶装置のアレイ部の構成を概略的に示す図である。図１においては、メモリセルＭＣは、列方向に隣接するメモリセルがビット線コンタクトＢＣＴを共有するように配置される。ビット線コンタクトＢＣＴを共有する２つのメモリセルＭＣにより１つのレイアウト単位ＬＵが構成される。このレイアウト単位ＬＵは、列方向において１列おきに配置され、また行方向において２行おきに配置される。ビット線コンタクトＢＣＴも、したがって、列方向に整列して４行おきに配置され、また行方向においてもビット線コンタクトＢＣＴは１列おきに配置される。行方向においては、レイアウト単位ＬＵが１列ずれて配置される。図１に示すように、ビット線コンタクトＢＣＴを斜め方向に結んで求められるメモリセルＭＣの最小ピッチ長のビット線方向への斜影した長さが、メモリセルＭＣの列方向の配置ピッチの１／２であり、この図１に示すメモリセル配置は、「ハーフピッチセル」配置と呼ばれる。
メモリセルＭＣ（レイアウト単位ＬＵ）の各列に対応してビット線ＢＬおよびＺＢＬが交互に配置される。これらのビット線ＢＬおよびＺＢＬは対をなして配設され、各ビット線対に対しセンスアンプ回路Ｓ／Ａが配置される。
メモリセルＭＣの各行に対応してサブワード線ＳＷＬが配置され、サブワード線ＳＷＬには、それぞれ対応の行のメモリセルＭＣが接続される。サブワード線ＳＷＬは、メモリサブアレイＭＳＡの両側に配置されるサブワードドライバ帯ＳＷＤＥＢおよびＳＷＤＯＢに含まれるサブワードドライバにより駆動される。サブワードドライバ帯ＳＷＤＥＢに含まれるサブワードドライバＳＷＤＥ０、ＳＷＤＥ１およびＳＷＤＥ２は、それぞれ偶数のサブワード線ＳＷＬＬ０、ＳＷＬＬ２、ＳＷＬＬ４、ＳＷＬＬ６、およびＳＷＬＬ８を、図示しない対応のメインワード線およびサブデコード信号ＳＤ＜０＞およびＳＤ＜２＞に従って駆動する。これらのサブワードドライバＳＷＤＥ０、ＳＷＤＥ１およびＳＷＤＥ２は、対応のメインワード線が選択状態のとき、サブデコード信号ＳＤ＜０＞およびＳＤ＜２＞に従って、対応の２つのサブワード線のうちの一方を選択状態へ駆動する（サブデコード信号が選択状態のとき）。
サブワードドライバ帯ＳＷＤＯＢにおいては、奇数サブワード線ＳＷＬＲ１、ＳＷＬＲ３、ＳＷＬＲ５およびＳＷＬＲ７に対してサブワードドライバＳＷＤＯ０、ＳＷＤＯ１およびＳＷＤＯ２が設けられる。これらのサブワードドライバＳＷＤＯ０、ＳＷＤＯ１、ＳＷＤＯ２には、それぞれ２つのサブワード線が対応して設けられ、これらのサブワードドライバＳＷＤＯ０、ＳＷＤＯ１およびＳＷＤＯ２は、図示しないメインワード線上の信号とサブデコード信号ＳＤ＜３＞およびＳＤ＜１＞に従って対応のサブワード線を選択状態へ駆動する。
メインワード線は、４本のサブワード線に対して１本配置される。すなわち、サブワード線ＳＷＬＬ０、ＳＷＬＲ１、ＳＷＬＬ２およびＳＷＬＲ３に対して１つのメインワード線が位置され、サブワード線ＳＷＬＬ４、ＳＷＬＲ５、ＳＷＬＬ６およびＳＷＬＲ７に対して１つのメインワード線が配置される。
行選択時においては、隣接するサブワード線を同時に選択する。すなわち、アドレス信号に従って、アドレス指定されたサブワード線およびこの隣接するサブワード線の対ＳＷＬＰを同時に選択する。図１に示すように、たとえばサブワード線ＳＷＬＬ０およびＳＷＬＲ１が同時に選択される。メモリセルＭＣ１およびＭＣ２を１ビット／２セルモード（ツインセルモード）時のメモリ単位（以下、ツインセル単位と称す）ＭＴＵとして、１ビット情報を記憶する。すなわち、メモリセルＭＣ１およびＭＣ２の一方に、Ｈレベルデータを書込み、他方のメモリセルにＬレベルデータを書込む。センスアンプ回路Ｓ／Ａは、ビット線ＢＬおよびＺＢＬの電位を差動増幅している。したがって、ビット線ＢＬおよびＺＢＬに、常に相補メモリセルデータが読出されるため、ＨレベルデータおよびＬレベルデータがビット線ＢＬおよびＺＢＬに伝達され、これをセンスアンプ回路Ｓ／Ａで差動増幅する。
すなわち、列方向において最も近いビット線コンタクトの間に配置される２つのサブワード線を同時に選択する。ハーフピッチセル配置であるため、ビット線コンタクトの間に配置されるサブワード線を同時に２本選択状態へ駆動することにより、行および列方向において隣接するレイアウト単位ＬＵの近接メモリセルＭＣがビット線ＢＬおよびＺＢＬにそれぞれ結合される。これにより、ツインセルモード時におけるメモリ単位ＭＴＵの２つのメモリセルにＨレベルデータおよびＬレベルデータを書込む。
たとえば、図２に示すように、隣接するサブワード線ＳＷＬａおよびＳＷＬｂとビット線ＺＢＬおよびＢＬの交差部には、それぞれメモリセルＭＣ１およびＭＣ２が配置される。これらの２つのメモリセルＭＣ１およびＭＣ２を、１ビット／２セルモード（以下、ツインセルモードと称す）においては、１ビット情報を記憶するための単位ＭＴＵとして用いる。ビット線ＢＬおよびＺＢＬは、センスアンプ回路Ｓ／Ａに結合されており、それらの電位が差動増幅される。したがって、常に、メモリセルＭＣ１およびＭＣ２には、相補なデータが記憶される。
図３は、図２に示すツインセル単位ＭＴＵのビット“０”の記憶情報読出時におけるビット線の電位変化を示す信号波形図である。スタンバイ状態時すなわちサブワード線ＳＷＬａおよびＳＷＬｂが非選択状態のとき、ビット線ＢＬおよびＺＢＬは、中間電圧ＶＣＣＳ／２の電圧レベルにプリチャージされかつイコライズされている。ロウアクティブコマンドが与えられ行選択動作が行なわれ、サブワード線が選択状態へ駆動されると、サブワード線ＳＷＬａおよびＳＷＬｂがともに、昇圧電圧ＶＰＰレベルに駆動される。このサブワード線ＳＷＬａおよびＳＷＬｂが選択状態へ駆動されると、メモリセルＭＣ１からＨレベルデータがビット線ＺＢＬ上に読出され、一方、メモリセルＭＣ２からＬレベルデータがビット線ＢＬ上に読出される。したがって、ビット線ＺＢＬは、中間電圧ＶＣＣＳ／２から読出電圧ΔＶ１だけその電圧レベルが上昇し、またビット線ＢＬは、中間電圧ＶＣＣＳ／２から読出電圧ΔＶ２だけその電圧レベルが低下する。これが、セルデータ読出期間である。
このセルデータ読出期間が完了すると、センスアンプ活性化信号ＳＯＮおよびＺＳＯＰを活性化し、センスアンプ回路Ｓ／Ａを活性化する。センスアンプ回路Ｓ／Ａは、ビット線ＢＬおよびＺＢＬの電位差（ΔＶ１＋ΔＶ２）を差動増幅する。したがって、センスアンプ回路Ｓ／Ａに含まれるＮチャネルＭＯＳトランジスタＮ１およびＮ２の一方は、センスアンプ活性化信号ＳＯＮが活性化されると、即座に導通し、ローレベルのビット線を接地電圧レベルへ駆動する。すなわち、このセンスアンプ回路Ｓ／Ａに対しては常に、ツインセル単位ＭＴＵの記憶データの“１”および“０”のいずれにかかわらず、Ｈレベルの読出電圧およびＬレベルの読出電圧が伝達されるため、このセンスアンプ回路Ｓ／ＡのＮチャネルＭＯＳトランジスタＮ１およびＮ２は高速でセンス動作を、センスアンプ活性化信号ＳＯＮの活性化時実行する。したがって、従来の１ビット／１セルの動作モードに比べて、高速センスが可能となる。また、ビット線ＢＬおよびＺＢＬの電位差は（ΔＶ１＋ΔＶ２）であり、１ビット／１セルの動作モードに比べて、読出電圧は大きく、センスマージンを十分に確保することができる。
図４は、図２に示すツインセル単位ＭＴＵのメモリセルＭＣ１およびＭＣ２の蓄積電荷量の時間変化を示す図である。メモリセルＭＣ１のストレージノードＳＮ１の電圧Ｖ（ＳＮ１）は、Ｈレベルデータが書込まれているため、初期時アレイ電源電圧ＶＣＣＳレベルである。一方メモリセルＭＣ２は、Ｌレベルデータを記憶しているため、ストレージノードＳＮ２の電圧Ｖ（ＳＮ２）は、初期時、接地電圧ＶＳＳ（＝０Ｖ）である。この状態でスタンバイ状態に入り、サブワード線ＳＷＬａおよびＳＷＬｂを接地電圧レベルに設定し、かつビット線ＢＬおよびＺＢＬを中間電圧ＶＣＣＳ／２の電圧レベルに設定する。メモリトランジスタの基板領域には、負電圧Ｖｂｂが印加される。この場合、ストレージノードＳＮ１およびＳＮ２の電圧の時間変化は次式で表わされる。
Ｖ（ＳＮ１）≒Ｖｂｂ＋（ＶＣＣＳ−Ｖｂｂ）・ｅｘｐ（−Ｔ／τａ）、
Ｖ（ＳＮ２）≒Ｖｂｂ・｛１−ｅｘｐ（−Ｔ／τｂ）｝
この場合、ビット線ＢＬおよびＺＢＬの読出電圧差ΔＶＢＬは次式で表わされる。
ΔＶＢＬ＝Ｃｓ・（Ｖ（ＳＮ１）−Ｖ（ＳＮ２））／（Ｃｓ＋Ｃｂ）
時刻Ｔ１は、従来の１ビット／１セル構成のＤＲＡＭで、センスマージンが不十分となり、読出エラーが生じる時間である。しかしながら、１ビット／２セルの動作モードにおいては、この時刻Ｔ１においても、ストレージノード電圧Ｖ（ＳＮ１）およびＶ（ＳＮ２）の差は十分な大きさを有している。ストレージノードＳＮ１の電圧Ｖ（ＳＮ１）が中間電圧ＶＣＣＳ／２の電圧レベルにまで低下しても、ストレージノードＳＮ２の電圧Ｖ（ＳＮ２）も同様に低下しており、これらの電圧Ｖ（ＳＮ１）およびＶ（ＳＮ２）の電圧差は十分な大きさを有している。
時刻Ｔ２においては、データの読出を行なった場合、ビット線ＺＢＬには、中間電圧ＶＣＣＳ／２が伝達され、その電圧レベルは変化せず、一方、ビット線ＢＬに、Ｌレベルデータの読出電圧（−ΔＶ２）が伝達される。
図５は、この図４に示す時刻Ｔ２におけるメモリセルデータのセンス動作を示す信号波形図である。すなわち、図５に示すように、図４に示す時刻Ｔ２においてメモリセルデータを読出した場合、ビット線ＺＢＬ上の読出電圧ΔＶ１は０Ｖに等しい。一方、ビット線ＢＬ上には、ストレージノードＳＮ２の電圧レベルに応じた読出電圧−ΔＶ２が伝達される。従来の１ビット／１セル構成のＤＲＡＭにおけるＬレベルデータ読出時の読出電圧とほぼ同じ大きさの読出電圧が、ビット線ＢＬ上に読出される。したがって、従来の１ビット／１セル構成のＤＲＡＭのＬレベルデータ読出時のセンス動作時の信号波形と同じような波形が得られ、従来のＤＲＡＭと同様のセンス速度で正常にセンス動作を行なうことができる。
図４に再び戻って、時間がさらに時刻Ｔ２を超えて経過し、ストレージノードＳＮ１の電圧Ｖ（ＳＮ１）がビット線プリチャージ電圧ＶＣＣＳ／２よりも低くなっても、ビット線ＢＬおよびＺＢＬの電位差が、センスアンプ回路のセンス感度以上であれば、センス動作は遅くなるものの（ＮチャネルＭＯＳトランジスタのオン状態への移行速度が低下する）、正常にメモリセルデータの検知増幅を行なうことができる。
したがって、最大リフレッシュ時間ｔＲＥＦｍａｘを大きくするロングリフレッシュモードを設定することができる。このロングリフレッシュモードにおいては、図６７に示すリフレッシュ要求信号ＦＡＹの周期を、１桁近く大きくすることができ、データ保持のための消費電流を低減することができる。
また、ビット線ＢＬおよびＺＢＬの対に読出される相補データにより、Ｈレベルデータの読出電圧ΔＶ１が小さい場合でも、Ｌレベルデータの読出電圧−ΔＶ２が十分な大きさであれば、正常なセンスを行なうことができる。したがって、ストレージノードＳＮに対しフルＶＣＣＳを伝達する必要がなくなる。これは、ワード線（メイン／サブワード線）の駆動電圧に必要な電圧レベルが、アレイ電源電圧（センス電源電圧）ＶＣＣＳとメモリセルのアクセストランジスタのしきい値電圧（Ｖｔｈｃ）よりも十分大きくしなければならないという制約が緩和されることを意味する。すなわち、昇圧電圧ＶＰＰの電圧レベルを適当に下げることができ、昇圧電圧ＶＰＰを発生する昇圧電圧発生回路（通常チャージポンプ回路で構成される）の消費電流を低減でき、応じて半導体記憶装置の通常動作時の消費電流をも小さくすることができる。
図６は、サブワードドライバの構成を示す図である。図６においては、メインワード線ＺＭＷＬ０に関連する部分の構成を示す。
メモリサブアレイＭＳＡにおいては、このメインワード線ＺＭＷＬ０に対して、４本のサブワード線ＳＷＬＬ０、ＳＷＬＲ１、ＳＷＬＬ２、およびＳＷＬＲ３が配設される。
このメインワード線ＺＭＷＬ０に対し、奇数サブワードドライバＳＷＤＯがサブワードドライバ帯の一方に配設され、また他方のサブワードドライバ帯ＳＷＤＢにおいて偶数サブワードドライバＳＷＤＥが配設される。偶数サブワードドライバＳＷＤＥは、メインワード線ＺＭＭＷＬ０上の信号とサブデコード信号ＳＤ＜０＞およびＺＳＤ＜０＞に従ってサブワード線ＳＷＬＲ０を駆動するサブワードドライブ回路ＳＷＤＲ０と、メインワード線ＺＭＷＬ０の信号とサブデコード信号ＳＤ＜２＞およびＺＳＤ＜２＞に従ってサブワード線ＳＷＬＲ２およびＳＷＬＬ２を駆動するサブワードドライブ回路ＳＷＤＲ２を含む。１つのサブワードドライブ回路ＳＷＤＲにより、２つのメモリサブアレイにおけるサブワード線を駆動することによりサブワードドライバ帯の占有面積を低減する。
サブワードドライバＳＷＤＯは、メインワード線ＺＭＷＬ０上の信号とサブデコード信号ＳＤ＜１＞およびＺＳＤ＜１＞に従ってサブワード線ＳＷＬＲ１およびＳＷＬＬ１を駆動するサブワードドライブ回路ＳＷＤＲ１と、メインワード線ＺＭＷＬ０上の信号とサブデコード信号ＳＤ＜３＞およびＺＳＤ＜３＞に従ってサブワード線ＳＷＬＲ３およびＳＷＬＬ３を駆動するサブワードドライブ回路ＳＷＤＲ３を含む。これらのサブワードドライブ回路ＳＷＤＲ１およびＳＷＤＲ３各々は、２つのメモリサブアレイのサブワード線を同時に駆動する。
サブデコード信号ＳＤ＜０＞−ＳＤ＜３＞およびＺＳＤ＜０＞−ＳＤ＜３＞は、センスアンプ帯ＳＡＢを延在する信号線上を伝達されるサブデコードファースト信号ＺＳＤＦ＜０＞−ＺＳＤＦ＜３＞から生成される。すなわち、サブデコード信号ＳＤ＜０＞は、サブデコードファースト信号ＺＳＤＦ＜０＞を受けるインバータＩＶ０から生成され、補のサブデコード信号ＺＳＤ＜０＞は、インバータＩＶ０の出力信号を受けるインバータＩＶ１から生成される。サブデコード信号ＳＤ＜２＞は、サブデコードファースト信号ＺＳＤＦ＜２＞を受けるインバータＩＶ２から生成され、サブデコード信号ＺＳＤ＜２＞は、インバータＩＶ２の出力信号を受けるインバータＩＶ３が生成される。サブデコード信号ＳＤ＜１＞は、サブデコード信号ＺＳＤＦ＜１＞を受けるインバータＩＶ４から生成され、サブデコード信号ＺＳＤ＜１＞は、インバータＩＶ４の出力信号を受けるインバータＩＶ５から生成される。サブデコード信号ＳＤ＜３＞は、サブデコードファースト信号ＺＳＤＦ＜３＞を受けるインバータＩＶ６から生成される。サブデコード信号ＺＳＤ＜３＞は、インバータＩＶ６の出力信号を受けるインバータＩＶ７から生成される。これらのインバータＩＶ０−ＩＶ７の出力信号線は、メモリサブアレイＭＳＡ内にのみ延在する。センスアンプ帯ＳＡＢとサブワードドライバ帯ＳＷＤＢの交差部に、これらのインバータＩＶ０−ＩＶ７が、配置される。
サブワードドライブ回路ＳＷＤＲ０−ＳＷＤＲ３は、同一構成を有する。すなわち、サブワードドライブ回路ＳＷＤＲｉ（ｉ＝０−３）は、メインワード線ＺＭＷＬ０上の信号がＬレベルのときオン状態となり、サブデコード信号ＳＤ＜ｉ＞を伝達するＰチャネルＭＯＳトランジスタＱ１と、メインワード線ＺＭＷＬ０上の信号電位がＨレベルのとき導通し、対応のサブワード線ＳＷＬＲｉおよびＳＷＬＬｉを接地電位レベルに保持するＮチャネルＭＯＳトランジスタＱ２と、サブデコード信号ＺＳＤ＜ｉ＞がＨレベルのとき導通し、対応のサブワード線ＳＷＬＲｉおよびＳＷＬＬｉを接地電位レベルに保持するＮチャネルＭＯＳトランジスタＱ３を含む。
メインワード線ＺＭＷＬ０は、選択時、接地電位レベルに駆動される。このときには、ＭＯＳトランジスタＱ２はオフ状態である。ＰチャネルＭＯＳトランジスタＱ１は、サブデコード信号ＳＤ＜ｉ＞がＨレベルのときには導通し、対応のサブワード線ＳＷＬＲｉに、サブデコード信号ＳＤ＜ｉ＞を伝達する。このとき、補のサブデコード信号ＺＳＤ＜ｉ＞はＬレベルであり、ＮチャネルＭＯＳトランジスタＱ３はオフ状態にある。
一方、サブデコード信号ＳＤ＜ｉ＞がＬレベルのときには、ＰチャネルＭＯＳトランジスタＱ１は、ソースおよびゲートが同一電位となり、オフ状態となる。このときには、サブデコード信号ＺＳＤ＜ｉ＞がオン状態となり、対応のサブワード線ＳＷＬＲｉおよびＳＷＬＬｉが接地電位レベルに保持される。これにより、非選択サブワード線がフローティング状態となるのを防止する。サブデコード信号ＳＤ＜０＞−ＳＤ＜３＞は、所定のロウアドレスビットをデコードして生成される。１つのメインワード線ＺＭＷＬに４本のサブワード線ＳＷＬＬ０、ＳＷＬＲ１、ＳＷＬＬ２およびＳＷＬＲ３が配置される４ウェイ階層ワード線の構成の場合、同時に選択状態に駆動されるサブワード線は、ＳＷＬＬ０およびＳＷＬＲ１の組またはＳＷＬＬ２およびＳＷＬＲ３の組である。したがって、サブデコード信号ＳＤ＜１＞およびＳＤ＜０＞を同時に選択状態に設定するかまたは、サブデコード信号ＳＤ＜２＞およびＳＤ＜３＞を同時に選択状態に設定する。
図７は、サブデコードファースト信号発生部の構成を概略的に示す図である。図７において、サブデコードファースト信号発生部は、ロウアドレスイネーブル信号ＲＡＤＥの活性化に応答して、ロジックから与えられるロウアドレスの２ビットＲＡ＜１：０＞を取込み内部ロウアドレスビットＲＡＦ＜１：０＞を生成する入力バッファ／ラッチ回路１と、内部ロウアドレスビットＲＡＦ＜１：０＞をプリデコードしてプリデコード信号Ｘ＜３：０＞を生成するプリデコード回路２と、ワード線活性化信号ＲＸＡＣＴの活性化に応答してプリデコード信号Ｘ＜３：０＞に従ってサブデコードファースト信号ＺＳＤＦ＜３：０＞を生成するサブデコード信号発生回路３を含む。
プリデコード回路２は、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎが非活性状態（Ｈレベル）のときには、内部ロウアドレスビットＲＡＦ＜１：０＞をプリデコードして４ビットのプリデコード信号Ｘ＜３：０＞を生成する。ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎが活性状態にあり１ビット／２セルの動作モードを指定するときには、プリデコード回路２は、内部ロウアドレスビットＲＡＦ＜０＞を縮退してプリデコード信号Ｘ＜３：０＞を生成する。サブデコードファースト信号ＺＳＤＦ＜３：０＞は、ワード線活性化信号ＲＸＡＣＴが活性化されると、プリデコード信号Ｘ＜３：０＞と１対１対応で生成される。したがって、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎの活性化時、サブデコードファースト信号ＺＳＤＦ＜３：０＞も、２つが同時に選択状態に駆動される。
図８は、図７に示すプリデコード回路２の構成の一例を示す図である。図８において、プリデコード回路２は、内部ロウアドレスビットＲＡＦ＜０＞を受けるインバータ２ａと、インバータ２ａの出力信号を受けるインバータ２ｂと、インバータ２ａの出力信号とツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎを受けるＮＡＮＤゲート２ｃと、インバータ２ｂの出力信号とツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎを受けるＮＡＮＤ回路２ｄを含む。ＮＡＮＤ回路２ｃから内部ロウアドレスビットＲＡＤ＜０＞が生成され、ＮＡＮＤ回路２ｄから補の内部ロウアドレスビットＺＲＤ＜０＞が出力される。
プリデコード回路２は、さらに、ロウアドレスビットＲＡＦ＜１＞を受けるインバータ２ｅと、インバータ２ｅの出力ビットＺＲＡＤ＜１＞を受けるインバータ２ｆと、インバータ２ｆからのロウアドレスビットＲＡＤ＜１＞とＮＡＮＤ回路２ｃからのロウアドレスビットＲＡＤ＜０＞を受け、プリデコード信号Ｘ＜３＞を生成するＡＮＤ回路２ｇと、インバータ２ｅからのロウアドレスビットＺＲＡＤ＜１＞とＮＡＮＤ回路２ｃからのロウアドレスビットＲＡＤ＜０＞を受けてプリデコード信号Ｘ＜１＞を生成するＡＮＤ回路２ｈと、インバータ２ｆからのロウアドレスビットＲＡＤ＜１＞とＮＡＮＤ回路２ｄからのロウアドレスビットＺＲＡＤ＜０＞を受けてプリデコード信号Ｘ＜２＞を生成するＡＮＤ回路２ｉと、インバータ２ｅからのロウアドレスビットＺＲＡＤ＜１＞とＮＡＮＤ回路２ｄからのロウアドレスビットＺＲＡＤ＜０＞を受けてプリデコード信号Ｘ＜０＞を生成するＡＮＤ回路２ｊを含む。
ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎは、１ビット／２セルのツインセル動作モードが指定されたときにＬレベルに設定される。この状態においては、ＮＡＮＤ回路２ｃおよび２ｄから出力されるロウアドレスビットＲＡＤ＜０＞およびＺＲＡＤ＜０＞がともにＨレベルの選択状態となり、ロウアドレスビットＲＡ＜０＞が縮退状態に設定される。したがって、インバータ２ａおよび２ｆからのロウアドレスビットＺＲＡＤ＜１＞およびＲＡＤ＜１＞の論理値に従って、プリデコード信号Ｘ＜０＞およびＸ＜１＞の組およびプリデコード信号Ｘ＜２＞およびＸ＜３＞の組の一方がＨレベルの選択状態へ駆動される。したがって常に、隣接ワード線の組が選択状態へ駆動される。
ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎをＨレベルに設定すると、ＮＡＮＤ回路２ｃおよび２ｄはインバータとして動作する。したがって、ロウアドレスビットＲＡ＜１：０＞をプリデコードして、４つのプリデコード信号Ｘ＜０＞−Ｘ＜３＞の１つが選択状態へ駆動される。このツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎにより、１ビット／１セルモードおよびツインセルモードを切換えることができる。
図９は、図７に示すロウ系制御信号発生部の構成を概略的に示す図である。図９において、ロウ系制御信号発生回路は、クロック信号ＣＬＫの立上がりエッジで外部からの制御信号／ＲＡＳ、／ＣＡＳおよび／ＷＥを取込み、制御信号がロウアクティブコマンドのとき、行選択動作活性化信号ＲＡＣＴを発生するコマンドデコード回路４と、この行選択動作活性化信号ＲＡＣＴに従ってロウアドレスイネーブル信号ＲＡＤＥ、ワード線活性化信号ＲＸＡＣＴなどの行系制御信号を発生する行系制御信号発生回路５を含む。この行系制御信号発生回路５は、センスアンプ回路、ビット線プリチャージ／イコライズ回路およびロウデコーダなどの行系回路に対しても制御信号を生成する。ワード線活性化信号ＲＸＡＣＴに従ってまた、メインワード線が選択状態へ駆動される。
図１０は、図７に示すサブデコード信号発生回路３の構成の一例を示す図である。図１０においては、１つのサブデコードファースト信号ＺＳＤＦ＜ｉ＞に対する構成を示す。図１０において、サブデコード信号発生回路３は、プリデコード信号Ｘ＜ｉ＞とワード線活性化信号ＲＸＡＣＴを受けるＮＡＮＤ回路３ａを含む。このＮＡＮＤ回路３ａから、周辺電源電圧Ｖｃｃｐレベルの信号を高電圧Ｖｐｐレベルの信号に変換するレベルシフタ３ｂを介してサブデコードファースト信号ＺＳＦＤ＜ｉ＞が生成される。サブデコードファースト信号ＺＳＤＦ＜ｉ＞は、プリデコード信号Ｘ＜ｉ＞に従って生成されており、２つのプリデコード信号Ｘ＜０＞およびＸ＜１＞またはＸ＜２＞およびＸ＜３＞が選択状態へ駆動されるとき、応じて２つのサブデコードファースト信号も選択状態のＬレベルへ駆動される。したがって、プリデコード回路２においてツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎにおいてロウアドレスビットを１ビット縮退させることにより、２本のサブワード線を同時に選択状態へ駆動することができる。
図１１は、リフレッシュアドレスを発生するリフレッシュカウンタ６の構成の一例を示す図である。図１１において、リフレッシュカウンタ６は、クロック入力に与えられる信号の立上がりに応答して入力Ｄへ与えられる信号を取込みかつ出力するＤ型フリップフロップ６ａ０−６ａ１０と、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎを受けるインバータ６ｂと、インバータ６ｂの出力信号に応答して、リフレッシュ動作完了指示信号ＲＥＦ＿ＲおよびＤ型フリップフロップ６ａ０の出力ＺＱからの信号の一方を選択して、Ｄ型フリップフロップ６ａ１のクロック入力へ与えるマルチプレクサ６ｃを含む。
Ｄ型フリップフロップ６ａ０−６ａ１０の各々は、自身の出力ＺＱからの出力信号をＤ入力に受ける。Ｄ型フリップフロップ６ａ１−６ａ１０は、それぞれ、出力ＺＱからの信号を次段のＤ型フリップフロップのクロック入力へ与える。初段のＤ型フリップフロップ６ａ０は、そのクロック入力にリフレッシュ動作完了指示信号ＲＥＦ＿Ｒを受ける。またこれらのＤ型フリップフロップ６ａ０−６ａ１０は、リセット信号ＲＳＴに応答して、その出力Ｑからの信号が“０”にリセットされる。
この図１１に示すリフレッシュカウンタ６は、リプルカウンタをベースにしたカウンタであり、Ｄ型フリップフロップ６ａ０−６ａ１０の出力Ｑから、リフレッシュアドレスビットＱＡ＜０＞−ＱＡ＜１０＞が出力されて、次段のプリデコーダへ与えられる。マルチプレクサ６ｃは、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎがＬレベルであり、１ビット／２セルのツインセルモードを示すときには、リフレッシュ動作完了信号ＲＥＦ＿Ｒを選択する。したがって、この１ビット／２セルモード（ツインセルモード）のときには、リフレッシュ動作ごとに、ビットＱＡ＜１＞−ＱＡ＜１０＞のカウント値が１ずつ増分される。１ビット／１セルモード時においては、マルチプレクサ６ｃは、Ｄ型フリップフロップ６ａ０の出力ＺＱからの出力信号を選択しており、したがって、ビットＱＡ＜０＞−ＱＡ＜１０＞のカウント値が、リフレッシュ動作ごとに、１ずつ増分される。
図１２（Ａ）および（Ｂ）は、図１１に示すリフレッシュアドレスカウンタ６の動作を示すタイミングチャート図である。以下、図１２（Ａ）および（Ｂ）を参照して、この図１１に示すリフレッシュ動作カウンタ６の動作について説明する。
また、図１２（Ａ）において、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎがＨレベルの状態に設定された１ビット／１セルモードでの動作について説明する。この場合、マルチプレクサ６ｃは、Ｄ型フリップフロップ６ａ０の出力ＺＱからの信号を選択している。したがって、リフレッシュ動作完了指示信号ＲＥＦ＿Ｒが発生されるごとに、初段のＤ型フリップフロップ６ａ０からの出力ビットＱＡ＜０＞は、０および１を繰返す。残りのフリップフロップ６ａ１−６ａ１０は、それぞれ前段のＤ型フリップフロップの出力ＺＱがＨレベルに立上がるとき、すなわち前段のＤ型フリップフロップ６ａｊからのアドレスビットＱＡ＜ｊ＞が０に立下がるときに、その出力ビットの状態を変化させる。したがって、ビットＱＡ＜１０：１＞のカウント値は、リフレッシュ動作完了指示信号ＲＥＦ＿Ｒが２つ発生されるごとに１ずつ増分される。したがって、この場合リフレッシュアドレスは、ビットＱＡ＜１０：０＞の１１ビットのアドレスであるため、リフレッシュ動作完了指示信号ＲＥＦ＿Ｒが発生されるごとに１ずつ増分される。この１１ビットのリフレッシュアドレスであり、２Ｋ回リフレッシュ動作が完了すると、１つのロウのリフレッシュ動作が完了する。
次に、図１２（Ｂ）を参照して、ツインセルモードの動作について説明する。ツインセルモード時においては、マルチプレクサ６ｃは、リフレッシュ動作完了指示信号ＲＥＦ＿Ｒを選択してＤ型フリップフロップ６ａ１のクロック入力へ与える。初段のＤ型フリップフロップ６ａ０にも、リフレッシュ動作完了指示信号ＲＥＦ＿Ｒが与えられている。したがって、このフリップフロップ動作完了指示信号ＲＥＦ＿Ｒが発生されるごとに、ビットＱＡ＜０＞が、０および１を繰返す。一方、アドレスビットＱＡ＜１０：１＞も、リフレッシュ動作完了指示信号ＲＥＦ＿Ｒのカウント値であり、ビットＱＡ＜１０：１＞のカウント値が、０、１、２、…とリフレッシュ動作完了指示信号ＲＥＦ＿Ｒが発生されるごとに１ずつ増分する。
ツインセルモード時においては、アドレスビットＱＡ＜０＞は、プリデコーダにより縮退される。したがって、リフレッシュアドレスは（０，１）、（２，３）、（４，５）、…と２ずつ増分し、２つのロウアドレスの行（サブワード線）が同時に選択される。１Ｋ回リフレッシュを行なえば全ロウが１回リフレッシュされる。これにより、ツインセルモード時および１ビット／１セルモード時いずれにおいても、正確にリフレッシュを行なうことができる。
図１３は、リフレッシュ動作完了指示信号発生部の構成を概略的に示す図である。図１３において、リフレッシュ動作完了指示信号発生部は、リフレッシュ要求信号ＦＡＹに応答してメモリセルデータのリフレッシュに必要な内部ＲＡＳ幅（ロウアクティブ期間）を決定する所定の時間幅を有するワンショットのパルス信号を発生するワンショットパルス発生回路７と、ワンショットパルス発生回路７からのパルス信号ＡＣＴｒの立下がり（非活性化）に応答してワンショットのパルス信号を発生するワンショットパルス発生回路８を含む。このワンショットパルス発生回路８から、リフレッシュ動作完了指示信号ＲＥＦ＿Ｒが出力される。ワンショットパルス発生回路７からのパルス信号ＡＣＴｒが、行選択動作活性化信号として行系制御回路へ与えられる。このパルス信号ＡＣＴｒが活性状態の間、行系制御回路が、先の図９に示すようなワード線活性化信号ＲＸＡＣＴなどを所定のシーケンスで発生する。
図１４は、この発明の実施の形態１に従う混載ＤＲＡＭの全体の構成を概略的に示す図である。この図１４においては、ロウアドレス入力回路／リフレッシュカウンタ１６およびロウプリデコーダ２０へは、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎが制御信号として与えられる。また、内部電圧発生回路／セルフリフレッシュタイマブロック２５に対しても、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎが与えられる。このロウプリデコーダ２０は、図７および図８に示すプリデコード回路を含み、ツインセルモード時においては、最下位のアドレスビットを縮退する。ロウアドレス入力回路／リフレッシュカウンタ１６は、図１１に示すリフレッシュカウンタ６を含み、ツインセルモード時においてはリフレッシュ回数が１／２倍となるようにそのアドレス発生態様を変更する。
ブロック２５においては、昇圧電圧ＶＰＰを発生する回路およびリフレッシュ要求信号ＦＡＹを発生するためのセルフリフレッシュタイマが含まれる。ツインセルモード時においては、昇圧電圧ＶＰＰの電圧レベルを低下させ、またセルフリフレッシュ間隔を長くする。他の構成は図２９に示す構成と同じであり、対応する部分には同一参照符号を付す。
図１５は、図１４に示す内部電圧発生回路／セルフリフレッシュタイマブロック２５に含まれるＶＰＰ発生回路の構成を概略的に示す図である。図１５において、ＶＰＰ発生回路２５ａは、昇圧電圧Ｖｐｐを所定の分圧比で分圧して分圧電圧Ｖｐｐｄを生成する分圧回路２０ａと、セルフリフレッシュモード指示信号ＳＲＥＦの非活性化時起動され、基準電圧Ｖｒｅｆ１と分圧回路２６ａの出力する分圧電圧Ｖｐｐｄの電圧レベルを比較するレベル検出回路２６ｂと、レベル検出回路２６ｂからのイネーブル信号ＥＮ１の活性化時起動され、所定の周期で発振動作を行なうリングオシレータ２６ｃと、リングオシレータ２６ｃからの発振信号に従ってチャージポンプ動作を行なって昇圧電圧ＶＰＰを生成するチャージポンプ回路２６ｄを含む。レベル検出回路２６ｂは、この基準電圧Ｖｒｅｆ１よりも分圧電圧Ｖｐｐｄが低くなった場合にイネーブル信号ＥＮ１を活性化し、昇圧電圧ＶＰＰを、電圧ＶＰ１の電圧レベルに保持する。このチャージポンプ２６ｄは、セルフリフレッシュモード指示信号ＳＲＥＦの非活性化時チャージポンプ動作を行なうため、比較的大きな電荷供給能力を有している。
ＶＰＰ発生回路２５ａは、さらに、セルフリフレッシュモード指示信号ＳＲＥＦが活性状態にあり、かつツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎが非活性状態のＨレベルのときに活性化され、基準電圧Ｖｒｅｆ１と分圧電圧Ｖｐｐｄとを比較するレベル検出回路２６ｅと、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎの非活性化時導通し、レベル検出回路２６ｅからのイネーブル信号ＥＮ２を伝達するトランスファーゲート２６ｇと、セルフリフレッシュ指示信号ＳＲＥＦが活性状態にありかつツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎが活性状態のときに活性化され、基準電圧Ｖｒｅｆ２と分圧電圧Ｖｐｐｄとを比較するレベル検出回路２６ｆと、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎが活性状態のとき導通し、レベル検出回路２６ｆからのイネーブル信号ＥＮ３を伝達するトランスファーゲート２６ｈと、トランスファーゲート２６ｇおよび２６ｈから与えられるイネーブル信号の活性化時起動され所定の周期で発振動作を行なうリングオシレータ２６ｉと、リングオシレータ２６ｉからの発振信号に従ってチャージポンプ動作を行なって昇圧電圧ＶＰＰを生成するチャージポンプ２６ｊを含む。
レベル検出回路２６ｅは、セルフリフレッシュモード時において１ビット／１セルモードの動作時に活性化され、分圧電圧Ｖｐｐｄが、基準電圧Ｖｒｅｆ１よりも低くなるとイネーブル信号ＥＮ２を活性化する。１ビット／１セルモード時においては、トランスファーゲート２６ｇが導通状態であり、リングオシレータ２６ｉが、このレベル検出回路２６ｅからのイネーブル信号ＥＮ２に従って発振動作を実行する。このチャージポンプ２６ｊは、セルフリフレッシュモード時に動作するだけであり、その電荷供給能力は、比較的小さくされる。レベル検出回路２６ｅにより、昇圧電圧ＶＰＰは、電圧ＶＰ１の電圧レベルに保持される。
レベル検出回路２６ｆは、セルフリフレッシュモード時において、ツインセルモードが指定されたときに活性化され、基準電圧Ｖｒｅｆ２よりも、分圧電圧Ｖｐｐｄが低くなったときに、イネーブル信号ＥＮ３を活性化する。ツインセルモード時にはトランスファーゲート２６ｈがオン状態となり、リングオシレータ２６ｉは、レベル検出回路２６ｆからのイネーブル信号ＥＮ３に従って発振動作を行なう。したがって、このレベル検出回路２６ｆは、昇圧電圧ＶＰＰを、電圧ＶＰ０の電圧レベルに設定する。上述のように、基準電圧Ｖｒｅｆ２が、基準電圧Ｖｒｅｆ１よりも低い電圧レベルであり、電圧ＶＰ１＞ＶＰ０の関係を満たす。
ツインセルモードが指定されたときには、昇圧電圧Ｖｐｐが電圧ＶＰ０の電圧レベルに維持され、１ビット／１セルモード時においては、昇圧電圧ＶＰＰは、電圧ＶＰ１のレベルに維持される。したがって、この１ビット／１セルモードおよび１ビット／２セルモード（ツインセルモード）に応じて昇圧電圧ＶＰＰの電圧レベルを容易に変更することができる。
なお、図１５に示す構成においては、ツインセルモードは、セルフリフレッシュモードが設定されたときに設定されている。しかしながら、このツインセルモードが通常動作モード時において設定される場合においては、レベル検出回路２６ｂと並列に、基準電圧Ｖｒｅｆ２と分圧電圧Ｖｐｐｄとを比較する追加のレベル検出回路を設け、この追加のレベル検出回路とレベル検出回路２６ｂからのイネーブル信号の一方を１ビット／１セルモードおよびツインセルモードに応じてリングオシレータ２６ｃへ与える。
なお、レベル検出回路２６ｂ，２６ｅおよび２６ｆの構成としては、通常用いられているレベル検出回路を利用することができる。すなわち、昇圧電圧ＶＰＰをダイオード接続されたＭＯＳトランジスタにより電圧降下した後、基準電圧をゲートに受ける比較用ＭＯＳトランジスタのソースへ、この電圧降下された昇圧電圧を印加する。昇圧電圧ＶＰＰが所定のレベルに到達したか否かを、この比較用ＭＯＳトランジスタの導通／非導通により区別することができる。
図１６は、図１４に示す内部電圧発生回路／セルフリフレッシュタイマブロック２５に含まれるセルフリフレッシュタイマ２５ｂの構成を概略的に示す図である。図１６において、セルフリフレッシュタイマ２５ｂは、セルフリフレッシュモード指示信号ＳＲＥＦの活性化時活性化され所定の周期で発振動作を行なうリングオシレータ２６ｉと、リングオシレータ２６ｉの出力する発振信号をカウントし所定のカウント値に到達するとリフレッシュ要求信号ＦＡＹを発行するカウンタ２６ｊを含む。リングオシレータ２６ｉへは、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎが与えられる。このツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎが活性状態のときには、リングオシレータ２６ｉの発振周期が長くされる。１ビット／１セルモード時においては、リングオシレータ２６ｉの発振周期は短くされる。リングオシレータの反転遅延段の段数がツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎに応じて切換えられる。ツインセルモード時においては、リングオシレータ２６ｉの発振周期が長くなるため、カウンタ２６ｊがカウントアップ値に到達する時間が長くなり、リフレッシュ要求信号ＦＡＹが発行される周期が長くなる。
一方、１ビット／１セルモード時においては、リングオシレータ２６ｉの発振周期が短くされ、カウンタ２６ｊは、たとえば通常の汎用ＤＲＡＭと同様のリフレッシュ間隔で、リフレッシュ要求信号ＦＡＹを発行する。
なお、この図１６において破線で信号経路を示すように、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎをカウンタ２６ｊへ与え、カウンタ２６ｊのカウントアップ値を、１ビット／１セルモード時とツインセルモード時とで切換えるように構成してもよい。カウンタの段数を切換えることによりカウントアップ値の増減（変更）は容易に実現される（図１１に示すリフレッシュカウンタの構成参照）。
図１４に戻り、この図１４に示す混載ＤＲＡＭの構成は、内部電圧発生回路／セルフリフレッシュタイマブロック２５、ロウプリデコーダ２０、およびロウアドレス入力回路／リフレッシュカウンタ１６へ、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎが与えられる点が従来の混載ＤＲＡＭとその構成が異なるだけであり、他の構成は同じである。したがって、従来の混載ＤＲＡＭの全体の構成を利用して、１ビット／１セルモードおよび１ビット／２セルモード（ツインセルモード）のいずれでも動作する混載ＤＲＡＭを実現することができる。
なお、ツインセルモード指定信号Ｔ＿ＭＯＤＥ＿ｎは、特定のパッドの電位を固定して生成されてもよく、モードレジスタにコマンドにより設定されてもよい。
［変更例］
図１７は、この発明の実施の形態１の変更例のアレイ部の構成を概略的に示す図である。図１７に示す構成においては、ワード線は８ウェイ階層構造を有しており、１つのメインワード線ＭＷＬに対し、８本のサブワード線ＳＷＬＬ０、ＳＷＬＲ１、ＳＷＬＬ２、ＳＷＬＲ３、ＳＷＬＬ４、ＳＷＬＲ５、ＳＷＬＬ６、およびＳＷＬＲ７が設けられる。偶数サブワード線ＳＷＬＬ０、ＳＷＬＬ２、ＳＷＬＬ４およびＳＷＬＬ６に対し、偶数サブワードドライブ回路ＳＷＤＥ０−ＳＷＤＥ３がそれぞれ配置される。奇数サブワード線ＳＷＬＲ１、ＳＷＬＲ３、ＳＷＬＲ５およびＳＷＬＲ７に対し、奇数サブワードドライブ回路ＳＷＤＯ０−ＳＷＤＯ３がそれぞれ配置される。
メモリセルは、図１に示す配置と同様、ハーフピッチセルであり、ビット線コンタクトが、行方向および列方向それぞれにおいて１列おきおよび３行おきに配置される。
これらの８本のサブワード線ＳＷＬＬ０−ＳＷＬＬ７から１つのサブワード線を選択するために、８ビットのサブデコードファースト信号ＺＳＤＦ＜０＞−ＺＳＤＦ＜７＞が生成される。これらのサブデコードファースト信号ＺＳＤＦ＜０＞−ＺＳＤＦ＜７＞それぞれに対し、相補サブデコード信号を生成するドライブ回路ＤＲ０−ＤＲ７が設けられる。これらのドライブ回路ＤＲ０−ＤＲ７は、図６に示すサブワードドライブ回路と同様の構成を有しており、サブデコードファースト信号ＺＳＤＦ＜ｉ＞から、相補なサブデコード信号ＳＤ＜ｉ＞およびＺＳＤ＜ｉ＞がドライブ回路ＤＲｉから生成される。
奇数サブドライブ回路ＤＲ１、ＤＲ３、ＤＲ５およびＤＲ７からの相補サブデコード信号が、それぞれ、サブワードドライブ回路ＳＷＤＯ０−ＳＷＤＯ３へ与えられる。またドライブ回路ＤＲ０、ＤＲ２、ＤＲ４およびＤＲ６からの相補サブデコード信号が、それぞれ、偶数サブワードドライブ回路ＳＷＤＥ０。ＳＷＤＥ１、ＳＷＤＥ２およびＳＷＤＥ３へ与えられる。
図１７に示す８ウェイ階層ワード線構成においても、メモリセルの配置が、ハーフピッチセル配置であり、隣接サブワード線の組（ＳＷＬＬ０，ＳＷＬＲ１）、（ＳＷＬＬ２，ＳＷＬＲ３）、（ＳＷＬＬ４，ＳＷＬＲ５）、および（ＳＷＬＬ６，ＳＷＬＲ７）の１つが選択状態へ駆動される。これにより、２本のサブワード線によりビット線ＢＬおよびＺＢＬ上に、相補メモリセルデータが読出される。
図１８は、サブデコードファースト信号ＺＳＤＦ＜７：０＞を発生する部分の構成を概略的に示す図である。図１８において、サブデコードファースト信号発生部は、先の４ウェイ階層ワード線構成の場合と同様、ロウアドレスイネーブル信号ＲＡＤＥに従って外部ロウアドレスビットＲＡ＜２：０＞から内部ロウアドレスビットＲＡＦ＜２：０＞を生成する入力バッファ／ラッチ回路３１と、内部ロウアドレスビットＲＡＦ＜２：０＞をプリデコードしてプリデコード信号Ｘ＜７：０＞を生成するプリデコード回路３２と、ワード線活性化信号ＲＸＡＣＴに応答して活性化され、プリデコード信号Ｘ＜７：０＞に従ってサブデコードファースト信号ＺＳＤＦ＜７：０＞を生成するサブデコード信号発生回路３３を含む。入力バッファ／ラッチ回路３１は、図１４に示すロウアドレス入力回路／リフレッシュカウンタ１６に含まれ、プリデコード回路３２は、図１４に示すロウプリデコーダ２０に含まれる。サブデコード信号発生回路３３は、ロウ／コラムデコーダ帯ＲＣＤＢに含まれる。
プリデコード回路３２は、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎが活性状態のＬレベルのとき、ロウアドレスビットＲＡＦ＜０＞を縮退状態に設定してプリデコードを行ない、プリデコード信号Ｘ＜７：０＞のうち２つのプリデコード信号を選択状態へ駆動する。サブデコード信号発生回路３３は、活性化時プリデコード信号Ｘ＜７：０＞に従ってサブデコードファースト信号ＺＳＤＦ＜７：０＞を生成しており、したがって、２つのサブデコードファースト信号が選択状態へ駆動される。
図１９は、図１８に示すプリデコード回路３２の構成の一例を示す図である。図１９において、このロウプリデコード回路３２において、２ビットのロウアドレスＲＡＦ＜０＞およびＲＡＦ＜１＞から内部信号Ｃ＜３＞−Ｃ＜０＞を生成する部分の構成は、図８に示すプリデコード回路２の構成と同じであり、対応する部分には同一参照番号を付し、詳細説明は省略する。
プリデコード回路３２は、さらに、ロウアドレスビットＲＡＦ＜２＞を受けて補の内部アドレスビットＺＲＡＤ＜２＞を生成するインバータ２ｓと、インバータ２ｓの出力信号を反転して内部ロウアドレスビットＲＡＤ＜２＞を生成するインバータ２ｔと、ＡＮＤ回路２ｇの出力信号Ｃ＜３＞とインバータ２ｔの出力ビットＲＡＤ＜２＞を受けてプリデコード信号Ｘ＜７＞を生成するＡＮＤ回路２ｋと、インバータ２ｓの出力ビットＺＲＡＤ＜２＞とＡＮＤ回路２ｇの出力信号Ｃ＜３＞を受けてプリデコード信号Ｘ＜５＞を生成するＡＮＤ回路２ｌと、ＡＮＤ回路２ｈの出力信号Ｃ＜１＞とインバータ２ｔからのビットＲＡＤ＜２＞を受けてプリデコード信号Ｘ＜３＞を生成するＡＮＤ回路２ｍと、ＡＮＤ回路２ｈの出力信号Ｃ＜１＞とインバータ２ｓの出力ビットＺＲＡＤ＜２＞とを受けてプリデコード信号Ｘ＜１＞を生成するＡＮＤ回路２ｎと、ビットＲＡＤ＜２＞とＡＮＤ回路２ｉの出力信号Ｃ＜２＞を受けてプリデコード信号Ｘ＜６＞を生成するＡＮＤ回路２ｏと、ビットＺＲＡＤ＜２＞とＡＮＤ回路２ｉの出力信号Ｃ＜２＞を受けてプリデコード信号Ｘ＜４＞を生成するＡＮＤ回路２ｐと、ＡＮＤ回路２ｊの出力信号Ｃ＜０＞とビットＲＡＤ＜２＞を受けてプリデコード信号Ｘ＜２＞を生成するＡＮＤ回路２ｑと、ビットＺＲＡＤ＜２＞とＡＮＤ回路２ｊの出力信号Ｃ＜０＞を受けてプリデコード信号Ｘ＜０＞を生成するＡＮＤ回路２ｒを含む。
ツインセルモード時においてはツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎがＬレベルとなり、内部ロウアドレスビットＲＡＤ＜０＞およびＺＲＡＤ＜０＞がともに選択状態となる。この状態においては、信号Ｃ＜３＞およびＣ＜２＞の組および信号Ｃ＜１＞およびＣ＜０＞の組の一方がロウアドレスビットＲＡＤ＜１＞の値に応じて選択状態へ駆動される。今、信号Ｃ＜３＞およびＣ＜２＞がともにＨレベルの状態を考える。この場合には、ビットＲＡＤ＜２＞およびＺＲＡＤ＜２＞により、プリデコード信号Ｘ＜７＞およびＣ＜６＞がともに選択されるかまたはプリデコード信号Ｘ＜５＞およびＸ＜４＞が同時に選択状態へ駆動される。同様、信号Ｃ＜１＞およびＣ＜０＞がともに選択状態のときには、ロウアドレスビットＲＡＤ＜２＞の値に応じて、プリデコード信号Ｘ＜３＞およびＸ＜２＞が同時に選択されるかまたは、プリデコード信号Ｘ＜１＞およびＸ＜０＞が同時に選択される。
したがって、プリデコード信号Ｘ＜０＞−Ｘ＜７＞において、隣接する２つのプリデコード信号の組が、同時に選択状態へ駆動される。したがって、８ウェイ階層ワード線構成においても、隣接するサブワード線を選択状態へ駆動して、行および列方向において最も近いメモリセルを同時に選択してビット線ＢＬおよびＺＢＬに接続することができ、１ビット／２セルモードを実現することができる。
制御部の構成は、先の４ウェイ階層ワード線構成と同じである。
以上のように、この発明の実施の形態１に従えば、２つのメモリセルで１ビットの情報を記憶するように構成しており、これらの２つのセルが相補ビット線に接続されているため、ビット線間電圧を長期にわたって保持することができ、リフレッシュ回数を低減でき、応じてデータ保持モード時の消費電力を低減することができる。
また、単に制御信号に従ってアドレスビットの縮退を行なってツインセルモードを実現しているだけであり、簡易な回路構成で、１ビット／１セルモードおよび１ビット／２セルモードの切換を実現することができる。
［実施の形態２］
図２０は、この発明の実施の形態２に従う半導体記憶装置のメモリサブアレイＭＳＡの構成を概略的に示す図である。この図２０に示す構成においては、メモリセルＭＣは、いわゆるクォータピッチセルであり、また４ウェイ階層ワード線構成が採用される。クォータピッチセルの場合、メモリセルを対応のビット線に接続するビット線コンタクトＢＣＴが４列ごとおよび４行ごとに配置される。ビット線コンタクトＢＣＴを斜め方向に結んで求められるメモリセルＭＣの最小ピッチ長のビット線方向へ斜影した長さが、メモリセルＭＣの列方向の配置ピッチの１／４である。すなわち、行および列方向において最も近いメモリ単位ＭＴＵは、列方向において１行ずれている。行方向においては、メモリセルは、２行おきに２つのメモリセルを有するレイアウト単位ＬＵが配置される。
このクォータピッチセル構成の場合、対をなすビット線は１列おきのビット線であり、センスアンプ回路Ｓ／Ａは、それぞれ間に別のセンスアンプ回路に接続するビット線を挟むビット線の対に結合される。このクォータピッチセルの場合、ツインセルモード時の単位ＭＴＵは、１列離れたかつ１行離れたメモリセルで構成される。図２０においては、メモリセルＭＣ１およびＭＣ２がツインセル単位ＭＴＵを構成する状態を一例として示す。したがって、１行おきまたはメモリセルＭＣ１およびＭＣ２を同時に選択するため、サブワード線は、１行おいたサブワード線を対として選択する必要がある。
このメモリセル行それぞれに対応してサブワード線ＳＷＬＬ０、ＳＷＬＲ２、ＳＷＬＬ１、ＳＷＬＲ３、ＳＷＬＬ４、ＳＷＬＲ６、ＳＷＬＬ５、ＳＷＬＲ７およびＳＷＬＬ８が配置される。サブワード線ＳＷＬＬ０およびＳＷＬＬ１は、サブワード線ドライバＳＷＤＥ０により駆動され、サブワード線ＳＷＬＲ３およびＳＷＬＲ６は、サブワード線ドライバＳＷＤＥ１により駆動され、サブワード線ＳＷＬＬ８（および図示しないサブワード線ＳＷＬＬ９）が、サブワード線ドライバＳＷＤＥ２により駆動される。これらのサブワード線ドライバＳＷＤＥ０−ＳＷＤＥ２へは、サブデコード信号ＳＤ＜０＞およびＳＤ＜２＞の相補信号対が与えられる。
サブワード線ＳＷＬＲ２およびＳＷＬＲ３は、サブワード線ドライバＳＷＤＯ０により駆動され、サブワード線ＳＷＬＲ６およびＳＷＬＲ７が、サブワード線ドライバＳＷＤＯ１により駆動される。これらのサブワード線ドライバＳＷＤＯ０−ＳＷＤＯ２には、サブデコード信号ＳＤ＜１＞およびＳＤ＜３＞の相補信号対が与えられる。同時に選択状態へ駆動されるサブワード線の組ＳＷＬＰは、サブワード線（ＳＷＬＬ０，ＳＷＬＬ１）、（ＳＷＬＲ２，ＳＷＬＲ３）、（ＳＷＬＬ４，ＳＷＬＬ５）、（ＳＷＬＲ６，ＳＷＬＲ７）である。これらのサブワード線対は、それぞれ１行、間をおいて配置されている。常に、ビット線ＢＬおよびＺＢＬ上に、メモリセルが記憶するデータが読出され、センスアンプ回路Ｓ／Ａにより、差動増幅することにより、実施の形態１と同様の効果を得ることができる。
図２１は、この発明の実施の形態２におけるサブデコード信号の配置を示す図である。図２１においては、メインワード線ＺＭＷＬ０に関連する４つのサブワード線ＳＷＬＬ０、ＳＷＬＲ１、ＳＷＬＬ２、およびＳＷＬＲ３を示す。サブワード線ＳＷＬＬ０およびＳＷＬＲ１に対しサブワード線ドライブ回路ＳＷＤＲ０およびＳＷＤＲ１がそれぞれ配置され、サブワード線ＳＷＬＲ２およびＳＷＬＲ３に対しサブワード線ドライブ回路ＳＷＤＲ２およびＳＷＤＲ３がそれぞれ配置される。サブワード線ドライブ回路ＳＷＤＲ０には、サブデコード信号ＳＤ＜０＞およびＺＳＤ＜０＞が与えられ、サブワード線ドライブ回路ＳＷＤＲ１に対しては、サブデコード信号ＳＤ＜１＞およびＺＳＤ＜１＞が与えられる。サブワード線ＳＷＬＲ２を駆動するサブワード線ドライブ回路ＳＷＤＲ２へは、サブデコード信号ＺＳＤ＜２＞およびＳＤ＜２＞が与えられる。サブワード線ＳＷＬＲ３を駆動するサブワード線ドライブ回路ＳＷＤＲ３へは、サブデコード信号ＳＤ＜３＞およびＺＳＤ＜３＞が与えられる。これらのサブデコード信号ＳＤ＜０＞−ＳＤ＜３＞は、サブデコードファースト信号ＺＳＤＦ＜０＞−ＺＳＤＦ＜３＞から生成される。この図２１に示す配置においてはサブデコード信号ＳＤ＜１＞およびＺＳＤ＜１＞とサブデコード信号ＳＤ＜２＞およびＺＳＤ＜２＞の位置が、実施の形態１の構成と較べて交換されている。
ツインセルモード時においては、同じサブワードドライバ帯ＳＷＤＢを伝達されるサブデコード信号が選択状態へ駆動される。したがって、実施の形態１と同様のアドレスビット縮退を行なうことにより、１行おきのサブワード線を選択状態へ駆動することができ、実施の形態１と同様の効果を得ることができる。
以上のように、この発明の実施の形態２に従えば、クォータピッチセルにおいては、１行おきのサブワード線をツインセルモード時に同時に選択するように構成してかつ１列おいたビット線を対として用いているため、容易にセンスアンプ回路に接続される相補ビット線対に相補なメモリセルデータを読出すことができる。
［実施の形態３］
図２２は、この発明の実施の形態３の半導体記憶装置の要部の構成を概略的に示す図である。図２２においては、メモリマットのメモリアレイＭＡ０−ＭＡｎそれぞれに対し、ＶＣＰ発生回路２５ｃからのセルプレート電圧ＶＣＰを伝達するためのＶＣＰ制御回路４０−０〜４０−ｎが配置される。これらのＶＣＰ制御回路４０−０〜４０−ｎは、対応のメモリアレイＭＡｉを選択するブロック選択信号ＢＳｉが選択状態のときには対応のメモリアレイＭＡｉへセルプレート電圧ＶＣＰを伝達し、対応のブロック選択信号ＢＳｉが非選択状態のときには、対応のメモリアレイへのセルプレート電圧ＶＣＰの供給を停止し、対応のメモリアレイＭＡｉ内におけるセルプレート電極をハイインピーダンス状態に設定する。
ＶＣＰ制御回路４０−０〜４０−ｎは、ブロック選択信号ＢＳｉに応答して動作するトランスミッションゲートでたとえば構成される。
図２３は、ツインセルモード時のツインセル単位の等価的構成を示す図である。同時に選択されるサブワード線を１本のサブワード線ＳＷＬで示す。ツインセルモード時においては、メモリアレイ内においてどのような蓄積データパターンであっても、メモリアレイの半分のメモリセルにＨレベルデータが書込まれ、残りの半分のメモリセルにＬレベルデータが書込まれる。この図２３におけるメモリキャパシタＭＱ１にＨレベルデータが書込まれた場合、メモリキャパシタＭＱ２にはＬレベルデータが書込まれる。セルプレート容量Ｃｐ全体の１／２がＨレベルデータが書込まれたセルおよびＬレベルデータが書込まれたセルにそれぞれ割付けられる。したがって、セルプレートノードＣＰにセルプレート電圧ＶＣＰ（＝ＶＣＣＳ／２）を供給するＶＣＰ制御回路４０−ｉを対応のメモリアレイのスタンバイ状態において、出力ハイインピーダンス状態に設定する。この場合、セルプレートノードがフローティング状態となり、Ｈ側またはＬ側のストレージノードの電位低下とほぼ同じ大きさの電位低下が、ＬまたはＨレベルデータを記憶するストレージノードに容量結合によって現われる。このスタンバイ状態時において、ストレージノードＳＮ１およびＳＮ２の電圧は、
Ｖ（ＳＮ１）＝ＶＣＣＳ−δＶ１−δＶ２′、
Ｖ（ＳＮ２）＝０Ｖ−δＶ１′−δＶ２
で表わされる。ここで、δＶ１およびδＶ２は、接合リーク電流またはチャネルリーク電流などによる電位低下量である。δＶ１′およびδＶ２′は、ストレージノードＳＮ１およびＳＮ２の電位低下δＶ１およびδＶ２の容量結合によって生じる電位変化である。したがって、これらは、δＶ１およびδＶ２は、それぞれδＶ１′およびδＶ２′とほぼ同じ大きさとなる。
メモリアレイが選択され、行が選択されるロウアクティブ状態に戻る場合に、再び、このＶＣＰ制御回路４０−ｉにより、対応のメモリアレイＭＡｉのセルプレートノードへセルプレート電圧ＶＣＰ（＝ＶＣＣＳ／２）を供給する。この場合、セルプレートノードＣＰのリーク電流により低下したセルプレート電圧ＶＣＰが上昇するため、その容量結合により、ストレージノードＳＮ１およびＳＮ２に対しほぼ同じ大きさの電位変化δＶ３およびδＶ３′が生じる。ワード線選択前のストレージノードＳＮ１およびＳＮ２の電圧Ｖ（ＳＮ１）およびＶ（ＳＮ２）は、それぞれ次式で表わされる。
Ｖ（ＳＮ１）＝ＶＣＣＳ−δＶ１−δＶ２＋δＶ３、
Ｖ（ＳＮ２）＝０Ｖ−δＶ１′−δＶ２＋δＶ３′
ツインセルモード時における単位セルＭＴＵの２つのセルのストレージノードＳＮ１およびＳＮ２の間の電位差は、次式で表わされる。
Ｖ（ＳＮ１）−Ｖ（ＳＮ２）＝ＶＣＣＳ−δ、
δは、１よりも極めて小さな値であり、ツインセル単位ＭＴＵに蓄積していたデータの変化量が失われる量は極めて少なくなる。したがって、単にセルプレート電圧ＶＣＰを制御するだけで、擬似的にリフレッシュフリーとすることができるくらいリフレッシュ時間を長くすることができる。
ツインセルモード時においては、スタンバイ状態時セルプレートモードをハイインピーダンス状態にし、アクティブ状態のときにセルプレート電圧を供給しているため、ストレージノードとセルプレートの間の容量結合により、ほぼ同じ大きさの電位変化をツインセル単位内のストレージノード対に生じさせることができ、ツインセル単位内の２つのメモリセルのストレージノードの電圧差を、ほぼアレイ電源電圧ＶＣＣＳレベルに保持することができ、擬似的にリフレッシュフリーとすることができ、データ保持のためのリフレッシュ回数を極端に少なくすることができ、消費電流を大幅に低減することができる。
なお、ブロック選択信号ＢＳ０−ＢＳｎは、ロウアドレスビットの適当なビットをデコードすることにより生成される。このブロック選択信号は対応のメモリアレイがロウアクティブ状態の間活性状態に維持される。また、セルプレート電圧ＶＣＰの制御は、メモリアレイＭＡ０−ＭＡｎに対し共通に実行されてもよい。
［実施の形態４］
図２４は、この発明の実施の形態４に従う半導体記憶装置（混載ＤＲＡＭ）の要部の構成を概略的に示す図である。図２４においては、ノーマルメインワード線ＮＺＭＷＬに対して、スペアメインワード線ＳＺＭＷＬが配設される。このスペアメインワード線ＳＺＭＷＬは、メモリアレイごとに配置されてもよく、救済専用のメモリブロックが設けられており、その救済専用メモリブロック内にメモリアレイ共通に設けられたスペアメインワード線により不良ノーマルメインワード線が救済される構成であってもよい。
このノーマルメインワード線ＮＺＭＷＬに対してはノーマルロウデコーダ５０が配置され、またスペアメインワード線ＳＺＭＷＬにはスペアロウデコーダ５０が配置される。ノーマルロウデコーダ５０は、ロウアドレスビットをデコードして対応のメインワード線が選択時、対応のノーマルメインワード線ＮＺＭＷＬを選択状態（Ｌレベル）へ駆動する。
この冗長置換を行なうために、不良アドレスをメインワード線レベルでプログラムして記憶するための不良アドレスプログラム回路５２と、不良アドレスプログラム回路５２からの信号に従って不良メインワード線がアドレス指定されたか否かを判定するスペア判定回路５３が設けられる。不良アドレスプログラム回路５２の構成としては、不良アドレスプログラム回路５２が、内部ロウアドレスビットＲＡＤの各ビットと不良アドレスプログラム回路に格納された不良アドレスの各ビットとの比較結果を示す信号をスペア判定回路５３へ与え、このスペア判定回路５３が各ビットごとの判定結果に基づいてノーマルロウデコーダ５０およびスペアロウデコーダ５１の一方を活性化する構成が用いられてもよい。また、スペアメインワード線ＳＺＭＷＬが複数個設けられている場合、不良アドレスプログラム回路５２がそれぞれスペアメインワード線ＳＺＭＷＬに対応して設けられており、複数の不良アドレスプログラム回路５２からの比較結果に従ってスペア判定回路５３が冗長置換判定を行なうように構成されてもよい。このスペア判定回路５３は、メインワード線レベルで、冗長置換を行なうか否かを判定する機能を有していればよい。
なお、ウェハレベルでのプロセス完了後、最終工程として、ウェハレベルでの判定試験の１つに不良ビット救済のための冗長テストがある。この場合、不良行が存在するか否かの判定および不良行が存在した場合の不良救済を行なう必要がある。この冗長テストにおいて、不良項目がリフレッシュ特性の場合に１ビット／２セルモード（ツインセルモード）を用いた場合、リフレッシュ周期が長く設定されているため、テスト時間が大幅に長くなる。したがって、この冗長テストのリフレッシュ特性をテストする場合、１ビット／１セルモードでリフレッシュ特性を検査する。これにより、テスト時間を短縮する。
この場合、不良行は、１ビット／１セル単位の行であり、各行単位で良／不良の判定が行なわれる。したがって、不良救済を行なう場合、メインワード線単位で冗長置換を行なう。ツインセルモード時において、サブデコード信号は、スペアメインワード線のサブワード線デコーダへも与えられるため、同じ対応関係で、２つのスペアサブワード線を同時に選択状態へ駆動することができる。したがって、１行の不良救済の場合においても、ツインセルモード時において同時に選択状態へ駆動されるサブワード線が冗長置換され、正確に、スペアサブワード線を、ツインセルモード時においても、対をなすように選択状態へ駆動することができる。
［変更例１］
図２５は、この発明の実施の形態４の変更例１の構成を概略的に示す図である。この図２５においていは、サブワード線の対単位で冗長置換が行なわれる。ノーマルメインワード線ＮＺＭＷＬに対して、ノーマルサブワード線ＮＳＷＬ０−ＮＳＷＬ３が配設される。ツインセルモード時においては、ノーマルサブワード線ＮＳＷＬ０およびＮＳＷＬ１が同時に選択状態へ駆動されるか、またはノーマルサブワード線ＮＳＷＬ２およびＮＳＷＬ３が同時に選択状態へ駆動される。
スペアメインワード線ＳＺＭＷＬに対しても同様に、スペアサブワード線ＳＳＷＬ０−ＳＳＷＬ３が配設される。ノーマルスペアワード線対ＳＷＬＰ単位で冗長置換を行なう。すなわち、ノーマルサブワード線ＮＳＷＬ０およびＮＳＷＬ１の対が、スペースサブワード線ＳＳＷＬ０およびＳＳＷＬ１またはスペアサブワード線ＳＳＷＬ２およびＳＳＷＬ３の対ＳＳＷＬＰで置換される。このサブワード線の対単位での置換を行なうため、各サブワード線の対ごとに不良アドレスをプログラムする不良アドレスプログラム回路６２が設けられる。この不良アドレスプログラム回路６２においては、サブワード線対レベルのアドレスがプログラムされる（最下位ロウアドレスビットが縮退状態に設定される）。またスペアサブワード線の対それぞれに対応するスペアサブデコード回路を含むスペースサブデコーダ６４が設けられる。このスペアサブデコーダ６４は、不良アドレスプログラム回路６２の各アドレスプログラム回路それぞれに対応するスペアサブデコード回路を含む。
スペアサブデコーダ６４においては、不良アドレスプログラム回路６２からの不良アドレス一致検出信号が与えられると、対応のスペアサブデコード回路がイネーブルされ、与えられた内部ロウアドレスビットＡＤ０（ビットＲＡＤ〈０〉に相当）に従ってスペアサブデコード信号を生成する。これらのスペアサブデコード信号ＳＳＤ〈０〉およびＳＳＤ〈１〉が１つのスペアサブデコード回路から生成され、またスペアサブデコード信号ＳＳＤ〈２〉およびＳＳＤ〈３〉が１つのスペアサブデコード回路から生成される。不良アドレスプログラム回路６２からの不良アドレス一致検出信号に応じて活性化されたスペアサブデコード回路が、そのアドレスビットＡＤ０に従って、スペアサブデコード信号の一方を選択状態へ駆動する。このスペアサブデコード回路は、スペアサブワード線の対に対応して設けられている。
この不良アドレスプログラム回路６２からの一致検出信号はスペア判定回路６３へ与えられる。スペア判定回路６３は、不良アドレスプログラム回路６２のいずれかのプログラム回路から一致検出信号が与えられるとノーマルロウデコーダ６０を非活性化しかつスペアロウデコーダ６１を活性化する。不良アドレスがアドレス指定された場合には、スペアロウデコーダ６１が活性化され、スペアメインワード線ＳＺＭＷＬが選択状態へ駆動される。一方、ノーマルロウデコーダ６０は非活性状態にありノーマルメインワード線ＮＺＭＷＬは非選択状態を維持する。次いで、このスペアサブデコーダ６４のスペアサブデコード回路が、不良アドレスプログラム回路６２からの一致検出信号に応答して活性化され、アドレスビットＡＤ０をデコードする。たとえば、スペアサブワード線ＳＳＷＬ０およびＳＳＷＬ１の組に対応する不良アドレスプログラム回路が一致を検出した場合、スペアサブデコーダ６４においては、スペアサブデコード信号ＳＳＤ〈０〉およびＳＳＤ〈１〉の一方がアドレスビットＡＤ０に従って活性化する（１ビットセルモード時）。これにより、１ビット／１セルモード時においては、スペアサブワード線ＳＳＷＬ０およびＳＳＷＬ１の一方が選択状態へ駆動される。ツインセルモード時においては、このアドレスビットＡＤ０が縮退状態とされ、スペアサブデコード信号ＳＳＤ〈０〉およびＳＳＤ〈１〉がともに選択状態へ駆動され、スペアサブワード線ＳＳＷＬ０およびＳＳＷＬ１がともに選択状態へ駆動され、ツインセルモード動作が行なわれる。スペアサブワード線ＳＳＷＬ２およびＳＳＷＬ３の組についても同じであり、スペアサブデコード信号ＳＳＤ〈２〉およびＳＳＤ〈３〉が、アドレスビットＡＤ０に従って選択状態へ駆動される。
したがって、このようなサブワード線の対単位で冗長置換を行なう場合においても、正確に、対をなすスペアサブワード線が選択状態へ駆動され、正確に不良ビット救済を行なうことができかつツインセルモードで動作させることができる。
［変更例２］
図２６は、この発明の実施の形態４の変更例２の構成を概略的に示す図である。図２６においては、ノーマルメインワード線ＮＺＭＷＬに対し８本のノーマルスペアワード線ＮＳＷＬが配設される。同様に、スペアメインワード線ＳＺＭＷＬに対して８本のスペアサブワード線ＳＳＷＬが配設される。ツインセルモード時においては、ノーマルサブワード線ＮＳＷＬの対ＳＷＬＰが同時に選択状態へ駆動される。この場合、４本のノーマルスペアサブワード線ＮＳＷＬを単位としてスペアサブワード線との置換を行なう。この４本のサブワード線単位での冗長置換を行なった場合でも、冗長置換時においては、同時に選択されるスペアサブワード線の対を同時に選択されるノーマルサブワード線の対ＳＷＬＰに対応付けることができ、正確な不良ビット救済を行なうことができる。
この４本単位での置換に対しては、図２５に示す構成を利用することができ、スペアサブデコーダ６４に対し２ビットのアドレス信号が与えられる。残りの上位アドレスビットについてプログラムが行なわれる。このスペアサブデコーダ６４において、１ビット／１セルモード時においては、４：１デコード動作が行なわれ、ツインセルモード時においては、４：２デコード動作が行なわれ、対をなすスペアサブワード線が同時に選択状態へ駆動される。
一般に、冗長置換時においては、ツインセルモード時において同時に選択状態へ駆動されるサブワード線の整数倍のスペアサブワード線で冗長置換を行なうことにより、対をなすノーマルサブワード線が、異なる対のスペアサブワード線に置換されるのが防止される。
以上のように、この発明の実施の形態４に従えば、ツインセルモード時の単位となるノーマルサブワード線の数の整数倍のスペアサブワード線を単位として冗長置換を行なっており、容易に、１ビット／１セルモードでリフレッシュ特性不良を検出する場合においても、対をなすノーマルサブワード線が異なる対のスペアサブワード線で置換されるのを防止でき、正確に不良ビット救済を行なうことができる。
［実施の形態５］
図２７は、この発明の実施の形態５に従う半導体記憶装置の要部の構成を示す図である。この図２７は、図１に示す構成と同様、ハーフピッチセル配置を有し、２つのメモリセルＭＣを有するレイアウト単位ＬＵがビット線ＢＬおよびＺＢＬに交互に接続される。
このツインセルモード時において同時に選択状態へ駆動されるサブワード線対ＳＷＬＰを、サブワ−ドドライバ帯において、たとえばサブワード線と同一の配線層を用いて相互接続する。図２７において、サブワードドライバ帯ＳＷＤＥＢにおいて、導電線ＤＳＬＥにより、サブワード線対ＳＷＬＰが相互接続され、また奇数サブワードドライバ帯ＳＷＤＯＢにおいても、サブワード線対ＳＷＬＰが、導電線ＤＳＬＯにより相互接続される。他の構成は図１に示す構成と同じである。同一部分には同一参照番号を付し、詳細説明は省略する。
この図２７に示す構成において、サブワード線対ＳＷＬＰが、両側の偶数サブワードドライバＳＷＤＢおよび奇数サブワードドライバＳＷＤＯにより駆動される。したがって、サブワード線対ＳＷＬＰにおいて、その中央部に配置されたメモリセルが最も遅いタイミングで選択状態へ駆動される。一方側に配置されたサブワードドライバのみでサブワード線を駆動する場合、サブワードドライバから最も離れた位置のメモリセルが最も遅いタイミングで選択状態へ駆動される。したがって、一方側のサブワードドライバでサブワード線を駆動する構成に比べて、このサブワード線に接続される１行のメモリセルが選択状態に駆動される時間を十分短くすることができ、特に、センスアンプ回路の動作開始タイミングを早くすることができる。
図２８は、１つのサブワード線に関連する部分の構成を示す図である。この図２８に示す構成は、図６に示す構成に対応する。この図２８に示す構成においては、ツインセルモードにおいて同時に選択状態へ駆動されるサブワード線ＳＷＬＬ０およびＳＷＬＲ１が、それぞれ両端において、導電線ＤＳＬＥ０およびＤＳＬＯ０により相互接続される。また、サブワード線ＳＷＬＬ２およびＳＷＬＲ３が、その両端において、導電線ＤＳＬＥ１およびＤＳＬＯ１によりそれぞれ相互接続される。偶数サブワード線ＳＷＬＬ０は、偶数サブワード線ドライ部回路ＳＷＤＲ０により駆動され、またサブワード線ＳＷＬＲ１は、奇数サブワード線ドライブ回路ＳＷＤＬ１により駆動される。このツインセルモードにおいて、サブワード線ドライブ回路ＳＷＤＲ１およびＳＷＤＲ０が、サブデコードファースト信号ＺＳＤＦ＜０＞およびＺＳＤＦ＜１＞により同時に選択される。したがって、これらのサブワード線ＳＷＬＬ０およびＳＷＬＲ１が、これらのサブワード線ドライブ回路ＳＷＤＲＯおよびＳＷＤＲ１により両側から同時に選択状態へ駆動される。
またサブワード線ＳＷＬ２およびＳＷＬＲ３は、その両端において、導電線ＤＳＬＥ１およびＤＳＬＯ１により相互接続される。ツインセルモードにおいて、サブワード線ドライブ回路ＳＷＤＲ２およびＳＷＤＲ３が、サブデコードファースト信号ＺＳＤＦ＜２＞およびＺＳＤＦ＜３＞により同時に選択される。これらのサブワード線ＳＷＬ２およびＳＷＬＲ３も、したがって、同時にその両側から選択状態へ駆動される。
また、他のサブワード線ＳＷＬＬ１およびＳＷＬＬ３においても、対をなすサブワード線（ＳＷＬＲ０およびＳＷＬＲ２）に対し、奇数サブワードドライバ対ＳＷＤＯにおいて導電線ＤＳＬＥにより相互接続される。同様に、サブワード線ＳＷＬＲ０およびＳＷＬＲ２についても、偶数サブワードドライバ帯ＳＷＤＥにおいて、導電線ＤＳＬＯにより、対応のサブワード線と相互接続される。したがって、いずれのサブワード線もその両端に設けられたサブワード線ドライブ回路により同時に選択状態へ駆動され、選択サブワード線対を高速で選択状態へ駆動することができる。サブワード線選択が高速化されると、メモリセルデータの対応のビット線の読出タイミングが早くなり、応じてセンスアンプ活性化タイミングを早くできる。応じて、メモリセルデータの確定タイミングが早くなり、ロウアクセスを高速化できる。
なお、このサブワード線と同一の配線層で必要なサブワード線を相互接続した場合、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎは、Ｌレベルに固定される。常に、このＤＲＡＭは、ツインセルモードで動作するためである。一方、通常のＤＲＡＭと同様、１セル／１ビットモードで動作する場合には、この導電線ＤＳＬＯおよびＤＳＬＥは設けられず、サブワード線がすべて分離される。このときには、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎが、Ｈレベルに固定されてもよいし、また単にツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎにより、１セル／１ビットモードおよびツインセルモードに、図２８に示すツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎにより選択的に設定されてもよい。この、ツインセルの構成においては、４ウエイ階層ワード線構成において、列方向において隣接するサブワード線が同時に選択状態へ駆動される。８ウエイ階層ワード線構成であっても、同時に選択されるサブワード線は、隣接サブワード線であり、これらのサブワード線対の両端を、たとえば第１層メタル配線で相互接続することにより、同様の効果を得ることができる。
［実施の形態６］
図２９は、この発明の実施の形態６に従う半導体記憶装置の要部の構成を概略的に示す図である。図２９においては、メモリブロックＭＢＬ（メモリアレイＭＡＬ）とメモリブロックＭＢＲ（メモリアレイＭＡＲ）のビット線対に共有されるセンスアンプＳＡＫに関連する部分の構成を示す。
図２９において、メモリブロックＭＢＬにおいては、ビット線ＢＬＬおよびＺＢＬＬに対し、イコライズ制御回路１０２ｌからのビット線イコライズ指示信号ＢＬＥＱＬに応答してビット線ＢＬＬおよびＺＢＬＬをプリチャージ電圧ＶＢＬにプリチャージしかつイコライズするためのビット線プリチャージ／イコライズ回路ＢＥＱＬが設けられる。ビット線ＺＢＬＬとサブワード線ＳＷＬａの交差部に対応してメモリセルＭＣａが配置され、ビット線ＢＬＬとサブワード線ＳＷＬｂの交差部に対応してメモリセルＭＣｂが配置される。メモリセルＭＣａは、セルプレート電圧ＶＣＰをセルプレート電極に受けるメモリセルキャパシタＭＱと、サブワード線ＳＷＬａ上の信号に応答してメモリセルキャパシタＭＱのストレージノードＳＮをビット線ＺＢＬＬに接続するアクセストランジスタＭＴを含む。メモリセルＭＣｂは、同様、セルプレート電圧ＶＣＰを受けるメモリキャパシタＭＱと、サブワード線ＳＷＬｂ上の信号に応答してメモリキャパシタＭＱをビット線ＢＬＬに結合するアクセストランジスタＭＴを含む。
このメモリブロックＭＢＬにおいては、メモリセルは、１ビット／１セルモードで情報を記憶するかまたは、１ビット／２セルモード（ツインセルモード）でデータを記憶する。このツインセルモードにおいては，サブワード線対ＳＷＬａおよびＳＷＬｂが活性化され，ビット線ＢＬＬおよびＺＢＬＬにメモリセルＭＣｂおよびＭＣａがそれぞれ接続される。
ビット線プリチャージ／イコライズ回路ＢＥＱＬは、ビット線イコライズ指示信号ＢＬＥＱＬに応答して導通しビット線ＢＬＬおよびＺＢＬＬを電気的に短絡するイコライズ用ＮチャネルＭＯＳトランジスタＴ１と、ビット線イコライズ指示信号ＢＬＥＱＬに応答して導通し、ビット線ＢＬＬおよびＺＢＬＬにビット線プリチャージ電圧ＶＢＬを伝達するプリチャージ用ＮチャネルＭＯＳトランジスタＴ３およびＴ２を含む。このプリチャージ電圧ＶＢＬは、中間電圧ＶＣＣＳ／２またはアレイ電源電圧（センス電源電圧）ＶＣＣＳの電圧レベルである。
ビット線ＢＬＬおよびＺＢＬＬは共通ビット線ＣＢＬおよびＺＣＢＬにビット線分離ゲートＢＩＧＬを介して結合される。ビット線分離ゲートＢＩＧＬは、分離制御回路１０４ｌからのビット線分離指示信号ＢＬＩＬに応答して選択的に導通／非導通状態となる。
この共通ビット線ＣＢＬおよびＺＣＢＬに対しセンスアンプ（センスアンプトランジスタ）ＳＡＫが設けられる。センスアンプ（センスアンプトランジスタ）ＳＡＫは、交差結合されるＰチャネルＭＯＳトランジスタＰ１およびＰ２と、交差結合されるＮチャネルＭＯＳトランジスタＮ１およびＮ２を含む。このセンスアンプ（センスアンプトランジスタ）ＳＡＫに対し、センス制御回路１０６からのセンスアンプ活性化信号ＺＳＯＰに応答して導通し、センス共通電源ノードＳ２Ｐへセンス電源電圧ＶＣＣＳを伝達するセンス駆動用ＰチャネルＭＯＳトランジスタＰ３と、センス制御回路１０６からのセンスアンプ活性化信号ＳＯＮに応答して導通し、センス共通接地ノードＳ２Ｎに接地電圧を伝達するセンス駆動用ＮチャネルＭＯＳトランジスタＮ３が設けられる。センスアンプ（センスアンプトランジスタ）ＳＡＫは、これらのセンス共通電源ノードＳ２Ｐおよびセンス共通接地ノードＳ２Ｎがそれぞれセンス電源電圧ＶＣＣＳおよび接地電圧ＧＮＤレベルとなると活性化されて、共通ビット線ＣＢＬおよびＺＣＢＬの電圧を差動増幅しかつラッチする。
この共通ビット線ＣＢＬおよびＺＣＢＬが、また、メモリブロックＭＢＲのビット線ＢＬＲおよびＺＢＬＲにビット線分離ゲートＢＩＧＲを介して結合される。このビット線分離ゲートＢＩＧＲは、分離制御回路１０４ｒからのビット線分離指示信号ＢＬＩＲに応答して選択的に導通／非導通状態となる。ビット線ＢＬＲおよびＺＢＬＲに対しても、イコライズ制御回路１０２ｒからのビット線イコライズ指示信号ＢＬＥＱＲに応答して活性化されるビット線プリチャージ／イコライズ回路ＢＥＱＲが設けられる。このビット線プリチャージ／イコライズ回路ＢＥＱＲも、ビット線プリチャージ／イコライズ回路ＢＥＱＬと同様、イコライズ用のＮチャネルＭＯＳトランジスタＴ１と、プリチャージ用のＮチャネルＭＯＳトランジスタＴ２およびＴ３を含む。
共通ビット線ＣＢＬおよびＺＣＢＬは、列選択信号ＣＳＬに応答して導通する列選択ゲートＣＳＧを介してローカルデータ線対ＬＩＯＰに結合される。このローカルデータ線対ＬＩＯＰは、複数のメモリブロック（メモリアレイ）に共通に設けられるグローバルデータ線対ＧＩＯＰに結合される。
この図２９に示す構成において、イコライズ制御回路１０２ｌは、アレイ活性化信号ＲＡＳとブロック選択信号ＢＳＬに応答して、このビット線イコライズ指示信号ＢＬＥＱＬを３値駆動する。分離制御回路１０４ｌは、ブロック選択信号ＢＳＲとアレイ活性化信号ＲＡＳに従ってビット線分離指示信号ＢＬＩＬを２値駆動する。センス制御回路１０６は、アレイ活性化信号ＲＡＳとブロック選択信号ＢＳＬおよびＢＳＲに従ってセンス活性化信号ＺＳＯＰおよびＳＯＮを２値駆動する。分離制御回路１０４ｒは、ブロック選択信号ＢＳＬおよびアレイ活性化信号ＲＡＳに従ってビット線分離指示信号ＢＬＩＲを２値駆動する。またイコライズ制御回路１０２ｒは、アレイ活性化信号ＲＡＳとブロック選択信号ＢＳＲに従ってビット線イコライズ指示信号ＢＬＥＱＲを３値駆動する。
ブロック選択信号ＢＳＬおよびＢＳＲは、それぞれメモリブロックＭＢＬおよびＭＢＲを指定する。アレイ活性化信号ＲＡＳは、外部からのロウアクセスコマンドの印加時活性化され、この半導体記憶装置内において行選択が行なわれる間活性状態に保持される（プリチャージコマンドの印加により非活性化される）。
図３０は、図２９に示す構成の動作を示す信号波形図である。図３０においては、メモリブロックＭＢＬにおいてサブワード線ＳＷＬが選択される場合の信号波形を示す。
アドレス指定された行が選択されかつ選択状態に保持されるロウアクティブ期間中は、アレイ活性化信号ＲＡＳがＨレベルの活性状態にあり、応じてサブワード線ＳＷＬも選択状態にある。この状態においてはセンスアンプ活性化信号ＳＯＮが周辺電源電圧ＶＣＣＰレベルのＨレベル、センスアンプ活性化信号ＺＳＯＰは接地電位レベルである。メモリブロックＭＢＬにおいてサブワード線ＳＷＬが選択されているため、ビット線イコライズ指示信号ＢＬＥＱＬは、接地電圧レベルであり、ビット線プリチャージ／イコライズ回路ＢＥＱＬは非活性状態にあり、ＭＯＳトランジスタＴ１−Ｔ３は、すべてオフ状態にある（高抵抗、非導通状態にある）。また、ビット線分離指示信号ＢＬＩＬは、ビット線ＢＬＬおよびＺＢＬＬを、共通ビット線ＣＢＬおよびＺＣＢＬに接続するため、Ｈレベル（昇圧電圧ＶＰＰレベル）にある。
一方、メモリブロックＭＢＲは、センスアンプＳＡＫと切り離されるため、ビット線分離指示信号ＢＬＩＲはＬレベルであり、ビット線分離ゲートＢＩＧＲは、非導通状態にある。この状態においては、メモリブロックＭＢＲはプリチャージ状態を維持するため、ビット線イコライズ指示信号ＢＬＥＱＲは、Ｈレベル時よりも電圧レベルの低い中間電圧レベル（電圧Ｖａレベル）にある。したがって、これらのビット線プリチャージ／イコライズ回路ＢＥＱＲのＭＯＳトランジスタＴ１−Ｔ３は、高抵抗でかつ導通状態にあり、その電流供給能力が制限されて、ビット線ＢＬＲおよびＺＢＬＲに、所定電圧レベルのプリチャージ電圧ＶＢＬを伝達する。
ロウアクティブ期間が完了すると、アレイ活性化信号ＲＡＳがＬレベルに立下がり、応じてサブワード線ＳＷＬも非選択状態へ駆動される。次いで、センス制御回路１０６からのセンスアンプ活性化信号ＳＯＮおよびＺＳＯＰが非活性状態となり、それぞれＬレベルおよびＨレベルとなる。ビット線イコライズ指示信号ＢＬＥＱＬは、このアレイ活性化信号ＲＡＳの非活性化に応答して、イコライズ制御回路１０２ｌの制御の下に、一旦周辺電源電圧ＶＣＣＰレベルに駆動され、ビット線プリチャージ／イコライズ回路ＢＥＱＬが導通状態となり、ＭＯＳトランジスタＴ１−Ｔ３が、比較的大きな電流供給能力で、ビット線ＢＬＬおよびＺＢＬＬに、プリチャージ電圧ＶＢＬを伝達する。ビット線ＢＬＬおよびＺＢＬＬが、所定電圧ＶＢＬレベルにプリチャージされると、このビット線イコライズ指示信号ＢＬＥＱＬは、中間電圧Ｖａレベルに低下する。この中間電圧Ｖａの電圧レベルは、ＶＣＣＳ／２の電圧レベル（プリチャージ電圧が中間電圧レベルの時）またはセンス電源電圧ＶＣＣＳ（プリチャージ電圧がアレイ電源電圧レベルの時）の電圧レベルである。したがって、この状態においては、ビット線プリチャージ／イコライズ回路ＢＥＱＬのＭＯＳトランジスタＴ１−Ｔ３のコンダクタンスが小さくなり、高抵抗の導通状態となり、その電流供給能力が低減される。
ビット線分離指示信号ＢＬＩＲが、このスタンバイ期間中再びＨレベルとなり、共通ビット線ＣＢＬおよびＺＣＢＬはビット線ＢＬＬ，ＢＬＲおよびＺＢＬＬ、ＺＢＬＲにそれぞれ結合される。この状態においてはビット線プリチャージ／イコライズ回路ＢＥＱＬおよびＢＥＱＲは、電流供給能力が低減された状態で、所定電圧レベルのプリチャージ電圧ＶＢＬを伝達する。
再びロウアクティブ期間が始まると、アレイ活性化信号ＲＡＳが活性化される。このロウアクティブ期間においてメモリブロックＭＢＬのサブワード線ＳＷＬが選択されるとき、ビット線イコライズ指示信号ＢＬＥＱＬがＬレベルとなり、ビット線分離指示信号ＢＬＩＲが接地電圧レベルとなる。ビット線イコライズ指示信号ＢＬＥＱＲは、中間電圧Ｖａの電圧レベルを維持する。
すなわち、スタンバイ状態のメモリブロックにおいては、ビット線プリチャージ／イコライズ回路ＢＥＱ（ＢＥＱＬ，ＢＥＱＲ）を、高抵抗の導通状態に設定し、その電流供給能力を低減する。このビット線プリチャージ／イコライズ回路の電流供給能力を低減し、いわゆる「電流リミッタ」として動作させることにより、以下に述べるような、マイクロショートによる消費電流を低減する。
今、図３１に示すように、サブワード線ＳＷＬとビット線ＺＢＬＬの間に、製造工程時のパーティクル混入などにより、マイクロショートＭＲが存在する場合を考える。このマイクロショートＭＲは、高抵抗であるものの、電流リークパスを形成する。このマイクロショートＭＲは、高抵抗であり微小電流を流すだけであり、ロウアクティブ期間中においては、センスアンプのセンス動作およびラッチ動作には悪影響を及ぼさない。また、このマイクロショートＭＲを介して流れる電流は微小であり、ロウアクティブ期間中の消費電流には大きな影響を及ぼさない。
しかしながら、スタンバイ状態時においては、サブワード線ＳＷＬがＬレベルとなり、ビット線ＢＬＬおよびＺＢＬＬは、ビット線プリチャージ／イコライズ回路ＢＥＱ（ＢＥＱＬ，ＢＥＱＲ）により、プリチャージ電圧ＶＢＬレベルにプリチャージされかつイコライズされる。このマイクロショートＭＲが数多く存在した場合、ビット線プリチャージ／イコライズ回路ＢＥＱにより、これらの多くのマイクロショートＭＲを介して非選択状態のサブワード線ＳＷＬに微小電流が流れ、その合計電流が大きくなり、スタンバイ電流が大きくなる。スタンバイ期間中、ビット線イコライズ指示信号ＢＬＥＱの電圧レベルを中間電圧Ｖａレベルに設定し、ＭＯＳトランジスタＴ１−Ｔ３のチャネル抵抗Ｒを大きくし、ビット線プリチャージ電圧ＶＢＬの供給源からビット線ＢＬＬ（ＺＢＬＬ）およびマイクロショートＭＲを介してサブワード線ＳＷＬへ流れる電流を制限する。これにより、マイクロショートＭＲが数多く存在する場合においても、このＭＯＳトランジスタＴ２およびＴ３の電流制限機能により、スタンバイ期間中のリーク電流を低減することができ、スタンバイ電流の増大を抑制することができる。
このビット線プリチャージ／イコライズ回路ＢＥＱのＭＯＳトランジスタＴ１−Ｔ３のチャネル抵抗Ｒを大きくした場合、マイクロショートＭＲによるリーク電流のために、ビット線のプリチャージ電圧が、たとえ、センス電源電圧（アレイ電源電圧）ＶＣＣＳまたは中間電圧ＶＣＣＳ／２レベルの所定のプリチャージ電圧レベルからずれても、１ビット／２セルモード（ツインセルモード）でデータを記憶している場合、ビット線ＢＬＬおよびＺＢＬＬには、相補データが読出されるため、センス動作には悪影響は及ぼさない。すなわち、このビット線プリチャージ／イコライズ回路ＢＥＱの電流駆動能力を小さくして、ビット線ＢＬＬおよびＺＢＬＬのプリチャージ電圧レベルが、中間電圧ＶＢＬレベルよりもずれても、正確に、ツインセルモード時センス動作を行なうことができる。
図３２は、図２９に示すイコライズ制御回路１０２ｌおよび１０２ｒの構成を示す図である。これらのイコライズ制御回路１０２ｌおよび１０２ｒは、与えられるブロック選択信号が異なるだけであり、その内部構成は同じである。したがって、図３２においては、イコライズ制御回路１０２の構成を代表的に示す。
図３２においては、イコライズ制御回路１０２は、アレイ活性化信号ＲＡＳを反転して補のアレイ活性化信号ＺＲＡＳを生成するインバータ１１０と、アレイ活性化信号ＲＡＳおよびＺＲＡＳに従って、ブロック選択信号ＢＳを通過させるＣＭＯＳトランスミッションゲート１１１と、ＣＭＯＳトランスミッションゲート１１１を介して与えられるブロック選択信号ＢＳをラッチするインバータラッチ１１２と、アレイ活性化信号ＲＡＳを所定時間遅延する遅延回路１１３と、遅延回路１１３からの遅延活性化信号ＲＡＳ＿ＤＬとインバータラッチ１１２からのラッチブロック選択信号ＢＳ＿ＬＣＨを受けるＮＯＲ回路１１４と、ラッチブロック選択信号ＢＳ＿ＬＣＨを受けるインバータ１１５と、ＮＡＮＤ回路１１４の出力信号φ１およびインバータ回路１１５の出力信号φ２に従ってノード１１８を２値駆動するトライステートインバータバッファ１１６と、ノード１１８の電圧レベルを、電圧ＶａレベルにプルダウンするためのＮチャネルＭＯＳトランジスタ１１７を含む。
遅延回路１１３は、このイコライズ制御回路１０２内に設けられるように示すが、この遅延回路１１３は、中央制御回路に設けられていてもよい。アレイ活性化信号ＲＡＳおよびブロック選択信号ＢＳは、中央に配置された制御回路から伝達されて、各センスアンプ帯に対応して設けられるイコライズ制御回路へ伝達される。
トライステートインバータバッファ１１６は、ＮＡＮＤ回路１１４の出力信号がＬレベルのとき導通し、ノード１１８を周辺電源電圧ＶＣＣＰレベルに充電するＰチャネルＭＯＳトランジスタ１１６ａと、インバータ１１５の出力信号φ２に従って、ノード１１８を接地電圧レベルに放電するＮチャネルＭＯＳトランジスタ１１６ｂを含む。
プルダウン用ＭＯＳトランジスタ１１７は、ゲートに一定電圧Ｖｂを受ける。この一定電圧Ｖｂは、センス電源電圧ＶＣＣＳまたは中間電圧ＶＣＣＳ／２の電圧レベルのいずれかであり、また電圧Ｖａも、センス電源電圧ＶＣＣＳまたは中間電圧ＶＣＣＳ／２の電圧レベルである。これらの電圧ＶｂおよびＶａは、Ｖｂ≧Ｖａの関係を満たす。また、このプルダウン用のＭＯＳトランジスタ１１７の電流駆動能力は充分に小さくされる。これは、オン抵抗（チャネル抵抗）を大きくするかまたはサイズ（チャネル幅とチャネル長の比）を小さくすることにより実現される。
このプルダウン用ＭＯＳトランジスタ１１７は、上述のように、高チャネル抵抗を有するかまたは、トライステートインバータバッファ１１６に含まれるＭＯＳトランジスタ１１６ａおよび１１６ｂに比べてその電流駆動能力は十分小さくされており、ノード１１８を、電圧Ｖａレベルにプルダウンするプルダウン素子として機能する。次に、この図３２に示すイコライズ制御回路１０２の動作を、図３３に示す信号波形図を参照して説明する。
図３３においては、破線で、クロック信号ＣＬＫの立上がりエッジを示す。メモリセル行選択を指示するロウアクティブコマンドＲＡＣＴが与えられると、このときまたロウアドレス信号が与えられる。このロウアドレス信号の最上位ビットをクロック信号ＣＬＫと非同期でデコードして、ブロック選択信号ＢＳを選択状態へ駆動する。クロック信号ＣＬＫが立上がると、このロウアクティブコマンドＲＡＣＴに従ってアレイ活性化信号ＲＡＳが活性化される。クロック信号の立上がり前では、ＣＭＯＳトランスミッションゲート１１１は導通状態にあり、ブロック選択信号ＢＳを通過させ、インバータラッチ１１２が、このブロック選択信号ＢＳをラッチし、応じてラッチブロック選択信号ＢＳ＿ＬＣＨがＬレベルに低下する。このラッチブロック選択信号ＢＳ＿ＬＣＨの立上がりに応答してインバータ１１５からの信号φ２がＨレベルに立上がる。遅延回路１１３からの遅延活性化信号ＲＡＳ＿ＤＬはＬレベルであるため、ＮＡＮＤ回路１１４からの信号φ１は、Ｈレベルであり、トライステートインバータバッファ１１６においてＮチャネルＭＯＳトランジスタ１１６ｂがオン状態、ＰチャネルＭＯＳトランジスタ１１６ａがオフ状態となり、ノード１１８からのビット線イコライズ指示信号ＢＬＥＱがＬレベルに立下がる。
クロック信号ＣＬＫの立上がりエッジで、アレイ活性化信号ＲＡＳがＨレベルとなると、ＣＭＯＳトランスミッションゲート１１１が非導通状態となり、ラッチブロック選択信号ＢＳ＿ＬＣＨはＬレベルに保持される。このラッチブロック選択信号ＢＳ＿ＬＣＨがＬレベルの間、ＮＡＮＤ回路１１４からの信号φ１がＨレベル、インバータ回路１１５からの信号φ２がＨレベルであり、ビット線イコライズ指示信号ＢＬＥＱはＬレベルを維持する。プルダウン用ＭＯＳトランジスタ１１７の電流駆動能力は、ＮチャネルＭＯＳトランジスタ１１６ｂの電流駆動能力より小さく、ビット線イコライズ指示信号ＢＬＥＱは、高速でＬレベルに放電される。
行選択終了を指示するプリチャージコマンドＰＲＧが与えられると、メイン制御回路において、アレイ活性化信号ＲＡＳがリセットされてＬレベルに立下がる。アレイ活性化信号ＲＡＳがＬレベルに立下がると、ＣＭＯＳトランスミッションゲート１１１が導通し、Ｌレベルのブロック選択信号ＢＳに従って、ラッチブロック選択信号ＢＳ＿ＬＣＨがＨレベルに立上がる。遅延回路１１３からの遅延活性化信号ＲＡＳ＿ＤＬは、Ｈレベルを維持しており、したがって、ＮＡＮＤ回路１１４からの信号φ１がＬレベルとなる。一方、インバータ１１５からの信号φ２は、ラッチブロック選択信号ＢＳ＿ＬＣＨの立上がりに応答してＬレベルとなっている。したがって、トライステートインバータバッファ１１６において、ＰチャネルＭＯＳトランジスタ１１６ａがオン状態、ＭＯＳトランジスタ１１６ｂがオフ状態となり、ノード１１８が、ＭＯＳトランジスタ１１６ａを介して周辺電源電圧ＶＣＣＰレベルにまで充電され、ビット線イコライズ指示信号ＢＬＥＱが、応じて、周辺電源電圧ＶＣＣＰレベルにまで上昇する。
遅延回路１１３が有する遅延時間が経過すると、遅延活性化信号ＲＡＳ＿ＤＬがＬレベルとなり、応じてＮＡＮＤ回路１１４の出力信号φ１がＨレベルとなり、トライステートインバータバッファ１１６は、出力ハイインピーダンス状態となる。したがって、ノード１１８は、プルダウン用ＭＯＳトランジスタ１１７により放電され、ビット線イコライズ指示信号ＢＬＥＱは、中間電圧Ｖａの電圧レベルとなる。
この図３２に示す構成を利用することにより、ビット線イコライズ指示信号ＢＬＥＱを、３値駆動することができ、ビット線プリチャージ／イコライズ回路を、スタンバイ期間内において、高抵抗の導通状態に設定することができる。
このビット線イコライズ指示信号ＢＬＥＱを、低抵抗の導通状態に設定することにより、ビット線ＢＬＬおよびＺＢＬＬを中間電圧ＶＢＬにプリチャージする期間は、遅延回路１１３の有する遅延時間により決定される。この期間は、いわゆるＲＡＳプリチャージ期間の時間幅であればよい。この遅延回路１１３の遅延時間は、ビット線ＢＬＬおよびＺＢＬＬの負荷に応じて、すなわち、これらのビット線ＢＬＬおよびＺＢＬＬの中間電圧レベルへの充放電に要する時間に応じて適当に定められればよい。
なお、ツィンセルモードでデータを保持する場合、プルダウン用のＭＯＳトランジスタ１１７のゲートへセルフリフレッシュ指示信号ＳＲＦ（セルフリフレッシュモード指示信号ＳＲＥＦ）を与えてもよい。すなわち、セルフリフレッシュ指示信号ＳＲＦのＨレベルを電圧Ｖｂレベルとする。通常のアクセスモード時には、プルダウン用のＭＯＳトランジスタ１１７を高抵抗のオフ状態として、ビット線イコライズ指示信号ＢＬＥＱをＨレベルおよびＬレベルの間で変化させる２値駆動をする。１ビット／１セルモードでデータを記憶する通常動作モード時のスタンバイ期間中の消費電流が増加するものの正確にビット線を所定の電圧レベルにプリチャージすることができる。
［変更例］
図３４は、この発明の実施の形態６の変更例に従うビット線プリチャージ／イコライズ回路の構成を示す図である。図３４において、ビット線プリチャージ／イコライズ回路ＢＥＱは、ビット線イコライズ指示信号ＺＢＬＥＱがＬレベルのときに導通するＰチャネルＭＯＳトランジスタＰＴ１−ＰＴ３を含む。ＭＯＳトランジスタＰＴ１は、導通時、ビット線ＢＬＬおよびＺＢＬＬを電気的に短絡する。ＭＯＳトランジスタＰＴ２およびＰＴ３は、それぞれ、導通時、センス電源電圧（アレイ電源電圧）ＶＣＣＳをビット線ＺＢＬＬおよびＢＬＬに伝達する。
この図３４に示すビット線プリチャージ／イコライズ回路ＢＥＱの構成においては、ビット線ＢＬＬおよびＺＢＬＬは、スタンバイ期間、センス電源電圧（アレイ電源電圧）ＶＣＣＳレベルにプリチャージされかつイコライズされる。このビット線ＶＣＣＳプリチャージ方式においても、ビット線プリチャージ／イコライズ回路ＢＥＱを、スタンバイ期間、高抵抗導通状態とし、その電流駆動力を小さくし、ビット線ＢＬＬおよびＺＢＬＬに対するアレイ電源からの電流を制限する。
図３５は、この図３４に示すビット線イコライズ指示信号を発生する部分の構成を示す図である。図３５において、イコライズ制御回路１０２は、ラッチブロック選択信号ＢＳ＿ＬＣＨをバッファ処理して制御信号φ３を生成するバッファ回路１２０と、ラッチブロック選択信号ＢＳ＿ＬＣＨと遅延活性化信号ＲＡＳ＿ＤＬを受けて制御信号φ４を生成するＡＮＤ回路１２１と、制御信号φ３およびφ４に従ってノード１１８を周辺電源電圧ＶＣＣＰまたは接地電圧レベルに駆動するトライステートインバータバッファ１１６と、ノード１１８を中間電圧レベルにプルアップするプルアップ用のＮチャネルＭＯＳトランジスタ１１７ａを含む。ＭＯＳトランジスタ１１７ａは、ドレインに電圧Ｖｃを受け、ゲートに電圧Ｖｄを受ける。このＭＯＳトランジスタ１１７ａも、その電流駆動能力は充分に小さくされる。
ビット線イコライズ指示信号ＺＢＬＥＱは、活性化時接地電圧レベルのＬレベルであり、ＭＯＳトランジスタ１１７ａのソースノードはノード１１８に接続するノードである。したがって、この電圧Ｖｃが、周辺電源電圧ＶＣＣＰであっても、電圧Ｖｄが、アレイ電源電圧ＶＣＣＳまたは中間電圧ＶＣＣＳ／２であれば、このビット線イコライズ指示信号ＺＢＬＥＱの電圧レベルを、周辺電源電圧ＶＣＣＰよりも低い電圧レベルに設定することができる。したがって、これらの電圧ＶｃおよびＶｄの電圧レベルは、利用可能な電圧に応じて適当に定められればよい。
トライステートインバータバッファ１１６は、制御信号φ３をゲートに受けるＰチャネルＭＯＳトランジスタ１１６ａと、制御信号φ４をゲートに受けるＮチャネルＭＯＳトランジスタ１１６ｂを含む。
ラッチブロック選択信号ＢＳ＿ＬＣＨおよび遅延活性化信号ＲＡＳ＿ＤＬは、図３２に示すインバータラッチ１１２および遅延回路１１３からそれぞれ生成される。次に、この図３５に示すイコライズ制御回路の動作を図３６に示す信号波形図を参照して説明する。
スタンバイ期間中、制御信号φ３は、ラッチブロック選択信号ＢＳ＿ＬＣＨがＨレベルであるため、Ｈレベルであり、ＭＯＳトランジスタ１１６ａはオフ状態を維持する。また、制御信号φ４は、遅延活性化信号ＲＡＳ＿ＤＬがＬレベルであるため、Ｌレベルであり、ＭＯＳトランジスタ１１６ｂがオフ状態である。したがって、トライステートインバータバッファ１１６は出力ハイインピーダンス状態にあり、ビット線イコライズ指示信号ＺＢＬＥＱは、ＭＯＳトランジスタ１１７ａにより電圧ＶｃおよびＶｄの電圧レベルの関係により定められる中間電圧レベルに維持される。
アクティブ期間においては、先の図３３に示す信号波形と同様、選択メモリブロックに対しラッチブロック選択信号ＢＳ＿ＬＣＨがＬレベルに立下がり、応じて制御信号φ３がＬレベルとなり、ビット線イコライズ指示信号ＺＢＬＥＱがＨレベルとなり（周辺電源電圧ＶＣＣＰレベル）、図３４に示すＭＯＳトランジスタＰＴ１−ＰＴ３がすべてオフ状態となる。制御信号φ４は、ラッチブロック選択信号ＢＳ＿ＬＣＨが選択時Ｌレベルに立下がるため、Ｌレベルを維持する。ロウアクティブ期間中この状態が維持され、遅延活性化信号ＲＡＳ＿ＤＬが、アレイ活性化信号ＲＡＳよりも遅れてＨレベルに立上がる。
ロウアクティブ期間が終了し、スタンバイ期間が始まると、アレイ活性化信号ＲＡＳがプリチャージコマンドＰＲＧに従ってＬレベルとなり、応じて、ラッチブロック選択信号ＢＳ＿ＬＣＨがＨレベルに立上がる。このラッチブロック選択信号ＢＳ＿ＬＣＨがＨレベルに立上がると、制御信号φ３がＨレベルとなり、ＭＯＳトランジスタ１１６ａがオフ状態となる。一方、遅延活性化信号ＲＡＳ＿ＤＬがＨレベルであり、このＡＮＤ回路１２１からの制御信号φ４がＨレベルとなり、ＭＯＳトランジスタ１１６ｂがオン状態となり、ＭＯＳトランジスタ１１７ａよりもおきな電流駆動力でノード１１８が接地電圧レベルへ放電される。すなわち、ビット線イコライズ指示信号ＺＢＬＥＱが接地電圧レベルに放電され、図３０に示すＭＯＳトランジスタＰＴ１−ＰＴ３がオン状態となり、ビット線ＢＬＬおよびＺＢＬＬが、アレイ電源電圧ＶＣＣＳレベルにプリチャージされかつイコライズされる。
遅延活性化信号ＲＡＳ＿ＤＬがＬレベルに立下がると、ＡＮＤ回路１２１からの制御信号φ４がＬレベルとなり、ＭＯＳトランジスタ１１６ｂがオフ状態となり、トライステートインバータバッファ１１６が出力ハイインピーダンス状態となる。したがって、この場合には、ノード１１８は、プルアップ用ＭＯＳトランジスタ１１７により、ノ−ド１１８は、電圧ＶｃおよびＶｄで決定される電圧レベルにまでプルアップされ、ビット線イコライズ指示信号ＺＢＬＥＱが中間電圧レベル（ＶＣＣＳレベルまたはＶＣＣＳ／２の電圧レベル）に保持される。
このプルアップ用のＭＯＳトランジスタ１１７ａを、ＭＯＳトランジスタ１１６ａおよび１１６ｂの電流駆動能力よりも十分小さくすることにより、容易に、ビット線イコライズ指示信号ＺＢＬＥＱを３値駆動することができる。
なお、この構成においても、セルフリフレッシュ指示信号ＳＲＦをＭＯＳトランジスタ１１７ａのゲートへ与えて、ツィンセルモードの時にのみ、ビット線イコライズ信号ＢＬＥＱを３値駆動してもよい。
以上のように、この発明の実施の形態６に従えば、ビット線プリチャージ／イコライズ回路を３値駆動し、特にスタンバイ期間中、一旦低抵抗の導通状態とした後に高抵抗の導通状態としてその電流駆動力を小さくしており、マイクロショートがサブワード線とビット線の間に数多く存在する場合においても、スタンバイ状態時におけるリーク電流を低減でき、応じてスタンバイ電流を低減することができる。
なお、上述の発明においては、各ビット線対に対してビット線プリチャージ／イコライズ回路が設けられている。しかしながら、ビット線プリチャージ／イコライズ回路は、センスアンプ回路に隣接して配置され、隣接ビット線対において共有される構成であってもよい。
また、サブワード線とビット線との間のマイクロショートの存在を取扱っているが、すなわち階層ワード線構成をワード線は有しているが、通常のワード線構成であっても、本実施の形態６は適用可能である。
［実施の形態７］
図３７は、この発明の実施の形態７に従う半導体記憶装置を含む半導体集積回路装置の構成を概略的に示す図である。図３７において、半導体集積回路装置１３０は、所定の処理を行なうロジック１３２と、このロジック１３２に対する主記憶装置または作業用メモリとして機能するＤＲＡＭマクロ１３４を含む。このＤＲＡＭマクロ１３４は、本実施の形態１から６において説明した半導体記憶装置の構成を有する。ロジック１３２は高速動作をするため、その構成要素であるＭＯＳトランジスタは、しきい値電圧は絶対値の小さい低しきい値電圧ＭＯＳトランジスタ（Ｌ−Ｖｔｈトランジスタ）である。一方、ＤＲＡＭマクロ１３４のメモリセルトランジスタ（アクセストランジスタ）は、そのゲートには昇圧電圧が与えられるため、またはサブスレッショルドリーク電流を低減するため、そのしきい値電圧はロジック１３２の構成要素であるロジックトランジスタ（Ｔｒ）のしきい値電圧の絶対値よりも大きくされる。このロジックトランジスタをビット線プリチャージ／イコライズ回路において利用する。
図３８は、この発明の実施の形態７に従うビット線プリチャージ／イコライズ回路の構成を示す図である。図３８において、ビット線プリチャージ／イコライズ回路ＢＥＱは、ビット線イコライズ指示信号ＺＢＬＥＱに応答して導通する低しきい値電圧ＰチャネルＭＯＳトランジスタＬＰ１−ＬＰ３を含む。これらのＭＯＳトランジスタＬＰ１−ＬＰ３は、ロジックトランジスタと同一構造を有する。すなわち、これらのＭＯＳトランジスタＬＰ１−ＬＰ３は、ロジックトランジスタと、そのゲート絶縁膜膜厚およびゲート絶縁膜材料が同じである。
この図３８に示すビット線プリチャージ／イコライズ回路ＢＥＱに対し、ビット線イコライズ指示信号ＺＢＬＥＱを、図３６に示すように３値駆動する。したがって、この場合、アレイ電源電圧ＶＣＣＳ電圧レベルが低い場合でも、確実に、これらのＭＯＳトランジスタＬＰ１−ＬＰ３のしきい値電圧損失の影響を伴うことなく、ビット線ＢＬＬおよびＺＢＬＬをアレイ電源電圧ＶＣＣＳレベルにプリチャージしかつイコライズすることができる。また、これらのＭＯＳトランジスタＬＰ１−ＬＰ３は低しきい値電圧ＭＯＳトランジスタであり、ビット線イコライズ指示信号ＺＢＬＥＱの活性化に応答して高速でオン状態となり、ビット線ＢＬＬおよびＺＢＬＬを高速でアレイ電源電圧ＶＣＣＳレベルにプリチャージすることができる。
この図３８に示すビット線イコライズ指示信号ＺＢＬＥＱを発生する回路としては、図３５に示す構成を利用することができる。図３６の信号波形図に見られるように、スタンバイ移行時、これらのＭＯＳトランジスタＬＰ１−ＬＰ３をオン状態として高速でビット線ＢＬＬおよびＺＢＬＬをアレイ電源電圧ＶＣＣＳレベルにプリチャージした後、これらのＭＯＳトランジスタＬＰ１−ＬＰ３を、中間電圧レベルのビット線イコライズ指示信号ＺＢＬＥＱにより、高抵抗の導通状態としてその電流駆動能力を低減して電流を制限する。
［変更例］
図３９は、この発明の実施の形態７の変更例の構成を示す図である。図３９においては、ビット線プリチャージ／イコライズ回路ＢＥＱは、ビット線イコライズ指示信号ＢＬＥＱに応答して導通する低しきい値電圧ＮチャネルＭＯＳトランジスタＬＮ１−ＬＮ３を含む。ＭＯＳトランジスタＬＮ１が、導通時ビット線ＢＬＬおよびＺＢＬＬをイコライズし、ＭＯＳトランジスタＬＮ２およびＬＮ３が、導通時、ビット線ＺＢＬＬおよびＢＬＬに、アレイ電源電圧ＶＣＣＳを伝達する。
これらのＭＯＳトランジスタＬＮ１−ＬＮ３は、ロジックトランジスタで構成され、低しきい値電圧を有する。したがって、アレイ電源電圧ＶＣＣＳと周辺電源電圧ＶＣＣＰの電圧差は、これらのＭＯＳトランジスタＬＮ１−ＬＮ３のしきい値電圧以上であれば、確実に、これらのＭＯＳトランジスタＬＮ１−ＬＮ３の導通時ビット線ＢＬＬおよびＺＢＬＬをアレイ電源電圧ＶＣＣＳレベルにプリチャージすることができる。この場合、特に、ビット線イコライズ指示信号ＢＬＥＱを昇圧する必要がなく、アレイ電源電圧ＶＣＣＳおよび周辺電源電圧ＶＣＣＰを利用して、ビット線ＢＬＬおよびＺＢＬＬのプリチャージ／イコライズを行なうことができる。
なお、図３９に示す構成の場合、ビット線プリチャージ電圧ＶＢＬは、中間電圧ＶＣＣＳ／２であってもよい。
以上のように、この発明の実施の形態７に従えば、ビット線プリチャージ／イコライズ回路の構成要素として、半導体記憶装置と同一基板上に集積化されるロジックの構成要素のロジックトランジスタと同一構造のトランジスタを有しており、しきい値電圧の損失を受けることなくビット線ＢＬＬおよびＺＢＬＬを、アレイ電源電圧ＶＣＣＳレベルなどの所定電圧レベルにに高速でプリチャージしかつイコライズすることができる。
［実施の形態８］
図４０は、この発明の実施の形態８に従うメモリアレイ部の構成を概略的に示す図である。図４０において、メモリブロックＭＢＡおよびＭＢＢが、センスアンプ帯ＳＢを共有する。メモリブロックＭＢＡは、８個のサブアレイＭＳＡＡ０−ＭＳＡＡ７に分割され、またメモリブロックＭＢＢは、サブアレイＭＳＡＢ０−ＭＳＡＢ７に分割される。これらのサブアレイ内においてサブワード線が配置される。
この図４０に示す構成においては、不良列救済は、内部データ線対（グローバルデータ線対）の置換をすることにより行なわれる。２つの行方向に隣接するサブアレイを１つのスペアＩＯ線対の置換範囲（１つのスペアＩＯ線対により救済される不良列（不良ＩＯ線対）の範囲）として不良列の救済が行なわれる。すなわち、サブアレイＭＳＡＡ０、ＭＳＡＡ１、ＭＳＡＢ０、ＭＳＡＢ１に対し１つのスペアＩＯ線対が配置され、同様、サブアレイＭＳＡＡ６、ＭＳＡＡ７、ＭＳＡＢ６、ＭＳＡＢ７に対し１つのスペアＩＯ線対が配置される。すなわち、メモリアレイにおいて、列方向に整列する２つの列ブロック（列方向に整列して配置されるメモリブロック）が１つの不良列救済単位として不良列の救済が行なわれる。
図４１は、内部データ線対（ＩＯ線対）とスペアデータ線対との対応関係を概略的に示す図である。図４１において、１つのサブアレイに対しては、内部データ線対が１６対設けられる。図４１においては、メモリサブアレイＭＳＡａに対し内部データ線対（ＩＯ線対）ＩＯ０−ＩＯ１５が配置され、メモリサブアレイＭＳＡｂに対し、内部データ線対ＩＯ１６−ＩＯ３１が配置される。これらのメモリサブアレイＭＳＡａに対し、さらに、スペアデータ線対（ＩＯ線対）ＳＩＯ１が配置される。すなわち、３２個の内部データ線対ＩＯ０−ＩＯ３１に対し１つのスペアデータ線対ＳＩＯ１が配置される。
図４２は、スペア列（スペアビット線対）と通常列（通常ビット線対）との対応を概略的に示す図である。図４２において、内部データ線対ＩＯａおよびＩＯｂおよびスペアデータ線対ＳＩＯを示す。１つのサブアレイにおいて、図１に示すように、センスアンプＳＡは、交互配置される。したがって、この図４２に示すように、内部データ線対ＩＯａに対し、１つのメモリサブアレイにおいて、上側のセンスアンプ群ＳＡＧａｕおよび下側のセンスアンプ群ＳＡＧａｌが配置される。ここで、内部データ線対ＩＯｂに対し、上側のセンスアンプ群ＳＡＧｂｕおよび下側のセンスアンプ群ＳＡＧｂｌが配置される。
これらのセンスアンプ群ＳＡＧａｕ，ＳＡＧｂｕ，ＳＡＧａｌ，ＳＡＧｂｌは、それぞれ８個のセンスアンプＳＡを含む。したがって、１つの内部データ線対に対し１６ビット線対（ＢＬＰ）が配置される。スペアデータ線対ＳＩＯに対しては、上側スペアセンスアンプ群ＳＳＡＧｕおよび下側スペアセンスアンプ群ＳＳＡＧｌが配置される。
スペアデ−タ線対に対し、上側スペアセンスアンプ群ＳＳＡＧｕおよび下側スペアセンスアンプ群ＳＳＡＧｌが配置される。これらのスペアセンスアンプ群ＳＳＡＧｕおよびＳＳＡＧｌは、それぞれ、８個のスペアセンスアンプを含む。したがって、このスペアデータ線対ＳＩＯに対し、１６スペアビット線対（ＳＢＬＰ）が配置される。
上側センスアンプ群ＳＡＧａｕ，ＳＡＧｂｕおよびＳＳＡＧｕに対し共通に８ビットの上側列選択信号ＵＣＳＬが与えられ、またセンスアンプ群ＳＡＧａｌ，ＳＡＧｂｌおよびＳＳＡＧｌに対し共通に、８ビットの下側列選択信号ＬＣＳＬが伝達される。列選択信号ＵＣＳＬおよびＬＣＳＬが、ワード線と同一方向に沿って伝達されるため、スペアセンスアンプおよび通常センスアンプが同時に選択されて、それぞれスペアデ−タ線対ＳＩＯおよび通常内部データ線対ＩＯａおよびＩＯｂにメモリセルデータが伝達される。
不良列を救済するために、内部データ線対（以下、単にＩＯ線対と称す）ＩＯａに対し、マルチプレクサ（ＭＵＸ）ＳＲＫａが設けられ、内部データ線対ＩＯｂに対しマルチプレクサＳＲＫｂが設けられる。マルチプレクサＳＲＫａは、スペアヒット信号ＳＰＨａに従って、ＩＯ線対ＩＯａおよびスペアＩＯ線対ＳＩＯの一方を内部データ線対ＤＢａに結合する。マルチプレクサＳＲＫｂは、ＩＯ線対ＩＯｂおよびスペアＩＯ線対ＳＩＯｂの１つを、スペアヒット信号ＳＰＨｂに従って内部データ線対ＤＢｂに結合する。これらのスペアヒット信号ＳＰＨａおよびＳＰＨｂの生成については、各メモリブロック（メモリアレイ）単位で、不良列アドレスを３２ＩＯ線対ごとに記憶しており、列アクセス時、この３２ＩＯ線対を単位として、不良列のアクセスの判定が行なわれる。
サブアレイにおいて、マイクロショートが多数存在し、ビット線のプリチャージ／イコライズを正確に行なうことができず、メモリセルデータの正確な書込／読出を行なうことができない場合、ＩＯ置換により、この不良列は救済することができる。しかしながら、このマイクロショート自体は、半導体記憶装置内に存在しており、そのリーク電流によりスタンバイ電流を増大させる。そこで、本実施の形態８においては、この不良救済単位となる８ビット線対ごとに、ビット線プリチャージ電圧の電流を制限するためのクランプトランジスタを設ける。
図４３は、この発明の実施の形態８に従うセンスアンプ帯の構成を概略的に示す図である。図４３において、センスアンプ帯において、センスアンプ群ＳＡＧａ−ＳＡＧｎが配置される。これらのセンスアンプ群ＳＡＧａ−ＳＡＧｎは、ビット線分離回路１１９を介して、イコライズ回路群ＥＱＧａ−ＥＱＧｎに結合される。センスアンプ群ＳＡＧａ−ＳＡＧｎは、各々、不良置換単位であり、一例として８個のセンスアンプＳＡを含む。これらのイコライズ回路群ＥＱＧａ−ＥＱＧｎも、センスアンプ群ＳＡＧａ−ＳＡＧｎのセンスアンプと１対１に配置されるイコライズ回路を含み、それぞれ、８個のイコライズ回路を含む。
イコライズ回路群ＥＱＧａ−ＥＱＧｎそれぞれに対応して、サブプリチャージ電圧線１２４ａ−１２４ｎが配設される。これらのサブプリチャージ電圧線１２４ａ−１２４ｎの各々は、クランプトランジスタ１２２ａ−１２２ｎを介してメインプリチャージ電圧線１２０に結合される。クランプトランジスタ１２２ａ−１２２ｎは、それぞれ、抵抗接続されるＮチャネルＭＯＳトランジスタで構成される。これらのクランプトランジスタ１２２ａ−１２２ｎの各々の電流駆動能力は十分小さくされる（チャネル幅とチャネル長の比が小さくされるかまたは、チャネル抵抗が高くされる）。
したがって、この構成の場合、不良列救済単位に対応して、クランプトランジスタ１２２ａ−１２２ｎが配設されているため、たとえマイクロショートにより、ビット線不良が生じても、そのマイクロショートに対する電流を対応のクランプトランジスタ１２２（１２２ａ−１２２ｎのいずれか）により制限することができ、不良列救済後においても存在するマイクロショートによるスタンバイ電流の増大を抑制することができる。
なお、この図４３に示す構成においても、クランプトランジスタ１２２ａ−１２２ｎの各々は、セルフリフレッシュ指示信号ＳＲＦによりオン／オフが制御されてもよい。
図４４は、イコライズ回路群ＥＱＧａ−ＥＱＧｎの構成の一例を示す図である。図４４においては、１つのセンスアンプ帯における不良列救済単位である８個のセンスアンプＳＡＫ０−ＳＡＫ７に対応するイコライズ回路群の構成を示す。一方側のメモリブロックにおいてイコライズ回路群ＥＱＧａｕが配置され、他方側のメモリブロックにおいてイコライズ回路群ＥＱＧａｌが配置される。イコライズ回路群ＥＱＧａｕは、センスアンプＳＡＫ０−ＳＡＫ７にそれぞれビット線分離ゲートＢＩＧＬ０−ＢＩＧＬ７を介して結合されるイコライズ回路ＢＥＱｕ０−ＢＥＱｕ７を含む。これらのイコライズ回路ＢＥＱｕ０−ＢＥＱｕ７に共通に、サブプリチャージ電圧線１２４ｕが配置される。このサブプリチャージ電圧線１２４ｕはクランプトランジスタ１２２ｕを介してメインプリチャージ電圧線１２４に結合される。サブプリチャージ電圧線１２４ｕは、ビット線プリチャージ／イコライズ回路ＢＥＱｕ０−ＢＥＱｕ７のプリチャージ用ＭＯＳトランジスタに結合される。
イコライズ回路群ＥＱＧａｌは、センスアンプＳＡＫ０−ＳＡＫ７それぞれにビット線分離ゲートＢＩＧＲ０−ＢＩＧＲ７を介して結合されるビット線プリチャージ／イコライズ回路ＢＥＱｌ０−ＢＥＱｌ７を含む。これらのビット線プリチャージ／イコライズ回路ＢＥＱｌ０−ＢＥＱｌ７に共通にサブプリチャージ電圧線１２４ｌが配設される。このサブプリチャージ電圧線１２４ｌが、ビット線プリチャージ／イコライズ回路ＢＥＱｌ０−ＢＥＱｌ７のプリチャージ用のトランジスタに共通に結合される。サブプリチャージ電圧線１２４ｌは、クランプトランジスタ１２２ｌを介してメインプリチャージ電圧線１２０に結合される。
センスアンプＳＡＫ０−ＳＡＫ７は、共通に、センス共通電源線（ノード）Ｓ２Ｐおよびセンス共通接地線（ノード）Ｓ２Ｎに結合される。
クランプトランジスタ１２２ｕおよび１２２ｌは、それぞれのゲートが、メインプリチャージ電圧線１２０に結合される。これらのクランプトランジスタ１２２ｕおよび１２２ｌは、そのチャネル幅とチャネル長の比が小さくされるかまたはチャネル抵抗が大きくされており、その電流駆動能力は十分小さくされる。したがって、この不良救済単位でビット線プリチャージ電圧の供給電流を調整することにより、不良メモリサブアレイにおいてマイクロショートが数多く存在して不良ビット線が数多く存在しても、スタンバイ時の電流を制限することができ、消費スタンバイ電流を低減することができる。
なお、このクランプトランジスタ１２２ｕおよび１２２ｌの電流駆動能力が小さくされていても、ビット線イコライズ動作により、Ｈレベルのビット線の電荷がＬレベルのビット線へ伝達されるため、単に、これらのクランプトランジスタ１２２ｕおよび１２２ｌは、リーク電流によるビット線プリチャージ電圧の低下を抑制することが要求されるだけであり、特にビット線のプリチャージ／イコライズ動作に悪影響を及ぼさない。
なお、この図４３および４４に示す構成においてクランプトランジスタ１２２ａ−１２２ｎおよび１２２ｕおよび１２２ｌは、そのゲートが接地電圧レベルに保持され、いわゆるサブスレッショルドリーク電流により、マイクロショートを流れる微小電流を補償するように構成されてもよい。この場合、先の実施の形態７におけるようにロジックトランジスタでクランプトランジスタが構成されてもよい。
なお、クランプトランジスタとしてＮチャネルＭＯＳトランジスタが用いられている。しかしながら、ＰチャネルＭＯＳトランジスタが用いられてもよく、またＰチャネルＭＯＳトランジスタのゲートをアレイ電源電圧または周辺電源電圧に固定して、そのサブスレッショルドリーク電流により、マイクロショートを流れる電流を補償するように構成されてもよい。
上述の説明においては、クランプトランジスタが、不良列救済単位に対応して配置されている。しかしながら、このクランプトランジスタは、所定数のビット線プリチャージ／イコライズ回路に対応して設けられていれば良い。たとえば、クランプトランジスタは、メモリブロックごとに配置されてもよく、またメモリサブアレイごとに設けられてもよい。
また、オフリーク電流を利用する場合のみならず、電流制限用のクランプトランジスタは、ロジックトランジスタで構成されても良い（ＮＭＯＳおよびＰＭＯＳ途端ジスタのいずれが用いられる場合でも）。
また、ビット線イコライズ指示信号ＢＬＥＱＬおよびＢＬＥＱＲは、先の実施の形態６または７におけるように、３値駆動されてもよい。さらに、マイクロショートにおけるリーク電流を低減することができる。また、これらのビット線イコライズ指示信号ＢＬＥＱＬおよびＢＬＥＱＲは、２値駆動されてもよい。
また、不良列救済単位は、１６個のセンスアンプでなくてもよい。
以上のように、この発明の実施の形態８に従えば、所定数のビット線プリチャージ／イコライズ回路ごとにクランプトランジスタを設け、このクランプトランジスタを介してプリチャージ電圧ＶＢＬを伝達しており、マイクロショートが多数存在する場合においても、このクランプトランジスタによる電流制限機能により、リーク電流を抑制することができ、応じてスタンバイ電流の増大を抑制することができる。
［実施の形態９］
図４５は、この発明の実施の形態９に従う半導体記憶装置のビット線イコライズ部の構成を概略的に示す図である。図４５において、ビット線対ＢＬＰａ−ＢＬＰｎそれぞれに対応して、ビット線プリチャージ／イコライズ回路ＢＥＱａ−ＢＥＱｎが配置される。ビット線対ＢＬＰａ−ＢＬＰｎの各々は、ビット線ＢＬＬおよびＺＢＬＬを含む。
ビット線プリチャージ／イコライズ回路ＢＥＱａ−ＢＥＱｎそれぞれに対応して、クランプトランジスタ１２２ａ−１２２ｎが設けられる。これらのクランプトランジスタ１２２ａ−１２２ｎは、それぞれ、メインプリチャージ電圧線１２０上のプリチャージ電圧ＶＢＬを、対応のビット線プリチャージ／イコライズ回路ＢＥＱａ−ＢＥＱｎに伝達する。これらのクランプトランジスタ１２２ａ−１２２ｎのゲートは、それぞれ、メインプリチャージ電圧線１２０に結合され、抵抗モードで動作する。これらのクランプトランジスタ１２２ａ−１２２ｎのサイズ（チャネル幅とチャネル長の比）が小さくされるかオン抵抗（チャネル抵抗）が十分高くされて、それらの電流駆動能力は十分小さくされる。
この図４５に示すように、ビット線プリチャージ／イコライズ回路ＢＥＱａ−ＢＥＱｎそれぞれに対応して、クランプトランジスタ１２２ａ−１２２ｎを配置することにより、対応のビット線対においてサブワード線との間のマイクロショートが存在する場合においても、そのサブワード線非選択時におけるプリチャージ電圧線１２０から非選択サブワード線へのリーク電流を低減することができ、応じてスタンバイ電流を低減することができる。
図４６は、この発明の実施の形態９に従うイコライズ回路部の構成を具体的に示す図である。図４６においては、センスアンプ帯において、センスアンプＳＡＫａ−ＳＡＫｎが配置される。これらのセンスアンプＳＡＫａ−ＳＡＫｎに対し、センス共通電源ノードＳ２Ｐおよびセンス共通接地ノードＳ２Ｎが配置される。これらのセンス共通電源ノード（線）Ｓ２Ｐおよびセンス共通接地ノード（線）Ｓ２Ｎは、所定数のセンスアンプごとに設けられる。これらのセンス共通電源線（ノード）Ｓ２Ｐおよびセンス共通接地線（ノード）Ｓ２Ｎは、センスアンプ駆動トランジスタを介してセンス電源線およびセンス接地線に接続される。これらのセンス駆動トランジスタは、所定数のセンスアンプごとに設けられる。
これらのセンスアンプＳＡＫａ−ＳＡＫｎそれぞれに対応して、ビット線プリチャージ／イコライズ回路ＢＥＱＬａ−ＢＥＱＬｎが配置される。これらのビット線プリチャージ／イコライズ回路ＢＥＱＬａ−ＢＥＱＬｎは、ビット線イコライズ指示信号ＢＬＥＱＬに応答して、対応のビット線対ＢＬＰＬａ−ＢＬＰＬｎをプリチャージ電圧ＶＢＬレベルにプリチャージする。これらのビット線プリチャージ／イコライズ回路ＢＥＱＬａ−ＢＥＱＲｎそれぞれに対応して、クランプトランジスタ１２２ｌａ−１２２ｌｎが配置される。
これらのクランプトランジスタ１２２ｌａ−１２２ｌｎは、ローカルプリチャージ電圧線１２０ｌに並列に結合され、かつそれぞれのゲートがローカルプリチャージ線１２０ｌに接続され、それぞれ対応のビット線プリチャージ／イコライズ回路ＢＥＱＬａ−ＢＥＱＲｎに、プリチャージ電圧ＶＢＬを供給する。このローカルプリチャージ電圧線１２０ｌは、メインプリチャージ電圧線１２０ｍに結合される。センスアンプＳＡＫａ−ＳＡＫｎとビット線プリチャージ／イコライズ回路ＢＥＱＬａ−ＢＥＱＬｎはそれぞれ、ビット線分離指示信号ＢＬＩＬに応答するビット線分離ゲートＢＩＧＬａ−ＢＩＧＬｎを介してセンスアンプＳＡＫａ−ＳＡＫｎに結合される。
他方のメモリブロックにおいても、ビット線対ＢＬＰＲａ−ＢＬＰＲｎそれぞれに対応してビット線プリチャージ／イコライズ回路ＢＥＱＲａ−ＢＥＱＲｎが配設される。これらのビット線プリチャージ／イコライズ回路ＢＥＱＲａ−ＢＥＱＲｎそれぞれに対応して、クランプトランジスタ１２２ｒａ−１２２ｒｎが配置される。これらのクランプトランジスタ１２２ｒａ−１２２ｒｎは、ローカルプリチャージ電圧線１２０ｒに結合されかつそれぞれのゲートがローカルプリチャージ電圧線に接続され、抵抗モードで動作してローカルプリチャージ電圧線１２０ｒから対応のビット線プリチャージ／イコライズ回路ＢＥＱＲａ−ＢＥＱＲｎにプリチャージ電圧ＶＢＬを供給する。ローカルプリチャージ電圧線１２０ｒは、またメインプリチャージ電圧線１２０ｍに結合される。メインプリチャージ電圧線１２０ｍが、複数のメモリブロックに共通に設けられ、このローカルプリチャージ電圧線１２０ｌおよび１２０ｒが、それぞれ、メモリブロックごとに、行方向に延在して配設されて、対応のビット線プリチャージ／イコライズ回路にプリチャージ電圧ＶＢＬを供給する。
クランプトランジスタ１２２ｌａ−１２２ｌｎのゲートは、ローカルプリチャージ電圧線１２０ｌに結合され、それぞれ、ビット線プリチャージ／イコライズ回路ＢＥＱＬａ−ＢＥＱＬｎのプリチャージ用のトランジスタにプリチャージ電圧ＶＢＬを供給する。同様、クランプトランジスタ１２２ｒａ−１２２ｒｎも、そのゲートが、ローカルプリチャージ電圧線１２０ｒに結合され、対応のビット線プリチャージ／イコライズ回路ＢＥＱＲａ−ＢＥＱＲｎに含まれるプリチャージ用トランジスタにビット線プリチャージ電圧ＶＢＬを供給する。
したがって、この各ビット線対ごとに、クランプトランジスタを設けることにより、ビット線とサブワード線の間のマイクロショートによるリーク電流を確実に抑制することができる。
［変更例］
図４７（Ａ）は、この発明の実施の形態９の変更例の構成を概略的に示す図である。図４７（Ａ）においては、ビット線プリチャージ／イコライズ回路ＢＥＱとメインプリチャージ電圧線１２０の間のクランプトランジスタ１３３が、低しきい値電圧（Ｌ−Ｖｔｈ）ＭＯＳトランジスタで構成される。このクランプトランジスタ１３３は、たとえばロジックトランジスタで構成され、ビット線プリチャージ／イコライズ回路ＢＥＱに対するプリチャージ電圧ＶＢＬの供給時、しきい値電圧損失による電圧降下をできるだけ抑制して、ビット線プリチャージ／イコライズ電圧ＶＢＬを対応のビット線プリチャージ／イコライズ回路ＢＥＱに伝達する。
この図４７（Ａ）に示すクランプトランジスタ１３３は、ＰチャネルＭＯＳトランジスタで構成されており、抵抗モードで動作するが、その電流供給能力は十分小さくされる。このクランプトランジスタ１３３は、ロジック回路と同じ構造のＮＭＯＳトランジスタで構成されてもよい。
［変更例２］
図４７（Ｂ）は、この発明の実施の形態９の変更例２の構成を概略的に示す図である。この図４７（Ｂ）においては、ＰチャネルＭＯＳトランジスタ１３４をクランプトランジスタとして利用して、メインプリチャージ電圧線１２０から対応のビット線プリチャージ／イコライズ回路ＢＥＱへ、プリチャージ電圧ＶＢＬを供給する。この図４７（Ｂ）においては、ゲートがメイン（ローカル）プリチャージ線圧線１２０に接続されるＰチャネルＭＯＳトランジスタが、クランプトランジスタとして利用されている。したがって、このクランプトランジスタは常時オフ状態であり、オフリーク電流（サブスレッショルド電流）Ｉｏｆｆにより、ビット線プリチャージ／イコライズ回路ＢＥＱへ、プリチャージ電圧ＶＢＬを伝達する。
この図４７（Ｂ）に示すＰチャネルＭＯＳトランジスタで構成されるクランプトランジスタ１３４も、またロジックトランジスタで構成されてもよい。
なお、この実施の形態８および９においては、ビット線プリチャージ電圧ＶＢＬは、中間電圧ＶＣＣＳ／２の電圧レベルでもよく、またセンス電源電圧（アレイ電源電圧）ＶＣＣＳレベルであってもよい。
また、この図４７（Ａ）に示す構成において、クランプトランジスタ１３３としてＰＭＯＳトランジスタが用いられている。しかしながら、ＮチャネルＭＯＳトランジスタがクランプトランジスタとして用いられてもよい。この場合、ＮＭＯＳトランジスタのゲートはメインプリチャージ電圧線１２０に接続される。また、これに代えて、ＮＭＯＳクランプトランジスタのゲートをビット線プリチャージ／イコライズ回路ＢＥＱのプリチャージ用トランジスタに接続し、このＮＭＯＳクランプトランジスタのオフリーク電流により、ビット線プリチャージ電圧ＶＢＬを供給するように構成してもよい。
また、これらのクランプトランジスタのゲートにセルフリフレッシュ指示信号ＳＲＦを与え、これらのクランプトランジスタの電流駆動能力をツィンセルモード時に低減するように構成してもよい。
以上のように、この発明の実施の形態９に従えば、ビット線プリチャージ／イコライズ回路それぞれに電流制限用のクランプトランジスタを設けているため、ビット線とサブワード線の間にマイクロショートが存在しても、確実にこのマイクロショートを流れるリーク電流を抑制することができ、応じてスタンバイ電流の増大を抑制することができる。
なお、この実施の形態９においても、ビット線イコライズ指示信号ＢＬＥＱ（ＢＥＱＬ，ＢＥＱＲ）は、３値駆動されてもよく、また２値駆動されてもよい。
また、この各ビット線対ごとに、電流制限用のクランプトランジスタを設けた場合、プリチャージ電圧供給が遅れるものの、ツインセルモード時においては、そのビット線プリチャージ電圧が中間電圧レベルからずれてきても、十分にセンス動作を行なうことができ、データ保持モード時におけるリフレッシュを正確に行なうことができる。
［実施の形態１０］
図４８は、メモリサブアレイＭＳＡの構成を示す図である。この図４８においては、「ハーフピッチセル」配置に従って、メモリセルＭＣが配置される。この図４８に示すメモリサブアレイＭＳＡの構成は、図１に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。サブワード線ＳＷＬＬ０、ＳＷＬＲ１、ＳＷＬＬ２およびＳＷＬＲ３に対応して、メインワード線ＺＭＷＬ＜０＞が配置され、サブワード線ＳＷＬＬ４、ＳＷＬＲ５、ＳＷＬＬ６およびＳＷＬＲ７に対応して、メインワード線ＺＭＷＬ＜１＞が配置される。
今、図４８に示すように、サブワード線ＳＷＬＲ１およびＳＷＬＬ２の間に、サブワード線間ショートＲＺが存在する場合を考える。ツインセルモード時、サブワード線ＳＷＬＲ１は、サブワード線ＳＷＬＬ０と同時に選択状態へ駆動され、サブワード線ＳＷＬＬ２は、サブワード線ＳＷＬＲ３と同時に選択状態へ駆動される。先に、図２５を参照して説明した冗長置換の構成では、ツインセルモード時に、同時に選択状態へ駆動されるサブワード線対ＳＷＬＰ単位で、不良救済のための冗長置換が行なわれる。したがって、この場合、このサブワード線間ショートＲＺにより、メインワード線ＺＭＷＬ＜０＞に対応して配置される４本のサブワード線ＳＷＬＬ０、ＳＷＬＲ１、ＳＷＬＬ２およびＳＷＬＲ３がすべてスペアサブワード線と置換されることになる。このようなサブワード線間不良を、より効率的に救済するための構成について以下に説明する。
図４９は、この発明の実施の形態１０に従う行選択に関連する回路の構成を概略的に示す図である。この図４９においては、図２５と同様、１つの行ブロックに対応して配置される行選択系回路の構成を示す。このノーマルメインワード線ＮＺＭＷＬに対応して、４本ノーマルサブワード線ＮＳＷＬ０−ＮＳＷＬ３が配置され、また１つのスペアメインワード線ＳＺＭＷＬに対応して、４本のスペアサブワード線ＳＳＷＬ０−ＳＳＷＬ３が配置される。
ノーマルサブワード線ＮＳＷＬ０およびＮＳＷＬ１が、サブワード線対ＳＷＬＰを構成し、ノーマルサブワード線ＮＳＷＬ２およびＮＳＷＬ３が、サブワード線対ＳＷＬＰを構成する。通常の図２５に示す冗長置換においては、スペアサブワード線ＳＳＷＬ０およびＳＳＷＬ１が、サブワード線対ＳＷＬＰを構成し、スペアサブワード線ＳＳＷＬ２およびＳＳＷＬ３が、サブワード線対ＳＷＬＰを構成する。サブワード線対ＳＷＬＰは、物理的に隣接するサブワード線により構成される。したがって、サブワード線対ＳＷＬＰは、偶数サブワードドライバ帯ＳＷＤＥＢおよび奇数サブワードドライバ帯の対向して配置されるサブワード線ドライバによりそれぞれドライブされる。
行選択系回路は、ロウアドレス信号ＲＡＦをプリデコードするノーマルプリデコード回路２６０と、ノーマルプリデコード回路２６０からのプリデコード信号をデコードして、ノーマルサブワード線ＮＳＷＬ０−ＮＳＷＬ３のうちの１つを特定するサブデコード信号ＮＺＳＤＦ＜３：０＞を生成するノーマルサブデコーダ２６２と、ノーマルプリデコード回路２６０からのプリデコード信号をデコードし、ノーマルメインワード線ＮＺＭＷＬを駆動するノーマルロウデコーダ２６４と、このノーマルサブワード線ＮＳＷＬ０−ＮＳＷＬ３の対のレベルでの不良ロウアドレスを格納する不良アドレスプログラム回路２５０と、不良アドレスプログラム回路２５０からの不良アドレス指定検出結果に従って、ノーマルワード線（メインワード線／サブワード線）を選択状態へ駆動するか否かを判定してスペア判定結果信号ＳＰ１を生成するスペア判定回路２５２を含む。
この不良アドレスプログラム回路２５０は、ノーマルサブワード線対ＳＰＷＬＰごとに不良アドレスをプログラムする。すなわち、この場合、不良アドレスプログラム回路２５０においては、ロウアドレスビットＲＡ＜ｍ：０＞の最下位ロウアドレスビットＲＡ０が縮退状態に設定されてプログラムされる。不良アドレスプログラム回路２５０は、複数のプログラム回路を含み、与えられたアドレスＲＡ（ノーマルプリデコード回路２６０からの内部バッファアドレス信号ＲＡＤ）にしたがって、不良ロウアドレスが指定されたかの判定を行ない、該判定結果を示す信号をスペア判定回路２５２へ出力する。
スペア判定回路２５２は、この不良アドレスプログラム回路２５０からの複数の検出信号に従って、スペア判定結果信号ＳＰ１を生成する。ノーマルロウデコーダ２６４は、このスペア判定結果信号ＳＰ１の活性化時、非活性状態とされ、またノーマルサブデコーダ２５２も、非活性状態とされ、ノーマルメインワード線／ノーマルサブワード線は非選択状態に置かれる。
行選択系回路は、さらに、メインワード線レベルでの不良アドレスを格納する不良アドレスプログラム回路２５４と、不良アドレスプログラム回路２５４からの不良検出結果指示に従って冗長置換を行なうか否かの判定を行なうスペア判定回路２５６と、これのスペア判定回路２５２および２５６からのスペア判定結果信号ＳＰ１およびＳＰ２に従って、対応のスペアメインワード線ＳＺＭＷＬを選択状態へ駆動するスペアロウデコーダ２６６と、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎとロウアドレスビットＲＡ＜１：０＞とを受け、選択的にこれらのスペア判定結果信号ＳＰ１およびＳＰ２に従ってプリデコードを行なうスペア用プリデコード回路２６８と、スペア用プリデコード回路２６８のプリデコード信号をデコードして、スペアサブワード線ＳＳＷＬ０−ＳＳＷＬ３に対するスペアサブデコード信号ＳＺＳＤＦ＜０＞−ＳＺＳＤＦ＜３＞を生成するスペアサブデコーダ２７０を含む。
図４８に示すような、１つのノーマルメインワード線に対応して設けられるノーマルサブワード線対ＳＷＬＰ間のショート不良を認識するために、不良アドレスプログラム回路２５４には、このようなノーマルサブワード線対間不良を有するメインワード線のアドレスＲＡ＜ｍ：２＞を格納する。
不良アドレスプログラム回路２５４は、複数のプログラム回路を含み、各プログラム回路に格納される不良メインワード線アドレスが外部からのアドレスＲＡ（ノーマルプリデコード回路からの内部バッファアドレスＲＡＤ）と一致しているか否かを判定し、それぞれの判定結果を出力する。スペア判定回路２５６は、複数の判定結果の１つが一致を示しているとき、スペア判定結果信号ＳＰ２を活性化する。このスペア判定結果信号ＳＰ２の活性化時、ノーマルロウデコーダ２６４およびスペアロウデコーダ２６６はともに活性化されて、デコード動作を行ない対応のノーマルメインワード線ＮＺＭＷＬおよびスペアメインワード線ＳＺＭＷＬを選択状態へ駆動する。
スペア用プリデコード回路２６８は、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎに従って、最下位ロウアドレスビットＲＡ＜０＞を縮退状態に選択的に設定する。このスペアプリデコード回路２６８は、また、このスペア判定結果信号ＳＰ１およびＳＰ２に従って、選択的にプリデコード動作を行なう。スペア判定結果信号ＳＰ１の活性化時には、ロウアドレスビットＲＡ＜１：０＞をプリデコードする。スペア判定結果信号ＳＰ２の活性化時、スペア用プリデコード回路２６８は、隣接サブワード線対ＳＷＬＰにおいて隣接するスペアサブワード線ＳＳＷＬ１およびＳＳＷＬ２の１つを選択状態とするようにプリデコード動作を実行する。したがって、ツインセルモード時においては、ノーマルサブワード線対間においてショートなどの不良が存在する場合には、ノーマルロウデコーダ２６４により選択されたノーマルメインワード線ＮＺＭＷＬに対して１つのノーマルサブワード線ＮＳＷＬ３またはＮＳＷＬ０が選択状態へ駆動され、またスペアサブワード線ＳＳＷＬ１およびＳＳＷＬ２の一方が選択状態へ駆動される。この結果、ノーマルサブワード線対間の不良においても、サブワード線単位での救済を行なうことができ、置換効率を改善することができる。
図５０は、ロウアドレスビットＲＡ＜１：０＞からサブデコード信号ＺＳＤＦ＜３：０＞およびＳＺＳＤＦ＜３：０＞を生成する信号の経路を概略的に示す図である。図５０において、中央の制御部において、外部からのロウアドレスビットＲＡ＜１：０＞をロウアドレスイネーブル信号ＲＡＤＥに従ってラッチし、内部ロウアドレスビットＲＡＦ＜１：０＞を生成する入力バッファ／ラッチ回路３６０が設けられる。この入力バッファ／ラッチ回路３６０は、複数のメモリブロック（行ブロック）に共通に設けられて、内部ロウアドレスビットＲＡＦ＜１：０＞を各メモリブロックに対応して設けられるローカルロウ選択回路（プリデコーダ／デコーダ）へ伝達する。
この入力バッファ／ラッチ回路３６０からのロウアドレスビットＲＡＦ＜１：０＞は、ノーマルプリデコード回路２６０に設けられるノーマルプリデコード回路２６０Ｓおよびスペアプリデコード回路２６８へ与えられる。ノーマルプリデコード回路２６０Ｓは、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎとスペア判定結果信号ＳＰ２とに従って、ロウアドレスビットＲＡＦ＜１：０＞をプリデコードし、プリデコード信号Ｘ＜３：０＞を生成する。ノーマルプリデコード回路２６０残りのプリデコード回路は、残りの上位ロウアドレスビットＲＲＡ＜ｍ：２＞をプリデコードして、プリデコード信号をノーマルロウデコーダ２６４へ与える。
一方、スペアプリデコード回路２６８は、この入力バッファ／ラッチ回路３６０からの２ビットのロウアドレスビットＲＡＦ＜１：０＞を、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎおよびスペア判定結果信号ＳＰ１およびＳＰ２に従って決定された態様で、プリデコードし、スペアプリデコード信号ＳＸ＜３：０＞を生成する。
これらのノーマルプリデコード回路２６０Ｓおよびスペア用プリデコード回路２６８は、複数のメモリブロックに共通に設けられてもよく、またメモリブロックそれぞれにおいて設けられてもよい。
メモリブロックそれぞれにおいて、このノーマルプリデコード回路２６０Ｓからのプリデコード信号Ｘ＜３：０＞を受けてサブデコード信号ＺＳＤＦ＜３：０＞を生成するノーマルサブデコーダ２６２が設けられる。また、スペアプリデコード回路２６８からのスペアプリデコード信号ＳＸ＜３：０＞はスペアサブデコーダ２７０へ与えられる。スペアサブデコーダ２７０は、ワード線駆動タイミング信号ＲＸＡＣＴの活性化に応答して、スペアプリデコード信号ＳＸ＜３：０＞をデコードして、スペアサブデコード信号ＳＺＳＤＦ＜３：０＞を生成する。このスペアサブデコーダ２７０は、メモリブロックそれぞれに、スペアワード線が配置されるため、各メモリブロックに対応して配置される。後に説明するように、ツインセルモード時においては、サブワード線間不良救済時においては、ノーマルおよびスペアのサブワード線を一本づつ選択して相補データをビット線対に読み出すため、各メモリブロック単位で不良救済が行われる。
これらのサブデコード信号ＺＳＤＦ＜３：０＞およびＳＺＳＤＦ＜３：０＞は、それぞれバッファ回路を介してノーマルサブワード線ドライバおよびスペアサブワード線ドライバへ与えられる。ノーマルサブデコーダ２６２は、活性化時、ノーマルプリデコード信号Ｘ＜３：０＞をレベル変換してノーマルサブデコード信号ＺＳＤＦ＜３：０＞を生成し、スペアサブデコーダ２７０は、活性化時、スペアプリデコード信号ＳＸ＜３：０＞をレベル変換してスペアサブデコード信号ＳＺＳＤＦ＜３：０＞を生成する。これらのノーマルサブデコーダ２６２およびスペアサブデコーダ２７０の構成は、図１０に示す構成と同様である。
図５１は、図５０に示すノーマルプリデコード回路２６０Ｓの構成を示す図である。この図５１に示すノーマルプリデコード回路２６０Ｓの構成は、図８に示すプリデコード回路２の構成と以下の点において異なっている。すなわち、図４９に示すスペア判定回路２５６からのスペア判定結果信号ＳＰ２を反転するインバータ回路２６０ａが、このノーマルプリデコード回路２６０Ｓ内に設けられる。図８に示すＡＮＤ型デコード回路２ｈおよび２ｉに代えて、アドレスビットＺＲＡＤ＜１＞およびＲＡＤ＜０＞とインバータ回路２６０ａの出力信号とを受けて、プリデコード信号Ｘ＜１＞を生成するＡＮＤ回路２６０ｂと、ロウアドレスビットＲＡＤ＜１＞およびＺＲＡＤ＜０＞とインバータ回路２６０ａの出力信号とを受けてプリデコード信号Ｘ＜２＞を生成するＡＮＤ回路２６０ｃが設けられる。他の構成は、図８に示すプリデコード回路の構成と同じであり、対応する部分には同一参照番号を付しその詳細説明は省略する。
この図５１に示す構成において、プリデコード信号Ｘ＜０＞−Ｘ＜３＞は、それぞれノーマルサブワード線ＳＷＬ０−ＳＷＬ３を指定する。
この図５１に示す構成において、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎがＨレベルであり、１ビット／１セルモードが指定されている場合には、アドレスビットＲＡＦ＜０＞およびＲＡＦ＜１＞に従って４ビットのプリデコード信号Ｘ＜３＞−Ｘ＜０＞の１つが活性化される（スペア判定結果信号ＳＰ２がＬレベルのとき）。この１ビット／１セルモードにおいてスペア判定結果信号ＳＰ２がＨレベルとなると、インバータ回路２６０ａの出力信号はＬレベルとなり、ＡＮＤ回路２６０ｂおよび２６０ｃからのプリデコード信号Ｘ＜１＞およびＸ＜２＞は、アドレスビットＲＡＦ＜０＞およびＲＡＦ＜１＞の論理値にかかわらず、Ｌレベルに設定される。すなわち、このプリデコード信号Ｘ＜１＞およびＸ＜２＞に対応するノーマルサブワード線ＮＳＷＬ１およびＮＳＷＬ２が、非選択状態とされる。
この場合、ノーマルプリデコード信号Ｘ＜１＞およびＸ＜２＞が選択状態へ駆動されるべきときには、対応のスペアプリデコード信号が選択状態へ駆動される。
ツインセルモード時においては、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎがＬレベルであり、アドレスビットＲＡＤ＜０＞およびＺＲＡＤ＜０＞がともにＨレベルとなり、プリデコード信号Ｘ＜０＞およびＸ＜２＞またはプリデコード信号Ｘ＜１＞およびＸ＜３＞の対が指定される。図４８に示すようなショート不良ＲＺが存在する場合、スペア判定結果信号ＳＰ２がＨレベルとなり、インバータ回路２６０ａの出力信号はＬレベルとなり、プリデコード信号Ｘ＜１＞およびＸ＜２＞がともにＬレベルとなる。プリデコード信号Ｘ＜０＞およびＸ＜３＞の一方が、アドレスビットＲＡＦ＜１＞に従って選択状態へ駆動される。したがって、ノーマルサブワード線の１つが選択状態へ駆動される。他のサブワード線は非活性状態を維持する。
このとき、後に説明するように、スペアサブワード線が１つ選択状態へ駆動される。これにより、ビット線対に、ノーマルおよびスペアサブワード線に接続されるメモリセルからの相補データが読出されることになり、ツインセルモードでのデータの読出を行なうことができる。したがって、この場合、各メモリブロックにおいてノーマルメモリブロックおよびスペアメモリブロックがともに配置される。
図５２は、図５０に示すスペアサブデコーダ２７０の構成を示す図である。図５２において、スペアサブデコーダ２７０は、アドレスビットＲＡＦ＜０＞を反転するインバータ回路２７０ａと、インバータ回路２７０ａの出力信号とツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎを受けてロウアドレスビットＲＡＤ＜０＞を生成するＮＡＮＤ回路２７０ｂと、インバータ回路２７０ａの出力信号を反転するインバータ回路２７０ｃと、インバータ回路２７０ｃの出力信号とツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎとを受けて補のアドレスビットＺＲＡＤ＜０＞を生成するＮＡＮＤ回路２７０ｄと、アドレスビットＲＡＦ＜１＞を反転して補のアドレスビットＺＲＡＤ＜１＞を生成するインバータ回路２７０ｅと、補のアドレスビットＺＲＡＤ＜１＞を反転し、アドレスビットＲＡＤ＜１＞を生成するインバータ回路２７０ｆと、スペア判定結果信号ＳＰ１およびＳＰ２を受けるＯＲ回路２７０ｇと、アドレスビットＲＡＤ＜１＞およびＲＡＤ＜０＞とスペア判定結果信号ＳＰ１とを受け、スペアプリデコード信号ＳＸ＜３＞を生成するＡＮＤ回路２７０ｈと、アドレスビットＺＲＡＤ＜１＞およびＲＡＤ＜０＞とＯＲ回路２７０ｅの出力信号とを受けてスペアプリデコード信号ＳＸ＜１＞を生成するＡＮＤ回路２７０ｉと、ＯＲ回路２７０ｅの出力信号とアドレスビットＲＡＤ＜１＞およびＺＲＡＤ＜０＞とを受けてスペアプリデコード信号ＳＸ＜２＞を生成するＡＮＤ回路２７０ｊと、アドレスビットＺＲＡＤ＜１＞およびＺＲＡＤ＜０＞とスペア判定結果信号ＳＰ１を受けてスペアプリデコード信号ＳＸ＜０＞を生成するＡＮＤ回路２７０Ｋを含む。
この図５２に示すスペア用プリデコード回路２６８の構成において、スペア判定結果信号ＳＰ１が活性状態のときには、スペアプリデコード信号ＳＸ＜３＞―ＳＸ＜０＞の１つがスペアサブデコード信号にしたがって、活性化される。スペア判定結果信号ＳＰ２がＨレベルの活性状態となったときに、スペアプリデコード信号ＳＸ＜１＞およびＳＸ＜２＞の一方が選択状態へ駆動される。スペア判定結果信号ＳＰ１およびＳＰ２がともにＬレベルのときには、これらのＡＮＤ回路２７０ｈ−２７０ｋからのスペアプリデコード信号ＳＸ＜３＞―ＳＸ＜０＞は全てＬレベルの非活性状態を維持する。この状態の場合には、不良は存在しないため、ノーマルプリデコード回路２６０およびノーマルサブデコーダ２６２により、ノーマルサブワード線が指定されて、ノーマルメインワード線上の信号とノーマルサブデコード信号とに従って、正常なノーマルサブワード線が選択状態へ駆動される。次に、図５１および図５２に示すプリデコード回路２６０および２６８の動作について簡単に説明する。
（１） スペア判定結果信号ＳＰ１の場合：
対をなす（同時に選択状態へ駆動される）ノーマルサブワード線がショートしているかまたは１つのサブワード線が不良のときには、図４９に示す不良アドレスプログラム回路２５０に、最下位ロウアドレスビットＲＡ＜０＞を縮退したアドレスをプログラムする。すなわち、上位ロウアドレスビットＲＡ＜ｍ：１＞またはそれに対応するプリデコード信号が、図４９に示す不良アドレスプログラム回路２５０にプログラムされる。
このプログラム状態においては、図５３に示すように、サブワード線ＳＷＬ０およびＳＷＬ２の間に、ショートＲＺａが存在するか、またはサブワード線ＳＷＬ２が不良である。
１ビット／１セルモードおよびツインセルモード時において、ノーマルサブワード線ＳＷＬ２がアドレス指定された場合には、不良アドレスプログラム回路２５０からのスペア判定結果信号ＳＰ１が活性化され、ノーマルロウデコーダ２６４は、デコード動作を行なわない。対応のノーマルメインワード線は非活性状態を維持する。スペア用プリデコード回路２６８、スペアロウデコーダ２６６およびスペアサブデコーダ２７０が動作する。
１ビット／１セルモード時においては、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎがＨレベルであるため、スペアプリデコード信号ＳＸ＜０＞−ＳＸ＜３＞の１つが選択状態へ駆動される。したがって、ノーマルサブワード線ＳＷＬ２がアドレス指定された場合には、スペアサブワード線ＳＳＷＬ２が選択状態へ駆動される。
ツインセルモード時においては、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎがＬレベルであり、アドレスビットＲＡＤ＜０＞およびＺＲＡＤ＜０＞がともに選択状態へ駆動される。この場合、スペアプリデコード信号ＳＸ＜０＞およびＳＸ＜１＞の組またはスペアプリデコード信号ＳＸ＜２＞およびＳＸ＜３＞が選択状態へ駆動される。したがって、スペアサブワード線ＳＷＬ２がアドレス指定された場合、ロウアドレスビットＲＡＤ＜１＞がＨレベルであり、対応のスペアサブワード線ＳＳＷＬ２およびＳＳＷＬ３がともに選択状態へ駆動され、不良救済が行なわれる。
（２） 今、隣接サブワード線対間に、ショート不良が存在した場合を考える。具体的に、図５４に示すようにサブワード線ＳＷＬ１およびＳＷＬ２の間に、ショートＲＺｂが存在する場合を考える。この場合、メインワード線レベルでのアドレスＲＡ＜ｍ：２＞を不良アドレスプログラム回路２５４にプログラムする。対応のメインワード線（不良ノーマルメインワード線）がアドレス指定された場合には、スペア判定結果信号ＳＰ２が活性化される。ショートの形態が異なるため、この場合、不良アドレスプログラム回路２５０からの検出信号ＳＰ１は非活性状態である。
ここで、不良アドレスプログラム回路２５４にメインワード線レベルでのアドレスＲＡ＜ｍ：２＞をプログラムしており、一方、不良アドレスプログラム回路２５０には、サブワード線対レベルでのアドレスＲＡ＜ｍ：１＞をプログラムしている。しかしながら、１つのノーマルメインワード線については、サブワード線間不良またはサブワード線対間不良のうちの１つのワード線ショート不良が存在するとしており、これらの不良アドレスプログラム回路２５０および２５４には、異なるメインワード線レベルでのロウアドレスが格納されるため、不良判定結果信号ＳＰ１およびＳＰ２が同時に活性化されることはない。
仮に、これらの不良判定結果信号ＳＰ１およびＳＰ２が同時に活性化されても、ノーマルロウデコーダ２６４が非活性状態であり、スペアサブワード線により不良救済が実行されるだけであり、このような状況が生じても、特に問題ない。
このスペアワード線ＳＷＬ１およびＳＷＬ２の間にショートＲＺｂが存在する場合、スペア判定結果信号ＳＰ２が活性化され、図５１に示すノーマルプリデコード回路２６０において、ノーマルプリデコード信号Ｘ＜１＞およびＸ＜２＞はともにＬレベルの非活性状態となる。
１ビット／１セルモード時において、ノーマルサブワード線ＳＷＬ１およびＳＷＬ２の一方が指定された場合には、スペア用プリデコード回路２６８において、スペアプリデコード信号ＳＸ＜１＞およびＳＸ＜２＞の一方が選択状態へ駆動され、不良救済が行なわれる。一方、ノーマルプリデコード信号Ｘ＜３＞およびＸ＜０＞の一方が選択状態へ駆動される場合には、スペア判定結果信号ＳＰ１がＬレベルのため、スペアプリデコード信号ＳＸ＜３＞およびＳＸ＜０＞が非選択状態を維持する。したがって、ノーマルメインワード線およびスペアサブワード線がともに選択状態に駆動されても、データ衝突が生じる可能性はない。
１ビット／１セルモード時においては、不良アドレスプログラム回路２５４からのスペア判定結果信号ＳＰ２が活性化されると、したがって、ノーマルおよびスペアメインワード線が選択状態へ駆動されても、サブワード線単位での不良救済が行なわれる。
ツインセルモード時においては、２本のサブワード線同時に選択状態へ駆動する必要が生じる。ノーマルサブワード線ＳＷＬ２が指定されたときには、ノーマルサブワード線ＳＷＬ３も同時に指定される。このとき、スペア判定結果信号ＳＰ１はＬレベルであり、ＡＮＤ回路２７０ｈおよび２７０ｋはディスエーブル状態であり、したがって、スペアプリデコード信号ＳＸ＜２＞が選択状態へ駆動され、ノーマルサブワード線ＳＷＬ０とスペアサブワード線ＳＳＷＬ２とが選択状態へ駆動される。これらのワード線ＳＷＬ０およびＳＳＷＬ２によりビット線対にメモリセルデータが読み出され、ツインセルモード時のメモリセル単位、すなわち、ツインセルユニットのメモリセルが、ノーマルメモリセルとスペアメモリセルとにより構成される。
このスペア判定結果信号ＳＰ２が活性化される時同時にスペア判定結果信号ＳＰ１が活性化される時には、３本のノーマルサブワード線間においてショート不良が存在する。この場合には、スペア判定結果信号ＳＰ１が活性化されるため、ノーマルロウデコーダ２６４が非活性状態であり、スペアメインワード線のみが選択されてスペアサブワード線対により不良救済が実行される（スペア判定結果信号ＳＰ１が活性状態の時にはＡＮＤ回路２７０ｈ−２７０ｋが全て活性状態にある）。この場合においても、ツインセルモードにしたがってサブワード線を選択することができる。
したがって、隣接サブワード線対間にリークショート不良が存在しても、メインワード線単位で置換する必要がなく（４ウェイ階層ワード線構成の場合）、サブワード線単位で不良救済のための冗長置換をすることができ、スペアサブワード線を他の不良ロウアドレスに使用することができ、冗長置換救済効率が改善される。
なお、上述の説明では、４ウェイ階層構造を示している。しかしながら、１つのメインワード線に８本のサブワード線が配置される８ウェイ階層ワード線構成においても適用することができる。
［変更例１］
図５５は、この発明の実施の形態１０における変更例が救済するサブワード線間ショート不良の態様を示す図である。図５５においては、ノーマルサブワード線ＳＷＬＲ３およびＳＷＬＬ４の間にショートＲＺＺが存在する。ノーマルサブワード線ＳＷＬＲ３は、ノーマルメインワード線ＺＭＷＬ＜０＞に対応して配置されており、ノーマルサブワード線ＳＷＬＬ４は、ノーマルメインワード線ＺＭＷＬ＜１＞に対応して配置される。すなわち、サブワード線間ショートＲＺＺは、異なるメインワード線に対応して設けられるサブワード線間に存在する。サブワード線対単位で冗長置換を行なう場合、このような場合においても、２つのサブワード線対を冗長置換する必要があり、冗長使用効率が低い。そこで、このような異なるメインワード線に対応して配置されるサブワード線間のショート不良を、効率的に救済する構成を以下に示す。
図５６は、この発明の実施の形態１０の変更例１に従う行選択系回路の構成を概略的に示す図である。この図５６に示す構成においては、図４９に示す構成に加えて、さらに、メインワード線対レベルでの不良アドレスを記憶するための不良アドレスプログラム回路３００と、この不良アドレスプログラム回路３００の一致検出動作に従ってスペア判定を行なってスペア判定結果信号ＳＰ３を活性化するスペア判定回路３０２が設けられる。
この不良アドレスプログラム回路３００においては、メインワード線レベルのアドレスの最下位ビットがドントケア状態にされ、すなわちロウアドレスビットＲＡ＜ｍ：３＞がプログラムされ、メインワード線対レベルでの不良判定が行われる。不良アドレスプログラム回路２５０および２５４には、先の図４９に示す構成と同様、それぞれアドレスビットＲＡ＜ｍ：１＞およびＲＡ＜ｍ：２＞を用いて不良アドレスが格納される。
スペア判定結果信号ＳＰ２およびＳＰ３の一方が活性化されると、ＯＲ回路２９０により、スペアロウデコーダ２６６が活性化されて対応のスペアメインワード線ＳＺＭＷＬを選択状態へ駆動する。
また、スペアプリデコード信号ＳＸ＜３：０＞を生成するスペアプリデコード回路３０４へは、スペア判定結果信号ＳＰ１、ＳＰ２およびＳＰ３が与えられ、これらスペア判定結果信号ＳＰ１−ＳＰ３に従って、そのプリデコードの態様を変更する。
中央の制御回路部に設けられた入力バッファ／ラッチ回路からノーマルサブデコード信号ＮＺＳＤＦ＜３：０＞およびスペアサブデコード信号ＳＺＳＤＦ＜３：０＞を生成する信号の経路は、先の図５０に示す構成と同じである。すなわち、中央の制御回路部に設けられたアドレス入力バッファ／ラッチ回路から内部ロウアドレス信号ＲＡＦが生成されてノーマルプリデコード回路２６０へ与えられ、ノーマルサブデコード信号Ｘ＜０＞−Ｘ＜３＞が生成され、また、スペアプリデコード回路３０４へ与えられ、選択的にスペアプリデコード信号ＳＸ＜３：０＞が生成される。
図５７は、図５６に示すノーマルプリデコード回路２６０に含まれるサブワード線選択のためのプリデコード信号Ｘ＜３＞−Ｘ＜０＞を生成するプリデコード回路の構成の一例を示す図である。この図５７に示すノーマルプリデコード回路２６０においては、図５１に示すノーマルプリデコード回路２６０Ｓの構成に対し、スペア判定結果信号ＳＰ３とアドレス信号ビットＲＡＤ＜２＞とに従って、ノーマルプリデコード信号Ｘ＜０＞およびＸ＜３＞を選択的に非活性状態に保持するための構成が設けられる。アドレス信号ビットＲＡＤ＜２＞は、メインワード線アドレス信号ＲＡＤ＜ｍ：２＞の最下位ビットであり、選択メインワード線が奇数メインワード線であるか偶数ワード線であるのかを示す。スペア判定結果信号ＳＰ３は、偶数ノーマルメインワード線が選択されたとき、対応の４本のサブワード線のうち３番のサブワード線ＮＳＷＬ３が隣接ノーマルメインワード線の０番のノーマルサブワード線ＮＳＷＬ０と短絡していることか、または、奇数ノーマルメインワード線が選択されたときには、対応の４本のノーマルサブワード線のうち０番のノーマルサブワード線ＳＷＬ０が隣接ノーマルメインワード線の３番のノーマルサブワード線ＳＷＬ３と短絡していることを示す。選択ノーマルメインワード線の奇数／偶数に応じてプリデコード信号Ｘ＜０＞およびＸ＜３＞を非活性状態に強制的に設定する。
ノーマルプリデコード信号Ｘ＜０＞に対して、スペア判定結果信号ＳＰ３とアドレス信号ビットＲＡＤ＜２＞とを受けるＮＡＮＤ回路３１０ｂと、アドレス信号ビットＺＲＡＤ＜１＞およびＺＲＡＤ＜０＞とＮＡＮＤ回路３１０ｂの出力信号とを受けるＡＮＤ回路３１０ｄが設けられる。ノーマルプリデコード信号Ｘ＜３＞に対しては、補のアドレス信号ビットＺＲＡＤ＜２＞とスペア判定結果信号ＳＰ３とを受けるＮＡＮＤ回路３１０ａと、このＮＡＮＤ回路３１０ａの出力信号とアドレス信号ビットＲＡＤ＜０＞およびＲＡＤ＜１＞とを受けるＡＮＤ回路３１０ｃが設けられる。他の構成は、図５１に示すノーマルプリデコード回路２６０Ｓの構成と同じであり、対応する部分には同一参照番号を付し、詳細説明は省略する。なお、この図５７に示すプリデコード回路２６０の構成においてアドレス信号ビットＲＡＤ＜２＞が用いられているが、このアドレス信号ビットＲＡＤ＜２＞は、プリデコード信号の活性／非活性の制御のために用いられており、他のプリデコード回路の部分において、ノーマルメインワード線を選択するために、用いられている（プリデコードされている）。
この図５７に示すノーマルプリデコード回路２６０の構成においては、スペア判定結果信号ＳＰ３がＨレベルとなると、ＮＡＮＤ回路３１０ａおよび３１０ｂがイネーブルされ、ＮＡＮＤ回路３１０ａおよび３１０ｂの出力信号の論理レベルは、アドレス信号ビットＲＡＤ＜２＞により決定される。
アドレス信号ビットＲＡＤ＜２＞がＨレベルの時には、奇数ノーマルメインワード線が指定されており、ＮＡＮＤ回路３１０ｂの出力信号がＬレベルとなり、ＡＮＤ回路３１０ｄからのプリデコード信号Ｘ＜０＞が非活性状態に保持される。対応のノーマルサブワード線のうち短絡不慮を生じている０番のノーマルサブワード線ＳＷＬ０を非選択状態に保持する。
一方、アドレス信号ビットＲＡＤ＜２＞がＬレベルの時には、補のアドレス信号ビットＲＡＤ＜２＞がＨレベルとなり、ＮＡＮＤ回路３１０ａの出力信号がＬレベルに固定される。偶数のノーマルメインワード線が選択され、３番のノーマルサブワード線ＳＷＬ３が短絡不良を生じているため、対応のプリデコード信号Ｘ＜３＞を非選択状態に保持する。
スペア判定結果信号ＳＰ３がＬレベルの時には、隣接メインワード線のノーマルサブワード線との短絡は生じていない。この状態においては、ＮＡＮＤ回路３１０ａおよび３１０ｂはともにＨレベルの信号を出力しており、図５１に示すプリデコード回路２６０Ｓと同様の動作を行なう。
図５８は、図５６に示すスペア用プリデコード回路３０４の構成を示す図である。図５８において、スペア用プリデコード回路３０４は、スペア判定結果信号ＳＰ１およびＳＰ３を受ける複合ゲート回路３０４ａおよび３０４ｂが、隣接メインワード線におけるサブワード線間ショート不良を置換救済するために設けられる。複合ゲート回路３０４ａは、スペア判定結果信号ＳＰ３とアドレス信号ビットＺＲＡＤ＜２＞とを受けるＡＮＤ回路と、このＡＮＤ回路の出力信号とスペア判定結果信号ＳＰ１とを受けるＯＲ回路とを等価的に含む。複合ゲート回路３０４ｂは、アドレス信号ビットＲＡＤ＜２＞とスペア判定意結果信号ＳＰ３とを受けるＡＮＤ回路と、このＡＮＤ回路の出力信号とスペア判定結果信号ＳＰ１とを受けるＯＲ回路とを等価的に含む。
スペア用プリデコード回路３０４において、スペアプリデコード信号ＳＸ＜３＞に対して、アドレス信号ビットＲＡＤ＜１＞およびＲＡＤ＜０＞と複合ゲート回路３０４ａの出力信号とを受けるＡＮＤ回路３０４ｃが設けられる。スペアプリデコード信号ＳＸ＜０＞に対しては、アドレス信号ビットＺＲＡＤ＜１＞およびＺＲＡＤ＜０＞と複合ゲート回路３０４ｂの出力信号とを受けるＡＮＤ回路３０４ｄが設けられる。他の構成は、図５２に示すスペア用プリデコード回路３０４の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
今、図５９に示すように、奇数ノーマルメインワード線ＮＺＭＷＬ＜１＞に対して設けられるノーマルサブワード線ＳＷＬ０１と、偶数ノーマルメインワード線ＮＺＭＷＬ＜０＞に対して設けられるサブワード線ＳＷＬ３０の間にショートＲＺｃが存在する場合を考える。このショート不良の場合には、図５６に示す不良アドレスプログラム回路３００において、ノーマルメインワード線ＮＺＭＷＬ＜０＞およびＮＺＭＷＬ＜１＞について、ロウアドレスＲＡＤ＜ｍ：３＞がプログラムされる（最下位メインワード線アドレスビットＲＡＤ＜２＞を縮退状態に設定する）。
（１） １ビット／１セルモード時：
今、１ビット／１セルモード時において、ノーマルサブワード線ＳＷＬ０１がアドレス指定された場合を考える。ノーマルメインワ−ド線ＮＺＭＷＬ＜１＞は奇数のメインワード線であり、アドレス信号ビットＲＡＤ＜２＞は、Ｈレベルであリ、補のアドレス信号ビットＺＲＡＤ＜２＞はＬレベルである。この場合、スペア判定結果信号ＳＰ３が活性化され、図５７に示すノーマルプリデコード回路２６０において、ＮＡＮＤ回路３１０ｂの出力信号がＬレベルとなり、ＡＮＤ回路３１０ｄはディスエーブル状態とされ、ノーマルプリデコード信号Ｘ＜０＞は、Ｌレベルの非活性状態に保持される。ＮＡＮＤ回路３１０ａの出力信号はＨレベルであり、ＡＮＤ回路３１０ｃは、イネーブルされデコード動作を行なう。
ノーマルサブワード線ＳＷＬ０１がアドレス指定されているため、図５７に示すノーマルプリデコード回路２６０において、ＡＮＤ回路２６０ｂ、２６０ｃおよび３１０Ｃからのノーマルプリデコード信号Ｘ＜１＞、Ｘ＜２＞およびＸ＜３＞もＬレベルである。
一方、スペア用プリデコード回路３０４においては、図５８に示すように、複合ゲート回路３０４ｂの出力信号がＨレベル、かつ複合ゲート回路３０４ａの出力信号がＬレベルとなり、ＡＮＤ回路３０４ｄがイネーブルされ、かつＡＮＤ回路３０４ｃが、ディスエーブルされる。スペアプリデコード信号ＳＸ＜３＞が強制的にＬレベルに保持される。ノーマルサブワード線ＳＷＬ０１がアドレス指定されているため、ノーマルプリデコード信号Ｘ＜０＞に対応するスペアプリデコード信号ＳＸ＜０＞が活性化され、残りのスペアプリデコード信号ＳＸ＜１＞−ＳＸ＜３＞はすべてＬレベルである。
したがって、スペアロウデコーダ２６６が活性化されて、対応のスペアメインワード線が選択状態へ駆動され、スペアサブワード線ＳＳＷＬ０により、このノーマルサブワード線ＳＷ０１が置換されてアクセスされる。ノーマルロウデコーダ２６４は、スペア判定結果信号ＳＰ３の活性化時活性化されて、与えられたロウアドレス信号にしたがって、ノーマルメインワード線を選択状態に駆動する。この場合、ノーマルプリデコード信号Ｘ＜０＞−Ｘ＜３＞がすべてＬレベルの非活性状態であり、ノーマルメインワード線ＮＺＭＷＬ＜１＞およびスペアメインワード線ＳＺＭＷＬがともに選択状態へ駆動されても、特に問題は生じない。この場合、１ビット／１セルモード時には、スペア判定結果信号が活性化される時には、ノーマルロウデコーダが非活性化されるように構成されてもよい。
次に、この１ビット／１セルモード時においてサブワード線ＳＷＬ１１がアドレス指定された場合を考える。この状態においては、同様、スペア判定結果信号ＳＰ３がＨレベルとなり、同様、図５７に示すノーマルプリデコード回路２６０において、複合ゲート回路３１０ａの出力信号はＬレベル、複合ゲート回路３１０ｂの出力信号がＨレベルとなっても、アドレス信号ビットＲＡＤ＜１：０＞に従って、ＡＮＤ回路３１０ｃおよび３１０ｄからのプリデコード信号Ｘ＜０＞およびＸ＜３＞はともにＬレベルに保持される。このとき、スペア判定結果信号ＳＰ２がＬレベルであり、インバータ回路２６０ａの出力信号がＨレベルであるため、ＡＮＤ回路２６０ｂにより、ノーマルプリデコード信号Ｘ＜１＞がＨレベルへ駆動され、ノーマルサブワード線ＳＷＬ１１が選択状態へ駆動される。対応のノーマルメインワード線は、ノーマルロウデコーダにより選択状態へ駆動される。
一方、スペアロウプリデコード回路３０４においては、ＡＮＤ回路３０４ｃまたは３０４ｄがイネーブルされても、アドレス信号ビットＲＡＤ＜１：０＞は、サブワード線ＳＷＬ１１を指定しており、ＡＮＤ回路２７０ｉおよび２７０ｊは、ディスエーブル状態にあり、スペアプリデコード信号ＳＸ＜１＞およびＳＸ＜２＞は、Ｌレベルを維持し、スペアプリデコード信号ＳＸ＜０＞−ＳＸ＜３＞はすべてＬレベルの非選択状態を維持する。したがって、この場合には、何ら置換は行なわれず、ノーマルサブワード線ＳＷＬ１１が選択状態へ駆動される。
サブワード線ＳＷＬ３０がアドレス指定された場合には、ノーマルメインワード線ＮＺＭＷＬ＜０＞が指定されるため、アドレス信号ビットＲＡＤ＜２＞がＬレベル、補のアドレス信号ビットＺＲＡＤ＜２＞がＨレベルとなる。ノーマルプリデコード回路２６０において、スペア判定結果信号ＳＰ３がＨレベルとなるため、残りのプリデコード信号Ｘ＜２：０＞は、アドレス信号ビットＲＡＤ＜１：０＞に従ってＬレベルを維持する。
スペアプリデコード回路においては、複合ゲート回路３０４ａの出力信号がＨレベルとなり、アドレス信号ビットＲＡＤ＜１：０＞に従って、スペアプリデコード信号ＳＸ＜３＞がＨレベルとなる。従って、ノーマルプリデコード信号Ｘ＜３＞が非活性状態、一方、スペアプリデコード信号ＳＸ＜３＞がＨレベルとなり、スペアサブワード線ＳＳＷＬ３が選択状態へ駆動される。
なお、ノーマルサブワード線ＳＷＬ３１が、隣接ノーマルメインワード線ＮＺＭＷＬ＜２＞のノーマルサブワード線ＳＷＬ０２と短絡を生じている場合、スペア判定結果信号ＳＰ３は非活性状態を維持するため、置換救済は行なわれない。これは、メインワード線アドレスの最下位ビットを縮退して不良アドレスを指定しているため、ノーマルメインワード線ＮＸＭＷＬ＜１＞およびＮＺＭＷＬ＜２＞は、アドレス信号ビットＲＡＤ＜３＞のビット値が異なるためである。したがって、アドレス信号ビットＲＡＤ＜ｍ：３＞が同一であるメインワード線においてサブワード線が短絡不良を生じている時にこの短絡不良を救済することができる。
（２） ツインセルモード時：
ツインセルモード時においては、アドレスビットＲＦ＜０＞が縮退状態に設定される。この状態において、サブワード線ＳＷＬ１１およびＳＷＬ０１がアドレス指定された場合を考える。このときには、ノーマルプリデコード信号Ｘ＜１＞は、Ｈレベルに駆動され、一方、ノーマルプリデコード信号Ｘ＜０＞は、スペア判定結果信号ＳＰ３がＨレベルでありかつアドレス信号ビットＲＡＤ＜２＞がＨレベルであるため、Ｌレベルを維持する。したがって、ノーマルメインワード線ＮＺＭＷＬ＜１＞が、ノーマルロウデコーダにより選択状態へ駆動された場合、ノーマルサブワード線ＳＷＬ１１が選択状態へ駆動される。一方、スペア用プリデコード回路３０４においては、ＡＮＤ回路３０４ｄにより、スペアプリデコード信号ＳＸ＜０＞がＨレベルへ駆動され、スペアサブワード線ＳＳＷＬ０が選択状態へ駆動される。したがって、この場合、ノーマルサブワード線ＳＷＬ１１およびスペアサブワード線ＳＳＷＬ０が同時に選択状態へ駆動される。
同様にして、ノーマルサブワード線ＳＷＬ２０およびＳＷＬ３０が同時にアドレス指定された場合には、ノーマルサブワード線ＳＷＬ２０およびスペアサブワード線ＳＳＷＬ３が選択状態へ駆動される。したがって、ツインセルモード時には、ノーマルサブワード線ＳＷＬ１およびスペアサブワード線ＳＳＷＬ０が対をなして、また、ノーマルサブワード線ＳＷＬ２０とスペアサブワード線ＳＳＷＬ３が対をなして、同時に選択状態へ駆動される。
なお、スペア判定結果信号ＳＰ２およびＳＰ３が同時に選択状態へ駆動される場合には、メインワード線単位での冗長置換が行われる。
なお、この変更例の構成においても、４ウェイ階層ワード線構成が用いられているが、８ウェイ階層ワード線構成に対しても容易に拡張可能である。
［変更例２］
図６０は、この発明の実施の形態１０の変更例２のスペア判定部の構成を概略的に示す図である。図６０においては、図５６に示す不良アドレスプログラム回路３００に加えて、さらに、メインワード線対間のノーマルサブワード線間のショート不良を検出するための構成が設けられる。すなわち、メインワード線対間不良検出部は、電源ノードとノード３５０ｄの間に接続され、かつそのゲートにプリチャージ指示信号／ＰＲＧを受けるＰチャネルＭＯＳトランジスタ３５０ａと、ロウアドレスビットＲＡＤ＜２＞およびＲＡＤ＜１＞がともにＨレベル（“１”）のとき、ノード３５０ｄを接地電圧レベルに駆動する第１の一致検出回路３５０ｂと、ロウアドレスビットＲＡＤ＜２＞およびＲＡＤ＜１＞がともにＬレベル（“０”）のときに、ノード３５０ｄを接地電圧レベルに駆動する第２の一致検出回路３５０ｃを含む。
第１の一致検出回路３００ｂは、ノード３５０ｂと接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタを含む。第２の一致検出回路３５０ｃは、ロウアドレスビットＲＡＤ＜２＞およびＲＡＤ＜１＞をそれぞれ反転するインバータ回路と、ノード３５０ｄと接地ノードの間に接続されかつそれぞれのゲートにインバータ回路の出力信号を受けるＮチャネルＭＯＳトランジスタを含む。
このメインワード線対間不良検出部３５０は、さらに、不良アドレスプログラム回路３００からの一致検出信号ＳＰ３Ｆとメインワード線対間不良検出部からの一致検出信号ＳＰ３Ｃとを受け、最終一致検出信号ＳＰ３Ｄを生成するＡＮＤ回路３５０ｅを含む。このＡＮＤ回路３５０ｅからの最終一致検出信号ＳＰ３Ｄが、図５６に示すスペア判定回路３０２へ与えられる。
不良アドレスプログラム回路３００には、メインワード線レベルのアドレスＲＡＤ＜ｍ：２＞のうち最下位ビットを縮退したアドレスが格納される。したがって、不良アドレスプログラム回路３００においては、ロウアドレスビットＲＡＤ＜ｍ：３＞がプログラムされる。不良アドレスプログラム回路３００により、メインワード線対間のサブワード線間の不良を有するメインワード線が検出される。一方、メインワード線対間不良検出部においては、アドレスビットＲＡＤ＜２＞およびＲＡＤ＜１＞がともにその論理レベルが一致している場合に、一致検出信号ＳＰ３ＣをＬレベルに駆動する。これにより、ツインセルモード時において、ショートを生じているサブワード線対を含むサブワード線が指定されたときのみ、最終一致検出信号ＳＰ３Ｄを活性状態へ駆動する。
図６１は、メインワード線ＮＺＭＷＬ＜０＞およびＮＺＭＷＬ＜１＞およびサブワード線ＳＷＬ０−ＳＷＬ３の各対応のロウアドレスビットを示す図である。ノーマルメインワード線ＮＺＭＷＬ＜０＞およびＮＺＭＷＬ＜１＞は、それぞれ、ロウアドレスビットＲＡＤ＜２＞が“０”および“１”のときに指定される。
一方、ノーマル／スペアサブワード線ＳＷＬ０−ＳＷＬ３は、ロウアドレスビットＲＡＤ＜１：０＞により特定される。これらのノーマル／スペアサブワード線ＳＷＬ０−ＳＷＬ３は、ＲＡＤ＜１：０＞＝（０，０）、（０，１）、（１，０）、および（１，１）により指定される。
不良アドレスプログラム回路３００においては、ノーマルメインワード線ＮＺＭＷＬ＜０＞およびＮＺＭＷＬ＜１＞一方がアドレス指定されたときに、その一致検出信号ＳＰ３Ｆを活性状態（Ｈレベル）へ駆動される。今、ノーマルメインワード線ＮＺＭＷＬ＜１＞においてノーマルサブワード線ＳＷＬ３がアドレス指定された場合を考える。このときには、ロウアドレスビットＲＡＤ＜２＞が“１”でありかつロウアドレスビットＲＡＤ＜１＞が“１”であり、したがって、ノード３５０ｄからの一致検出信号ＳＰ３ＣがＬレベルとなり、最終一致検出信号ＳＰ３ＤはＬレベルを維持する。したがって、この場合、冗長置換は行なわれず、ツインセルモード時においてはノーマルサブワード線ＳＷＬ２およびＳＷＬ３が選択状態へ駆動される。
一方、ノーマルメインワード線ＮＺＭＷＬ＜１＞においてノーマルサブワード線ＳＷＬ０が指定された場合には、ロウアドレスビットＲＡＤ＜２＞が“１”、ロウアドレスビットＲＡＤ＜１＞が、“０”となり、図６０においてメインワード線間不良検出部のプリチャージノード３５０ｄからの一致検出信号ＳＰ３Ｃは、Ｈレベル（プリチャージ状態）を維持し、したがって、不良アドレスプログラム回路３００からの一致検出信号ＳＰ３ＦがＨレベルであるため、最終一致検出信号ＳＰ３ＤがＨレベルとなる。この場合には、スペア判定結果信号ＳＰ３が活性化され、ノーマルサブワード線ＳＷＬ０がスペアサブワード線と置換され、ツインセルモード時においては、ノーマルサブワード線ＳＷＬ１およびスペアサブワード線ＳＳＷＬ０が同時に選択される。
同様、ノーマルメインワード線ＮＺＭＷＬ＜０＞が指定されかつサブワード線ＳＷＬ１が指定された場合には、ロウアドレスビットＲＡＤ＜２＞およびＲＡＤ＜１＞がともに“０”であり、メインワード線対間不良検出部からの一致検出信号ＳＰ３ＣがＬレベルとなり、冗長置換は行なわれない。一方、サブワード線ＳＷＬ３が指定された場合には、ロウアドレスビットＲＡＤ＜２＞およびＲＡＤ＜１＞が、それぞれ“０”および“１”となり、一致検出信号ＳＰ３ＣがＨレベルとなり、サブワード線単位での冗長置換が実行される。
１ビット／１セルモード時においては、同様にして、サブワード線単位での冗長置換が行われる。
したがって、ノーマルメインワード線において、上部対のサブワード線が指定されたか下部対のサブワード線が指定されたか、およびメインワード線対において上部のメインワード線が指定されたかまたは下部のメインワード線が指定されたかに応じて選択的に冗長置換を行なうことにより、ツインセルモード時および１ビット／１セルモード時において、サブワード線間不良が生じていないサブワード線がアドレス指定された場合において、正確に、ノーマルサブワード線の対を選択状態へ駆動することができ（ツインセルモード時）、より不良救済効率を改善することができる。
なお、このメインワード線アドレスをグレイコード表示とし、隣接メインワード線のアドレスが、１ビットのみその論理レベルが異なる構成とすると、この１ビットのアドレスを縮退状態とするように不良アドレスプログラム回路３００にプログラムすれば、任意のメインワード線の対におけるサブワード線間ショート不良を救済することができる。この場合も、縮退状態とされたロウアドレスビットとサブワード線対レベルのロウアドレスビットＲＡＤ＜１＞との論理レベルの一致／不一致を見ることにより、ショートの存在しないサブワード線対の選択時冗長置換を行なうことなくノーマルサブワード線の対をツインセルモード時選択状態へ駆動することができる。ただし、この場合、グレイコード表示されたアドレスは順次大きくなる必要がある。一般のグレイコード表示のロウアドレスを利用する場合、その不良メインワード線対のグレイコード表示されたアドレスと実際のビット値に応じて、上側のサブワード線がアドレス指定されたか下側のサブワード線がアドレス指定されたかを判定するように構成すればよい。
また、上述の構成においては、４ウェイ階層ワード線構成が示されている。しかしながら、８ウェイ階層ワード線構成においても、同様メインワード線対間とのサブワード線間ショートの場合、隣接サブワード線ＳＷＬ０およびＳＷＬ７に対応するプリデコード信号Ｘ＜０＞およびＸ＜７＞を、スペア判定結果信号ＳＰ３に従って非活性状態に駆動する構成を利用することにより、容易にこの冗長救済構成を、４ウェイ階層ワード線構成から８ウェイ階層ワード線構成へ拡張することができる。
［スペア判定結果信号とプログラムロウアドレスビットの対応］
図６２は、この発明の実施の形態１０におけるロウアドレスビットＲＡＤ＜ｍ：０＞とスペア判定結果信号ＳＰ１−ＳＰ３またはＳＰ３Ｄの対応関係を概略的に示す図である。ロウアドレスビットＲＡＤ＜ｍ：１＞によりサブワード線対が特定され、同一メインワード線に接続されるサブワード線対の不良が救済される。この場合にはスペア判定結果信号ＳＰ１が活性化され、ノーマルメインワード線は非選択状態を維持する。
一方、ロウアドレスビットＲＡＤ＜ｍ：２＞より、メインワード線が特定される。その場合、１つのメインワード線において隣接サブワード線対間のショート不良が検出され、スペア判定結果信号ＳＰ２が活性化される。この場合には、スペアメインワード線およびノーマルメインワード線がともに選択状態へ駆動される。
一方、ロウアドレスビットＲＡＤ＜ｍ：３＞により、メインワード線対レベルのショートが検出され、スペア判定結果信号ＳＰ３が活性化される。
また、これに代えて、ロウアドレスビットＲＡＤ＜ｍ：３＞と、ロウアドレスビットＲＡＤ＜２：１＞の不一致検出信号ＳＰ３Ｃとの論理積により、隣接メインワード線対におけるサブワード線対のショートが検出され、一致検出信号ＳＰ３Ｄが活性化される。これらの場合においても、ノーマルメインワード線およびスペアメインワード線が選択状態へ駆動される。
ショートの存在する位置に応じて、適当に、不良アドレスが対応の不良アドレスプログラム回路にプログラムされる。
なお、図６０においては、不良アドレスプログラム回路からの一致検出信号ＳＰ３Ｆと一致検出信号ＳＰ３Ｃとに従って、最終一致検出信号ＳＰ３Ｄを生成してスペア判定回路３０２へ与えている。しかしながら、この一致検出信号ＳＰ３Ｃをスペア判定回路３０２へ与え、スペア判定回路３０２が、複数の不良アドレスプログラム回路からの一致検出信号ＳＰ３Ｃに従ってスペア判定結果信号ＳＰ３の活性／非活性を行なうように構成されてもよい。
また、この図６０に示す回路構成を利用する場合、差金図５７および図５８に示すプリデコード回路の構成を以下のように構成してもよい。すなわち、図５７に示すノーマルプリデコード回路２６０の構成において、ＮＡＮＤ回路３１０ａおよび３１０ｂに代えて、スペア判定結果信号ＳＰ３を受けるインバータ開とが配置される。図５８に示すスペアプリデコード回路の構成において、複合ゲート回路３０４ａおよび３０４ｂに代えて、スペア判定結果信号ＳＰＳＰ１およびＳＰ３を受けるＯＲ回路を配置する。この構成の場合、不良アドレスとして、メインワード線レベルのアドレスＲＡＤ＜ｍ：２＞をここにプログラムする。隣接メインワード線の対の制限が生じることがなく、メインワード線間の短絡不良を救済することができる。
以上のように、この発明の実施の形態１０に従えば、ショートの存在するサブワード線対の位置に応じてプリデコードを行なう態様を変更しており、隣接サブワード線対間のショートを効率的に救済することができ、置換効率を改善することができる。
［実施の形態１１］
図６３は、この発明の実施の形態１１に従うプリデコード回路の構成を示す図である。この図６３に示すプリデコード回路は、図７に示すプリデコード回路２の構成に対応し４ウェイ階層ワード線構成において、４つのプリデコード信号Ｘ＜０＞−Ｘ＜３＞のうちの２つをツインセルモード時選択状態へ駆動する。
図６３において、プリデコード回路２は、内部ロウアドレスビットＲＡＦ＜１＞を受けるインバータ４０２ａと、インバータ４０２ａの出力信号を受けるインバータ４０２ｂと、インバータ４０２ａの出力信号とツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎを受けるＮＡＮＤゲート４０２ｃと、インバータ４０２ｂの出力信号とツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎを受けるＮＡＮＤ回路４０２ｄを含む。ＮＡＮＤ回路４０２ｃから内部ロウアドレスビットＲＡＤ＜１＞が生成され、ＮＡＮＤ回路４０２ｄから補の内部ロウアドレスビットＺＲＡＤ＜１＞が出力される。
プリデコード回路２は、さらに、ロウアドレスビットＲＡＦ＜０＞を受けるインバータ４０２ｅと、インバータ４０２ｅの出力ビットＺＲＡＤ＜０＞を受けるインバータ４０２ｆと、インバータ４０２ｆからのロウアドレスビットＲＡＤ＜０＞とＮＡＮＤ回路４０２ｃからのロウアドレスビットＲＡＤ＜１＞を受け、プリデコード信号Ｘ＜３＞を生成するＡＮＤ回路４０２ｇと、インバータ４０２ｅからのロウアドレスビットＺＲＡＤ＜０＞とＮＡＮＤ回路４０２ｃからのロウアドレスビットＲＡＤ＜１＞を受けてプリデコード信号Ｘ＜２＞を生成するＡＮＤ回路４０２ｈと、インバータ４０２ｆからのロウアドレスビットＲＡＤ＜０＞とＮＡＮＤ回路４０２ｄからのロウアドレスビットＺＲＡＤ＜１＞を受けてプリデコード信号Ｘ＜１＞を生成するＡＮＤ回路４０２ｉと、インバータ４０２ｅからのロウアドレスビットＺＲＡＤ＜０＞とＮＡＮＤ回路４０２ｄからのロウアドレスビットＺＲＡＤ＜１＞を受けてプリデコード信号Ｘ＜０＞を生成するＡＮＤ回路４０２ｊを含む。
ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎは、１ビット／２セルのツインセル動作モードが指定されたときにＬレベルに設定される。この状態においては、ＮＡＮＤ回路４０２ｃおよび４０２ｄから出力されるロウアドレスビットＲＡＤ＜１＞およびＺＲＡＤ＜１＞がともにＨレベルの選択状態となり、ロウアドレスビットＲＡ＜１＞が縮退状態に設定される。これらのプリデコード信号Ｘ＜０＞−Ｘ＜３＞は互いに隣接するサブワード線ＳＷＬ０−ＳＷＬ３に対応する。したがって、インバータ４０２ｅおよび４０２ｆからのロウアドレスビットＺＲＡＤ＜０＞およびＲＡＤ＜０＞の論理値に従って、プリデコード信号Ｘ＜０＞およびＸ＜２＞の組およびプリデコード信号Ｘ＜１＞およびＸ＜３＞の組の一方がＨレベルの選択状態へ駆動される。したがって常に、１本のワード線（サブワード線）を間に置いた隣接ワード線の組ＳＷＬ０およびＳＷＬ２またはＳＷＬ１およびＳＷＬ３が同時に選択状態へ駆動される。
ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎをＨレベルに設定すると、ＮＡＮＤ回路４０２ｃおよび４０２ｄはインバータとして動作する。したがって、ロウアドレスビットＲＡ＜１：０＞をプリデコードして、４つのプリデコード信号Ｘ＜０＞−Ｘ＜３＞の１つが選択状態へ駆動される。このツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎにより、１ビット／１セルモードおよびツインセルモードを切換えることができる。
すなわち、本実施の形態１１においては、ロウアドレスビットＲＡ＜１＞をツインセルモード時に縮退状態に設定している点が、図８に示すプリデコーダ２の構成と異なる。
図６４は、メモリサブアレイ部の構成を概略的に示す図である。この図６４に示すように、メモリセルＭＣは、図１に示す配置と同様、「ハーフピッチセル配置」に配置されており、ビット線コンタクトＢＣＴが、列方向において、４行おきに配置され、行方向において、１列おきに配置される。
レイアウト単位ＬＴが、２行おきに列方向に沿って配置され、各列においてビット線ＢＬおよびＺＢＬに交互にレイアウト単位ＬＴが接続される。ここで、メモリセルの１列にビット線ＢＬおよびＺＢＬが配置されるとする。
図１に示す配置においては、ツインセルモード時におけるセル単位、すなわち、ツインセル単位ＭＴＵは、行方向において隣接するメモリセルＭＣ１およびＭＣ２である。しかしながら、本実施の形態１１においては、隣接サブワード線は、同時に選択されず、１本のサブワード線を間においたサブワード線の対が選択されるため、ツインセル単位ＭＴＵは、メモリセルＭＣ１およびＭＣ３で構成される。すなわち、同時に選択されるサブワード線のピッチが、ツインセル単位ＬＴのメモリセルＭＣ１およびＭＣ３のビット線コンタクトの列方向におけるピッチに等しくなる。
いま、図６４に示すように、メモリセルＭＣ１およびＭＣ２のキャパシタコンタクトＣＣＴに接続されるマイクロショートＭＲＺが存在する状態を考える。メモリセルＭＣ１およびＭＣ２がツインセル単位ＭＴＵを構成する場合、これらのメモリセルＭＣ１およびＭＣ２に常に相補データが格納される。したがって、マイクロショートＭＲＺが存在する場合、Ｈレベルデータを格納するストレージノードからＬレベルデータを格納するストレージノードにリーク電流が流れる。これにより、ツインセルモード時のデータ保持特性が劣化しロングリフレッシュ特性が損なわれるという問題が生じる可能性がある。
しかしながら、ツインセル単位ＭＴＵをビット線コンタクトＢＣＴの配置ピッチだけ離れたメモリセルＭＣ１およびＭＣ３で構成することにより、このようなマイクロショートＭＲＺが隣接メモリセルのストレージノード間において生じていても、これらの隣接メモリセルＭＣ１およびＭＣ２に相補データが格納される可能性を低減することができ、データ保持特性を改善することができる。
図６５は、この発明の実施の形態１１に従うリフレッシュアドレスを発生するリフレッシュカウンタ６の構成の一例を示す図である。この図６５に示すリフレッシュカウンタ６は、図１１に示すリフレッシュカウンタ６の構成に対応する。
図６５において、リフレッシュカウンタ６は、クロック入力に与えられる信号の立上がりに応答して入力Ｄへ与えられる信号を取込みかつ出力するＤ型フリップフロップ６ａ０−６ａ１０と、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎを受けるインバータ６ｂと、インバータ６ｂの出力信号に応答して、Ｄ型フリップフロップ６ａ０の出力ＺＱからの信号を次段のＤ型フリップフロップ６ａ１およびさらに次段のＤ型フリップフロップ６ａ２の一方へ与えるデマルチプレクサ６ｅを含む。
初段のＤ型フリップフロップ６ａ０はクロック入力にリフレッシュ動作完了指示信号ＲＥＦ#Ｒを受け、リフレッシュ動作完了ごとに、リフレッシュアドレスビットＱＡ＜０＞を変化させる。
デマルチプレクサ６ｅは、ツインセルモード指示信号Ｔ#ＭＯＤＥ#ｎが、Ｈレベルのときには、Ｄ型フリップフロップ６ａ０の出力ＺＱからの信号を次段のＤ型フリップフロップ６ａ１のクロック入力へ与える。デマルチプレクサ６ｅは、ツインセルモード指示信号がＬレベルにあり、ツインセルモードを指示している時には、Ｄ型フリップフロップ６ａ０の出力ＺＱからの出力信号をさらに次段のＤ型フリップフロップ６ａ２に転送する。この時には、Ｄ型フリップフロップ６ａ１は、そのクロック入力の信号レベルが固定されるため、リフレッシュアドレスビットＱＡ＜１＞は、ツインセルモード時においては、リセット状態に保持される。
リフレッシュカウンタ６は、さらに、インバータ６ｂの出力信号にしたがって、Ｄ型フリップフロップ６ａ１の出力ＺＱからの信号とデマルチプレクサ６ｅからの信号の一方を選択してＤ型フリップフロップ６Ａ２のクロック入力へ与えるマルチプレクサ６ｆを含む。このマルチプレクサ６ｆは、ツインセルモード指示信号Ｔ#ＭＯＤＥ#ｎがＨレベルにあり、１ビット／１セルモードを指定している時には、Ｄ型フリップフロップ６ａ１からの出力信号を選択し、一方、ツインセルモード指示信号Ｔ#ＭＯＤＥ#ｎがＬレベルの時には、デマルチプレクサ６ｅからの信号を選択する。
Ｄ型フリップフロップ６ａ０−６ａ１０の各々は、自身の出力ＺＱからの出力信号をＤ入力に受ける。Ｄ型フリップフロップ６ａ２−６ａ１０は、それぞれ、自身の出力ＺＱからの信号を次段のＤ型フリップフロップのクロック入力へ与える。また、これらのＤ型フリップフロップ６ａ０−６ａ１０は、リセット信号ＲＳＴに応答して、その出力Ｑからの信号が“０”にリセットされる。
この図６５に示すリフレッシュカウンタ６は、図１１に示すリフレッシュカウンタ６と同様、リプルカウンタをベースにしたカウンタであり、Ｄ型フリップフロップ６ａ０−６ａ１０の出力Ｑから、リフレッシュアドレスビットＱＡ＜０＞−ＱＡ＜１０＞が出力されて、次段のプリデコーダへ与えられる。
デマルチプレクサ６ｅは、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎがＨレベルであり、１ビット／１セルモードを示すときには、Ｄ型フリップフロップ６ａ０の出力信号を次段のＤ型フリップフロップ６ａ１のクロック入力へ与える。この時、マルチプレクサ６ｆが、Ｄ型フリップフロップ６ａ１の出力信号を選択して次段のＤ型フリップフロップ６ａ２のクロック入力へ与える。したがって、この１ビット／１セルモードのときの動作は、図１２（Ａ）を参照して説明したものと同じであり、プリデコード信号Ｘ＜０＞−Ｘ＜３＞が、１つずつ、順次リフレッシュアドレスビットにしたがって選択時状態へ駆動される。
次に、図６６を参照して、ツインセルモード時の動作について説明する。ツインセルモード時においては、デマルチプレクサ６ｅは、Ｄ型フリップフロップ６ａ０の出力信号をＤ型フリップフロップ６ａ２のクロック入力へマルチプレクサ６ｆを介して与える。初段のＤ型フリップフロップ６ａ０には、リフレッシュ動作完了指示信号ＲＥＦ＿Ｒが与えられている。このフリップフロップ動作完了指示信号ＲＥＦ＿Ｒが発生されるごとに、ビットＱＡ＜０＞が、０および１を繰返す。リフレッシュアドレスビットＱＡ＜１＞は、リセット状態の“０“である。一方、アドレスビットＱＡ＜１０：２＞は、ビットＱＡ＜０＞がＬレベルに立下がるごとに１増分される。ビットＱＡ＜１０：２＞のカウント値が、０、１、２、…とリフレッシュ動作完了指示信号ＲＥＦ＿Ｒが２回発生されるごとに１ずつ増分する。
ツインセルモード時においては、アドレスビットＱＡ＜１＞は、図６３に示すプリデコーダ６により縮退される。したがって、リフレッシュアドレスは、れフレッシュ動作完了指示信号ＲＥＦ#Ｒが活性化されるごとに、（０，２）、（１，３）、（４，６）、…と増分し、各リフレッシュ動作時において奇数または偶数の２つのロウアドレスの行（サブワード線）が同時に選択される。アドレスビットが１１ビットであり１ビットのアドレスビットＱＡ＜１＞が縮退状態とされるため、１Ｋ回リフレッシュを行なえば全ロウが１回リフレッシュされる。これにより、ツインセルモード時および１ビット／１セルモード時いずれにおいても、正確にリフレッシュを行なうことができる。
なお、図６６に示すリフレッシュアドレスの変化から明らかなように、８ウェイ階層ワード線構成においても、アドレスビットＲＡＤ＜１＞をツインセルモード時に縮退状態とすれば、同様に、ビット線コンタクトピッチと同じピッチだけ離れたサブワード線の対を選択することができる。アドレスビットＲＡＤ＜０＞−ＲＡＤ＜２＞にしたがってプリデコード信号Ｘ＜０＞−Ｘ＜７＞を生成する構成において、アドレスビットＲＡＤ＜１＞を縮退するだけでよく、プリデコーダの構成としては、図１９に示す構成を利用することができる。図１９において、ＮＡＮＤ回路２ｃおよび２ｄとインバータ２ｅおよび２ｆとを入替えることにより、容易に８ウェイ階層ワード線に対する構成を実現することができる。
また、この実施の形態１１における行選択に関連する部分の構成は、実施の形態１において用いられた構成を利用することができる。全体の構成としては、したがって図１１に示す構成と同じとなる。
［他の構成］
上述の実施の形態６から９においては、データ保持を行なうセルフリフレッシュモード時においてのみ、ビット線イコライズ指示信号の３値駆動およびクランプトランジスタの電流制限機能を有効とする構成が用いられてもよい。すなわち、セルフリフレッシュ指示信号ＳＲＦの活性化に応答して、ビット線イコライズ指示信号ＢＬＥＱを３値駆動し、通常アクセス時においてはこのビット線イコライズ指示信号を２値駆動する構成が用いられてもよい。これは、単に、プルアップ／プルダウン用トランジスタを、セルフリフレッシュモード時においてのみ動作させることにより実現できる（セルフリフレッシュモード指示信号ＳＲＦ活性化時、プルアップ／プルダウントランジスタをオン状態とし、それ以外、オフ状態とする）。
また、クランプトランジスタをセルフリフレッシュモード時においてのみ動作させる場合、クランプトランジスタのゲートへ、セルフリフレッシュ指示信号ＳＲＦを与え、このセルフリフレッシュ指示信号ＳＲＦを、セルフリフレッシュモード時には、ビット線プリチャージ電圧ＶＢＬレベルとし、それ以外のときには、これらクランプトランジスタを低抵抗の導通状態に設定する昇圧電圧レベル（ＮチャネルＭＯＳトランジスタをクランプトランジスタとして利用する場合）に設定する。ＰチャネルＭＯＳトランジスタをクランプトランジスタとして利用する場合には、セルフリフレッシュモード指示信号ＳＲＦの非活性化時、これを接地電圧レベルにしてクランプ用トランジスタのゲートに与える。これにより、セルフリフレッシュモード時において、ツインセルモードでデータの保持が行なわれる場合、スタンバイ電流を確実に抑制しかつ正確にデータを保持することができる。また、通常アクセス動作時の１ビット／１セルモード時においては、高速で、ビット線のプリチャージ／イコライズを実行することができる。
また、上述の実施の形態６−９においては、ツィンセルモードで動作する半導体記憶装置を対象としている。しかしながら、通常の１ビット／１セルでデータを記憶する半導体記憶装置であっても、これらの実施の形態６−９は適用可能である。不良と判定されないマイクロショートが存在する場合のスタンバイ電流を低減することができる。
［他の適用例］
上述の説明においては、混載ＤＲＡＭが述べられている。しかしながら、本発明は、一般のＤＲＡＭ単体に対しても適用可能である。
ＭＣ メモリセル、ＭＴＵ ツインセル単位、Ｓ／Ａ センスアンプ回路、ＳＷＤＥ０−ＳＷＤＥ２，ＳＷＤＯ０−ＳＷＤＯ２ サブワード線ドライバ、ＢＬ，ＺＢＬ ビット線、ＳＷＬＰ ツインセルモード時のワード線対、１ 入力バッファ／ラッチ回路、２ プリデコード回路、３ サブデコード信号発生回路、２ｃ，２ｄ ＮＡＮＤ回路、２ｇ−２ｊ ＡＮＤ回路、６ リフレッシュカウンタ、１６ ロウアドレス入力回路／リフレッシュカウンタ、２０ ロウプリデコーダ、２５ 内部電圧発生回路／セルフリフレッシュタイマブロック、ＭＡ０−ＭＡｎ メモリアレイ、ＭＳＡ メモリサブアレイ、２５ａ ＶＰＰ発生回路、２５ｂ セルフリフレッシュタイマ、ＳＷＤＥ３，ＳＷＤＯ３ サブワード線ドライブ、３１ 入力バッファ／ラッチ回路、３２ プリデコード回路、３３ サブデコード信号発生回路、２ｋ−２ｒ ＡＮＤ回路、ＳＷＤＲ０−ＳＷＤＲ３ サブワード線ドライブ回路、２５ｃ ＶＣＰ発生回路、４０−０−４０−ｎ ＶＣＰ制御回路、ＮＺＭＷＬ ノーマルメインワード線、ＳＺＭＷＬ スペアメインワード線、６０ ノーマルロウデコーダ、５１ スペアロウデコーダ、５２ 不良アドレスプログラム回路、５３ スペア判定回路、６０ ノーマルロウデコーダ、６１ スペアロウデコーダ、６２ 不良アドレスプログラム回路、６３ スペア判定回路、６４ スペアサブデコーダ、ＮＳＷＬ ノーマルサブワード線、ＳＳＷＬ スペアサブワード線、ＤＳＬＥ，ＤＳＬＥ０−ＤＳＬＥ１，ＤＳＬＯ，ＤＳＬＯ１，ＤＳＬＯ１ 導電線、Ｔ１−Ｔ３ ＭＯＳトランジスタ、１０２，１０２ｌ，１０２ｒ イコライズ制御回路、１１２ インバータラッチ、１１３ 遅延回路、１１４ ＮＡＮＤ回路、１１５ インバータ回路、１１６ トライステートインバータバッファ、１１７ プルダウントランジスタ、ＰＴ１−ＰＴ３ ＭＯＳトランジスタ、１１７ａ プルアップトランジスタ、ＬＰ１−ＬＰ３，ＬＮ１−ＬＮ３ ＭＯＳトランジスタ（ロジックトランジスタ）、ＳＩＯ スペアＩＯ線対、ＩＯａ，ＩＯｂ，ＩＯ ＩＯ線対、ＥＱＧａ，ＥＱＧｎ，ＥＱＧａｕ，ＥＱＧａｌ イコライズ回路群、１２２ａ−１２２ｎ クランプ用ＭＯＳトランジスタ、１２０ メインプリチャージ電圧線、ＢＥＱａ−ＢＥＱｎ ビット線プリチャージ／イコライズ回路、１２４ａ−１２４ｎ サブプリチャージ電圧線、１２０ｍ メインプリチャージ電圧線、１２０ｌ，１２０ｒ ローカルプリチャージ電圧線、１２２ｌａ−１２２ｌｎ，１２２ｒａ−１２２ｒｎ クランプトランジスタ、１３３，１３４ クランプトランジスタ、２５０，２５４ 不良アドレスプログラム回路、２５２，２５５ スペア判定回路、２６０ ノーマルプリデコード回路、２６２ ノーマルサブデコーダ、２６４ ノーマルロウデコーダ、２６６ スペアロウデコーダ、２６８ スペア用プリデコード回路、２７０ スペアサブデコーダ、３００ 不良アドレスプログラム回路、３０２ スペア判定回路、３０４ スペア用プリデコード回路、３５０ メインワード線間不良検出部、３５０ｂ，３５０ｃ メインワード線間不良検出部、３５０ｅ ＡＮＤ回路。

Claims (6)

  1. 行列状に配列される複数のノーマルメモリセル、
    各前記ノーマルメモリセル行に対応して配置され、各々に対応の行のノーマルメモリセルが接続する複数のノーマルサブワード線、
    各々が所定数のノーマルサブワード線に対応して配置される複数のノーマルメインワード線、
    少なくとも前記所定数の行に配置される複数のスペアメモリセル、
    前記スペアメモリセル行に対応して配置され、各々に対応の行のスペアメモリセルが接続する複数のスペアサブワード線、
    前記複数のスペアサブワード線の前記所定数のサブワード線に各々が対応して配置される少なくとも１本のスペアメインワード線、
    アドレス信号に従って不良のノーマルサブワード線が指定されたか否かを判定する第１のスペア判定回路、
    前記アドレス信号に従って不良ノーマルメインワード線が指定されたか否かを判定する第２のスペア判定回路、および
    前記アドレス信号と前記第１の判定回路および第２の判定回路の出力信号とに従って前記ノーマルメインワード線およびノーマルサブワード線を選択的に選択状態に駆動するためのノーマル行選択回路を備え、前記ノーマル行選択回路は、前記第１の判定回路の不良検出時には、前記ノーマルメインワード線および対応のノーマルサブワード線を非選択状態とし、第２の判定回路の不良検出時には、アドレス指定されたメインワード線を選択状態に駆動しかつ対応の所定数のノーマルサブワード線のうち予め定められたノーマルサブワード線を前記アドレス信号にかかわらず非選択状態に保持しつつアドレス指定されたノーマルサブワード線を選択状態に選択的に駆動し、さらに、
    前記アドレス信号と前記第１および第２の判定回路の出力信号に従って、前記スペアメインワード線および対応のスペアサブワード線を選択状態に駆動するためのスペア行選択回路を備え、前記スペア行選択回路は、前記第１の判定回路が不良検出をしているときには、前記アドレス信号に従って対応のスペアメインワード線およびスペアサブワード線を選択状態に駆動し、かつ前記第２の判定回路が不良を検出しているときには前記スペアメインワード線を選択状態に駆動しかつ対応のスペアサブワード線のうち前記予め定められたノーマルサブワード線に対応するスペアサブワード線を除くスペアサブワード線を非選択状態に保持しつつ前記アドレス信号に対応するスペアサブワード線を選択的に選択状態に駆動する、半導体記憶装置。
  2. 前記アドレス信号に従って不良ノーマルメインワード線が指定されたか否かを判定する第３の判定回路をさらに備え、前記第３の判定回路は、前記第２の判定回路が検出する不良と異なる態様の不良を前記ノーマルメインワード線が有するかを判定し、
    前記ノーマル行選択回路は、前記第３の判定回路の検出信号に応答して、前記ノーマルサブワード線の前記予め定められたノーマルサブワード線を除くノーマルサブワード線を非選択状態に保持しつつ前記アドレス信号に従ってノーマルメインワード線およびノーマルサブワード線を選択的に選択状態に駆動し、
    前記スペア行選択回路は、前記第３の判定回路の検出信号に応答して、前記スペアサブワード線の前記予め定められたスペアサブワード線を非選択状態に保持しつつ前記アドレス信号に従ってスペアサブワード線を選択的に選択状態に駆動する、請求項１記載の半導体記憶装置。
  3. 前記予め定められたノーマルサブワード線は、物理的に隣接するノーマルサブワード線である、請求項１記載の半導体記憶装置。
  4. 前記予め定められたノーマルサブワード線は、同一のノーマルメインワード線に対応して配置される、請求項３記載の半導体記憶装置。
  5. 前記予め定められたノーマルサブワード線は、隣接ノーマルメインワード線に対応して配置される、請求項３記載の半導体記憶装置。
  6. 前記ノーマル行選択回路は、第１の動作モード時、前記アドレス信号に従って、不良非検出時には、各列に相補メモリセルデータが読出されるように２本のノーマルサブワード線を同時に選択状態に駆動し、かつ第２の動作モード時には、前記アドレス信号に従って、不良非検出時には１本のノーマルサブワード線を選択状態に駆動する、請求項１記載の半導体記憶装置。
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