JPH07130172A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】低減された開発・製造コストをもって得られ、
しかも、２トランジスタ・２キャパシタ型の折返ビット
ライン構成をとるＤ−ＲＡＭとしての動作を行うことが
できる半導体メモリ装置を提供する。 【構成】一対のビットラインＬＢＡ，ＬＢＢに夫々接続
された２個のメモリセル形成部４０Ａ，４０Ｂ；４１
Ａ，４１Ｂが、それらにおける制御端が夫々接続された
２本のワードラインＬＷ０，ＬＷ１；ＬＷ２，ＬＷ３に
供給される電圧信号に応じて選択されるものとされる、
折返ビットライン構成をとる半導体メモリ素子部２１
と、半導体メモリ素子部２１における２本のワードライ
ンＬＷ０，ＬＷ１；ＬＷ２，ＬＷ３の夫々に同時に所定
の電圧信号を供給して、２個のメモリセル形成部４０
Ａ，４０Ｂ；４１Ａ，４１Ｂに夫々が同時に選択される
ものとされる状態をとらせるメモリセル選択回路部２２
とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、折返ビットライン構成
をとる半導体メモリ素子における、多数のビットライン
対の各々に夫々接続された２個のメモリセル形成部の選
択が、それらがさらに夫々接続される２本のワードライ
ンに接続されたメモリセル選択回路によってなされる半
導体メモリ装置に関する。

【０００２】

【従来の技術】半導体メモリの一種であるダイナミック
・ランダムアクセスメモリ（Ｄ−ＲＡＭ）にあっては、
折返ビットライン構成をとるものが広く用いられてい
る。斯かる折返ビットライン構成をとるもののみなら
ず、他の形式をとるものも含めたＤ−ＲＡＭにおいて、
それに含まれる多数のメモリセル形成部は、例えば、絶
縁ゲート型電界効果トランジスタ（ＭＯＳ・ＦＥＴ）に
よって形成される。そして、各メモリセル形成部が、ス
イッチとしての役割を果たすＭＯＳ・ＦＥＴとそのＭＯ
Ｓ・ＦＥＴに付随する寄生キャパシタンスによって形成
されるキャパシタとを含むものとされる。

【０００３】折返ビットライン構成をとるＤ−ＲＡＭに
ついては、ＭＯＳ・ＦＥＴとキャパシタとを含むものと
される各メモリセル形成部が、１トランジスタ・１キャ
パシタ型（１Ｔｒａ・１Ｃａｐ型）とされるものと、２
トランジスタ・２キャパシタ型（２Ｔｒａ・２Ｃａｐ
型）とされるものとが提案されている。１Ｔｒａ・１Ｃ
ａｐ型の折返ビットライン構成をとるＤ−ＲＡＭの場合
には、図４に示される如く、一対のビットラインＬＢａ
及びＬＢｂのうちの一方であるビットラインＬＢａと接
地電位点との間に、ＭＯＳ・ＦＥＴ１１ａとそのＭＯＳ
・ＦＥＴ１１ａに付随する寄生キャパシタンスによって
形成される１個のキャパシタ１２ａとが接続されてメモ
リセル形成部１３ａが形成されるとともに、一対のビッ
トラインＬＢａ及びＬＢｂのうちの他方であるビットラ
インＬＢｂと接地電位点との間に、ＭＯＳ・ＦＥＴ１１
ｂとそのＭＯＳ・ＦＥＴ１１ｂに付随する寄生キャパシ
タンスによって形成される１個のキャパシタ１２ｂとが
接続されてメモリセル形成部１３ｂが形成され、メモリ
セル形成部１３ａを形成するＭＯＳ・ＦＥＴ１１ａのゲ
ート及びメモリセル形成部１３ｂを形成するＭＯＳ・Ｆ
ＥＴ１１ｂのゲートが、一対のワードラインＬＷａ及び
ＬＷｂに夫々接続されて成る基本構成がとられる。

【０００４】そして、一対のビットラインＬＢａ及びＬ
Ｂｂは、ビットラインＬＢａによりメモリセル形成部１
３ａに書き込まれる信号データあるいはメモリセル形成
部１３ａから読み出される信号データの伝送が行われ、
また、ビットラインＬＢｂによりメモリセル形成部１３
ｂに書き込まれる信号データあるいはメモリセル形成部
１３ｂから読み出される信号データの伝送が行われるも
のとされる。また、一対のワードラインＬＷａ及びＬＷ
ｂは、ワードラインＬＷａによりメモリセル形成部１３
ａが信号データの書込みあるいは読出しがなされるべく
選択されることになる電圧信号が供給され、また、ワー
ドラインＬＷｂによりメモリセル形成部１３ｂが信号デ
ータの書込みあるいは読出しがなされるべく選択される
ことになる電圧信号が供給されるものとされる。

【０００５】一方、２Ｔｒａ・２Ｃａｐ型の折返ビット
ライン構成をとるＤ−ＲＡＭの場合には、図５に示され
る如く、一対のビットラインＬＢａ及びＬＢｂのうちの
一方であるビットラインＬＢａと接地電位点との間に、
ＭＯＳ・ＦＥＴ１４とそのＭＯＳ・ＦＥＴ１４に付随す
る寄生キャパシタンスによって形成されるキャパシタ１
５とが接続されるとともに、一対のビットラインＬＢａ
及びＬＢｂのうちの他方であるビットラインＬＢｂと接
地電位点との間に、ＭＯＳ・ＦＥＴ１６とそのＭＯＳ・
ＦＥＴ１６に付随する寄生キャパシタンスによって形成
されるキャパシタ１７とが接続されて、ＭＯＳ・ＦＥＴ
１４及び１６とキャパシタ１５及び１７とを含む１個の
メモリセル形成部１８が形成され、ＭＯＳ・ＦＥＴ１４
及び１６の夫々のゲートがワードラインＬＷに接続され
て成る基本構成がとられる。

【０００６】そして、一対のビットラインＬＢａ及びＬ
Ｂｂは、メモリセル形成部１８に書き込まれる信号デー
タあるいはメモリセル形成部１８から読み出される信号
データを相補的に伝送するものとされる。また、ワード
ラインＬＷは、メモリセル形成部１８が信号データの書
込みあるいは読出しがなされるべく選択されることにな
る電圧信号が供給されるものとされる。

【０００７】上述の如くの１Ｔｒａ・１Ｃａｐ型の折返
ビットライン構成をとるＤ−ＲＡＭにあっては、各メモ
リセル形成部が、１個のトランジスタと１個のキャパシ
タとを含んで形成されることにより、そのサイズが比較
的小とされ、それゆえ、メモリセル形成部の集積度を高
くしてメモリ容量を大となすことが比較的容易とされ
る。一方、上述の如くの２Ｔｒａ・２Ｃａｐ型の折返ビ
ットライン構成をとるＤ−ＲＡＭにあっては、各メモリ
セル形成部が、２個のトランジスタと２個のキャパシタ
とを含んで形成されることにより、そのサイズは１Ｔｒ
ａ・１Ｃａｐ型の折返ビットライン構成をとるＤ−ＲＡ
Ｍに比して大とされることになるが、電源電圧範囲，動
作温度範囲，書込／読出動作上のエラー等に対する動作
マージンも、１Ｔｒａ・１Ｃａｐ型の折返ビットライン
構成をとるＤ−ＲＡＭに比して大とされることになる利
点が得られる。従って、Ｄ−ＲＡＭが実際の使用に供さ
れるに際しては、高集積度が要求されるもとにあって
は、１Ｔｒａ・１Ｃａｐ型の折返ビットライン構成をと
るＤ−ＲＡＭが用いられ、また、動作マージンが大であ
ることが要求されるもとにあっては、２Ｔｒａ・２Ｃａ
ｐ型の折返ビットライン構成をとるＤ−ＲＡＭが用いら
れることになる。

【０００８】

【発明が解決しようとする課題】このようなもとで、実
際の使用に際しての要求に応じて使い分けられる１Ｔｒ
ａ・１Ｃａｐ型の折返ビットライン構成をとるＤ−ＲＡ
Ｍと２Ｔｒａ・２Ｃａｐ型の折返ビットライン構成をと
るＤ−ＲＡＭとは、各々が個別に開発及び製造がなされ
るものとされているが、夫々についての開発及び製造に
要されるコストは決して低廉ではなく、その結果、価格
の高騰がまねかれている。そのため、開発・製造コスト
が引き下げられて低価格化が図られる１Ｔｒａ・１Ｃａ
ｐ型の折返ビットライン構成をとるＤ−ＲＡＭ及び２Ｔ
ｒａ・２Ｃａｐ型の折返ビットライン構成をとるＤ−Ｒ
ＡＭの出現が待たれている。

【０００９】また、特に、２Ｔｒａ・２Ｃａｐ型の折返
ビットライン構成をとるＤ−ＲＡＭの場合には、各メモ
リセル形成部を構成する２組のトランジスタとキャパシ
タとの組が、書込動作もしくは読出動作を相補的に行う
ものとされるので、実際の使用に供されるに先立っての
欠陥検出テスト時に、２組のトランジスタとキャパシタ
との組の夫々の欠陥を漏れなく検出することが困難とさ
れるという問題がある。

【００１０】斯かる点に鑑み、本発明は、１Ｔｒａ・１
Ｃａｐ型の折返ビットライン構成をとるＤ−ＲＡＭの開
発コストとは別個のものとされる開発コストを要さず、
従って、低減された開発・製造コストをもって得られ、
しかも、２Ｔｒａ・２Ｃａｐ型の折返ビットライン構成
をとるＤ−ＲＡＭとしての動作を行うことができる半導
体メモリ装置を提供することを目的とする。

【００１１】

【課題を解決するための手段】上述の目的を達成すべ
く、本発明に係る半導体メモリ装置は、一対のビットラ
インに夫々接続された２個のメモリセル形成部が、それ
らにおける制御端が夫々接続された２本のワードライン
に供給される電圧信号に応じて選択されるものとされ
る、折返ビットライン構成をとる半導体メモリ素子部
と、半導体メモリ素子部における２本のワードラインの
夫々に同時に所定の電圧信号を供給して、一対のビット
ラインに夫々接続された２個のメモリセル形成部に夫々
が同時に選択されるものとされる状態をとらせるメモリ
セル選択回路部とを備えて構成される。

【００１２】

【作用】上述の如くに構成される本発明に係る半導体メ
モリ装置にあっては、一対のビットラインに夫々接続さ
れた２個のメモリセル形成部が、それらにおける制御端
が夫々接続された２本のワードラインに供給される電圧
信号に応じて選択されるものとされて、折返ビットライ
ン構成をとり、従って、１Ｔｒａ・１Ｃａｐ型の折返ビ
ットライン構成をとるＤ−ＲＡＭと同等の構成をとる半
導体メモリ素子部が、メモリセル選択回路部により、一
対のビットラインに夫々接続された２個のメモリセル形
成部の夫々が同時に選択され、それにより、同時に選択
される２個のメモリセル形成部が実質的に１個のメモリ
セル形成部として動作する状態、即ち、実質的に２Ｔｒ
ａ・２Ｃａｐ型の折返ビットライン構成をとるＤ−ＲＡ
Ｍとしての動作状態をとるものとされる。それゆえ、本
発明に係る半導体メモリ装置は、１Ｔｒａ・１Ｃａｐ型
の折返ビットライン構成をとるＤ−ＲＡＭの開発コスト
とは別個のものとされる開発コストを要さず、従って、
低減された開発・製造コストをもって得られるもとで、
２Ｔｒａ・２Ｃａｐ型の折返ビットライン構成をとるＤ
−ＲＡＭとしての動作を行うことができるものとされる
ことになる。

【００１３】また、本発明に係る半導体メモリ装置にあ
っては、メモリセル選択回路部によって、半導体メモリ
素子部が、実質的に２Ｔｒａ・２Ｃａｐ型の折返ビット
ライン構成をとるＤ−ＲＡＭとしての動作状態と１Ｔｒ
ａ・１Ｃａｐ型の折返ビットライン構成をとるＤ−ＲＡ
Ｍとしての動作状態とを選択的にとることができるもの
とされることが容易であり、例えば、実際の使用に供さ
れるに先立っての欠陥検出テスト時には、１Ｔｒａ・１
Ｃａｐ型の折返ビットライン構成をとるＤ−ＲＡＭとし
ての動作状態をとるものとされることにより、各メモリ
セル形成部についての欠陥が漏れなく検出されるものと
される。

【００１４】

【実施例】図１は、本発明に係る半導体メモリ装置の一
例を示す。この図１に示される例は、半導体メモリ素子
部２１とメモリセル選択回路部２２とを含んで構成され
ている。

【００１５】半導体メモリ素子部２１においては、電源
電圧供給ライン２３にＭＯＳ・ＥＦＴ２４Ａのドレイン
−ソース通路を介して接続されたビットラインＬＢＡと
電源電圧供給ライン２３にＭＯＳ・ＥＦＴ２４Ｂのドレ
イン−ソース通路を介して接続されたビットラインＬＢ
Ｂとが、ビットライン対を成すものとして設けられてい
る。図示が省略されているが、半導体メモリ素子部２１
には、斯かるビットライン対が多数並列配置されてい
る。また、ビットラインＬＢＡとビットラインＬＢＢと
の間には、ＭＯＳ・ＥＦＴ２５のドレイン−ソース通路
が接続されている。そして、ＭＯＳ・ＥＦＴ２４Ａ，２
４Ｂ及び２５の夫々のゲートには、ビットライン・リセ
ット信号供給ライン２６を通じてビットライン・リセッ
ト信号ＳＢＲが供給される。

【００１６】そして、ビットラインＬＢＡと接地ライン
２７との間に、ＭＯＳ・ＦＥＴ３０Ａのドレイン−ソー
ス通路とＭＯＳ・ＦＥＴ３０Ａに付随する寄生キャパシ
タンスによって形成されるキャパシタ３１Ａとが接続さ
れてメモリセル形成部４０Ａが形成されるとともに、ビ
ットラインＬＢＢと接地ライン２７との間に、ＭＯＳ・
ＦＥＴ３０Ｂのドレイン−ソース通路とＭＯＳ・ＦＥＴ
３０Ｂに付随する寄生キャパシタンスによって形成され
るキャパシタ３１Ｂとが接続されてメモリセル形成部４
０Ｂが形成され、メモリセル形成部４０Ａを形成するＭ
ＯＳ・ＦＥＴ３０Ａのゲート及びメモリセル形成部４０
Ｂを形成するＭＯＳ・ＦＥＴ３０Ｂのゲートが、メモリ
セル形成部４０Ａ及び４０Ｂにおける制御端を形成する
ものとして、一対のワードラインＬＷ０及びＬＷ１に夫
々接続されている。同様に、メモリセル形成部４０Ａ及
び４０Ｂに夫々隣接して、ビットラインＬＢＡと接地ラ
イン２７との間に、ＭＯＳ・ＦＥＴ３２Ａのドレイン−
ソース通路とＭＯＳ・ＦＥＴ３２Ａに付随する寄生キャ
パシタンスによって形成されるキャパシタ３３Ａとが接
続されてメモリセル形成部４１Ａが形成されるととも
に、ビットラインＬＢＢと接地ライン２７との間に、Ｍ
ＯＳ・ＦＥＴ３２Ｂのドレイン−ソース通路とＭＯＳ・
ＦＥＴ３２Ｂに付随する寄生キャパシタンスによって形
成されるキャパシタ３３Ｂとが接続されてメモリセル形
成部４１Ｂが形成され、メモリセル形成部４１Ａを形成
するＭＯＳ・ＦＥＴ３２Ａのゲート及びメモリセル形成
部４１Ｂを形成するＭＯＳ・ＦＥＴ３２Ｂのゲートが、
メモリセル形成部４１Ａ及び４１Ｂにおける制御端を形
成するものとして、一対のワードラインＬＷ２及びＬＷ
３に夫々接続されている。

【００１７】図示が省略されているが、一対のビットラ
インＬＢＡ及びＬＢＢには、斯かる４本の相互に隣接す
るワードラインＬＷ０，ＬＷ１，ＬＷ２及びＬＷ３に夫
々接続されたゲートを有するＭＯＳ・ＦＥＴ３０Ａ，３
０Ｂ，３２Ａ及び３２Ｂを含んで形成される４個のメモ
リセル形成部４０Ａ，４０Ｂ，４１Ａ及び４１Ｂの組と
同様のものとされる４個のメモリセル形成部の組が、多
数並行接続されており、ビットラインＬＢＡと接地ライ
ン２７との間に、ＭＯＳ・ＦＥＴ〔ＮＡ〕のドレイン−
ソース通路とＭＯＳ・ＦＥＴ〔ＮＡ〕に付随する寄生キ
ャパシタンスによって形成されるキャパシタ（Ｎ＋１）
Ａとが接続されて成り、ＭＯＳ・ＦＥＴ〔ＮＡ〕のゲー
トが制御端としてワードラインＬＷＮに接続されたメモ
リセル形成部ＸＡ、及び、ビットラインＬＢＢと接地ラ
イン２７との間に、ＭＯＳ・ＦＥＴ〔ＮＢ〕のドレイン
−ソース通路とＭＯＳ・ＦＥＴ〔ＮＢ〕に付随する寄生
キャパシタンスによって形成されるキャパシタ（Ｎ＋
１）Ｂとが接続されて成り、ＭＯＳ・ＦＥＴ〔ＮＢ〕の
ゲートが制御端としてワードラインＬＷ（Ｎ＋１）に接
続されたメモリセル形成部ＸＢは、その一部を構成して
いる。

【００１８】また、ビットラインＬＢＡは、メモリセル
形成部からビットラインＬＢＡ及びビットラインＬＢＢ
に読み出されたデータを増幅する増幅部５０を通じ、さ
らに、ＭＯＳ・ＦＥＴ５１Ａのドレイン−ソース通路を
介して、一対の入出力ライン５２及び５３のうちの一方
である入出力ライン５２に接続されている。同様に、ビ
ットラインＬＢＢは、増幅部５０を通じ、さらに、ＭＯ
Ｓ・ＦＥＴ５１Ｂのドレイン−ソース通路を介して、一
対の入出力ライン５２及び５３のうちの他方である入出
力ライン５３に接続されている。

【００１９】一方、メモリセル選択回路部２２は、上述
の如くにして半導体メモリ素子部２１における多数のビ
ットライン対に接続された多数のメモリセル形成部を、
例えば、各ビットライン対に接続された上述の４個のメ
モリセル形成部の組を区分単位として区分したもとで、
それらのうちから信号データの書込みもしくは読出しが
行われるべきメモリセル形成部を選択する選択動作を行
うものとされている。そして、メモリセル選択回路部２
２には、半導体メモリ素子部２１における一対のビット
ラインＬＢＡ及びＬＢＢに接続された４個のメモリセル
形成部４０Ａ，４０Ｂ，４１Ａ及び４１Ｂの組を対象と
した選択動作を行う部分として、カラム・デコーダ５
５，ロー・デコーダ５６及びロー・デコーダ制御部５７
とから成る回路部分が含まれている。

【００２０】カラム・デコーダ５５は、接続端子５８を
介して、半導体メモリ素子部２１におけるＭＯＳ・ＦＥ
Ｔ５１Ａ及び５１Ｂの夫々のゲートに連結されており、
ビットライン選択信号ＶＣをＭＯＳ・ＦＥＴ５１Ａ及び
５１Ｂの夫々のゲートに供給する。カラム・デコーダ５
５からのビットライン選択信号ＶＣは電圧信号とされ、
それが高レベルをとるものとされるとき、ＭＯＳ・ＦＥ
Ｔ５１Ａ及び５１Ｂがオン状態をとるものとされて、一
対のビットラインＬＢＡ及びＬＢＢが選択される。

【００２１】また、ロー・デコーダ５６は、接続端子５
９，６０，６１及び６２を介して、夫々、ワードライン
ＬＷ０，ＬＷ１，ＬＷ２及びＬＷ３に接続されており、
メモリセル選択信号ＶＬ０，ＶＬ１，ＶＬ２及びＶＬ３
が、ロー・デコーダ５６を通じて、ワードラインＬＷ
０，ＬＷ１，ＬＷ２及びＬＷ３に夫々供給される。メモ
リセル選択信号ＶＬ０，ＶＬ１，ＶＬ２及びＶＬ３の各
々は電圧信号とされ、一対のビットラインＬＢＡ及びＬ
ＢＢが選択されているもとで、メモリセル選択信号ＶＬ
０が高レベルをとるとき、それがワードラインＬＷ０を
通じてＭＯＳ・ＦＥＴ３０Ａのゲートに供給され、ＭＯ
Ｓ・ＦＥＴ３０Ａがオン状態をとるものとされて、メモ
リセル形成部４０Ａが選択される。同様に、一対のビッ
トラインＬＢＡ及びＬＢＢが選択されているもとで、メ
モリセル選択信号ＶＬ１，ＶＬ２もしくはＶＬ３が高レ
ベルをとるとき、それがワードラインＬＷ１，ＬＷ２も
しくはＬＷ３を通じてＭＯＳ・ＦＥＴ３０Ｂ，３２Ａも
しくは３２Ｂのゲートに供給され、ＭＯＳ・ＦＥＴ３０
Ｂ，３２Ａもしくは３２Ｂがオン状態をとるものとされ
て、メモリセル形成部４０Ｂ，４１Ａもしくは４１Ｂが
選択される。

【００２２】このような、ロー・デコーダ５６を通じた
メモリセル選択信号ＶＬ０，ＶＬ１，ＶＬ２及びＶＬ３
のワードラインＬＷ０，ＬＷ１，ＬＷ２及びＬＷ３への
供給は、ロー・デコーダ５６が、ロー・デコーダ制御部
５７により形成されてロー・デコーダ５６に供給される
メモリセル選択信号ＶＬ０，ＶＬ１，ＶＬ２及びＶＬ３
を、夫々、ワードラインＬＷ０，ＬＷ１，ＬＷ２及びＬ
Ｗ３へと選択的に通過させることにより行われる。

【００２３】図２は、ロー・デコーダ５６の具体構成例
を示す。この図２に示されるロー・デコーダ５６の例に
おいては、入力端子６５，６６，６７及び６８に、ロー
・デコーダ制御部５７からのメモリセル選択信号ＶＬ
０，ＶＬ１，ＶＬ２及びＶＬ３が夫々供給される。ま
た、デコーダアドレス信号発生部６９からのデコーダア
ドレス信号ＤＤ０，ＤＤ１及びＤＤ２が、ＭＯＳ・ＦＥ
Ｔ７０，７１及び７２の各々のゲートに夫々供給され
る。

【００２４】そして、デコーダアドレス信号ＤＤ０，Ｄ
Ｄ１及びＤＤ２によってＭＯＳ・ＦＥＴ７０，７１及び
７２の各々がオン状態とされるとき、ゲートにプリチャ
ージ信号ＳＰＣが供給されるＭＯＳ・ＦＥＴ７３及びそ
れに対して並列接続されたＭＯＳ・ＦＥＴ７４の夫々と
ＭＯＳ・ＦＥＴ７０との間の接続点Ｐに、低レベルをと
る電圧信号ＶＤが得られる。この接続点Ｐに得られる低
レベルをとる電圧信号ＶＤは、レベルインバータ７５を
通じて高レベルをとる電圧信号ＶＤ’とされ、イネーブ
ル信号ＳＥＣがゲートに供給されてオン状態をとるもの
とされるＭＯＳ・ＦＥＴ７６，７７，７８及び７９を通
じて、ＭＯＳ・ＦＥＴ８０，８１，８２及び８３の夫々
のゲートに供給される。さらに、レベルインバータ７５
からの高レベルをとる電圧信号ＤＶ’は、レベルインバ
ータ８４を通じて低レベルをとる電圧信号ＶＤに戻され
た後、ＭＯＳ・ＦＥＴ８５，８６，８７及び８８の夫々
のゲートに供給される。それにより、ＭＯＳ・ＦＥＴ８
０，８１，８２及び８３の夫々がオン状態とされるとと
もに、ＭＯＳ・ＦＥＴ８５，８６，８７及び８８の夫々
がオフ状態とされる。

【００２５】その結果、入力端子６５，６６，６７及び
６８にロー・デコーダ制御部５７から供給されるメモリ
セル選択信号ＶＬ０，ＶＬ１，ＶＬ２及びＶＬ３が、夫
々、ＭＯＳ・ＦＥＴ８０，８１，８２及び８３を通じ
て、出力端子９０，９１，９２及び９３に導出される。
そして、出力端子９０，９１，９２及び９３に夫々導出
されたメモリセル選択信号ＶＬ０，ＶＬ１，ＶＬ２及び
ＶＬ３は、出力端子９０，９１，９２及び９３から、接
続端子５９，６０，６１及び６２を通じて、ワードライ
ンＬＷ０，ＬＷ１，ＬＷ２及び３に夫々供給される。

【００２６】一方、デコーダアドレス信号ＤＤ０，ＤＤ
１及びＤＤ２によってＭＯＳ・ＦＥＴ７０，７１及び７
２のうちの少なくとも一つがオフ状態とされるときに
は、接続点Ｐに、ＭＯＳ・ＦＥＴ７４に供給される電源
電圧（＋Ｂ）に基づく高レベルをとる電圧信号ＶＤが得
られる。それにより、レベルインバータ７５からの低レ
ベルをとる電圧信号ＶＤ’がＭＯＳ・ＦＥＴ８０，８
１，８２及び８３の夫々のゲートに供給されるととも
に、高レベルをとる電圧信号ＶＤがＭＯＳ・ＦＥＴ８
５，８６，８７及び８８の夫々のゲートに供給される。
従って、入力端子６５，６６，６７及び６８にロー・デ
コーダ制御部５７から供給されるメモリセル選択信号Ｖ
Ｌ０，ＶＬ１，ＶＬ２及びＶＬ３の出力端子９０，９
１，９２及び９３への導出はなされず、その結果、メモ
リセル選択信号ＶＬ０，ＶＬ１，ＶＬ２及びＶＬ３の、
ロー・デコーダ５６及び接続端子５９，６０，６１及び
６２を通じたワードラインＬＷ０，ＬＷ１，ＬＷ２及び
３への供給はなされない。

【００２７】図３は、ロー・デコーダ制御部５７の具体
構成例を示す。この図３に示されるロー・デコーダ制御
部５７の例においては、モード選択信号発生部１００か
らのモード選択信号ＳＭがオアゲート１０１，１０２，
１０３及び１０４の夫々における一方の入力端に供給さ
れる。モード選択信号ＳＭは、半導体メモリ素子部２１
を２Ｔｒａ・２Ｃａｐ型の折返ビットライン構成をとる
Ｄ−ＲＡＭとして機能させる第１の動作モードと、半導
体メモリ素子部２１を１Ｔｒａ・１Ｃａｐ型の折返ビッ
トライン構成をとるＤ−ＲＡＭとして機能させる第２の
動作モードとを、適宜選択するものとされ、第１の動作
モードを選択するときには高レベルをとり、また、第２
の動作モードを選択するときには低レベルをとるものと
される。

【００２８】さらに、選択制御信号発生部１０５Ａから
の選択制御信号ＳＡ０，ＳＡ１，ＳＡ２及びＳＡ３が、
夫々、オアゲート１０１，１０２，１０３及び１０４の
夫々における他方の入力端に供給される。選択制御信号
ＳＡ０，ＳＡ１，ＳＡ２及びＳＡ３の夫々も、高レベル
と低レベルとを選択的にとる。従って、オアゲート１０
１，１０２，１０３及び１０４の出力端に得られるオア
ゲート出力信号ＳＯ０，ＳＯ１，ＳＯ２及びＳＯ３は、
モード選択信号発生部１００からのモード選択信号ＳＭ
が高レベルをとるものとされて、第１の動作モードが選
択されるときには、選択制御信号ＳＡ０，ＳＡ１，ＳＡ
２及びＳＡ３のレベルの如何にかかわず、高レベルをと
るものとされ、また、モード選択信号発生部１００から
のモード選択信号ＳＭが低レベルをとるものとされて、
第２の動作モードが選択されるときには、選択制御信号
ＳＡ０，ＳＡ１，ＳＡ２及びＳＡ３の夫々のレベルに応
じて、高レベルもしくは低レベルをとるものとされる。
そして、オアゲート１０１，１０２，１０３及び１０４
の出力端に得られるオアゲート出力信号ＳＯ０，ＳＯ
１，ＳＯ２及びＳＯ３は、ＭＯＳ・ＦＥＴ１０６，１０
７，１０８及び１０９の各々におけるゲートに、夫々供
給される。

【００２９】さらに、選択制御信号発生部１０５Ｂから
の選択制御信号ＳＢ０，ＳＢ１，ＳＢ２及びＳＢ３が、
夫々、ＭＯＳ・ＦＥＴ１１０，１１１，１１２及び１１
３の各々におけるゲートに供給される。選択制御信号Ｓ
Ｂ０，ＳＢ１，ＳＢ２及びＳＢ３の夫々も、高レベルと
低レベルとを選択的にとるものとされる。

【００３０】斯かるもとで、オアゲート１０１の出力端
に得られるオアゲート出力信号ＳＯ０及び選択制御信号
発生部１０５Ｂからの選択制御信号ＳＢ０が共に高レベ
ルをとるものとされて、ＭＯＳ・ＦＥＴ１０６及び１１
０の各々がオン状態とされるとき、ゲートにプリチャー
ジ信号ＳＰＣが供給されるＭＯＳ・ＦＥＴ１１４及びそ
れに対して並列接続されたＭＯＳ・ＦＥＴ１１５の夫々
とＭＯＳ・ＦＥＴ１１０との間の接続点Ｐ０に、低レベ
ルをとる電圧信号ＥＶ０が得られる。この接続点Ｐ０に
得られる低レベルをとる電圧信号ＥＶ０は、レベルイン
バータ１１６を通じて高レベルをとる電圧信号ＥＶ０’
とされ、イネーブル信号ＳＥＣがゲートに供給されてオ
ン状態をとるものとされるＭＯＳ・ＦＥＴ１１７を通じ
て、ＭＯＳ・ＦＥＴ１１８のゲートに供給される。さら
に、レベルインバータ１１６からの高レベルをとる電圧
信号ＥＶ０’は、レベルインバータ１１９を通じて低レ
ベルをとる電圧信号ＥＶ０に戻された後、ＭＯＳ・ＦＥ
Ｔ１２０のゲートに供給される。それにより、ＭＯＳ・
ＦＥＴ１１８がオン状態とされるとともに、ＭＯＳ・Ｆ
ＥＴ１２０がオフ状態とされる。

【００３１】その結果、ＭＯＳ・ＦＥＴ１１８とＭＯＳ
・ＦＥＴ１２０との間の接続点Ｑ０に、ＭＯＳ・ＦＥＴ
１１８に供給される電源電圧（＋Ｂ）に基づく高レベル
をとるメモリセル選択信号ＶＬ０が得られ、それが出力
端子１２１を通じてロー・デコーダ５６における入力端
子６５に供給される。

【００３２】それに対して、オアゲート１０１の出力端
に得られるオアゲート出力信号ＳＯ０及び選択制御信号
発生部１０５Ｂからの選択制御信号ＳＢ０のうちの少な
くとも一方が低レベルをとるものとされて、ＭＯＳ・Ｆ
ＥＴ１０６及び１１０のうちの少なくとも一方がオフ状
態とされるときには、接続点Ｐ０に、ＭＯＳ・ＦＥＴ１
１５に供給される電源電圧（＋Ｂ）に基づく高レベルを
とる電圧信号ＥＶ０が得られる。それにより、レベルイ
ンバータ１１６からの低レベルをとる電圧信号ＥＶ０’
がＭＯＳ・ＦＥＴ１１８のゲートに供給されるととも
に、高レベルをとる電圧信号ＥＶ０がＭＯＳ・ＦＥＴ１
２０のゲートに供給される。それにより、ＭＯＳ・ＦＥ
Ｔ１１８がオフ状態とされるとともに、ＭＯＳ・ＦＥＴ
１２０がオン状態とされ、その結果、接続点Ｑ０に、低
レベルをとるメモリセル選択信号ＶＬ０が得られ、それ
が出力端子１２１を通じてロー・デコーダ５６における
入力端子６５に供給される。

【００３３】同様に、オアゲート１０２の出力端に得ら
れるオアゲート出力信号ＳＯ１及び選択制御信号発生部
１０５Ｂからの選択制御信号ＳＢ１が共に高レベルをと
るものとされて、ＭＯＳ・ＦＥＴ１０７及び１１１の各
々がオン状態とされるとき、ゲートにプリチャージ信号
ＳＰＣが供給されるＭＯＳ・ＦＥＴ１２２及びそれに対
して並列接続されたＭＯＳ・ＦＥＴ１２３の夫々とＭＯ
Ｓ・ＦＥＴ１１１との間の接続点Ｐ１に、低レベルをと
る電圧信号ＥＶ１が得られる。この接続点Ｐ１に得られ
る低レベルをとる電圧信号ＥＶ１は、レベルインバータ
１２４を通じて高レベルをとる電圧信号ＥＶ１’とさ
れ、イネーブル信号ＳＥＣがゲートに供給されてオン状
態をとるものとされるＭＯＳ・ＦＥＴ１２５を通じて、
ＭＯＳ・ＦＥＴ１２６のゲートに供給される。さらに、
レベルインバータ１２４からの高レベルをとる電圧信号
ＥＶ１’は、レベルインバータ１２７を通じて低レベル
をとる電圧信号ＥＶ１に戻された後、ＭＯＳ・ＦＥＴ１
２８のゲートに供給される。それにより、ＭＯＳ・ＦＥ
Ｔ１２６がオン状態とされるとともに、ＭＯＳ・ＦＥＴ
１２８がオフ状態とされる。

【００３４】その結果、ＭＯＳ・ＦＥＴ１２６とＭＯＳ
・ＦＥＴ１２８との間の接続点Ｑ１に、ＭＯＳ・ＦＥＴ
１２６に供給される電源電圧（＋Ｂ）に基づく高レベル
をとるメモリセル選択信号ＶＬ１が得られ、それが出力
端子１２９を通じてロー・デコーダ５６における入力端
子６６に供給される。

【００３５】それに対して、オアゲート１０２の出力端
に得られるオアゲート出力信号ＳＯ１及び選択制御信号
発生部１０９５Ｂからの選択制御信号ＳＢ１のうちの少
なくとも一方が低レベルをとるものとされて、ＭＯＳ・
ＦＥＴ１０７及び１１１のうちの少なくとも一方がオフ
状態とされるときには、接続点Ｐ１に、ＭＯＳ・ＦＥＴ
１２３に供給される電源電圧（＋Ｂ）に基づく高レベル
をとる電圧信号ＥＶ１が得られる。それにより、レベル
インバータ１２４からの低レベルをとる電圧信号ＥＶ
１’がＭＯＳ・ＦＥＴ１２６のゲートに供給されるとと
もに、高レベルをとる電圧信号ＥＶ１がＭＯＳ・ＦＥＴ
１２８のゲートに供給される。それにより、ＭＯＳ・Ｆ
ＥＴ１２６がオフ状態とされるとともに、ＭＯＳ・ＦＥ
Ｔ１２８がオン状態とされ、その結果、接続点Ｑ１に、
低レベルをとるメモリセル選択信号ＶＬ１が得られ、そ
れが出力端子１２９を通じてロー・デコーダ５６におけ
る入力端子６６に供給される。

【００３６】また、オアゲート１０３の出力端に得られ
るオアゲート出力信号ＳＯ２及び選択制御信号発生部１
０５Ｂからの選択制御信号ＳＢ２が共に高レベルをとる
ものとされて、ＭＯＳ・ＦＥＴ１０８及び１１２の各々
がオン状態とされるとき、ゲートにプリチャージ信号Ｓ
ＰＣが供給されるＭＯＳ・ＦＥＴ１３０及びそれに対し
て並列接続されたＭＯＳ・ＦＥＴ１３１の夫々とＭＯＳ
・ＦＥＴ１１２との間の接続点Ｐ２に、低レベルをとる
電圧信号ＥＶ２が得られる。この接続点Ｐ２に得られる
低レベルをとる電圧信号ＥＶ２は、レベルインバータ１
３２を通じて高レベルをとる電圧信号ＥＶ２’とされ、
イネーブル信号ＳＥＣがゲートに供給されてオン状態を
とるものとされるＭＯＳ・ＦＥＴ１３３を通じて、ＭＯ
Ｓ・ＦＥＴ１３４のゲートに供給される。さらに、レベ
ルインバータ１３２からの高レベルをとる電圧信号ＥＶ
２’は、レベルインバータ１３５を通じて低レベルをと
る電圧信号ＥＶ２に戻された後、ＭＯＳ・ＦＥＴ１３６
のゲートに供給される。それにより、ＭＯＳ・ＦＥＴ１
３４がオン状態とされるとともに、ＭＯＳ・ＦＥＴ１３
６がオフ状態とされる。

【００３７】その結果、ＭＯＳ・ＦＥＴ１３４とＭＯＳ
・ＦＥＴ１３６との間の接続点Ｑ２に、ＭＯＳ・ＦＥＴ
１３４に供給される電源電圧（＋Ｂ）に基づく高レベル
をとるメモリセル選択信号ＶＬ２が得られ、それが出力
端子１３７を通じてロー・デコーダ５６における入力端
子６７に供給される。

【００３８】それに対して、オアゲート１０３の出力端
に得られるオアゲート出力信号ＳＯ２及び選択制御信号
発生部１０５Ｂからの選択制御信号ＳＢ２のうちの少な
くとも一方が低レベルをとるものとされて、ＭＯＳ・Ｆ
ＥＴ１０８及び１１２のうちの少なくとも一方がオフ状
態とされるときには、接続点Ｐ２に、ＭＯＳ・ＦＥＴ１
３１に供給される電源電圧（＋Ｂ）に基づく高レベルを
とる電圧信号ＥＶ２が得られる。それにより、レベルイ
ンバータ１３２からの低レベルをとる電圧信号ＥＶ２’
がＭＯＳ・ＦＥＴ１３４のゲートに供給されるととも
に、高レベルをとる電圧信号ＥＶ２がＭＯＳ・ＦＥＴ１
３６のゲートに供給される。それにより、ＭＯＳ・ＦＥ
Ｔ１３４がオフ状態とされるとともに、ＭＯＳ・ＦＥＴ
１３６がオン状態とされ、その結果、接続点Ｑ２に、低
レベルをとるメモリセル選択信号ＶＬ２が得られ、それ
が出力端子１３７を通じてロー・デコーダ５６における
入力端子６７に供給される。

【００３９】さらに、オアゲート１０４の出力端に得ら
れるオアゲート出力信号ＳＯ３及び選択制御信号発生部
１０５Ｂからの選択制御信号ＳＢ３が共に高レベルをと
るものとされて、ＭＯＳ・ＦＥＴ１０９及び１１３の各
々がオン状態とされるとき、ゲートにプリチャージ信号
ＳＰＣが供給されるＭＯＳ・ＦＥＴ１３８及びそれに対
して並列接続されたＭＯＳ・ＦＥＴ１３９の夫々とＭＯ
Ｓ・ＦＥＴ１１３との間の接続点Ｐ３に、低レベルをと
る電圧信号ＥＶ３が得られる。この接続点Ｐ３に得られ
る低レベルをとる電圧信号ＥＶ３は、レベルインバータ
１４０を通じて高レベルをとる電圧信号ＥＶ３’とさ
れ、イネーブル信号ＳＥＣがゲートに供給されてオン状
態をとるものとされるＭＯＳ・ＦＥＴ１４１を通じて、
ＭＯＳ・ＦＥＴ１４２のゲートに供給される。さらに、
レベルインバータ１４０からの高レベルをとる電圧信号
ＥＶ３’は、レベルインバータ１４３を通じて低レベル
をとる電圧信号ＥＶ３に戻された後、ＭＯＳ・ＦＥＴ１
４４のゲートに供給される。それにより、ＭＯＳ・ＦＥ
Ｔ１４２がオン状態とされるとともに、ＭＯＳ・ＦＥＴ
１４４がオフ状態とされる。

【００４０】その結果、ＭＯＳ・ＦＥＴ１４２とＭＯＳ
・ＦＥＴ１４４との間の接続点Ｑ３に、ＭＯＳ・ＦＥＴ
１４２に供給される電源電圧（＋Ｂ）に基づく高レベル
をとるメモリセル選択信号ＶＬ３が得られ、それが出力
端子１４５を通じてロー・デコーダ５６における入力端
子６８に供給される。

【００４１】それに対して、オアゲート１０４の出力端
に得られるオアゲート出力信号ＳＯ３及び選択制御信号
発生部１０９５Ｂからの選択制御信号ＳＢ３のうちの少
なくとも一方が低レベルをとるものとされて、ＭＯＳ・
ＦＥＴ１０９及び１１３のうちの少なくとも一方がオフ
状態とされるときには、接続点Ｐ３に、ＭＯＳ・ＦＥＴ
１３９に供給される電源電圧（＋Ｂ）に基づく高レベル
をとる電圧信号ＥＶ３が得られる。それにより、レベル
インバータ１４０からの低レベルをとる電圧信号ＥＶ
３’がＭＯＳ・ＦＥＴ１４２のゲートに供給されるとと
もに、高レベルをとる電圧信号ＥＶ３がＭＯＳ・ＦＥＴ
１４４のゲートに供給される。それにより、ＭＯＳ・Ｆ
ＥＴ１４２がオフ状態とされるとともに、ＭＯＳ・ＦＥ
Ｔ１４４がオン状態とされ、その結果、接続点Ｑ３に、
低レベルをとるメモリセル選択信号ＶＬ３が得られ、そ
れが出力端子１４５を通じてロー・デコーダ５６におけ
る入力端子６８に供給される。

【００４２】このようなもとで、選択制御信号発生部１
０５Ａからの選択制御信号ＳＡ０〜ＳＡ３及び選択制御
信号発生部１０５Ｂからの選択制御信号ＳＢ０〜ＳＢ３
は、下記の表１に示される状態Ａ，状態Ｂ，状態Ｃ及び
状態Ｄの如くのレベル状態におかれるように設定され
る。なお、ＨＩは高レベルをあらわし、ＬＯは低レベル
をあらわす。

【００４３】

【表１】

【００４４】従って、モード選択信号発生部１００から
のモード選択信号ＳＭが高レベルをとるものとされて、
第１の動作モードが選択されるときには、選択制御信号
発生部１０５Ａからの選択制御信号ＳＡ０〜ＳＡ３の夫
々のレベルの如何にかかわらず、オアゲート１０１〜１
０４の出力端に夫々得られるオアゲート出力信号ＳＯ０
〜ＳＯ３の各々が高レベルをとるものとされるので、選
択制御信号発生部１０５Ｂからの選択制御信号ＳＢ０〜
ＳＢ３のレベルに応じたレベルをとるものとされる接続
点Ｐ０〜Ｐ３に夫々得られる電圧信号ＥＶ０〜ＥＶ３、
及び、接続点Ｑ０〜Ｑ３に夫々得られるメモリセル選択
信号ＶＬ０〜ＶＬ３は、状態Ａ，状態Ｂ，状態Ｃ及び状
態Ｄのもとで、下記の表２に示される如くのレベル状態
におかれるものとされる。

【００４５】

【表２】

【００４６】即ち、モード選択信号発生部１００からの
モード選択信号ＳＭが高レベルをとるものとされて、第
１の動作モードが選択されるときには、ロー・デコーダ
制御部５７により形成されてロー・デコーダ５６に供給
されるメモリセル選択信号ＶＬ０〜ＶＬ３が、メモリセ
ル選択信号ＶＬ０及びＶＬ１が共に高レベルで、かつ、
メモリセル選択信号ＶＬ２及びＶＬ３が共に低レベルと
されるか、もしくは、メモリセル選択信号ＶＬ０及びＶ
Ｌ１が共に低レベルで、かつ、メモリセル選択信号ＶＬ
２及びＶＬ３が共に高レベルとされることになる。従っ
て、斯かるメモリセル選択信号ＶＬ０〜ＶＬ３がロー・
デコーダ５６を通じてワードラインＬＷ０〜ＬＷ３に夫
々供給される半導体メモリ素子部２１にあっては、ワー
ドラインＬＷ０及びＬＷ１に同時に高レベルをとるメモ
リセル選択信号ＶＬ０及びＶＬ１が供給されて、メモリ
セル形成部４０Ａ及び４０Ｂが同時に選択される状態、
もしくは、ワードラインＬＷ２及びＬＷ３に同時に高レ
ベルをとるメモリセル選択信号ＶＬ２及びＶＬ３が供給
されて、メモリセル形成部４１Ａ及び４１Ｂが同時に選
択される状態がとられることになる。

【００４７】このように、半導体メモリ素子部２１にお
いて、メモリセル形成部４０Ａ及び４０Ｂが同時に選択
される状態、及び、メモリセル形成部４１Ａ及び４１Ｂ
が同時に選択される状態は、夫々、メモリセル形成部４
０Ａ及び４０Ｂが実質的に１個の２Ｔｒａ・２Ｃａｐ形
式のメモリセル形成部として機能する状態、及び、メモ
リセル形成部４１Ａ及び４１Ｂが実質的に１個の２Ｔｒ
ａ・２Ｃａｐ形式のメモリセル形成部として機能する状
態である。従って、斯かるもとでは、半導体メモリ素子
部２１は、２Ｔｒａ・２Ｃａｐ型の折返ビットライン構
成をとるＤ−ＲＡＭとして機能するものとされることに
なる。

【００４８】それに対して、モード選択信号発生部１０
０からのモード選択信号ＳＭが低レベルをとるものとさ
れて、第２の動作モードが選択されるときには、オアゲ
ート１０１〜１０４の出力端に夫々得られるオアゲート
出力信号ＳＯ０〜ＳＯ３が、夫々、選択制御信号発生部
１０５Ａからの選択制御信号ＳＡ０，ＳＡ１，ＳＡ２及
びＳＡ３のレベルに応じて、高レベルもしくは低レベル
をとるものとされるので、接続点Ｐ０〜Ｐ３に夫々得ら
れる電圧信号ＥＶ０〜ＥＶ３、及び、接続点Ｑ０〜Ｑ３
に夫々得られるメモリセル選択信号ＶＬ０〜ＶＬ３は、
状態Ａ，状態Ｂ，状態Ｃ及び状態Ｄのもとで、下記の表
３に示される如くのレベル状態におかれるものとされ
る。

【００４９】

【表３】

【００５０】即ち、モード選択信号発生部１００からの
モード選択信号ＳＭが低レベルをとるものとされて、第
２の動作モードが選択されるときには、ロー・デコーダ
制御部５７により形成されてロー・デコーダ５６に供給
されるメモリセル選択信号ＶＬ０〜ＶＬ３が、それらの
うちの何れか一つのみが高レベルとされることになる。
従って、斯かるメモリセル選択信号ＶＬ０〜ＶＬ３がロ
ー・デコーダ５６を通じてワードラインＬＷ０〜ＬＷ３
に夫々供給される半導体メモリ素子部２１にあっては、
ワードラインＬＷ０〜ＬＷ３のうちの何れか一つのみに
高レベルをとるメモリセル選択信号ＶＬ０〜ＶＬ３のう
ちの一つが供給されて、メモリセル形成部４０Ａ，４０
Ｂ，４１Ａ及び４１Ｂのうちの一つが選択される状態が
とられることになる。その結果、斯かるもとでは、半導
体メモリ素子部２１は、１Ｔｒａ・１Ｃａｐ型の折返ビ
ットライン構成をとるＤ−ＲＡＭとして機能するものと
されることになる。

【００５１】上述の如くの本発明に係る半導体メモリ装
置の一例にあっては、半導体メモリ素子部２１が、従来
の１Ｔｒａ・１Ｃａｐ型の折返ビットライン構成をとる
Ｄ−ＲＡＭと同等の構成を有するものとされたもとで、
メモリセル選択回路部２２により第１の動作モードが選
択される状態とされることにより、２Ｔｒａ・２Ｃａｐ
型の折返ビットライン構成をとるＤ−ＲＡＭとしての動
作、即ち、電源電圧範囲，動作温度範囲，書込／読出動
作上のエラー等に対する動作マージンが大とされたもと
での動作を行うことができることになる。また、例え
ば、実際の使用に供されるに先立っての欠陥検出テスト
が行われるに際しては、メモリセル選択回路部２２によ
り第２の動作モードが選択される状態とされることによ
り、１Ｔｒａ・１Ｃａｐ型の折返ビットライン構成をと
るＤ−ＲＡＭとしての動作を行うものとされることが可
能とされ、それにより、各メモリセル形成部についての
欠陥検出が漏れなく行われることになる。

【００５２】

【発明の効果】以上の説明から明らかな如くに、本発明
に係る半導体メモリ装置にあっては、１Ｔｒａ・１Ｃａ
ｐ型の折返ビットライン構成をとるＤ−ＲＡＭと同等の
構成をとる半導体メモリ素子部が、メモリセル選択回路
部により、一対のビットラインに夫々接続された２個の
メモリセル形成部の夫々が同時に選択され、それによ
り、同時に選択される２個のメモリセル形成部が実質的
に１個のメモリセル形成部として動作する状態、即ち、
実質的に２Ｔｒａ・２Ｃａｐ型の折返ビットライン構成
をとるＤ−ＲＡＭとしての動作状態をとることができる
ものとされる。それゆえ、本発明に係る半導体メモリ装
置は、１Ｔｒａ・１Ｃａｐ型の折返ビットライン構成を
とるＤ−ＲＡＭの開発コストとは別個のものとされる開
発コストを要さず、従って、低減された開発・製造コス
トをもって得られるもとで、２Ｔｒａ・２Ｃａｐ型の折
返ビットライン構成をとるＤ−ＲＡＭとしての動作を行
うことができるものとされる。

【００５３】また、本発明に係る半導体メモリ装置は、
メモリセル選択回路部によって、半導体メモリ素子部
が、実質的に２Ｔｒａ・２Ｃａｐ型の折返ビットライン
構成をとるＤ−ＲＡＭとしての動作状態と１Ｔｒａ・１
Ｃａｐ型の折返ビットライン構成をとるＤ−ＲＡＭとし
ての動作状態とを選択的にとることができるものとされ
る状態が容易に得られるものとされ、例えば、実際の使
用に供されるに先立っての欠陥検出テスト時には、１Ｔ
ｒａ・１Ｃａｐ型の折返ビットライン構成をとるＤ−Ｒ
ＡＭとしての動作状態をとるものとされることにより、
各メモリセル形成部についての欠陥が漏れなく、確実に
検出されるものとされることになる。

【図面の簡単な説明】

【図１】本発明に係る半導体メモリ装置の一例を示す構
成図である。

【図２】本発明に係る半導体メモリ装置の一例における
メモリセル選択回路部を構成するロー・デコーダの具体
構成例を示す回路図である。

【図３】本発明に係る半導体メモリ装置の一例における
メモリセル選択回路部を構成するロー・デコーダ制御部
の具体構成例を示す回路図である。

【図４】１Ｔｒａ・１Ｃａｐ型の折返ビットライン構成
をとるＤ−ＲＡＭにおけるメモリセル形成部の説明に供
される回路図である。

【図５】２Ｔｒａ・２Ｃａｐ型の折返ビットライン構成
をとるＤ−ＲＡＭにおけるメモリセル形成部の説明に供
される回路図である。

【符号の説明】

２１ 半導体メモリ素子部 ２２ メモリセル選択回路部 ２３ 電源電圧供給ライン ３１Ａ，３１Ｂ，３３Ａ，３３Ｂ，（Ｎ＋１）Ａ，（Ｎ
＋１）Ｂ キャパシタ ４０Ａ，４０Ｂ，４１Ａ，４１Ｂ，ＸＡ，ＸＢ メモ
リセル形成部 ５０ 増幅部 ５２，５３ 入出力ライン ５５ カラム・デコーダ ５６ ロー・デコーダ ５７ ロー・デコーダ制御部 ５８，５９，６０，６１，６２ 接続端子 ６５，６６，６７，６８ 入力端子 ６９ デコーダアドレス信号発生部 ９０，９１，９２，９３，１２１，１２９，１３７，１
４５ 出力端子 １００ モード選択信号発生部 １０５Ａ，１０５Ｂ 選択制御信号発生部 ＬＢＡ，ＬＢＢ ビットライン ＬＷ０，ＬＷ１，ＬＷ２，ＬＷ３，ＬＷＮ，ＬＷ（Ｎ＋
１) ワードライン

Claims (4)

【特許請求の範囲】
1. 【請求項１】一対のビットラインに夫々接続された２個
   のメモリセル形成部が、該２個のメモリセル形成部にお
   ける制御端が夫々接続された２本のワードラインに供給
   される電圧信号に応じて選択されるものとされる、折返
   ビットライン構成をとる半導体メモリ素子部と、 該半導体メモリ素子部における上記２本のワードライン
   の夫々に同時に所定の電圧信号を供給して、上記２個の
   メモリセル形成部に夫々が同時に選択されるものとされ
   る状態をとらせるメモリセル選択回路部と、を備えて構
   成される半導体メモリ装置。
2. 【請求項２】メモリセル選択回路部が、半導体メモリ素
   子部における２本のワードラインの夫々に同時に所定の
   電圧信号を供給して、２個のメモリセル形成部の夫々を
   同時に選択されるものとなす状態と、上記半導体メモリ
   素子部における２本のワードラインのうちの１本に所定
   の電圧信号を供給して、上記２個のメモリセル形成部の
   うちの１個を個別に選択されるものとなす状態とを選択
   的にとることを特徴とする請求項１記載の半導体メモリ
   装置。
3. 【請求項３】一対のビットラインに夫々接続された２個
   のメモリセル形成部の夫々が、等価的に、キャパシタと
   上記２個のメモリセル形成部の夫々が接続されるワード
   ラインに供給される電圧信号に応じて上記キャパシタを
   上記一対のビットラインの一方に連結するスイッチとを
   含んで形成されることを特徴とする請求項１又は２記載
   の半導体メモリ装置。
4. 【請求項４】スイッチが絶縁ゲート型電界効果トランジ
   スタによって形成されるとともに、キャパシタが上記絶
   縁ゲート型電界効果トランジスタに付随する寄生キャパ
   シタンスにより形成されることを特徴とする請求項３記
   載の半導体メモリ装置。