JP2002170386A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2002170386A JP2001026769A JP2001026769A JP2002170386A JP 2002170386 A JP2002170386 A JP 2002170386A JP 2001026769 A JP2001026769 A JP 2001026769A JP 2001026769 A JP2001026769 A JP 2001026769A JP 2002170386 A JP2002170386 A JP 2002170386A
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Abstract

(57)【要約】 【課題】 データ保持モード時における消費電力を低減
する。 【解決手段】 データ保持モード時においては、通常動
作モード時に１ビット／１セルでデータを記憶している
状態から１ビット／２セルで情報を記憶するツインセル
モードに移行する。ツインセルモードにおいては２本の
サブワード線を同時に選択状態へ駆動して対をなすビッ
ト線にともにメモリセルの記憶データを読出してセンス
動作を実行する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、半導体記憶装置の低消費電力化のための構
成に関する。より特定的には、この発明は、システムＬ
ＳＩに用いられる混載ＤＲＡＭ（ダイナミック・ランダ
ム・アクセス・メモリ）の低消費電力化のための構成に
関する。
【０００２】
【従来の技術】ＤＲＡＭをプロセッサまたはＡＳＩＣ
（特定用途向けＩＣ）などのロジックと混載するシステ
ムＬＳＩにおいては、ＤＲＡＭとロジックの間が、１２
８ビットから５１２ビットの多ビットの内部データバス
で接続される。この内部データバスは、チップ上配線で
あり、その寄生容量および寄生抵抗は、ボード上配線に
比べて小さく、汎用の高速ＤＲＡＭに比べて、高速のデ
ータ転送速度を実現することができる。また、汎用ＤＲ
ＡＭがロジックの外部に設けられ、ボード上配線を介し
てロジックと汎用ＤＲＡＭを接続する構成に比べて、ロ
ジックの外部データ入出力ピン端子数を低減でき、かつ
ロジックとＤＲＡＭとの間のデータのバス線の負荷容量
も１桁以上低減することができるため、このシステムＬ
ＳＩは、消費電流を大幅に低減することができる。これ
らの利点から、システムＬＳＩは、３次元グラフィック
処理、画像・音声処理等の大量のデータを扱う情報機器
の高性能化に大きく寄与している。
【０００３】図９６は、システムＬＳＩに用いられる従
来の混載ＤＲＡＭの全体の構成を概略的に示す図であ
る。図９６において、混載ＤＲＡＭは、複数のメモリア
レイＭＡ０−ＭＡｎと、メモリアレイＭＡ０−ＭＡｎの
間に配設されるセンスアンプ帯ＳＢ１−ＳＢｎと、メモ
リアレイＭＡ０およびＭＡｎの外部に配置されるセンス
アンプ帯ＳＢ０およびＳＢｎ＋１を含む。メモリアレイ
ＭＡ０−ＭＡｎの各々は、サブワードドライバ帯ＳＷＤ
Ｂにより複数のメモリサブアレイＭＳＡに分割される。
【０００４】メモリサブアレイＭＳＡにおいては行列状
にメモリセルが配列され、各行に対応してサブワード線
ＳＷＬが配置される。メモリアレイＭＡ０−ＭＡｎの各
々において、サブワードドライバ帯ＳＷＤＢにより分割
されるメモリサブアレイＭＳＡに共通にメインワード線
ＭＷＬが配設される。メインワード線ＭＷＬは、対応の
メモリアレイの各メモリサブアレイＭＳＡの所定数のサ
ブワード線に対応してそれぞれ配置される。
【０００５】サブワードドライバ帯ＳＷＤＢにおいて
は、サブワード線ＳＷＬに対応してサブワードドライバ
が配置される。このサブワードドライバは、対応のメイ
ンワード線ＭＷＬ上の信号と図示しないサブデコード信
号とに従って対応のサブワード線を選択状態へ駆動す
る。
【０００６】センスアンプ帯ＳＢ０−ＳＢｎ＋１におい
ては、それぞれ対応のメモリアレイの列に対応してセン
スアンプ回路が配置される。センスアンプ帯ＳＢ１−Ｓ
Ｂｎの各々は、隣接メモリアレイにより共有される。メ
モリアレイＭＡ０−ＭＡｎに対応してメインワード線を
ロウアドレス信号に従って選択するロウデコーダが配置
され、またロウデコーダと整列して、コラムアドレス信
号に従ってメモリアレイから列を選択するための列選択
信号を列選択線ＣＳＬ上に伝達するコラムデコーダが配
置される。列選択線ＣＳＬはセンスアンプ帯に配設さ
れ、選択時所定数のセンスアンプ回路を内部データバス
線対ＧＩＯＰの群に接続する。内部データ線対ＧＩＯＰ
は、所定数がメモリアレイＭＡ０−ＭＡｎ上をわたって
延在して配設され、ローカルデータ線ＬＩＯを介して、
選択されたセンスアンプ回路と結合される。ロウデコー
ダおよびコラムデコーダをロウ／コラムデコーダ帯ＲＣ
ＤＢに整列して配置することにより、列選択線ＣＳＬ上
の列選択信号の伝搬距離を短くし、高速の列選択を実現
する。
【０００７】内部データ線対ＧＩＯＰは、１２８ビット
から５１２ビット設けられ、プリアンプおよびライトド
ライバを含むデータパス帯ＤＰＢに結合される。このデ
ータパス帯ＤＰＢにおいては、グローバルデータ線対Ｇ
ＩＯＰそれぞれに対応してプリアンプおよびライトドラ
イバが配置される。グローバルデータ線対ＧＩＯＰは、
書込データおよび読出データ両者を伝達するデータ線対
であってもよく、また読出データを伝達するバス線対お
よび書込データを伝達する書込データ線対が別々にグロ
ーバルデータ線対として設けられてもよい。
【０００８】混載ＤＲＡＭは、さらに、ロジックから与
えられるたとえば１３ビットＡ０−Ａ１２の外部アドレ
スを受けるロウアドレス回路／リフレッシュカウンタＲ
ＡＦＫおよびコラムアドレス入力回路ＣＡＫと、ロジッ
クから与えられる外部制御信号を受け、各種動作を指定
する内部制御信号を生成するコマンドデコーダ／制御回
路ＣＤＣと、データパス帯ＤＰＢとロジックとの間でデ
ータの転送を行なうためのデータ入出力コントローラＤ
ＩＯＫを含む。
【０００９】コマンドデコーダ／制御回路ＣＤＣは、ク
ロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、ロ
ウアドレスストローブ信号／ＲＡＳ、コラムアドレスス
トローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥお
よびデータマスク信号ＤＭを受け、これらの制御信号Ｃ
ＫＥ、／ＲＡＳ、／ＣＡＳ、／ＷＥおよびＤＭのクロッ
ク信号ＣＬＫの立上がりエッジにおける論理状態に応じ
て指定された動作モードを判別する。ここで、「コマン
ド」は、これらの複数の制御信号ＣＫＥ、／ＲＡＳ、／
ＣＡＳ、／ＷＥのクロック信号ＣＬＫの立上がりエッジ
における論理状態の組合せを示す。データマスク信号Ｄ
Ｍは、データ入出力コントローラＤＩＯＫに与えられる
データに対し、バイト単位で書込のマスクを指示する。
コマンドデコーダ／制御回路ＣＤＣは、ロジックから与
えられるコマンドをデコードし、このコマンドにより指
定される動作モードを指示する動作モード指示信号を生
成し、指定された動作モードを行なうための各種内部制
御信号を生成する。コマンドには、行を選択状態に設定
するためのロウアクティブコマンド、データ読出を指示
するリードコマンド、データ書込を指示するライトコマ
ンド、選択行を非選択状態へおくためのプリチャージコ
マンド、リフレッシュ動作を行なうためのオートリフレ
ッシュコマンド、セルフリフレッシュを行なうためのセ
ルフリフレッシュコマンドなどが含まれる。
【００１０】ロウアドレス入力回路／リフレッシュカウ
ンタＲＡＦＫは、ロウアクティブコマンドが与えられる
と、コマンドデコーダ／制御回路ＣＤＣの制御の下に、
外部アドレスビットＡ０−Ａ１２を、ロウアドレスとし
て取込み、内部ロウアドレス信号を生成する。このロウ
アドレス入力回路／リフレッシュカウンタＲＡＦＫは、
与えられたアドレスビットをバッファ処理するアドレス
バッファと、バッファ回路の出力信号をラッチするアド
レスラッチを含む。ロウアドレス入力回路／リフレッシ
ュカウンタＲＡＦＫに含まれるリフレッシュカウンタ
は、オートリフレッシュコマンドまたはセルフリフレッ
シュコマンドが与えられたとき、リフレッシュ行を指定
するリフレッシュアドレスを生成する。リフレッシュ動
作完了後、このリフレッシュカウンタのカウント値が増
分または減分される。コラムアドレス入力回路ＣＡＫ
は、リードコマンドまたはライトコマンドが与えられる
と、コマンドデコーダ／制御回路ＣＤＣの制御の下に、
たとえばアドレスビットＡ０−Ａ４の下位の外部アドレ
スビットを取込み、内部コラムアドレス信号を生成す
る。このコラムアドレス入力回路ＣＡＫも、アドレスバ
ッファおよびアドレスラッチを含む。
【００１１】ロウアドレス入力回路／リフレッシュカウ
ンタＲＡＦＫからの内部ロウアドレス信号はロウプリデ
コーダＲＰＤへ与えられ、コラムアドレス入力回路ＣＡ
Ｋからの内部コラムアドレス信号は、コラムプリデコー
ダＣＰＤへ与えられる。ロウプリデコーダＲＰＤは、与
えられたロウアドレス信号をプリデコードして、プリデ
コード信号をロウ／コラムデコーダ帯ＲＣＤＢに含まれ
るロウデコーダへ与える。コラムプリデコーダＣＰＤ
は、コラムアドレス入力回路ＣＡＫからの内部コラムア
ドレス信号をプリデコードし、プリデコード信号をロウ
／コラムデコーダ帯ＲＣＤＢに含まれるコラムデコーダ
へ与える。
【００１２】コマンドデコーダ／制御回路ＣＤＣは、リ
ードコマンドまたはライトコマンドを受けると、データ
入出力コントローラＤＩＯＫおよびデータパス帯ＤＰＢ
に含まれるプリアンプまたはライトドライバの動作の制
御を行なうための内部制御信号を生成する。クロック信
号ＣＬＫは、この混載ＤＲＡＭの内部動作タイミングを
決定する基準信号として利用される。
【００１３】データ入出力コントローラＤＩＯＫは、ク
ロック信号ＣＬＫに同期してデータの入出力を行ない、
またロウアドレス入力回路／リフレッシュカウンタＲＡ
ＦＫのロウアドレス入力回路およびコラムアドレス入力
回路ＣＡＫは、クロック信号ＣＬＫに同期して、与えら
れたアドレスビットの取込みおよびラッチを行なう。
【００１４】混載ＤＲＡＭは、さらに、内部電圧ＶＰ
Ｐ、ＶＣＣＳ、ＶＣＣＰ、ＶＢＬ、およびＶＣＰを発生
する内部電圧発生回路と、セルフリフレッシュモードが
指定されたとき（セルフリフレッシュコマンドが与えら
れたとき）、所定の間隔で、リフレッシュ要求信号ＦＡ
Ｙを活性化するセルフリフレッシュタイマを含むブロッ
クＰＨＫを含む。内部電圧ＶＰＰは、選択サブワード線
ＳＷＬ上に伝達される電圧であり、通常、動作電源電圧
よりも高い電圧レベルである。電圧ＶＣＣＳは、センス
アンプ帯ＳＢ０−ＳＢｎ＋１に含まれるセンスアンプ回
路の動作電源電圧であり、図示しない内部降圧回路によ
り生成される。電圧ＶＣＣＰは、周辺電源電圧であり、
ロウ／コラムデコーダ帯ＲＣＤＢに含まれるロウデコー
ダおよびコラムデコーダ、およびデータパス帯ＤＰＢに
含まれるプリアンプおよびライトドライバなどの周辺回
路へ与えられる動作電源電圧である。電圧ＶＢＬは、後
に説明するビット線プリチャージ電圧である。電圧ＶＣ
Ｐは、メモリセルのセルプレートへ与えられるセルプレ
ート電圧であり、メモリセルデータのＨレベルの電圧お
よびＬレベルの電圧の中間レベルである。これらの電圧
ＶＢＬおよびＶＣＰは、通常アレイ電源電圧（センス電
源電圧）ＶＣＣＳの１／２の中間電圧である。
【００１５】ブロックＰＨＫのセルフリフレッシュタイ
マは、セルフリフレッシュモードに入ると活性化され、
最大リフレッシュ時間ｔＲＥＦｍａｘで、メモリアレイ
ＭＡ０−ＭＡｎのすべての行のリフレッシュが１回完了
するように、所定の間隔で、リフレッシュ要求信号ＦＡ
Ｙを発行する。メモリアレイＭＡ０−ＭＡｎのすべての
行をリフレッシュするのに必要なリフレッシュ回数をＮ
ｒｅｆとすると、リフレッシュ要求信号ＦＡＹは、ｔＲ
ＥＦｍａｘ／Ｎｒｅｆの周期で発行される。たとえば、
Ｎｒｅｆ＝４０９６の４Ｋリフレッシュモードにおいて
は、最大リフレッシュ時間ｔＲＥＦｍａｘが６４ｍｓで
あれば、リフレッシュ要求信号ＦＡＹは、１６μｓごと
に発行される。
【００１６】セルフリフレッシュモードにおいては、メ
モリセルの記憶データを保持するために、所定の周期で
メモリアレイ内においてメモリセルデータのリフレッシ
ュが実行される。セルフリフレッシュモードは、通常、
スリープモード時、すなわち、システムＬＳＩが長期に
わたってスタンバイ状態にあるときに設定される。した
がって、このスリープモードにおいては、メモリセルの
記憶データを保持することが要求されるだけであり、消
費電力の観点からリフレッシュ間隔はできるだけ長くす
るのが望ましい。
【００１７】図９７は、センスアンプ帯に含まれるセン
スアンプ回路およびその周辺部の構成を示す図である。
図９７において、センスアンプＳＡＫは、ビット線ＢＬ
ＬおよびＺＢＬＬにビット線分離ゲートＢＩＧＬを介し
て結合され、またビット線分離ゲートＢＩＧＲを介して
他方のメモリブロックのビット線ＢＬＲおよびＺＢＬＲ
に結合される。ビット線分離ゲートＢＩＧＬおよびＢＩ
ＧＲは、それぞれビット線分離指示信号ＢＬＩＬおよび
ＢＬＲＲに応答して、導通／非導通状態となる。
【００１８】センスアンプＳＡＫは、ビット線ＢＬＬお
よびＢＬＲにビット線分離ゲートＢＩＧＬおよびＢＩＧ
Ｒを介して結合される共通ビット線ＣＢＬおよびビット
線分離ゲートＢＩＧＬおよびＢＩＧＲを介してビット線
ＺＢＬＬおよびＺＢＬＲに結合される共通ビット線ＺＣ
ＢＬ上の電位を差動増幅する。センスアンプＳＡＫは、
交差結合されるＰチャネルＭＯＳトランジスタＰ１およ
びＰ２と、交差結合されるＮチャネルＭＯＳトランジス
タＮ１およびＮ２を含む。センスアンプ活性化信号ＺＳ
ＯＰの活性化に応答して導通しセンス電源電圧ＶＣＣＳ
をセンスアンプＳＡＫのセンス電源ノードＳ２Ｐに伝達
するセンス活性化用のＰチャネルＭＯＳトランジスタＰ
３と、センス活性化信号ＳＯＮの活性化時導通し、セン
ス接地ノードＳ２Ｎを接地ノードに結合するセンス活性
化用ＮチャネルＭＯＳトランジスタＮ３がセンスアンプ
駆動回路として設けられる。共通ビット線ＣＢＬおよび
ＺＣＢＬは、また、列選択ゲートＣＳＧを介してローカ
ルデータ線対ＬＩＯに結合される。このローカルデータ
線対ＬＩＯは、グローバルデータ線ＧＩＯおよびＺＧＩ
Ｏに結合される。
【００１９】また、ビット線ＢＬＬおよびＺＢＬＬに対
して、ビット線イコライズ指示信号ＢＬＥＱＬの活性化
に応答して活性化され、ビット線ＢＬＬおよびＺＢＬＬ
にビット線プリチャージ電圧ＶＢＬを伝達するビット線
プリチャージ／イコライズ回路ＢＥＱＬが設けられ、ビ
ット線ＢＬＲおよびＺＢＬＲに対し、ビット線イコライ
ズ指示信号ＢＬＥＱＲに応答して活性化され、ビット線
ＢＬＲおよびＺＢＬＲにビット線プリチャージ電圧ＶＢ
Ｌを伝達するビット線プリチャージ／イコライズ回路Ｂ
ＥＱＲが設けられる。
【００２０】ビット線ＢＬＬおよびＺＢＬＬおよびビッ
ト線ＢＬＲおよびＺＢＬＲに交差する方向に、それぞれ
サブワード線が設けられ、交差部に、メモリセルＭＣが
配置される。図９７において、ビット線ＢＬＬおよびＺ
ＢＬＬに交差するサブワード線ＳＷＬと、サブワード線
ＳＷＬとビット線ＺＢＬＬの交差部に対応して配置され
るメモリセルＭＣを代表的に示す。メモリセルＭＣは、
情報を記憶するためのメモリキャパシタＭＱと、サブワ
ード線ＳＷＬの電位に応答して導通し、メモリキャパシ
タＭＱをビット線ＺＢＬＬに結合するＮチャネルＭＯＳ
トランジスタで構成されるアクセストランジスタＭＴを
含む。このメモリキャパシタＭＱのストレージノードＳ
Ｎの電位が、記憶情報に応じて決定され、また、このス
トレージノードと対向するセルプレートには、セルプレ
ート電圧ＶＣＰが印加される。
【００２１】スタンバイ状態においては、ビット線分離
指示信号ＢＬＩＬおよびＢＬＩＲは、たとえば昇圧電圧
ＶＰＰレベルのＨレベルであり、ビット線分離ゲートＢ
ＩＧＬおよびＢＩＧＲは導通状態にあり、ビット線ＢＬ
Ｌ、ＣＢＬおよびＢＬＲが結合されかつ補のビット線Ｚ
ＢＬＬ、ＺＣＢＬおよびＺＢＬＲが結合される。このと
き、また、ビット線イコライズ指示信号ＢＬＥＱＬおよ
びＢＬＥＱＲも活性状態にあり、ビット線プリチャージ
／イコライズ回路ＢＥＱＬおよびＢＥＱＲにより、ビッ
ト線ＢＬＬ、ＣＢＬ、およびＢＬＲならびに補のビット
線ＺＢＬＬ、ＺＣＢＬ、およびＺＢＬＲは、プリチャー
ジ電圧ＶＢＬにプリチャージされかつイコライズされて
いる。
【００２２】ロウアクティブコマンドが与えられ、ロウ
アクセスが行なわれるとき、選択行（サブワード線）を
含むメモリブロックのビット線分離ゲートは導通状態を
維持し、一方、この選択メモリアレイ（選択サブワード
線を含むメモリアレイ）とセンスアンプを共有する非選
択のメモリアレイのビット線分離ゲートは非導通状態と
なる。今、図９７に示すサブワード線ＳＷＬが選択され
る場合を想定する。この場合には、ビット線イコライズ
信号ＢＬＥＱＬがＬレベルの非活性状態となり、ビット
線プリチャージ／イコライズ回路ＢＥＱＬが非活性化さ
れる。また、ビット線分離指示信号ＢＬＩＲが、Ｌレベ
ルへ駆動され、ビット線分離ゲートＢＩＧＲが非導通状
態となり、ビット線ＢＬＲおよびＺＢＬＲは、共通ビッ
ト線ＣＢＬおよびＺＣＢＬから切り離される。この状態
においては、選択メモリアレイのビット線ＢＬＬおよび
ＺＢＬＬは、プリチャージ電圧ＶＢＬでフローティング
状態となる。ビット線イコライズ指示信号ＢＬＥＱＲは
Ｈレベルの活性状態にあり、ビット線ＢＬＲおよびＺＢ
ＬＲは、ビット線プリチャージ電圧ＶＢＬレベルにビッ
ト線プリチャージ／イコライズ回路ＢＥＱＲにより保持
される。
【００２３】次いで、行選択動作が行なわれ、選択サブ
ワード線の電位が立上がる。すなわちサブワード線ＳＷ
Ｌのレベルが上昇すると、メモリセルＭＣのメモリアク
セストランジスタＭＴが導通し、メモリキャパシタＭＱ
のストレージノードＳＮが対応のビット線（ＺＢＬＬ）
に結合される。したがって、このメモリセルのキャパシ
タＭＱに蓄積された電荷が、ビット線ＺＢＬＬ上に読出
される。ビット線ＢＬＬには、選択メモリセルは接続さ
れていないため、ビット線ＢＬＬは、中間電圧レベルの
ビット線プリチャージ電圧ＶＢＬに保持されている。
今、ビット線ＢＬＬおよびＺＢＬＬそれぞれの寄生容量
をＣＢ、メモリキャパシタＭＱのキャパシタンス値をＣ
Ｓとし、ストレージノードＳＮの電位をＶ（ＳＮ）とす
ると、このビット線ＢＬＬおよびＺＢＬＬの間の電位差
ΔＶは、次式で表わされる。
【００２４】 ΔＶ＝０．５・Ｖ（ＳＮ）・ＣＳ／（ＣＳ＋ＣＢ） 次いで、センスアンプ活性化信号ＺＳＰおよびＳＯＮが
活性化され、センスアンプ活性化用のＭＯＳトランジス
タＰ３およびＮ３が導通し、センス電源供給ノードＳ２
ＰおよびＳ２Ｎへ、センス電源電圧ＶＣＣＳおよび接地
電圧がそれぞれ伝達される。センス電源ノードＳ２Ｐお
よびセンス接地ノードＳ２Ｎにセンス電源電圧ＶＣＣＳ
および接地電圧が伝達されると、センスアンプＳＡＫが
活性化されセンス動作を開始する。一般的に、Ｎチャネ
ルＭＯＳトランジスタＮ１およびＮ２のしきい値電圧
が、ＰチャネルＭＯＳトランジスタＰ１およびＰ２のし
きい値電圧の絶対値より小さいため、先に、ＭＯＳトラ
ンジスタＮ１およびＮ２によるＮセンスアンプがセンス
動作を開始し、ビット線ＢＬＬおよびＺＢＬＬから共通
ビット線ＣＢＬおよびＺＣＢＬに伝達された電位差を増
幅する。すなわちこのＭＯＳトランジスタＮ１およびＮ
２により、共通ビット線ＣＢＬおよびＺＣＢＬの低電位
の共通ビット線が接地電圧レベルに駆動される。少し遅
れて、ＰチャネルＭＯＳトランジスタＰ１およびＰ２よ
り、これらの共通ビット線ＣＢＬおよびＺＣＢＬの高電
位の共通ビット線電位が、センス電源電圧ＶＣＣＳレベ
ルまで駆動される。
【００２５】共通ビット線ＣＢＬおよびＺＣＢＬにＬレ
ベルのデータが伝達された場合、このＬレベルのデータ
を受ける共通ビット線の電圧は、プリチャージ電圧ＶＢ
Ｌよりも低い。一方、Ｈレベルデータが読出された場合
には、このＨレベルデータを受ける共通ビット線の電圧
はプリチャージ電圧ＶＢＬよりも高い。したがって、Ｍ
ＯＳトランジスタＮ１およびＮ２は、Ｌレベルデータが
読出された場合にはそのゲート−ソース間電圧がＨレベ
ルデータが読出された場合よりも低くなるため、Ｈレベ
ルデータ読出時に比べてＬレベル読出時にはＮチャネル
ＭＯＳトランジスタＮ１およびＮ２のセンス動作が遅く
なる。
【００２６】センスアンプＳＡＫがセンスする電圧は、
メモリセルＭＣのストレージノードＳＮの電圧Ｖ（Ｓ
Ｎ）に比例する大きさを有する。したがって、センスア
ンプＳＡＫが正確に動作するようにセンスマージンを大
きくするためには、このメモリセルから読出される電荷
量をできるだけ大きくする必要がある。ストレージノー
ドＳＮのＬレベル時のデータの記憶時の電圧レベルは接
地電圧ＶＳＳレベルであり、またこのストレージノード
ＳＮに、Ｈレベルデータが記憶される場合には、ストレ
ージノードＳＮの電圧Ｖ（ＳＮ）はセンス電源電圧ＶＣ
ＣＳレベルである。このストレージノードＳＮのＨレベ
ルデータ記憶時の電圧レベルをできるだけ高くするため
に、サブワード線ＳＷＬへは、昇圧電圧ＶＰＰが伝達さ
れる。この昇圧電圧ＶＰＰは、センス電源電圧ＶＣＣＳ
とアクセストランジスタＭＴのしきい値電圧の和よりも
十分高い電圧レベルである。この昇圧電圧ＶＰＰをサブ
ワード線ＳＷＬに伝達することにより、メモリアクセス
トランジスタＭＴのしきい値電圧損失を伴うことなく、
センス電源電圧ＶＣＣＳを、ストレージノードＳＮに伝
達することができる。
【００２７】センスアンプＳＡＫによるセンス動作が完
了すると、ビット線ＢＬＬおよびＺＢＬＬは、センス電
源電圧ＶＣＣＳおよび接地電圧レベルに駆動される。こ
の後、リードコマンドまたはライトコマンド（コラムア
クセスコマンド）が与えられると、列選択動作が行なわ
れ、列選択線ＣＳＬ上の列選択信号が活性化され、列選
択ゲートＣＳＧが導通し、共通ビット線ＣＢＬおよびＺ
ＣＢＬが、ローカルデータ線ＬＩＯを介してグローバル
データ線ＧＩＯおよびＺＧＩＯに結合されて、データの
書込または読出が行なわれる。
【００２８】図９８は、メモリセルの断面構造を概略的
に示す図である。図９８において、Ｐ型基板領域９００
表面に、間をおいてＮ型不純物領域９０１ａおよび９０
１ｂが形成される。これらの不純物領域９０１ａおよび
９０１ｂの間のチャネル領域上に、図示しないゲート絶
縁膜を介してワード線ＷＬとなる第１の導電層９０２が
形成される。不純物領域９０１ａは、ビット線ＢＬとな
る第２の導電層９０３に接続され、不純物領域９０１ｂ
は、ストレージノードＳＮとなる第３の導電層９０４に
接続される。この第３の導電層９０４は、不純物領域９
０１ｂに接続される脚部と、この脚部上部の中空構造の
円筒形部分とを有する。この円筒形部分にキャパシタ絶
縁膜９０５を介してセルプレート電極となる第４の導電
層９０６が配設される。このセルプレートとなる第４の
導電層９０６は、メモリサブアレイ単位で対応のメモリ
サブアレイ上に延在して配設されかつ共通にセルプレー
ト電圧ＶＣＰを受ける。第３の導電層９０４の上部の円
筒形領域と第４の導電層９０６のキャパシタ絶縁膜９０
５を介して対向する領域が、メモリセルキャパシタとし
て機能する。
【００２９】メモリアクセストランジスタＭＴは、不純
物領域９０１ａおよび９０１ｂと、第１の導電層９０２
とで形成され、基板領域９００が、このメモリアクセス
トランジスタのバックゲートとして機能する。基板領域
９００へは、負電圧Ｖｂｂが印加される。第３の導電層
９０４の電位が、記憶データに応じて決定される。しか
しながら、図９８に破線で示すように、このストレージ
ノードＳＮの接合容量（不純物領域９０１ｂと基板領域
９００の間のＰＮ接合）におけるリーク電流および第２
の導電層９０２の下のチャネル領域に対するリーク電
流、およびキャパシタ絶縁膜９０５に対するリーク電流
などの種々のリーク電流により、このメモリキャパシタ
に蓄積された電荷が減少する。
【００３０】図９９は、ストレージノードＳＮの電位レ
ベルの時間変化を示す図である。この図９９において
は、ビット線ＢＬにはプリチャージ電圧ＶＢＬ（＝ＶＣ
ＣＳ／２）が印加され、ワード線ＷＬ（サブワード線Ｓ
ＷＬ）に接地電圧ＶＳＳが印加されたときの電圧変化を
示す。リーク電流によりストレージノードＳＮの電圧Ｖ
（ＳＮ）は、次式で表わされる時間依存性を有する。
【００３１】Ｖ（ＳＮ）≒Ｖｂｂ＋（ＶＣＣＳ−Ｖｂ
ｂ）・ｅｘｐ（−Ｔ／τａ） ここでＴは時間を示す。係数τａは、“Ｈ”レベルデー
タを記憶するメモリセルの電荷保持特性を示す特性値で
ある。この特性値τａが大きければ、メモリセルの電荷
保持時間が長いことを示す。
【００３２】ストレージノードＳＮに、Ｈレベルデータ
が書込まれたとき、このストレージノードの電圧Ｖ（Ｓ
Ｎ）は、センス電源電圧ＶＣＣＳレベルである。時間Ｔ
が経過するにつれて、接合間のリーク電流に従ってスト
レージノード電圧Ｖ（ＳＮ）が徐々に低下する。時刻Ｔ
１におけるストレージノードの電圧Ｖｃｒのときにメモ
リセルデータをビット線に読出した場合、ビット線間の
電位差（Ｖｃｒ−ＶＢＬ）・Ｃｓ／（Ｃｓ＋Ｃｂ）がセ
ンスアンプの感度以下となる。ここで、ＣｓおよびＣｂ
はメモリセルキャパシタおよびビット線寄生容量の容量
値をそれぞれ示す。すなわち、この時間Ｔ１を経過する
と、センスアンプが誤動作し、ＨレベルデータをＬレベ
ルデータへと増幅するＨデータの読出エラーが生じる。
したがって、このメモリセルに対し、時間Ｔ１以内に、
リフレッシュを行なう必要がある。特性値τａは、メモ
リセルごとにより異なり（製造パラメータのばらつきに
よる）、リフレッシュ間隔は最悪ケースで決定される。
すなわち、この半導体記憶装置内で一番短いデータ保持
時間を有する、すなわち特性値τａの最も小さい値によ
り、リフレッシュ間隔ｔＲＥＦｍａｘが決定される。
【００３３】
【発明が解決しようとする課題】混載ＤＲＡＭのプロセ
スにおいては、同一チップ上に集積化されるロジックと
同一の製造プロセスが適用される。したがって、ロジッ
クのトランジスタの性能を引出すために、ロジックプロ
セスにおいては標準となっているトランジスタのソース
およびドレイン拡散層へのサリサイドプロセス等も混載
ＤＲＡＭのプロセスに導入されている。したがって、メ
モリキャパシタ形成時の高熱処理のサーマルバジェット
（熱処理の実行時間と温度との積）を低減している。そ
のため、混載ＤＲＡＭは、汎用ＤＲＡＭに比べて、不純
物領域および絶縁膜に十分な時間所定の温度で熱処理で
きず、接合リーク電流およびキャパシタ絶縁膜のリーク
電流が少し大きい。
【００３４】また、図９８に示すような、円筒型のスタ
ックトキャパシタセル構造を有する場合、ＤＲＡＭ部と
ロジック部との間に大きな段差が生じる。ＣＭＰ（ケミ
カル・メカニカル・ポリッシング）プロセスにより、配
線間の層間絶縁膜をある程度平坦化しても、段差を完全
になくすことはできない。したがって、写真製版工程に
おける露光工程での段差部における反射光の乱反射等に
より、メタル配線のピッチを十分小さくすることができ
ない。このため、ロジックの高密度ライブラリに必要と
されるメタル配線ピッチを実現することが困難となる。
そこで、メモリセルキャパシタの容量値をある程度犠牲
にして、スタックトキャパシタのストレージノードの高
さを低くする（円筒形部分の高さを低くする）ことによ
り、配線間の層間絶縁膜の完全な平坦化を図り、ＤＲＡ
Ｍ部とロジック部との段差をなくして、ロジックライブ
ラリのゲート密度を高くしている。したがって、このメ
モリセルキャパシタの容量値が汎用ＤＲＡＭに比べて小
さくなっており、蓄積電荷量も応じて低減される。
【００３５】また、混載ＤＲＡＭは、高速動作するロジ
ック部と同一半導体チップ上に集積化されている。この
ため、高速動作するロジック部からの熱伝導により、汎
用ＤＲＡＭに比べて、混載ＤＲＡＭ部の温度が高くなる
傾向があり、またこのロジック部の高速動作により、混
載ＤＲＡＭ部の電源線および基板へのノイズも受けやす
くなる。これらのプロセス上またはチップ動作上の種々
の要因により、混載ＤＲＡＭのリフレッシュ特性が汎用
ＤＲＡＭに比べて劣化する。また、動作期間中におい
て、混載ＤＲＡＭのリフレッシュ間隔を、汎用ＤＲＡＭ
に比べて短くする必要があり、データ保持のための消費
電流が増大する。
【００３６】また、スリープモード時などのように、ロ
ジック部が動作を停止している場合に、混載ＤＲＡＭの
記憶データを保持するために、周期的にリフレッシュを
実行するセルフリフレッシュを行なう必要がある。この
場合においても、セルフリフレッシュモード時のリフレ
ッシュ間隔が、汎用ＤＲＡＭに比べて短くなるため、ス
リープモード時の消費電流が増大する。特に、電池駆動
の携帯情報機器およびデジタルカメラ等の製品に混載Ｄ
ＲＡＭを用いたシステムＬＳＩを応用する場合、記憶容
量の増大よりも、低消費電力が重要な要因となる。した
がって、上述のようなリフレッシュ特性の悪化に伴う消
費電流の増大は、電池駆動の機器への用途に対し大きな
問題となる。
【００３７】それゆえ、この発明の目的は、低消費電力
を実現することのできる半導体記憶装置を提供すること
である。
【００３８】この発明の他の目的は、低消費電流で安定
にデータを保持することのできる半導体記憶装置を提供
することである。
【００３９】この発明のさらに他の目的は、リフレッシ
ュ特性が改善される混載ＤＲＡＭを提供することであ
る。
【００４０】
【課題を解決するための手段】この発明の第１の観点に
係る半導体記憶装置は、行列状に配列される複数のメモ
リセルと、各行に対応して配置され、各々に対応の行の
メモリセルが接続される複数のワード線と、各列に対応
して配置され、各々に対応の列のメモリセルが接続する
複数のビット線を含む。これら複数のビット線は対をな
して配設される。各ビット線対は第１および第２のビッ
ト線を含む。
【００４１】この発明に係る半導体記憶装置は、さら
に、アドレス信号と動作モード指示信号とに従って複数
のワード線からワード線を選択する選択信号を発生する
ための行選択手段を備える。この行選択手段は、動作モ
ード指示信号が第１の動作モードを示すときにはアドレ
ス信号に従ってアドレス指定された行に対応するワード
線を選択し、かつ動作モード指示信号が第２の動作モー
ドを示すときにはアドレス指定された行および関連の行
を同時に選択するためのモード切換回路を含む。アドレ
ス指定された行および関連の行は、各ビット線対におい
て、第１および第２のビット線の一方とアドレス指定さ
れた行に対応するワード線との交差部および第１および
第２のビット線の他方と関連の行に対応するワード線と
の交差部それぞれに対応してメモリセルが配置されるよ
うに選択される。
【００４２】好ましくは第２の動作モードは、複数のメ
モリセルの少なくとも一部の記憶データの保持を行なう
動作モードである。
【００４３】また、好ましくは、複数のメモリセルの少
なくとも一部の記憶データのリフレッシュを行なうため
のリフレッシュ要求を発生するリフレッシュ要求発生回
路がさらに設けられる。このリフレッシュ要求発生回路
は、動作モード指示信号が第２の動作モードを指定する
ときには、第１の動作モード時のリフレッシュ間隔より
も長い間隔でリフレッシュ要求を発生するための周期切
換回路を含む。
【００４４】また、好ましくは、行選択手段のモード切
換回路は、第２の動作モード時には、アドレス信号の最
下位ビットを縮退状態とするためのゲート回路を含む。
【００４５】また、好ましくは、動作モード指示信号の
第２の動作モード指示への移行に応答して、所定の間隔
でリフレッシュを要求を所定回数発生しかつ各リフレッ
シュ要求に対応してリフレッシュ行を特定するリフレッ
シュアドレスを生成してアドレス信号として行選択手段
へ与えるリフレッシュ制御回路と、このリフレッシュ要
求に応答して少なくとも行選択手段を活性化するための
行制御回路が設けられる。モード切換回路は所定回数の
リフレッシュ時にはアドレス指定された行および関連の
行の選択タイミングを異ならせる。
【００４６】好ましくは、このリフレッシュ制御回路
は、第２の動作モード指示時には、リフレッシュアドレ
スを所定値スキップして発生する回路を含む。
【００４７】また、リフレッシュ制御回路は、第２の動
作モード指示時、少なくとも最上位ビットおよび最下位
ビットの論理値を固定してリフレッシュアドレスを発生
するように構成されてもよい。
【００４８】また、好ましくは、ビット線対各々に対応
して設けられ、活性化時対応のビット線対の電位を差動
増幅するための複数のセンスアンプと、複数のセンスア
ンプの所定数のセンスアンプに対しセンスアンプ活性化
信号に応答して電源供給電圧を供給するための複数のセ
ンス駆動回路とが設けられる。センス駆動回路は、第２
の動作モード時には、第１の動作モード時よりも小さな
電流駆動力で電源供給電圧を対応の所定数のセンスアン
プへ伝達するゲートを含む。
【００４９】また、各ビット線対に対応して設けられか
つ活性化時対応のビット線対の電位を差動増幅するため
の複数のセンスアンプと、第２の動作モード時複数のメ
モリセルの少なくとも一部のリフレッシュを要求するリ
フレッシュ要求が発生される間隔に対応する期間活性化
されたセンスアンプの活性状態を維持するためのセンス
制御回路が設けられる。
【００５０】好ましくは、センス制御回路は、リフレッ
シュ要求に応答して複数のセンスアンプを非活性化しか
つ所定期間経過後活性化後するための手段を備える。
【００５１】また、好ましくは、各ビット線対に対応し
て設けられ活性化時対応のビット線対を短絡するための
ビット線イコライズ回路と、センスアンプの非活性化に
応答してビット線イコライズ回路を所定期間活性化する
ためのビット線イコライズ制御回路と、リフレッシュ要
求に応答して行選択手段からの選択信号に従って対応の
行を、ビット線イコライズ回路の非活性化後に選択状態
へ駆動するための行駆動回路とが設けられる。
【００５２】また、好ましくは、各ビット線をプリチャ
ージするためのプリチャージ電圧を発生するためのプリ
チャージ電圧発生回路が設けられる。このプリチャージ
電圧発生回路は、動作モード指示信号が第２の動作モー
ドを指示するとき、プリチャージ電圧発生動作を停止す
るように構成される。
【００５３】また、好ましくは、選択ワード線上に伝達
される昇圧電圧を昇圧線上に発生するための昇圧電圧発
生回路と、この昇圧線上の電圧レベルを動作モード指示
信号に応じて切換えるためのレベル切換回路が設けられ
る。
【００５４】昇圧電圧発生回路は、動作モード指示信号
が第２の動作モードを指示するときには昇圧電圧の発生
を停止する回路を含み、レベル切換回路は、この第２の
動作モード時昇圧線を昇圧電圧よりも低い電圧を受ける
電源ノードへ結合するためのゲートを備える。
【００５５】また好ましくは、動作モード指示信号が第
１の動作モードを示すときに活性化されて複数のメモリ
セルが形成される基板領域へ印加される基板バイアス電
圧を発生するための第１の基板バイアス発生回路と、動
作モード指示信号が第２の動作モードを示すときに間欠
的に活性化され、第１の基板バイアス発生回路よりも小
さな電流駆動力で基板バイアス電圧を発生する第２の基
板バイアス発生回路とが設けられる。
【００５６】また、好ましくは、第２の動作モードは、
複数のメモリセルの少なくとも一部のメモリセルの記憶
データの保持を行なう動作モードである。この場合、所
定間隔でメモリセルの記憶データのリフレッシュを要求
するリフレッシュ要求を発生するリフレッシュ制御回路
が設けられる。第２の基板バイアス発生回路は、このリ
フレッシュ要求に応答して所定期間チャージポンプ動作
を行なって基板バイアス電圧を発生する回路を備える。
【００５７】また、好ましくは、複数のメモリセルへ伝
達されるアレイ電源電圧を発生するためのアレイ電源回
路が設けられる。このアレイ電源回路は、動作モード指
示信号に応答して第１の動作モードと第２の動作モード
との間でアレイ電源電圧の電圧レベルを切換えるための
手段を含む。
【００５８】このアレイ電源回路は、活性化時内部電源
線に第１の電圧レベルの内部電圧をアレイ電源電圧とし
て発生するための内部電源回路と、動作モード指示信号
が第２の動作モードを示すときは内部電源回路を非活性
化するための手段と、この動作モード指示信号が第２の
動作モードを示すとき内部電源線を第１の電圧レベルよ
りも低い第２の電圧レベルの電源電圧を受ける電源ノー
ドに結合するゲートとを含む。これらの非活性化手段お
よびゲートがレベル切換回路に対応する。
【００５９】また、好ましくは、動作モード指示信号の
第２の動作モード指示から第１の動作モード指示への移
行に応答して、複数のメモリセルのアドレス領域のメモ
リセルの記憶データをリフレッシュするためのリフレッ
シュ制御回路が設けられる。このリフレッシュ制御回路
は、行選択手段へリフレッシュ行を特定するためのリフ
レッシュアドレスをアドレス信号として与えるためのリ
フレッシュカウンタを含み、かつまた行選択手段を第２
の動作モードで動作させかつ所定アドレス領域のメモリ
セルのデータのリフレッシュ完了後、動作モード指示信
号に従って第１の動作モードで動作させるための回路を
含むように構成される。
【００６０】好ましくは、動作モード指示信号に応答し
て選択的に活性化され、活性化時所定の電圧レベルの内
部電圧を発生するための内部電圧発生回路がさらに設け
られる。この内部電圧発生回路は、動作モード指示信号
が第２の動作モードを示すとき内部電圧発生動作を停止
する。リフレッシュ制御回路は、好ましくは、内部電圧
発生回路が動作モード指示信号の第１の動作モード指示
への移行に応答して活性化された後に、所定のアドレス
領域のリフレッシュを実行させるための回路を含む。
【００６１】好ましくは、複数のビット線対に対応して
活性化時、対応のビット線対を所定電圧レベルにプリチ
ャージするための第１および第２のプリチャージ回路が
設けられる。この第２のプリチャージ回路は、その電流
駆動能力が第１のプリチャージ回路よりも小さくされ
る。第１の動作モード時には、第１および第２のプリチ
ャージ回路がスタンバイ時活性化され、第２の動作モー
ド時には、第１のプリチャージ回路が非活性状態に固定
される。
【００６２】また、好ましくは、複数のビット線対は、
列方向において隣接するブロックがセンスアンプ回路を
共有するように複数のブロックに分割される。第１のプ
リチャージ回路は、隣接ブロックのビット線対により共
有される。一方、第２のプリチャージ回路は、各ブロッ
クにおいて各ビット線対に対応して設けられる。
【００６３】好ましくは、さらに、第２のプリチャージ
回路に各々対応して複数のイコライズ回路が設けられ
る。このイコライズ回路は、対応の第２のプリチャージ
回路と同一タイミングで活性化され、対応のビット線対
を電気的に短絡する。これらのイコライズ回路の各々
は、対応の第２のプリチャージ回路の電流駆動力よりも
大きな電流駆動力を有している。
【００６４】また、好ましくは、ビット線対へ伝達され
る所定電圧を発生するための所定電圧発生回路と、第２
の動作モード時に所定電圧発生回路を所定間隔で電源ノ
ードへ結合するための電源制御回路が設けられる。
【００６５】好ましくは、第２の動作モードは、メモリ
セルの記憶データを保持するセルフリフレッシュモード
を含む。所定間隔は、このセルフリフレッシュモードに
おいてメモリセルの記憶データのリフレッシュが行なわ
れるリフレッシュ間隔であり、リフレッシュの実行時、
電源制御回路が、所定電圧発生回路を電源ノードに結合
する。
【００６６】また、好ましくは、第２の動作モードは、
さらに、このセルフリフレッシュモードの前に行なわれ
るツインセル書込モードを含む。このツインセル書込モ
ード時において、複数のメモリセルの保持データの再書
込が行なわれる。電源制御回路はこのツインセル書込モ
ード時には、電源ノードを所定電圧発生回路に結合す
る。
【００６７】また、好ましくは、第２の動作モードはメ
モリセルの記憶データのリフレッシュを行なうリフレッ
シュモードを含む。所定の周期でリフレッシュ要求を発
行する回路と、リフレッシュ要求に応答してリフレッシ
ュ行を選択する動作を活性化するためのリフレッシュ活
性化信号を発生する回路と、このリフレッシュ活性化信
号を遅延して遅延リフレッシュ活性化信号を生成する遅
延回路と、遅延リフレッシュ活性化信号に従って行選択
動作を行なう行系回路が設けられる。所定電圧発生回路
はリフレッシュ活性化信号に応答して電源ノードに結合
される。
【００６８】また、好ましくは、遅延回路の遅延時間が
テスト指示信号に応答して変更される。
【００６９】この発明のさらに他の観点に係る半導体記
憶装置は、行列状に配列される複数のメモリセルを有す
るメモリセルアレイと、このメモリセルアレイの選択メ
モリセルとデータの授受を行なうための内部データバス
と、アレイ活性化指示信号に応答して活性化され、メモ
リセルアレイから行を選択させる行選択回路を備える。
この行選択回路は、第１のアドレスに従ってメモリセル
アレイの第１の行を選択し、かつ第２のアドレスに従っ
てメモリセルアレイの第２の行を選択する。
【００７０】この発明の他の観点に係る半導体記憶装置
は、さらに、列を選択し、この選択列を再配置データバ
スに結合するための再配置列選択回路と、この活性化時
その出力データをラッチする機能を有し、内部データバ
スのデータを増幅するためのプリアンプと、プリアンプ
の出力信号をデータ再配置モード等再配置データバスに
転送するデータバッファを含む。
【００７１】好ましくは、メモリアレイは複数のメモリ
ブロックに分割され、データ再配置書込指示信号はデー
タ保持領域のメモリブロックに対して活性化される。
【００７２】好ましくは、メモリアレイは、各々行列状
に配列される複数のメモリセルを有する複数のメモリブ
ロックに分割される。行選択回路は、好ましくは、デー
タ再配置動作モード指示信号の活性化時第１の行および
第２の行を並行して選択状態に保持する。これら第１お
よび第２の行は異なるメモリブロックに配置される。
【００７３】好ましくは、パルス状のアレイ活性化信号
を行選択指示に応答して行選択回路を活性化する行選択
制御回路がさらに設けられる。
【００７４】この発明のさらに他の観点に係る半導体装
置は、行列状に配列される複数のメモリセルを有するメ
モリセルアレイと、このメモリセルアレイの選択メモリ
セルとデータの授受を行なうための内部データバスと、
アレイ活性化指示信号の活性化に応答して活性化され、
メモリセルアレイから行を選択するための行選択回路と
を備える。この行選択回路は、第１のアドレスに従って
メモリセルアレイの第１の行を選択し、かつ第２のアド
レスに従ってメモリセルアレイの第２の行を選択する。
【００７５】この発明のさらに他の観点に係る半導体記
憶装置は、さらに、列に対応して設けられ、アレイ活性
化指示信号の活性化に応答して活性化され、対応の列の
データを検知、増幅、およびラッチする複数のセンスア
ンプと、内部データバスと、データ再配置書込指示信号
の非活性化時活性化され、列アドレス信号に従ってメモ
リセルアレイの第１の行のメモリセルが配置される列を
選択し、該選択列を内部データバスに結合するための列
選択回路と、データ再配置書込指示信号の活性化時活性
化され、列アドレス信号に従ってメモリセルアレイの第
２の行のメモリセルが配置される列を選択し、該選択列
を内部バスに結合するための再配置列選択回路と、再配
置動作モード指示信号の活性化時活性化され再配置列選
択回路の列選択動作の回数をカウントし、該カウント値
が所定値に到達するまで行選択回路の前記第２のアドレ
スに対応する行の選択状態への駆動動作を停止させ、か
つこのカウント値が所定値に到達すると行選択回路の第
２のアドレスに従う行選択状態への駆動を活性化するた
めの再配置制御回路と、内部データバスデータを増幅し
かつラッチするプリアンプと、データ再配置書込指示信
号の活性化時活性化され、プリアンプの出力するデータ
を内部データバスに転送するための転送バッファを備え
る。プリアンプは、活性化時その出力データをラッチす
る。
【００７６】また、再配置制御回路のカウントの所定値
は、メモリセルアレイの列の数に対応する。
【００７７】この発明のさらに他の観点に係る半導体記
憶装置は、行列状に配列される複数のメモリセルを有す
るメモリセルアレイと、このメモリセルアレイの選択メ
モリセルとデータの授受を行なうための内部データバス
と、メモリセルアレイから行を選択するための行選択回
路とを備える。この行選択回路は、第１のアドレスに従
ってメモリセルアレイの第１の行を選択し、かつ第２の
アドレスに従ってメモリセルアレイの第２の行を選択す
る。
【００７８】この発明のさらに他の観点に従う半導体記
憶装置は、内部データバス上に読出された選択メモリセ
ルからのデータを増幅するためのプリアンプと、データ
再配置書込指示信号の非活性化時列選択指示に応答して
活性化され、列アドレス信号に従ってメモリセルアレイ
の第１の行のメモリセルが配置される列を選択し、その
選択列を内部データバスに結合するための列選択回路
と、データ再配置書込指示信号の活性化時列選択指示に
応答して列選択回路の活性化の所定時間後に活性化さ
れ、列アドレス信号に従ってメモリセルアレイの第２の
行のメモリセルが配置される列を選択し、該選択列を内
部データバスに結合するための再配置列選択回路と、列
選択指示に応答して活性化されるプリアンプ活性化信号
に応答して活性化され、内部データバスのデータを増幅
しかつラッチするためのプリアンプと、プリアンプ活性
化信号の活性化に応答してこのプリアンプよりも遅れて
プリアンプの出力するデータを内部データバスに転送す
るためのデータバッファを含む。
【００７９】行選択回路は、好ましくは、少なくともア
レイ活性化指示信号に応答して活性化され、活性化時外
部からのアドレス信号に従ってアドレス指定された行を
選択状態へ駆動する。
【００８０】また、好ましくは、この行選択回路は、ア
レイ活性化指示信号および再配置動作モード指示信号の
活性化時、再配置列選択回路の列選択動作完了後第２ア
ドレスによりアドレス指定された行を選択状態へ駆動す
る。
【００８１】また、好ましくは、メモリセルアレイの列
に対応して配置され、かつ既に対応の列のデータを検
知、増幅、およびラッチする複数のセンスアンプがさら
に設けられる。これら複数のセンスアンプは、アレイ活
性化指示信号の活性化に応答して活性化される。
【００８２】再配置データバスは、好ましくは、メモリ
セルアレイの選択メモリセルへ書込データを伝達するた
めの内部書込データバスであり、また内部データバス
は、メモリセルアレイの選択メモリセルから読出された
データを転送するための内部読出データバスである。
【００８３】好ましくは、さらに、再配置動作モード指
示信号の活性化時、列選択指示信号に応答して列アドレ
スを生成して列選択回路へ与える内部列アドレス発生回
路が設けられる。
【００８４】この発明のさらに他の観点に係る半導体記
憶装置は、行列状に配置される複数のメモリセルを有す
るメモリセルアレイと、アレイ活性化指示信号に応答し
てメモリセルアレイの行を選択するための行選択回路
と、内部データを転送するための内部データバスと、列
選択指示に応答してメモリセルアレイの列を選択して内
部データバスへ結合するための列選択回路と、データ再
配置指示に応答して列選択回路および内部データバスを
介して行選択回路により選択された第１の行からこの行
選択回路により選択された第２の行へデータを転送する
転送回路を備える。
【００８５】この発明のさらに他の観点に従う半導体記
憶装置は、行列状に配列される複数のメモリセルと、ア
レイ活性化信号に応答してアドレス指定された行を選択
状態に駆動する行選択回路と、列選択指示に応答してア
ドレス指定された列を選択するための列選択回路と、内
部データバスと、プリアンプ活性化信号に応答して内部
データバスのデータを増幅しかつラッチするプリアンプ
と、再配置書込指示信号に応答してプリアンプの出力デ
ータを内部データバスに転送する転送バッファとを備え
る。プリアンプは、列選択指示に応答して活性化されか
つ再配置書込指示信号の非活性化に応答して非活性化さ
れる。
【００８６】好ましくは、列選択指示の活性化に応答し
て活性化されかつ再配置書込指示信号の非活性化に応答
して活性化され、活性化時内部データバスを所定電圧レ
ベルにイコライズするバスイコライズ回路がさらに設け
られる。
【００８７】列選択回路は、好ましくは、データ再配置
書込指示信号の非活性化時列アドレス信号にしたがって
列選択信号を生成し、かつ再配置列選択回路は、データ
再配置書込指示信号の活性化時列アドレス信号にしたが
って再配置列選択信号を生成する。データ再配置書込指
示信号は、第１のアドレスが指定する行に対応する領域
に対しては非活性化され、かつ第２のアドレスが指定す
る行に対応する領域に対しては活性化される。
【００８８】また、これに代えて、好ましくは、列選択
回路は、列アドレス信号に対応する列指定信号をデータ
再配置書込指示信号の非活性化時選択して該選択列指定
信号にしたがって列選択信号を生成する。再配置列選択
回路は、データ再配置書き込み指示信号の活性化時列指
定信号の遅延信号を選択し、この選択遅延列指定信号に
したがって再配置列選択信号を生成する。データ再配置
書込指示信号は第１のアドレスが指定する行に対応する
領域に対しては非活性化され、かつ第２のアドレスが指
定する行に対応する領域に対しては活性化される。
【００８９】書込データバスと読出データバスとが別々
に設けられる構成においては、列選択回路は、好ましく
は、データ再配置書込指示信号の非活性化時列アドレス
に対応する読出列指定信号にしたがって読み出し列選択
ゲートに対する読出列選択信号を生成しかつ書込列選択
ゲートに対する書込列選択信号の生成が禁止される。再
配置列選択回路は、データ再配置書込指示信号の活性化
時列アドレスに対応する読出列指定信号にしたがって書
込列選択ゲートに対する書込列選択信号を生成しかつ読
出列選択信号に従う読出列選択信号の生成が禁止され
る。各列には内部読出データ線に対応の列を結合するた
めの読出列選択ゲートと、内部書込データバスに対応の
列を結合するための書込列選択ゲートとが設けられる。
【００９０】また、好ましくは、転送回数をカウントす
る構成においては、内部データバスは、内部データ線
と、再配置データ線とを含む。これらのデータ線が、そ
れぞれデータ転送時に列選択回路および再配置列選択回
路により対応の列と接続される。
【００９１】プリアンプが、この内部データ線のデータ
を増幅し、一方、転送バッファが、再配置データ線にプ
リアンプの出力データを転送する。
【００９２】この発明のさらに別の観点に関わる半導体
記憶装置は、各々が複数のメモリセルを有する複数のメ
モリブロックを有するメモリアレイと、ブロック選択ア
ドレスに従って複数のメモリブロックに指定されたメモ
リブロックを選択するためのブロック選択信号を発生す
るブロック選択信号発生回路と、データアクセスが行な
われる通常動作モード時と異なる第１の動作モード時
に、ブロック選択信号とメモリブロックとの対応関係を
メモリブロック単位で変更するためのブロック変更回路
とを含む。
【００９３】ブロック変更回路は、好ましくは、通常動
作モード時には、ブロック選択信号とメモリブロックと
の対応関係の変更を禁止する。
【００９４】また、好ましくは、ブロック変更回路は、
ブロック選択信号を伝達するブロック選択信号線の接続
を切換えるためのヒューズプログラム回路を含む。
【００９５】ブロック変更回路は、好ましくは、第１の
動作モード時において、第１のメモリブロックを第２の
メモリブロックで置換するための回路を含む。
【００９６】好ましくは、第１のメモリブロックをの第
１の動作モード時にスタンバイ状態に保持するためのブ
ロック制御回路がさらに設けられる。
【００９７】このブロック制御回路は、好ましくは、第
１の動作モード時、第１のメモリブロックへの電圧の供
給を停止するための回路を含む。
【００９８】また、好ましくは、第２の動作モード時、
メモリアレイをメモリブロック単位でスタンバイ状態に
設定するための回路がさらに設けられる。
【００９９】メモリセルは、好ましくは、キャパシタに
データを記憶するダイナミック型メモリセルであり、第
１の動作モードは１ビットのデータにこのメモリセルで
記憶する動作モードであり、第２の動作モードは、第２
のメモリブロック単位で消費電流を検出するテストモー
ドである。
【０１００】第１の動作モード時においては、アドレス
指定された行のワード線を選択し、１ビットの情報が１
つのメモリセルにより記憶される。一方、第２の動作モ
ード時においては複数のワード線が同時に選択され、ビ
ット線対それぞれにメモリセルデータが読出される。す
なわち、２つのメモリセルにより１ビットの情報が記憶
される。したがって、この第２の動作モード時において
は、常に相補データを格納するメモリセルから読出電圧
が伝達されるため、センス動作前のビット線電圧振幅を
大きくすることができ、応じてリフレッシュ間隔を長く
することができる。これにより、リフレッシュのために
消費される電流を低減することができ、消費電力を低減
することができる。
【０１０１】また、第１の動作モード時には、１ビット
データが、１つのメモリセルで記憶されており、この第
１の動作モード時は、半導体記憶装置の記憶容量を十分
大きくして必要なデータの記憶を行なうことができ、第
１の動作モード時において、この半導体記憶装置をたと
えば主メモリとして利用することができる。これによ
り、この半導体記憶装置の記憶容量を低減させることな
く消費電力を低減することができる。
【０１０２】また、第２の動作モード時に、プリチャー
ジ回路の電流駆動能力を小さくすることにより、平均消
費電流が低減される。また、このプリチャージ電圧発生
回路を第２の動作モード時、電源ノードから分離するこ
とにより、プリチャージ電圧発生のための消費電流を低
減でき、第２の動作モード時における消費電流を低減す
ることができる。
【０１０３】また、データ再配置時においては、メモリ
セルデータを内部で転送し、外部へ読出さないように構
成することにより、高速でデータの再配置を行なうこと
ができ、スリープモード移行時、高速で、ツインセルモ
ードに入ることができる。また、半導体記憶装置外部
に、このデータ再配置のためのデータ退避用のメモリを
設ける必要がなく、システム全体のサイズを低減するこ
とができる。
【０１０４】また、好ましくはツインセルモードである
第１の動作モード時に、ブロック選択信号とメモリブロ
ックとの対応関係を変更することにより、メモリブロッ
ク単位での置換が可能となり、たとえばビット線とサブ
ワード線とのマイクロショートが多数存在し、スタンバ
イ電流が多くなる場合、このスタンバイ不良メモリブロ
ックを他の正常メモリブロックで置換することにより、
第１の動作モード時における消費電流を低減することが
できる。
【０１０５】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体記憶装置のアレイ部の構
成を概略的に示す図である。図１においては、メモリセ
ルＭＣは、列方向に隣接するメモリセルがビット線コン
タクトＢＣＴを共有するように配置される。ビット線コ
ンタクトＢＣＴを共有する２つのメモリセルＭＣにより
１つのレイアウト単位ＬＵが構成される。このレイアウ
ト単位ＬＵは、列方向において１列おきに配置され、ま
た行方向において２行おきに配置される。ビット線コン
タクトＢＣＴも、したがって、列方向に整列して４行お
きに配置され、また行方向においてもビット線コンタク
トＢＣＴは１列おきに配置される。行方向においては、
レイアウト単位ＬＵが１列ずれて配置される。ビット線
コンタクトＢＣＴを斜め方向に結んで求められるメモリ
セルＭＣの最小ピッチ長のビット線方向への斜影した長
さが、メモリセルＭＣの列方向の配置ピッチの１／２で
あり、この図１に示すメモリセル配置は、「ハーフピッ
チセル」配置と呼ばれる。
【０１０６】メモリセルＭＣ（レイアウト単位ＬＵ）の
各列に対応してビット線ＢＬおよびＺＢＬが交互に配置
される。これらのビット線ＢＬおよびＺＢＬは対をなし
て配設され、各ビット線対に対しセンスアンプ回路Ｓ／
Ａが配置される。
【０１０７】メモリセルＭＣの各行に対応してサブワー
ド線ＳＷＬが配置され、サブワード線ＳＷＬには、それ
ぞれ対応の行のメモリセルＭＣが接続される。サブワー
ド線ＳＷＬは、メモリサブアレイＭＳＡの両側に配置さ
れるサブワードドライバ帯ＳＷＤＥＢおよびＳＷＤＯＢ
に含まれるサブワードドライバにより駆動される。サブ
ワードドライバ帯ＳＷＤＥＢに含まれるサブワードドラ
イバＳＷＤＥ０、ＳＷＤＥ１およびＳＷＤＥ２は、それ
ぞれ偶数のサブワード線ＳＷＬＬ０、ＳＷＬＬ２、ＳＷ
ＬＬ４、ＳＷＬＬ６、およびＳＷＬＬ８を、図示しない
対応のメインワード線上の信号およびサブデコード信号
ＳＤ＜０＞およびＳＤ＜２＞に従って駆動する。これら
のサブワードドライバＳＷＤＥ０、ＳＷＤＥ１およびＳ
ＷＤＥ２は、対応のメインワード線が選択状態のとき、
サブデコード信号ＳＤ＜０＞およびＳＤ＜２＞に従っ
て、対応の２つのサブワード線のうちの一方を選択状態
へ駆動する（サブデコード信号が選択状態のとき）。
【０１０８】サブワードドライバ帯ＳＷＤＯＢにおいて
は、奇数サブワード線ＳＷＬＲ１、ＳＷＬＲ３、ＳＷＬ
Ｒ５およびＳＷＬＲ７に対してサブワードドライバＳＷ
ＤＯ０、ＳＷＤＯ１およびＳＷＤＯ２が設けられる。こ
れらのサブワードドライバＳＷＤＯ０、ＳＷＤＯ１、Ｓ
ＷＤＯ２には、それぞれ２つのサブワード線が対応して
設けられ、これらのサブワードドライバＳＷＤＯ０、Ｓ
ＷＤＯ１およびＳＷＤＯ２は、図示しないメインワード
線上の信号とサブデコード信号ＳＤ＜３＞およびＳＤ＜
１＞に従って対応のサブワード線を選択状態へ駆動す
る。
【０１０９】メインワード線は、４本のサブワード線に
対して１本配置される。すなわち、サブワード線ＳＷＬ
Ｌ０、ＳＷＬＲ１、ＳＷＬＬ２およびＳＷＬＲ３に対し
て１つのメインワード線が位置され、サブワード線ＳＷ
ＬＬ４、ＳＷＬＲ５、ＳＷＬＬ６およびＳＷＬＲ７に対
して１つのメインワード線が配置される。
【０１１０】行選択時においては、隣接するサブワード
線を同時に選択する。すなわち、アドレス信号に従っ
て、アドレス指定されたサブワード線およびこの隣接す
るサブワード線の対ＳＷＬＰを同時に選択する。図１に
示すように、たとえばサブワード線ＳＷＬＬ０およびＳ
ＷＬＲ１が同時に選択される。メモリセルＭＣ１および
ＭＣ２を１ビット／２セルモード（ツインセルモード）
時のメモリ単位（以下、ツインセルモード単位セルと称
す）ＭＴＵとして、１ビット情報を記憶する。すなわ
ち、メモリセルＭＣ１およびＭＣ２の一方に、Ｈレベル
データを書込み、他方のメモリセルにＬレベルデータを
書込む。センスアンプ回路Ｓ／Ａは、ビット線ＢＬおよ
びＺＢＬの電位を差動増幅している。したがって、ビッ
ト線ＢＬおよびＺＢＬに、常に相補メモリセルデータが
読出されるため、ＨレベルデータおよびＬレベルデータ
がビット線ＢＬおよびＺＢＬに伝達され、これをセンス
アンプ回路Ｓ／Ａで差動増幅する。
【０１１１】すなわち、列方向において最も近いビット
線コンタクトの間に配置される２つのサブワード線を同
時に選択する。ハーフピッチセル配置であるため、ビッ
ト線コンタクトの間に配置されるサブワード線を同時に
２本選択状態へ駆動することにより、行および列方向に
おいて隣接するレイアウト単位ＬＵの近接メモリセルＭ
Ｃがビット線ＢＬおよびＺＢＬにそれぞれ結合される。
これにより、ツインセルモード時における単位セルＭＴ
Ｕの２つのメモリセルにＨレベルデータおよびＬレベル
データを書込む。
【０１１２】たとえば、図２に示すように、隣接するサ
ブワード線ＳＷＬａおよびＳＷＬｂとビット線ＺＢＬお
よびＢＬの交差部には、それぞれメモリセルＭＣ１およ
びＭＣ２が配置される。これらの２つのメモリセルＭＣ
１およびＭＣ２を、１ビット／２セルモード（以下、ツ
インセルモードと称す）においては、１ビット情報を記
憶するための単位セルＭＴＵとして用いる。ビット線Ｂ
ＬおよびＺＢＬは、センスアンプ回路Ｓ／Ａに結合され
ており、それらの電位が差動増幅される。したがって、
常に、メモリセルＭＣ１およびＭＣ２には、相補なデー
タが記憶される。
【０１１３】図３は、図２に示すツインセルモード単位
セルＭＴＵのビット“０”の記憶情報読出時におけるビ
ット線の電位変化を示す信号波形図である。スタンバイ
状態時すなわちサブワード線ＳＷＬａおよびＳＷＬｂが
非選択状態のとき、ビット線ＢＬおよびＺＢＬは、中間
電圧ＶＣＣＳ／２の電圧レベルにプリチャージされかつ
イコライズされている。ロウアクティブコマンドが与え
られ行選択動作が行なわれ、サブワード線が選択状態へ
駆動されると、サブワード線ＳＷＬａおよびＳＷＬｂが
ともに、昇圧電圧ＶＰＰレベルに駆動される。このサブ
ワード線ＳＷＬａおよびＳＷＬｂが選択状態へ駆動され
ると、メモリセルＭＣ１からＨレベルデータがビット線
ＺＢＬ上に読出され、一方、メモリセルＭＣ２からＬレ
ベルデータがビット線ＢＬ上に読出される。したがっ
て、ビット線ＺＢＬは、中間電圧ＶＣＣＳ／２から読出
電圧ΔＶ１だけその電圧レベルが上昇し、またビット線
ＢＬは、中間電圧ＶＣＣＳ／２から読出電圧ΔＶ２だけ
その電圧レベルが低下する。これが、セルデータ読出期
間である。
【０１１４】このセルデータ読出期間が完了すると、セ
ンスアンプ活性化信号ＳＯＮおよびＺＳＯＰを活性化
し、センスアンプ回路Ｓ／Ａを活性化する。センスアン
プ回路Ｓ／Ａは、ビット線ＢＬおよびＺＢＬの電位差
（ΔＶ１＋ΔＶ２）を差動増幅する。したがって、セン
スアンプ回路Ｓ／Ａに含まれるＮチャネルＭＯＳトラン
ジスタＮ１およびＮ２の一方は、センスアンプ活性化信
号ＳＯＮが活性化されると、即座に導通し、ローレベル
のビット線を接地電圧レベルへ駆動する。すなわち、こ
のセンスアンプ回路Ｓ／Ａに対しては常に、ツインセル
モード単位セルＭＴＵの記憶データの“１”および
“０”のいずれにかかわらず、Ｈレベルの読出電圧およ
びＬレベルの読出電圧が伝達されるため、このセンスア
ンプ回路Ｓ／ＡのＮチャネルＭＯＳトランジスタＮ１お
よびＮ２は高速でセンス動作を、センスアンプ活性化信
号ＳＯＮの活性化時実行する。したがって、従来の１ビ
ット／１セルの動作モードに比べて、高速センスが可能
となる。また、ビット線ＢＬおよびＺＢＬの電位差は
（ΔＶ１＋ΔＶ２）であり、１ビット／１セルの動作モ
ードに比べて、読出電圧は大きく、センスマージンを十
分に確保することができる。
【０１１５】図４は、図２に示すツインセルモード単位
セルＭＴＵのメモリセルＭＣ１およびＭＣ２の蓄積電荷
量の時間変化を示す図である。メモリセルＭＣ１のスト
レージノードＳＮ１の電圧Ｖ（ＳＮ１）は、Ｈレベルデ
ータが書込まれているため、初期時アレイ電源電圧ＶＣ
ＣＳレベルである。一方メモリセルＭＣ２は、Ｌレベル
データを記憶しているため、ストレージノードＳＮ２の
電圧Ｖ（ＳＮ２）は、初期時、接地電圧ＶＳＳ（＝０
Ｖ）である。この状態でスタンバイ状態に入り、サブワ
ード線ＳＷＬａおよびＳＷＬｂを接地電圧レベルに設定
し、かつビット線ＢＬおよびＺＢＬを中間電圧ＶＣＣＳ
／２の電圧レベルに設定する。メモリトランジスタの基
板領域には、負電圧Ｖｂｂが印加される。この場合、ス
トレージノードＳＮ１およびＳＮ２の電圧の時間変化は
次式で表わされる。
【０１１６】Ｖ（ＳＮ１）≒Ｖｂｂ＋（ＶＣＣＳ−Ｖｂ
ｂ）・ｅｘｐ（−Ｔ／τａ）、 Ｖ（ＳＮ２）≒Ｖｂｂ・｛１−ｅｘｐ（−Ｔ／τｂ）｝ この場合、ビット線ＢＬおよびＺＢＬの読出電圧差は次
式で表わされる。
【０１１７】ΔＶＢＬ＝（Ｖ（ＳＮ１）−Ｖ（ＳＮ
２））・Ｃｓ／（Ｃｓ＋Ｃｂ） 時刻Ｔ１は、従来の１ビット／１セル構成のＤＲＡＭ
で、センスマージンが不十分となり、読出エラーが生じ
る時間である。しかしながら、１ビット／２セルの動作
モードにおいては、この時刻Ｔ１においても、ストレー
ジノード電圧Ｖ（ＳＮ１）およびＶ（ＳＮ２）の差は十
分な大きさを有している。ストレージノードＳＮ１の電
圧Ｖ（ＳＮ１）が中間電圧ＶＣＣＳ／２の電圧レベルに
まで低下しても、ストレージノードＳＮ２の電圧Ｖ（Ｓ
Ｎ２）も同様に低下しており、これらの電圧Ｖ（ＳＮ
１）およびＶ（ＳＮ２）の電圧差は十分な大きさを有し
ている。
【０１１８】時刻Ｔ２においては、データの読出を行な
った場合、ビット線ＺＢＬには、中間電圧ＶＣＣＳ／２
が伝達され、その電圧レベルは変化せず、一方、ビット
線ＢＬに、Ｌレベルデータの読出電圧（−ΔＶ２）が伝
達される。
【０１１９】図５は、この図４に示す時刻Ｔ２における
メモリセルデータのセンス動作を示す信号波形図であ
る。すなわち、図５に示すように、図４に示す時刻Ｔ２
においてメモリセルデータを読出した場合、ビット線Ｚ
ＢＬ上の読出電圧ΔＶ１は０Ｖに等しい。一方、ビット
線ＢＬ上には、ストレージノードＳＮ２の電圧レベルに
応じた読出電圧−ΔＶ２が伝達される。従来の１ビット
／１セル構成のＤＲＡＭにおけるＬレベルデータ読出時
の読出電圧とほぼ同じ大きさの読出電圧が、ビット線Ｂ
Ｌ上に読出される。したがって、従来の１ビット／１セ
ル構成のＤＲＡＭのＬレベルデータ読出時のセンス動作
時の信号波形と同じような波形が得られ、従来のＤＲＡ
Ｍと同様のセンス速度で正常にセンス動作を行なうこと
ができる。
【０１２０】図４に再び戻って、時間がさらに時刻Ｔ２
を超えて経過し、ストレージノードＳＮ１の電圧Ｖ（Ｓ
Ｎ１）がビット線プリチャージ電圧ＶＣＣＳ／２よりも
低くなっても、ビット線ＢＬおよびＺＢＬの電位差が、
センスアンプ回路のセンス感度以上であれば、センス動
作は遅くなるものの（ＮチャネルＭＯＳトランジスタの
オン状態への移行速度が低下する）、正常にメモリセル
データの検知増幅を行なうことができる。
【０１２１】したがって、最大リフレッシュ時間ｔＲＥ
Ｆｍａｘを大きくするロングリフレッシュモードを設定
することができる。このロングリフレッシュモードにお
いては、図９６に示すリフレッシュ要求信号ＦＡＹの周
期を、１桁近く大きくすることができ、データ保持のた
めの消費電流を低減することができる。
【０１２２】また、ビット線ＢＬおよびＺＢＬの対に読
出される相補データにより、Ｈレベルデータの読出電圧
ΔＶ１が小さい場合でも、Ｌレベルデータの読出電圧−
ΔＶ２が十分な大きさであれば、正常なセンスを行なう
ことができる。したがって、ストレージノードＳＮに対
しフルＶＣＣＳを伝達する必要がなくなる。これは、ワ
ード線（メイン／サブワード線）の駆動電圧に必要な電
圧レベルが、アレイ電源電圧（センス電源電圧）ＶＣＣ
Ｓとメモリセルのアクセストランジスタのしきい値電圧
（Ｖｔｈｃ）よりも十分大きくしなければならないとい
う制約が緩和されることを意味する。すなわち、昇圧電
圧ＶＰＰの電圧レベルを適当に下げることができ、昇圧
電圧ＶＰＰを発生する昇圧電圧発生回路（通常チャージ
ポンプ回路で構成される）の消費電流を低減でき、応じ
て半導体記憶装置の通常動作時の消費電流をも小さくす
ることができる。
【０１２３】図６は、サブワードドライバの構成を示す
図である。図６においては、メインワード線ＺＭＷＬ０
に関連する部分の構成を示す。
【０１２４】メモリサブアレイＭＳＡにおいては、この
メインワード線ＺＭＷＬ０に対して、４本のサブワード
線ＳＷＬＬ０、ＳＷＬＲ１、ＳＷＬＬ２、およびＳＷＬ
Ｒ３が配設される。
【０１２５】このメインワード線ＺＭＷＬ０に対し、奇
数サブワードドライバＳＷＤＯがサブワードドライバ帯
の一方に配設され、また他方のサブワードドライバ帯Ｓ
ＷＤＢにおいて偶数サブワードドライバＳＷＤＥが配設
される。偶数サブワードドライバＳＷＤＥは、メインワ
ード線ＺＭＭＷＬ０上の信号とサブデコード信号ＳＤ＜
０＞およびＺＳＤ＜０＞に従ってサブワード線ＳＷＬＲ
０を駆動するサブワードドライブ回路ＳＷＤＲ０と、メ
インワード線ＺＭＷＬ０の信号とサブデコード信号ＳＤ
＜２＞およびＺＳＤ＜２＞に従ってサブワード線ＳＷＬ
Ｒ２およびＳＷＬＬ２を駆動するサブワードドライブ回
路ＳＷＤＲ２を含む。１つのサブワードドライブ回路Ｓ
ＷＤＲにより、２つのメモリサブアレイにおけるサブワ
ード線を駆動することによりサブワードドライバ帯の占
有面積を低減する。
【０１２６】サブワードドライバＳＷＤＯは、メインワ
ード線ＺＭＷＬ０上の信号とサブデコード信号ＳＤ＜１
＞およびＺＳＤ＜１＞に従ってサブワード線ＳＷＬＲ１
およびＳＷＬＬ１を駆動するサブワードドライブ回路Ｓ
ＷＤＲ１と、メインワード線ＺＭＷＬ０上の信号とサブ
デコード信号ＳＤ＜３＞およびＺＳＤ＜３＞に従ってサ
ブワード線ＳＷＬＲ３およびＳＷＬＬ３を駆動するサブ
ワードドライブ回路ＳＷＤＲ３を含む。これらのサブワ
ードドライブ回路ＳＷＤＲ１およびＳＷＤＲ３各々は、
２つのメモリサブアレイのサブワード線を同時に駆動す
る。
【０１２７】サブデコード信号ＳＤ＜０＞−ＳＤ＜３＞
およびＺＳＤ＜０＞−ＳＤ＜３＞は、センスアンプ帯Ｓ
ＡＢを延在する信号線上を伝達されるサブデコードファ
ースト信号ＺＳＤＦ＜０＞−ＺＳＤＦ＜３＞から生成さ
れる。すなわち、サブデコード信号ＳＤ＜０＞は、サブ
デコードファースト信号ＺＳＤＦ＜０＞を受けるインバ
ータＩＶ０から生成され、補のサブデコード信号ＺＳＤ
＜０＞は、インバータＩＶ０の出力信号を受けるインバ
ータＩＶ１から生成される。サブデコード信号ＳＤ＜２
＞は、サブデコードファースト信号ＺＳＤＦ＜２＞を受
けるインバータＩＶ２から生成され、サブデコード信号
ＺＳＤ＜２＞は、インバータＩＶ２の出力信号を受ける
インバータＩＶ３が生成される。サブデコード信号ＳＤ
＜１＞は、サブデコード信号ＺＳＤＦ＜１＞を受けるイ
ンバータＩＶ４から生成され、サブデコード信号ＺＳＤ
＜１＞は、インバータＩＶ４の出力信号を受けるインバ
ータＩＶ５から生成される。サブデコード信号ＳＤ＜３
＞は、サブデコードファースト信号ＺＳＤＦ＜３＞を受
けるインバータＩＶ６から生成される。サブデコード信
号ＺＳＤ＜３＞は、インバータＩＶ６の出力信号を受け
るインバータＩＶ７から生成される。これらのインバー
タＩＶ０−ＩＶ７の出力信号線は、メモリサブアレイＭ
ＳＡ内にのみ延在する。センスアンプ帯ＳＡＢとサブワ
ードドライバ帯ＳＷＤＢの交差部に、これらのインバー
タＩＶ０−ＩＶ７が、配置される。
【０１２８】サブワードドライブ回路ＳＷＤＲ０−ＳＷ
ＤＲ３は、同一構成を有する。すなわち、サブワードド
ライブ回路ＳＷＤＲｉ（ｉ＝０−３）は、メインワード
線ＺＭＷＬ０上の信号がＬレベルのときオン状態とな
り、サブデコード信号ＳＤ＜ｉ＞を伝達するＰチャネル
ＭＯＳトランジスタＱ１と、メインワード線ＺＭＷＬ０
上の信号電位がＨレベルのとき導通し、対応のサブワー
ド線ＳＷＬＲｉおよびＳＷＬＬｉを接地電位レベルに保
持するＮチャネルＭＯＳトランジスタＱ２と、サブデコ
ード信号ＺＳＤ＜ｉ＞がＨレベルのとき導通し、対応の
サブワード線ＳＷＬＲｉおよびＳＷＬＬｉを接地電位レ
ベルに保持するＮチャネルＭＯＳトランジスタＱ３を含
む。
【０１２９】メインワード線ＺＭＷＬ０は、選択時、接
地電位レベルに駆動される。このときには、ＭＯＳトラ
ンジスタＱ２はオフ状態である。ＰチャネルＭＯＳトラ
ンジスタＱ１は、サブデコード信号ＳＤ＜ｉ＞がＨレベ
ルのときには導通し、対応のサブワード線ＳＷＬＲｉ
に、サブデコード信号ＳＤ＜ｉ＞を伝達する。このと
き、補のサブデコード信号ＺＳＤ＜ｉ＞はＬレベルであ
り、ＮチャネルＭＯＳトランジスタＱ３はオフ状態にあ
る。
【０１３０】一方、サブデコード信号ＳＤ＜ｉ＞がＬレ
ベルのときには、ＰチャネルＭＯＳトランジスタＱ１
は、ソースおよびゲートが同一電位となり、オフ状態と
なる。このときには、サブデコード信号ＺＳＤ＜ｉ＞が
オン状態となり、対応のサブワード線ＳＷＬＲｉおよび
ＳＷＬＬｉが接地電位レベルに保持される。これによ
り、非選択サブワード線がフローティング状態となるの
を防止する。サブデコード信号ＳＤ＜０＞−ＳＤ＜３＞
は、所定のロウアドレスビットをデコードして生成され
る。１つのメインワード線ＺＭＷＬに４本のサブワード
線ＳＷＬＬ０、ＳＷＬＲ１、ＳＷＬＬ２およびＳＷＬＲ
３が配置される４ウェイ階層ワード線の構成の場合、同
時に選択状態に駆動されるサブワード線は、ＳＷＬＬ０
およびＳＷＬＲ１の組またはＳＷＬＬ２およびＳＷＬＲ
３の組である。したがって、サブデコード信号ＳＤ＜１
＞およびＳＤ＜０＞を同時に選択状態に設定するかまた
は、サブデコード信号ＳＤ＜２＞およびＳＤ＜３＞を同
時に選択状態に設定する。
【０１３１】図７は、スリープモード移行時のメモリコ
ントローラ（ロジック）の動作を示すフロー図である。
以下、図７を参照して、このスリープモード移行時のデ
ータの再分配動作について説明する。
【０１３２】ロジックは、アクセスが所定時間以上停止
しているか否かをモニタし、モニタ結果に従ってスリー
プモードに入るか否かを判定する（ステップＳ１）。ス
リープモードに入るべきであると判定した場合、このメ
モリコントローラ（ロジック）は、メモリ（混載ＤＲＡ
Ｍ）の保持すべきデータを読出し、偶数ロウアドレス
へ、この読出したデータを書込む。この偶数ロウアドレ
スへのデータの書込時においては、最下位ロウアドレス
ビットＲＡ＜０＞が“０”に固定されて、データの書込
が行なわれる（ステップＳ２）。ステップＳ３において
記憶保持の必要なデータビットがすべて偶数ロウアドレ
スへ書込まれたか否かの判定が行なわれ、保持の必要な
データがすべて再配置されるまで、ステップＳ２が繰返
し実行される。保持の必要なデータ（ビット）がすべて
混載ＤＲＡＭへ再書込みされたときに、このメモリコン
トローラ（ロジック）は、スリープモード指示信号を混
載ＤＲＡＭへ与える（ステップＳ４）。このスリープモ
ードに入ると、混載ＤＲＡＭは、まず偶数ロウアドレス
へ書込まれたデータについて、２つのメモリセルで１ビ
ットのデータを記憶するツインセルモードに入り、セル
フリフレッシュモードで保持データのリフレッシュを行
なう。
【０１３３】図８は、スリープモード移行時のデータ再
分配の様子を概略的に示す図である。図８においてメモ
リマットＭＭのアドレス領域ＡおよびＢがそれぞれ、保
持の必要なデータを格納する領域である。スリープモー
ド移行時、これらのアドレス領域ＡおよびＢのデータ
が、このメモリマットＭＭの偶数ロウアドレス（ＲＡ＜
０＞＝０）のアドレス領域に再配置される。奇数ロウア
ドレス（ＲＡ＜０＞＝１）には、データは再書込みされ
ない。一般に、携帯情報端末においては、スリープモー
ド時においてデータ保持に必要とされるメモリ空間は、
動作時に必要とされる全メモリ空間の一部で済む場合が
多い。たとえば、携帯型パーソナルコンピュータにおい
て、加工データは、メモリ空間の一部のみにおいて格納
される。したがって、この保持の必要なデータとして
は、メモリマットＭＭの記憶容量の最大１／２のデータ
をこのツインセルモードで保持することができる。
【０１３４】図９は、この混載ＤＲＡＭのデータ記憶の
他の構成を示す図である。図９において、メモリマット
ＭＭの保持データ格納領域として、偶数ロウアドレス
（ＲＡ＜０＞＝０）の領域が予め固定的に定められる。
この場合においては、通常動作モード時において、保持
すべきデータ（加工データ等）は、偶数ロウアドレス上
に格納される。この場合、スリープモード移行時のデー
タの再配置を行なう必要がない。この保持データ格納領
域の偶数ロウアドレス領域への固定は、単にメモリアレ
イを特定するブロックアドレスの１ビットを最下位ロウ
アドレスビットと置換することで容易に実現される。連
続ロウアドレスで構成されるメモリアレイが偶数ロウア
ドレスで構成されるメモリブロックに分散されるだけで
ある。
【０１３５】混載ＤＲＡＭにおいて、スリープモードに
入ると、この偶数ロウアドレス領域に格納された１ビッ
トデータは、１つのメモリセルにより格納されている。
そこで、この偶数ロウアドレスに格納されたデータを、
１ビット／２セルのツインセルモードの単位セルに、内
部のセルフリフレッシュタイマおよびリフレッシュアド
レスカウンタを用いて書込む。すべてのツインセルモー
ド単位セルＭＴＵへのデータの書込が完了した時点で、
ツインセルモード単位セルＭＴＵに対するリフレッシュ
を開始する。
【０１３６】図１０は、スリープモード移行時の保持デ
ータのツインセルモード単位セルＭＴＵへの書込時の動
作シーケンスを示す信号波形図である。以下、このスリ
ープモード移行時におけるツインセルモード単位セルへ
のデータ書込動作について説明する。
【０１３７】前述のごとく、偶数ロウアドレスに保持デ
ータが格納されている。今、サブワード線ＳＷＬＬ＜０
＞およびＳＷＬＲ＜１＞に接続されるメモリセルに対す
るデータ書込を考える。
【０１３８】まず、偶数ロウアドレスに対応するサブワ
ード線ＳＷＬＬ＜０＞を選択状態へ駆動する。これによ
り、選択サブワード線ＳＷＬＬ＜０＞に接続されるメモ
リセルのデータが対応のビット線上に読出される。図１
０においては、Ｈレベルのデータが読出された場合の波
形を示す。他方のビット線にはメモリセルは接続されて
いないため、読出電圧ΔＶ２＝０であり、プリチャージ
電圧レベルを維持している。
【０１３９】次いで、センスアンプ活性化信号ＳＯＮお
よびＺＳＯＰを活性化し、１つのメモリセルにより格納
されたデータをセンスアンプにより検知し、増幅しかつ
ラッチする。
【０１４０】このセンス動作が完了し、ビット線電位が
アレイ電源電圧ＶＣＣＳおよび接地電圧レベルに駆動さ
れた後、対をなすサブワード線ＳＷＬＲ＜１＞を選択状
態へ駆動する。このサブワード線ＳＷＬＲ＜１＞に接続
されるメモリセルへは、したがって、センスアンプによ
り増幅されかつラッチされたデータが格納される。すな
わち、サブワード線ＳＷＬＬ＜０＞およびＳＷＬＲ＜１
＞に格納されるメモリセルには、相補なデータビットが
格納される。
【０１４１】所定時間が経過すると、サブワード線ＳＷ
ＬＬ＜０＞およびＳＷＬＲ＜１＞を非選択状態へ駆動
し、次いでセンスアンプ活性化信号ＳＯＮおよびＺＳＯ
Ｐを非活性化する。これにより、ツインセルモード単位
セルへのデータの書込が完了する。この後、ビット線イ
コライズ指示信号ＢＬＥＱを活性化し、ビット線ＢＬお
よびＺＢＬを中間電圧ＶＣＣＳ／２の中間電圧レベルに
プリチャージする。この動作を、すべての偶数ロウアド
レスに対して実行し、すべての偶数ロウアドレスのメモ
リセルについてツインセルモード単位セルへのデータの
書込が完了した後は、内部に設けられるセルフリフレッ
シュタイマおよびリフレッシュカウンタの出力信号に従
って、ツインセルモードでのリフレッシュ動作が実行さ
れる。
【０１４２】図１１は、この発明の実施の形態１に従う
半導体記憶装置（混載ＤＲＡＭ）の行選択に関連する部
分の構成を概略的に示す図である。メモリマットの構成
は、図９６に示す従来の混載ＤＲＡＭと同じである。こ
の図１１に示す構成においては、８個のメモリアレイＭ
Ａ０−ＭＡ７が設けられる。メモリアレイＭＡ０−ＭＡ
７それぞれにおいて、５１２本のワード線（サブワード
線）が配置される。
【０１４３】図１１において、行選択系回路は、ロウア
ドレスイネーブル信号ＲＡＤＥの活性化に応答して外部
から与えられる１２ビットのロウアドレスビットＲＡ＜
１１：０＞を取込みラッチする入力バッファ／ラッチ回
路１と、スリープモードまたはオートリフレッシュモー
ドが指定されたとき、リフレッシュ活性化信号ＲＥＦ＿
ＲＡＳの非活性化に応答してそのカウント値を１更新す
るリフレッシュカウンタ２と、リフレッシュ活性化信号
ＲＥＦ＿ＲＡＳに従って入力バッファ／ラッチ回路１お
よびリフレッシュカウンタ２の出力ビットを選択するセ
レクタ３と、セレクタ３からの１２ビットのロウアドレ
スのうち、上位３ビットの内部ロウアドレスＲＡＦ＜１
１：９＞をデコードしてメモリアレイを特定するブロッ
ク選択信号ＢＳ＜７：０＞を生成するブロックデコード
回路４と、セレクタ３からの下位９ビットのロウアドレ
スＲＡＦ＜８：０＞をプリデコードするプリデコード回
路５を含む。
【０１４４】リフレッシュカウンタ２は、オートリフレ
ッシュ指示信号ＡＲＥＦまたはスリープモード指示信号
ＳＬＥＥＰ＿ＭＯＤＥの活性化時起動され、スリープモ
ード移行時、全偶数ロウアドレスが指定される期間ツイ
ンセル書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤ
Ｅを活性状態に維持する。このツインセル書込モード指
示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥが活性化されると
１ビット／１セルモードで記憶されたデータが、ツイン
セルモード単位セルへ再書込される。リフレッシュカウ
ンタ２からのアドレスビットに従ってすべてのツインセ
ルモード単位セルへのデータの再書込が完了すると、ツ
インセル書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯ
ＤＥが非活性化される。リフレッシュ活性化信号ＲＥＦ
＿ＲＡＳは、オートリフレッシュコマンドまたはセルフ
リフレッシュ要求が与えられると、所定期間活性状態と
なり、その間メモリマットにおいてリフレッシュ行の選
択およびメモリセルデータのリフレッシュが実行され
る。
【０１４５】セレクタ３は、このリフレッシュ活性化信
号ＲＥＦ＿ＲＡＳの活性化時リフレッシュカウンタ２の
出力ビットＱＡ＜１１：０＞を選択し、リフレッシュ活
性化信号ＲＥＦ＿ＲＡＳの非活性化時、入力バッファ／
ラッチ回路１の出力ビットを選択する。
【０１４６】リフレッシュカウンタ２は、通常の１ビッ
ト／１セルモードにおけるオートリフレッシュでは、ア
ドレスビットＱＡ＜１１：０＞の範囲でアドレスを１ず
つ増分する。しかしながら、スリープモードに入ると、
リフレッシュカウンタ２は最下位リフレッシュアドレス
ビットＱＡ＜０＞を０に固定し、残りの上位１１ビット
のリフレッシュアドレスＱＡ＜１１：１＞を１ずつ増分
する。この最下位ビットＱＡ＜０＞を“０”に固定する
ことにより、偶数ロウアドレスのみがリフレッシュ行と
して指定される。アドレスビットＱＡ＜１１：１＞が指
定するアドレスがすべて選択されるとすべてのツインセ
ルモード単位セルＭＴＵへの再書込が完了し、ツインセ
ル書込モードが完了し、以降、記憶データのリフレッシ
ュが周期的に実行される。
【０１４７】ブロックデコード回路４およびプリデコー
ド回路５は、メモリマットのメモリアレイＭＡ０−ＭＡ
７に共通に設けられてもよく、またメモリアレイＭＡ０
−ＭＡ７それぞれに対応して設けられてもよい。プリデ
コード回路５が、メモリアレイそれぞれに対応して設け
られる場合には、ブロックデコード回路４からのブロッ
ク選択信号ＢＳ＜７：０＞に従って、プリデコード回路
５が、選択的に活性化され、選択された（指定された）
メモリアレイに対して設けられたプリデコード回路５が
プリデコード動作を実行する。
【０１４８】行選択系回路は、さらに、スリープモード
指示信号ＳＬＥＥＰ＿ＭＯＤＥとツインセル書込モード
指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥとメインセンス
アンプ活性化信号ＳＯとに従ってツインセルモード指示
信号Ｔ＿ＭＯＤＥ＿ｎを生成するツインセルモードコン
トロール回路６を含む。このツインセルモードコントロ
ール回路６は、スリープモード指示信号ＳＬＥＥＰ＿Ｍ
ＯＤＥの活性化時、ツインセル書込モード指示信号ＴＷ
Ｃ＿ＷＲＩＴＥ＿ＭＯＤＥが活性状態にある期間、メイ
ンセンスアンプ活性化信号ＳＯの活性化に応答して、所
定期間活性状態となるツインセルモード指示信号Ｔ＿Ｍ
ＯＤＥ＿ｎを生成する。このツインセルモード指示信号
Ｔ＿ＭＯＤＥ＿ｎが活性状態のときには、プリデコード
回路５は、４ビットのプリデコード信号Ｘ＜３：０＞の
うち、対をなすプリデコード信号Ｘ＜３：２＞またはＸ
＜１：０＞をともに選択状態に設定する。これにより、
選択メインワード線に接続される４本のサブワード線の
うち、ツインセルモード単位セルに接続されるサブワー
ド線の対を同時に選択状態へ駆動する。
【０１４９】プリデコード回路５からの４ビットのプリ
デコード信号Ｘ＜３：０＞はサブデコード信号発生回路
７へ与えられ、また１６ビットのプリデコード信号Ｘ＜
１９：４＞が、メインデコード信号発生回路８へ与えら
れる。サブデコード信号発生回路７は、ワード線活性化
信号ＲＸＡＣＴの活性化に応答してプリデコード信号Ｘ
＜３：０＞に従ってサブデコードファースト信号ＺＳＤ
Ｆ＜３：０＞を生成する。メインデコード信号発生回路
８は、メインワード線駆動タイミング信号ＲＸＴの活性
化に応答して、１６ビットのプリデコード信号Ｘ＜１
９：４＞をデコードして、１２８ビットのメインワード
線選択信号ＺＭＷＬ＜１２７：０＞の１ビットを選択状
態へ駆動する。このメインデコード信号発生回路８は、
ブロックデコード回路４からのブロック選択信号に従っ
て活性化され、ブロック選択信号ＢＳ＜７：０＞が特定
するメモリアレイに対して設けられたメインデコード信
号発生回路８のみが、活性化されてよもよい。また、こ
れに代えて、メインデコード信号発生回路８が、メモリ
アレイＭＡ０−ＭＡ７共通に設けられ、ブロック選択信
号により特定されるメモリアレイのメインワード線ドラ
イブ回路が、メインワード線選択信号ＺＭＷＬ＜１２
７：０＞およびブロック選択信号に従って対応のメイン
ワード線を選択状態へ駆動する構成が用いられてもよ
い。
【０１５０】プリデコード信号Ｘ＜３：０＞は、ツイン
セルモード時に上位２ビットまたは下位２ビットを同時
に選択状態に設定することにより、サブデコードファー
スト信号ＺＳＤＦ＜３：０＞も、応じて、上位２ビット
または下位２ビットが同時に活性状態に設定され、ツイ
ンセルモード時の単位セルに接続する２本のサブワード
線を同時に選択状態へ駆動することができる。
【０１５１】行選択系回路は、さらに、スリープモード
指示信号ＳＬＥＥＰ＿ＭＯＤＥの活性化時起動され所定
の周期でセルフリフレッシュ要求信号ＦＡＹを発行する
セルフリフレッシュタイマ９と、オートリフレッシュモ
ード指示信号（コマンド）ＡＲＥＦまたはスリープモー
ド指示信号ＳＬＥＥＰ＿ＭＯＤＥの活性化時セルフリフ
レッシュタイマ９から発行されるセルフリフレッシュ要
求信号ＦＡＹを受けると、所定期間活性状態となるリフ
レッシュ活性化信号ＲＥＦ＿ＲＡＳを発生するリフレッ
シュコントロール回路１０と、リフレッシュ活性化信号
ＲＥＦ＿ＲＡＳとロウアクティブコマンド（またはアレ
イ活性化指示信号ＲＡＣＴ）のいずれかが活性状態のと
き、各制御信号を所定のシーケンスで発生する行系制御
回路１１を含む。
【０１５２】行系制御回路１１は、プリチャージ指示信
号（またはプリチャージコマンド）ＰＲＧが与えられる
かまたはリフレッシュ活性化信号ＲＥＦ＿ＲＡＳが非活
性化されると、各内部制御信号を非活性状態に設定し、
選択メモリアレイをスタンバイ状態（プリチャージ状
態）に設定する。
【０１５３】リフレッシュコントロール回路１０は、ス
リープモード時にセルフリフレッシュ要求信号ＦＡＹが
与えられると、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳ
を活性化する。行系制御回路１１が、このリフレッシュ
活性化信号ＲＥＦ＿ＲＡＳに従って所定のシーケンスで
各制御信号を発生した後、リフレッシュコントロール回
路１０は、メインセンスアンプ活性化信号ＳＯが活性化
されてから所定期間経過後に、リフレッシュ活性化信号
ＲＥＦ＿ＲＡＳを非活性状態に駆動する。これらの一連
の動作により、１つのセルフリフレッシュ動作が完了す
る。リフレッシュ活性化信号ＲＥＦ＿ＲＡＳが非活性状
態となると、リフレッシュカウンタ２が、リフレッシュ
アドレスＱＡ＜１１：１＞を１増分する。
【０１５４】図１２は、図１１に示す行選択系回路のス
リープモードエントリ時の動作を示すタイミングチャー
ト図である。以下、図１１および図１２を参照して、ス
リープモードエントリ時の動作について説明する。
【０１５５】スリープモードに入る場合には、まずスリ
ープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥがＨレベルの
活性状態へ駆動される。このとき、補のスリープモード
指示信号ＳＬＥＥＰ＿ＭＯＤＥ＿ｎが、Ｌレベルの活性
状態となる。リフレッシュカウンタ２は、スリープモー
ド指示信号ＳＬＥＥＰ＿ＭＯＤＥが与えられると、その
最下位ビットＱＡ＜０＞を０に固定し、ビットＱＡ＜１
１：１＞の間でカウントアップ動作を開始する。また、
リフレッシュカウンタ２は、スリープモード指示信号Ｓ
ＬＥＥＰ＿ＭＯＤＥが与えられると、全カウント値をカ
ウントするまで（リフレッシュアドレスが１巡するま
で）、ツインセル書込モード指示信号ＴＷＣ＿ＷＲＩＴ
Ｅ＿ＭＯＤＥをＨレベルへ駆動する。
【０１５６】スリープモード指示信号ＳＬＥＥＰ＿ＭＯ
ＤＥが与えられると、セルフリフレッシュタイマ９が、
所定の間隔でリフレッシュ要求信号ＦＡＹを発生する。
このリフレッシュ要求信号ＦＡＹは、１ビット／２セル
モード（ツインセルモード）における最大リフレッシュ
サイクルをｔＲＥＦｍａｘとすると、間隔ｔＲＥＦｍａ
ｘ／（ＲＮ／２）でリフレッシュ要求信号ＦＡＹを発生
する。ここで、ＲＮは、通常の１ビット／１セル動作モ
ードにおける１リフレッシュサイクルにおけるリフレッ
シュ回数を示す。リフレッシュアドレスが１２ビットで
ある場合は、ＲＮ＝４Ｋ（＝４０９６）である。
【０１５７】リフレッシュ要求信号ＦＡＹの活性化に応
じてリフレッシュコントロール回路１０が、リフレッシ
ュ活性化信号ＲＥＦ＿ＲＡＳを活性状態へ駆動する。応
じて、行系制御回路１１が、ワード線駆動タイミング信
号ＲＸＴおよびワード線活性化信号ＲＸＡＣＴおよびメ
インセンスアンプ活性化信号ＳＯを活性状態へ駆動す
る。応じて、ブロックデコード回路４、プリデコード回
路５が、セレクタ３を介して与えられるリフレッシュカ
ウンタ２の出力カウントビットＱＡ＜１１：０＞をそれ
ぞれデコードおよびプリデコードし、ブロック選択信号
ＢＳ＜７：０＞およびプリデコード信号Ｘ＜１９：０＞
を生成する。
【０１５８】次いで、サブデコード信号発生回路７およ
びメインデコード信号発生回路８がそれぞれ与えられた
プリデコード信号をデコードし、サブデコードファース
ト信号ＺＳＤＦ＜３：０＞およびメインワード線駆動信
号ＺＭＷＬ＜１２７：０＞を生成する。ツインセルモー
ド指示信号Ｔ＿ＭＯＤＥ＿ｎが活性状態のときには、プ
リデコード回路５は２段階の動作をする。最初は、プリ
デコード信号Ｘ＜３：０＞のうちプリデコード信号Ｘ＜
０＞のみが選択状態にある。したがって、まずサブワー
ド線ＳＷＬＬ０が選択状態へ駆動される。センスアンプ
活性化信号ＳＯが活性状態へ駆動されると、応じて、ツ
インセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎが活性状態へ
駆動され、プリデコード回路５が、プリデコード信号Ｘ
＜１：０＞を縮退状態としともに選択状態へ駆動する。
したがって、サブワード線ＳＷＬＬ０およびＳＷＬＲ１
がともに選択状態となり、ツインセルモードの単位セル
が選択されて、データの書込が実行される。１つの書込
が完了すると、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳ
が、センスアンプ活性化信号ＳＯが活性化されて所定時
間経過した後に非活性化される。応じてリフレッシュカ
ウンタ２のカウント値ＱＡ＜１１：１＞が１カウントア
ップされ、全体としてリフレッシュアドレスが２増分さ
れる。この状態は、プリデコード信号Ｘ＜３：０＞のう
ち、プリデコード信号Ｘ＜２＞が選択状態に駆動される
状態に対応する。
【０１５９】次いで所定期間が経過し、リフレッシュ要
求信号ＦＡＹが活性化されると、再びリフレッシュ活性
化信号ＲＥＦ＿ＲＡＳが活性化され、行選択動作が実行
される。この場合には、プリデコード信号Ｘ＜２＞が選
択状態であり、まず、サブワード線ＳＷＬＬ２が選択状
態へ駆動される。この状態でセンス動作が行なわれ、サ
ブワード線ＳＷＬＬ２に接続するメモリセルデータの検
知、増幅およびラッチが行なわれる。次いで、ツインセ
ルモード指示信号Ｔ＿ＭＯＤＥ＿ｎがＬレベルの活性状
態となると、プリデコード回路５が、アドレスビットＲ
ＡＦ＜０＞の縮退動作を行ない、プリデコード信号Ｘ＜
３：２＞がともに選択状態となり、サブワード線ＳＷＬ
Ｒ３が選択状態へ駆動される。これにより、ツインセル
モードの単位セルが選択されて、データの書込が実行さ
れる。
【０１６０】リフレッシュカウンタ２のカウント値を２
ずつ増分し、プリデコード回路５において、センス動作
完了後、アドレスビットＲＡ＜０＞の縮退動作を実行さ
せることにより、対をなすサブワード線が選択される。
すなわち、まず偶数アドレスの行に対応するサブワード
線が選択状態へ駆動されてセンス動作が行なわれた後、
アドレスビットＲＡ＜０＞の縮退動作により、偶数アド
レスの選択状態のサブワード線と対をなす奇数アドレス
の行に対応するサブワード線が選択状態へ駆動され、ツ
インセルモードの単位セルが選択されてデータ書込が実
行される。以降、この動作が、リフレッシュカウンタ２
のカウント値が更新され、スリープモードエントリ時の
カウント値（たとえばｍ）に到達するまで繰返し実行さ
れる。
【０１６１】リフレッシュカウンタ２のカウント値ＱＡ
が出発アドレスｍに戻り、アドレス（ｍ−２）へのツイ
ンセルモードでのデータ再書込が完了すると、ツインセ
ル書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥが
非活性状態となる。以降、このツインセルモード指示信
号Ｔ＿ＭＯＤＥ＿ｎはＬレベルの非活性状態を維持す
る。プリデコード回路５においては、スリープモード指
示信号ＳＬＥＥＰ＿ＭＯＤＥ＿ｎが活性状態のＬレベル
の間、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎがＬ
レベルの活性状態に固定されるため、常時縮退動作を実
行し、リフレッシュカウンタ２の出力カウントビットＱ
Ａ＜１１：０＞に従って２本の対をなすサブワード線が
同時に選択状態へ駆動され、リフレッシュ動作が実行さ
れる。
【０１６２】図１３は、図１１に示すツインセルモード
コントロール回路６の構成の一例を示す図である。図１
３において、ツインセルモードコントロール回路６は、
メインセンスアンプ活性化信号ＳＯの立上がり（活性
化）を所定時間遅延する立上がり遅延回路６ａと、ツイ
ンセル書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤ
Ｅとスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥを受
けるＡＮＤ回路６ｂと、立上がり遅延回路６ａの出力信
号を反転するインバータ回路６ｃと、インバータ回路６
ｃの出力信号とＡＮＤ回路６ｂの出力信号を受けるＮＡ
ＮＤ回路６ｄと、ＮＡＮＤ６ｄの出力信号とスリープモ
ード指示信号ＳＬＥＥＰ＿ＭＯＤＥを受けてツインセル
モード指示信号Ｔ＿ＭＯＤＥ＿ｎを出力するＮＡＮＤ回
路６ｅを含む。次に、この図１３に示すツインセルモー
ドコントロール回路の動作を、図１４に示す信号波形図
を参照して説明する。
【０１６３】スリープモード指示信号ＳＬＥＥＰ＿ＭＯ
ＤＥがＬレベルの非活性状態のときには、ＮＡＮＤ回路
６ｅからのツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎ
はＨレベルにある。
【０１６４】スリープモードに入り、スリープモード指
示信号ＳＬＥＥＰ＿ＭＯＤＥがＨレベルに立上がると、
ＮＡＮＤ回路６ｅがインバータとして動作する。このと
きまた、ツインセル書込モード指示信号ＴＷＣ＿ＷＲＩ
ＴＥ＿ＭＯＤＥも、すべてのツインセルモード単位セル
にデータが書込まれる間、Ｈレベルとなる。したがっ
て、ＡＮＤ回路６ｂの出力信号がＨレベルとなり、ＮＡ
ＮＤ回路６ｄがインバータとして動作する。この状態に
おいては、ＮＡＮＤ回路６ｄおよび６ｅがともにインバ
ータとして動作しており、ツインセルモード指示信号Ｔ
＿ＭＯＤＥ＿ｎは、立上がり遅延回路６ａの出力信号を
反転した信号となる。立上がり遅延回路６ａはメインセ
ンスアンプ活性化信号ＳＯの立上がり（活性化）を所定
時間遅延している。したがって、リフレッシュ活性化信
号ＲＥＦ＿ＲＡＳが活性され、所定のタイミングでメイ
ンセンスアンプ活性化信号ＳＯが活性化されると、これ
より遅れてツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎ
が活性状態となる。メインセンスアンプ活性化信号ＳＯ
が活性化されてから所定期間が経過すると、リフレッシ
ュ活性化信号ＲＥＦ＿ＲＡＳが非活性化され、応じてメ
インセンスアンプ活性化信号ＳＯも非活性状態となり、
ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎもＨレベル
となる。この動作が、全単位セルにデータが再書込され
るまで繰返し実行される。
【０１６５】全単位セルに対するデータ再書込が完了す
ると、ツインセル書込モード指示信号ＴＷＣ＿ＷＲＩＴ
Ｅ＿ＭＯＤＥがＬレベルとなる。応じて、ＡＮＤ回路６
ｂの出力信号がＬレベルとなり、ＮＡＮＤ回路６ｄの出
力信号が、立上がり遅延回路６ａの出力信号の論理レベ
ルにかかわらず、Ｈレベルとなる。ＮＡＮＤ回路６ｅ
は、その両入力にＨレベルの信号を受取り、したがっ
て、ツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎは、ス
リープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥがＨレベル
の活性状態にある間Ｌレベルに固定される。
【０１６６】したがって、ツインセル書込モード時に
は、対をなすサブワード線が順次活性化され、以降のセ
ルフリフレッシュモード時においては、対をなすサブワ
ード線が同時に選択状態へ駆動される。
【０１６７】図１５は、図１１に示すリフレッシュカウ
ンタ２の構成の一例を示す図である。図１５において、
リフレッシュカウンタ２は、１２段のＤ型フリップフロ
ップ２ａ０−２ａ１１と、スリープモード指示信号ＳＬ
ＥＥＰ＿ＭＯＤＥを反転するインバータ２ｂと、インバ
ータ２ｂの出力信号に従って初段のＤ型フリップフロッ
プ２ａ０の出力ＺＱからの信号と補のリフレッシュ活性
化指示信号ＲＥＦ＿ＡＣＴ＿ｎの一方を選択してＤ型フ
リップフロップ２ａ１のクロック入力へ与えるマルチプ
レクサ２ｃと、補のリフレッシュ活性化指示信号ＲＥＦ
＿ＡＣＴ＿ｎと補のスリープモード指示信号ＳＬＥＥＰ
＿ＭＯＤＥ＿ｎを受けてＤ型フリップフロップ２ａ０の
クロック入力へその出力信号を与えるＡＮＤ回路２ｄ
と、Ｄ型フリップフロップ２ａ０の出力Ｑからの信号と
補のスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥ＿ｎ
とを受けてリフレッシュアドレスビットＱＡ＜０＞を出
力するＡＮＤ回路２ｅを含む。
【０１６８】Ｄ型フリップフロップ２ａ１−２ａ１１
は、それぞれ前段のフリップフロップの出力ＺＱをクロ
ック入力に受ける。Ｄ型フリップフロップ２ａ１−２ａ
１１の出力ＱからリフレッシュアドレスビットＱＡ＜１
＞−ＱＡ＜１１＞が出力される。
【０１６９】この図１５に示すリフレッシュカウンタ
は、リプルカウンタをベースにしている。１ビット／１
セルの通常動作モード時においては、補のスリープモー
ド指示信号ＳＬＥＥＰ＿ＭＯＤＥ＿ｎはＨレベルであ
り、ＡＮＤ回路２ｄおよび２ｅはバッファ回路として動
作する。またマルチプレクサ２ｃは、Ｄ型フリップフロ
ップ２ａ０の出力ＺＱからの出力信号を選択している。
したがって、この場合においては、リフレッシュ活性化
指示信号ＲＥＦ＿ＡＣＴが非活性化され、応じて補のリ
フレッシュ活性化指示信号ＲＥＦ＿ＡＣＴ＿ｎが活性化
されると、Ｄ型フリップフロップ２ａ０の出力ＺＱの状
態が変化する。
【０１７０】Ｄ型フリップフロップ２ａ１−２ａ１１各
々は、前段のフリップフロップの出力ＺＱからの出力信
号が“０”（Ｌレベル）から“１”（Ｈレベル）へ立上
がるときに自身の出力Ｑからの信号を変化させる。すな
わち、ビットＱＡ＜ｉ＞が０に戻ると、次のビットＱＡ
＜ｉ＋１＞が１に立上がる。したがって、１２ビットの
アドレスビットＱＡ＜１１＞−ＱＡ＜０＞が１ずつ増分
される。１ビット／１セルモード時において、オートリ
フレッシュコマンドが与えられたときに、リフレッシュ
カウンタ２がカウント動作を行なって、１ずつそのリフ
レッシュアドレスを増分する。
【０１７１】一方、スリープモード時においては、スリ
ープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥがＨレベル、
補のスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥ＿ｎ
がＬレベルとなり、リフレッシュアドレスの最下位ビッ
トＱＡ＜０＞が“０”に固定され、またＡＮＤ回路２ｄ
の出力信号がＬレベルであり、Ｄ型フリップフロップ２
ａ０は、リセット状態を維持する。ここで、スリープモ
ードエントリ時においては、リフレッシュアドレスカウ
ンタは一旦リセット信号ＲＳＴによりすべてビット値が
“０”にリセットされてもよい。
【０１７２】マルチプレクサ２ｃは、補のリフレッシュ
活性化信号ＲＥＦ＿ＡＣＴ＿ｎを選択してＤ型フリップ
フロップ２ａ１のクロック入力へ与えている。したがっ
て、このリフレッシュ動作が完了するごとに、Ｄ型フリ
ップフロップ２ａ１の出力ＱからのビットＱＡ＜１＞の
値が変化し、全体として、このリフレッシュアドレスビ
ットＱＡ＜１１＞−ＱＡ＜０＞は、２ずつ増分される。
これにより、１ビット／２セルモード（ツインセルモー
ド）において、リフレッシュアドレスを２ずつ増分させ
て、偶数ロウアドレスのワード線およびこれと対をなす
奇数ロウアドレスのサブワード線を同時に選択する。
【０１７３】図１６は、図１１に示すプリデコード回路
５の構成の一例を示す図である。図１６において、プリ
デコード回路５は、内部アドレスビットＲＡＦ＜０＞を
反転するインバータ５ａと、インバータ５ａの出力信号
とツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎを受けて
ロウアドレスビットＲＡＤ＜０＞を生成するＮＡＮＤ回
路５ｃと、インバータ５ａの出力信号を受けるインバー
タ５ｂと、インバータ５ｂの出力信号と補のスリープモ
ード指示信号ＳＬＥＥＰ＿ＭＯＤＥ＿ｎを受けて補の内
部ロウアドレスビットＺＲＡＤ＜０＞を生成するＮＡＮ
Ｄ回路５ｄと、アドレスビットＲＡＦ＜１＞を反転する
インバータ５ｅと、インバータ５ｅの出力信号を反転す
るインバータ５ｆとインバータ５ｆの出力ビットＲＡＤ
＜１＞とＮＡＮＤ回路５ｃからのロウアドレスビットＲ
ＡＤ＜０＞を受けてプリデコード信号Ｘ＜３＞を生成す
るＡＮＤ回路５ｇと、インバータ５ｅからのアドレスビ
ットＺＲＡＤ＜１＞とＮＡＮＤ回路５ｃからのロウアド
レスビットＲＡＤ＜０＞を受けてプリデコード信号Ｘ＜
１＞を生成するＡＮＤ回路５ｈと、ロウアドレスビット
ＲＡＤ＜１＞と補のアドレスビットＺＲＡＤ＜０＞を受
けてプリデコード信号Ｘ＜２＞を生成するＡＮＤ回路５
ｉと、アドレスビットＺＲＡＤ＜１＞およびＺＲＡＤ＜
０＞を受けてプリデコード信号Ｘ＜０＞を生成するＡＮ
Ｄ回路５ｊを含む。
【０１７４】スリープモードに入ると、補のスリープモ
ード指示信号ＳＬＥＥＰ＿ＭＯＤＥ＿ｎがＬレベルとな
り、応じてＮＡＮＤ回路５ｄからのアドレスビットＺＲ
ＡＤ＜０＞がＨレベルとなる。したがって、プリデコー
ド信号Ｘ＜０＞およびＸ＜２＞の一方がアドレスビット
ＲＡＤ＜１＞の値に応じてＨレベルとなる。アドレスビ
ットＲＡＤ＜１＞が“０”であれば、プリデコード信号
Ｘ＜０＞が“１”となる。この状態で、ツインセルモー
ド指示信号Ｔ＿ＭＯＤＥ＿ｎがＬレベルとなると、ＮＡ
ＮＤ回路５ｃからのアドレスビットＲＡＤ＜０＞が
“１”となる。
【０１７５】スリープモード時においては、リフレッシ
ュアドレスビットＱＡ＜０＞は０に固定されており、ア
ドレスビットＲＡＦ＜０＞は“０”である。したがっ
て、このツインセルモード指示信号Ｔ＿ＭＯＤＥ＿ｎが
Ｌレベルとなると、プリデコード信号Ｘ＜３＞およびＸ
＜１＞の一方がアドレスビットＲＡＤ＜１＞の値に応じ
て活性状態へ駆動される。アドレスビットＲＡＤ＜１＞
が“０”であれば、プリデコード信号Ｘ＜１＞が選択状
態へ駆動される。したがって、ツインセル書込モード時
においては、たとえばプリデコード信号Ｘ＜０＞により
選択されるサブワード線が選択状態へ駆動された後、プ
リデコード信号Ｘ＜１＞で選択されるサブワード線が選
択状態へ駆動される。したがって、このツインセル書込
モード時においては、プリデコード信号Ｘ＜３：０＞
は、リフレッシュカウンタのアドレスビットＱＡ＜１：
０＞のセルフリフレッシュモードエントリ時の出発アド
レスが（００）の場合、＜０００１＞→＜００１１＞→
＜０１００＞→＜１１００＞→＜０００１＞→のように
変化し、ツインセル書込モード時においては、偶数アド
レスのサブワード線および対となる奇数アドレスのワー
ド線サブワード線が適当な時間差をつけて選択状態へ駆
動される。
【０１７６】このツインセル書込モードが完了すると、
スリープモードにおいて、ツインセルモードでのリフレ
ッシュが実行される。この場合には、ツインセルモード
指示信号Ｔ＿ＭＯＤＥ＿ｎがＬレベルに固定されてお
り、アドレスビットＲＡＤ＜０＞およびＺＲＡＤ＜０＞
がともに“１”にあり、アドレスビットＲＡＦ＜０＞が
縮退状態に設定されており、プリデコード信号Ｘ＜０＞
およびＸ＜１＞の組またはＸ＜２＞およびＸ＜３＞の組
の一方が同時に選択状態へ駆動される。
【０１７７】図１７は、図１１に示すサブデコード信号
発生回路７の構成を概略的に示す図である。図１７にお
いて、サブデコード信号発生回路７は、ワード線活性化
信号ＲＸＡＣＴとプリデコード信号Ｘ＜ｉ＞を受けてサ
ブデコードファースト信号ＺＳＤＦ＜ｉ＞を生成するＮ
ＡＮＤ回路７ａと、ＮＡＮＤ回路７ａからの周辺電源電
圧Ｖｃｃｐレベルの信号を昇圧電圧Ｖｐｐレベルの信号
に変換するレベル変換回路７ｂを含む。ここで、ｉ＝０
〜３である。
【０１７８】ワード線活性化信号ＲＸＡＣＴがＨレベル
の活性状態となると、プリデコード信号Ｘ＜ｉ＞が選択
状態のＨレベルのときには、サブデコードファースト信
号ＺＳＤＦ＜ｉ＞がＬレベルの活性状態へ駆動される。
したがって、プリデコード信号Ｘ＜３：０＞に従ってサ
ブデコードファースト信号ＺＳＤＦ＜３：０＞が生成さ
れており、２つのプリデコード信号の組を同時に選択状
態へ駆動することにより、応じてサブデコードファース
ト信号も、２つのサブデコードファースト信号が同時に
選択状態へ駆動され、偶数ロウアドレスおよび奇数ロウ
アドレスのサブワード線が同時に選択状態に駆動され
る。したがって、セルフリフレッシュモード時、ツイン
セルモードでデータのリフレッシュおよびデータの書込
を行なうことができる。
【０１７９】図１８（Ａ）は、リフレッシュカウンタ２
に含まれるツインセル書込モード指示信号発生部の構成
を概略的に示す図である。図１８（Ａ）において、ツイ
ンセル書込モード指示信号発生部は、スリープモード指
示信号ＳＬＥＥＰ＿ＭＯＤＥの活性化に応答してワンシ
ョットのパルス信号を発生するワンショットパルス発生
回路２ｈと、このワンショットパルス発生回路２ｈの出
力パルス信号の立上がりに応答してセットされるセット
／リセットフリップフロップ２ｊを含む。このセット／
リセットフリップフロップ２ｊの出力Ｑからツインセル
書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥが出
力される。
【０１８０】このツインセル書込モード指示信号発生部
は、さらに、スリープモード指示信号ＳＬＥＥＰ＿ＭＯ
ＤＥがＨレベルとなるとアドレスビットＱＡ＜１１：１
＞を取込みラッチしかつ出力するラッチ回路２ｍと、ス
リープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥの立上がり
を所定時間ｔＤだけ遅延する立上がり遅延回路２ｉと、
立上がり遅延回路２ｉからの遅延スリープモード指示信
号ＳＭＤの立上がりに応答してラッチ回路２ｍから与え
られたアドレスビットＱＡＦ＜１１：１＞を取込みかつ
ラッチしかつ出力するラッチ回路２ｎと、アドレスビッ
トＱＡ＜１１：１＞とラッチ回路２ｎからのラッチアド
レスビットＱＡＬ＜１１：１＞の一致／不一致を識別す
る一致検出回路２ｐを含む。この一致検出回路２ｐから
の出力信号ＥＸがＨレベルとなると、セット／リセット
フリップフロップ２ｊがリセットされる。一致検出回路
２ｐは、アドレスビットＱＡ＜１１：１＞およびＱＡＬ
＜１１：１＞をそれぞれ各ビットずつ比較し全ビットに
ついて一致が検出されたときに、その出力信号ＥＸをＨ
レベルの一致検出状態に設定する。次に、図１８（Ａ）
に示すツインセル書込モード指示信号発生部の動作を図
１８（Ｂ）に示す信号波形図を参照して説明する。
【０１８１】スリープモード指示信号ＳＬＥＥＰ＿ＭＯ
ＤＥがＬレベルのときには、ラッチ回路２ｍおよび２ｎ
はともにスルー状態である。しかしながら、このワンシ
ョットパルス発生回路２ｈはパルスを発生しないため、
ツインセル書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿Ｍ
ＯＤＥはＬレベルを維持する。スリープモードエントリ
コマンドが与えられ、スリープモード指示信号ＳＬＥＥ
Ｐ＿ＭＯＤＥがＨレベルに立上がると、ワンショットパ
ルス発生回路２ｈからワンショットパルスのパルスが発
生され、セット／リセットフリップフロップ２ｊがセッ
トされ、ツインセル書込モード指示信号ＴＷＣ＿ＷＲＩ
ＴＥ＿ＭＯＤＥがＨレベルに立上がる。
【０１８２】このスリープモード指示信号ＳＬＥＥＰ＿
ＭＯＤＥが立上がるとラッチ回路２ｍがラッチ状態とな
り、そのときに与えられているアドレスビットＱＡ＜１
１：１＞を取込みラッチしかつ取込んだアドレスビット
をアドレスビットＱＡＦ＜１１：１＞として出力する。
したがって、このラッチ回路２ｍからのアドレスビット
ＱＡＦ＜１１：１＞は、スリープモード指示信号ＳＬＥ
ＥＰ＿ＭＯＤＥの立上がりに応答してラッチ状態とな
る。
【０１８３】このスリープモード指示信号ＳＬＥＥＰ＿
ＭＯＤＥの活性化に応答してリフレッシュ活性化信号Ｒ
ＥＦ＿ＲＡＳが発生されてリフレッシュ動作（セル書込
モード動作）が実行される。リフレッシュアレイ活性化
信号ＲＥＦ＿ＲＡＳがＬレベルとなるとアドレスビット
ＱＡ＜１１：１＞の値が１更新される。立上がり遅延回
路２ｉの遅延時間ｔＤは、スリープモードに入った後最
初のリフレッシュ活性化信号ＲＥＦ＿ＲＡＳに従ってリ
フレッシュ動作が実行されるまでに必要とされる時間以
上の長さを有する。したがって、このリフレッシュが実
行され、アドレスビットＱ＜１１：１＞の値が更新され
た後に、立上がり遅延回路２ｉからの遅延スリープモー
ド指示信号ＳＭＤに従って、ラッチ回路２ｎが、ラッチ
回路２ｍからのアドレスビットＱＡＦ＜１１：１＞を取
込みかつラッチしかつラッチアドレスビットＱＡＬ＜１
１：１＞として出力する。
【０１８４】ラッチ回路２ｍおよび２ｎは、以降ラッチ
状態を維持しており、アドレスビットＱＡ＜１１：１＞
の値が更新されても、これらのアドレスビットＱＡＦ＜
１１：１＞およびＱＡＬ＜１１：１＞の値は変化せず、
スリープモードエントリ時の最初にリフレッシュが行な
われた（ツインセルモード書込が行なわれた）アドレス
を指定する。以降所定の周期で、リフレッシュ活性化信
号ＲＥＦ＿ＲＡＳが活性化され、このリフレッシュ動作
完了ごとに、アドレスビットＱＡ＜１１：１＞が１更新
される。最終的に、アドレスビットＱＡ＜１１：１＞が
元のアドレスＱＡｓになると、一致検出回路２ｐからの
出力信号ＥＸがＨレベルとなり、セット／リセットフリ
ップフロップ２ｊがリセットされ、ツインセル書込モー
ド指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥが非活性化さ
れる。これにより、出発アドレスＱＡｓから全アドレス
ＱＡｓ−１までのアドレス（偶数アドレス）についての
ツインセルモードでのデータ書込が完了する。立上がり
遅延回路２ｉの遅延時間ｔＤは、適当な長さに定められ
ればよい。リフレッシュアドレスカウンタのカウント値
が一巡するまでに、ラッチ回路２ｎからのラッチアドレ
スビットＱＡＬ＜１１：１＞が、出発アドレスを示すカ
ウント値に設定されていればよいためである。
【０１８５】ラッチ回路２ｍおよび２ｎは、立上がりエ
ッジトリガ型のラッチ回路で構成されてもよい。またラ
ッチ回路２ｍはスリープモード指示信号ＳＬＥＥＰ＿Ｍ
ＯＤＥがＨレベルのときにラッチ状態となり、スリープ
モード指示信号ＳＬＥＥＰ＿ＭＯＤＥがＬレベルのとき
にスルー状態となるトランスファーゲートを含むラッチ
回路で構成されてもよい。この場合、ラッチ回路２ｎも
同様、遅延スリープモード指示信号ＳＭＤがＨレベルと
なるとラッチ状態となり、遅延スリープモード指示信号
ＳＭＤがＬレベルとなるとスルー状態となるトランスフ
ァーゲートを含むラッチ回路で構成されてもよい。
【０１８６】ラッチ回路２ｍおよび２ｎを設けることに
より、ツインセル書込モード時においてすべての偶数ア
ドレスに対しデータ再書込を行なった後にツインセル書
込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥを非活
性化することができる。
【０１８７】図１９は、図１１に示すセルフリフレッシ
ュタイマ９の構成を概略的に示す図である。図１９にお
いて、セルフリフレッシュタイマ９は、スリープモード
指示信号ＳＬＥＥＰ＿ＭＯＤＥの活性化時起動され、所
定の周期で発振するリングオシレータ９ａと、リングオ
シレータ９ａの出力パルスをカウントし、所定値に到達
するごとにリフレッシュ要求信号ＦＡＹを発生するカウ
ンタ９ｂを含む。このリングオシレータ９ａは、たとえ
ばスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥを一方
入力に受けるＮＡＮＤ回路をインバータ段として挿入す
る奇数段のインバータ列で構成される。スリープモード
時、カウンタ９ｂが所定値をカウントする毎にカウント
アップ信号を発生することにより、所定の間隔で、リフ
レッシュ要求信号ＦＡＹを発行することができる。
【０１８８】［変更例］図２０は、この発明の実施の形
態１の変更例の構成を概略的に示す図である。図２０に
おいて、メモリマットは８個のメモリアレイＭＡ０−Ｍ
Ａ７を含む。これらのメモリアレイＭＡ０−ＭＡ７は、
上位３ビットアドレスＲＡ＜１１：９＞で指定される。
メモリアレイＭＡ０−ＭＡ３は、ビットＲＡ＜１１＞が
０のときに指定される。メモリアレイＭＡ４−ＭＡ７の
領域は、アドレスビットＲＡ＜１１＞が“１”のときに
指定される。アドレスビットＲＡ＜１０：９＞により、
２つのメモリアレイが指定される。したがって、このス
リープモード時において、アドレスビットＲＡ＜１１＞
を“０”固定すれば、メモリアレイＭＡ０−ＭＡ３の領
域をデータ保持領域として利用することができる。
【０１８９】この場合、すべてのメモリアレイＭＡ０−
ＭＡ７を利用する場合に比べてリフレッシュ間隔を２倍
に長くすることができ、消費電流をより低減することが
できる。この場合、リフレッシュアドレスカウンタ２の
カウント値が一旦、初期値（０，０…０）にリセットさ
れる。
【０１９０】図２１は、この変更例におけるリフレッシ
ュカウンタ２の構成を概略的に示す図である。アドレス
ビットＱ＜０＞は、補のスリープモード指示信号ＳＬＥ
ＥＰ＿ＭＯＤＥ＿ｎとカウンタの最下位出力ビットＣＱ
＜０＞を受けるＡＮＤゲート２ｅａから生成される。こ
のＡＮＤゲート２ｅａは、図１５に示す構成のＮＡＮＤ
回路２ｅに対応する。カウンタの上位出力ビットＣＱ＜
１＞−ＣＱ＜１０＞が、リフレッシュアドレスビットＱ
＜１＞−Ｑ＜１０＞として利用される。一方、リフレッ
シュアドレスビットＱ＜１１＞に対しては、ハーフリフ
レッシュブロックサイズ指示信号ＨＲＢＳとスリープモ
ード指示信号ＳＬＥＥＰ＿ＭＯＤＥを受けるＮＡＮＤ回
路２ｓと、ＮＡＮＤ回路２ｓの出力信号とカウンタから
のカウントビットＣＱ＜１１＞を受けるＡＮＤ回路２ｔ
が設けられる。このＡＮＤ回路２ｔから、最上位アドレ
スビットＱ＜１１＞が生成される。
【０１９１】リフレッシュブロックサイズ指定信号ＨＲ
ＢＳは、メモリアレイＭＡ０−ＭＡ３の４メモリアレイ
を利用する場合にＨレベルに設定される。したがって、
スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥがＨレベ
ルとなり、スリープモードに入ると、ＮＡＮＤ回路２ｓ
の出力信号がＬレベルとなり、応じてリフレッシュアド
レスビットＱ＜１１＞が０に固定される。リフレッシュ
アドレスビットＱ＜１０：１＞でカウント動作が行なわ
れる（カウンタの回路構成は図１５と同じ）。これによ
り、図２０のメモリアレイＭＡ０−ＭＡ３に対しデータ
を行なうことができる。
【０１９２】なお、この構成を拡張すれば、４メモリア
レイＭＡ０−ＭＡ３、２メモリアレイＭＡ０およびＭＡ
１、および１メモリアレイＭＡ０の単位で、データ保持
領域を設定することができる。ビットＣＱ＜１１＞−Ｃ
Ｑ＜９＞各々に、ＡＮＤ回路２ｔおよびＮＡＮＤ回路２
ｓを設け、各リフレッシュブロックサイズに応じて、Ｎ
ＡＮＤ回路２ｓに与えられる信号の論理レベルを設定す
る。リフレッシュブロックサイズデータを、たとえばモ
ードレジスタに設定することにより、メモリアレイＭＡ
０のみをデータ保持記憶領域として利用する場合、メモ
リアレイＭＡ０およびＭＡ１をデータ保持領域として利
用する場合、およびメモリアレイＭＡ０−ＭＡ３をデー
タ保持領域として利用する場合のそれぞれの構成を実現
することができる。
【０１９３】図２２は、メモリアレイ単位でリフレッシ
ュデータ記憶領域を設定する場合の、ツインセル書込モ
ード指示信号発生部の構成を概略的に示す図である。図
２２において、ツインセル書込モード指示信号発生部
は、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥの活
性化に応答してワンショットパルス信号を発生するワン
ショットパルス発生回路２ｈと、ワンショットパルス発
生回路２ｈの出力パルスに応答してセットされるセット
／リセットフリップフロップ２ｉと、１／８リフレッシ
ュブロックサイズ指示信号ＲＢＳ／８の活性化時導通
し、リフレッシュアドレスビットＱ＜８＞をリセット入
力Ｒに結合するトランスファーゲート２ｕと、１／４リ
フレッシュブロックサイズ指示信号ＲＢＳ／４の活性化
時導通し、リフレッシュアドレスビットＱ＜９＞をリフ
レッシュ入力Ｒに伝達するトランスファーゲート２ｖ
と、１／２リフレッシュブロックサイズ指示信号ＲＢＳ
／２の活性化時導通し、リフレッシュアドレスビットＱ
＜１０＞をリフレッシュ入力Ｒに結合するトランスファ
ーゲート２ｗを含む。このセット／リセットフリップフ
ロップ２ｉは、リセット入力Ｒに与えられる信号の立下
がりに応答してリセットされる。セット／リセットフリ
ップフロップ２ｉの出力Ｑから、ツインセル書込モード
指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥが出力される。
【０１９４】１／８リフレッシュブロックサイズ指示信
号ＲＢＳ／８の活性化時、１つのメモリアレイＭＡ０を
データ保持領域として利用する。１／４リフレッシュブ
ロックサイズ指示信号ＲＢＳ／４の活性化時、１／４ブ
ロックすなわちメモリアレイＭＡ０およびＭＡ１をデー
タ保持領域として利用する。１／２リフレッシュブロッ
クサイズ指示信号ＲＢＳ／２の活性化時、リフレッシュ
ブロックデータ保持領域としてメモリアレイＭＡ０−Ｍ
Ａ３が利用される。メモリアレイＭＡ０のみがデータ保
持領域として利用される場合、リフレッシュアドレスビ
ットＱ＜８＞−Ｑ＜１＞の間でカウント動作が実行さ
れ、上位リフレッシュアドレスビットＱ＜１１：９＞
は、（０００）に設定される。したがって、この場合の
最大カウントアドレスビットＱ＜８＞がＨレベルからＬ
レベルに立下がれば、メモリアレイＭＡ０のツインセル
モードでのデータ書込が完了する。
【０１９５】同様に、１／４リフレッシュブロックサイ
ズ指示信号ＲＢＳ／４の活性化時、メモリアレイＭＡ０
およびＭＡ１がデータ保持領域として利用される。この
場合、リフレッシュアドレスビットＱ＜９：１＞の範囲
でカウント動作が実行され、リフレッシュアドレスビッ
トＱ＜１１：１０＞は“００”に固定される。したがっ
て、このリフレッシュアドレスビットＱ＜９＞が“１”
から“０”への変化により、メモリアレイＭＡ０および
ＭＡ１の偶数ロウアドレスに対するツインセルモードで
のデータ書込が完了したことが検出される。１／２リフ
レッシュブロックサイズ指示信号ＲＢＳ／２の活性化時
は、メモリアレイＭＡ０−ＭＡ３がデータ保持領域とし
て利用される。この状態においては、リフレッシュアド
レスビットＱ＜１１＞が“０”に固定され、リフレッシ
ュアドレスビットＱ＜１０：１＞の範囲でカウント動作
が実行される。したがって最上位のリフレッシュアドレ
スビットＱ＜１０＞の“１”から“０”の変化により、
このメモリアレイＭＡ０−ＭＡ３の偶数ロウアドレスに
対するツインセルモードでのデータ書込が完了したこと
が検出される。
【０１９６】リフレッシュブロック際す指示信号ＲＢＳ
／８、ＲＢＳ／４およびＲＢＳ／２に応じて、リフレッ
シュアドレスビットＱ＜９＞、Ｑ＜１０＞およびＱ＜１
１＞を選択的に“０”に固定することにより、リフレッ
シュアドレスビットの変化領域を設定することができ
る。この構成では、ツインセル書込モード時のリフレッ
シュ要求信号ＦＡＹの発行周期を短くし、ツインセルモ
ードでの再書込の前にデータが破壊するのを防止する。
また、これに代えて、セルフリフレッシュエントリ時の
ブロックサイズに応じたカウントビットを出発アドレス
として、全アドレスの再書込みが行なわれたか否かの判
定が行なわれてもよい。
【０１９７】図２３は、リフレッシュブロックサイズ可
変構成におけるリフレッシュタイマ９の構成を概略的に
示す図である。図２３において、リフレッシュタイマ９
は、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥの活
性化時起動され、所定の周期で発振信号を生成するリン
グオシレータ９ｃと、リングオシレータ９ｃの発振信号
をカウントするカウンタ９ｄと、リフレッシュブロック
サイズ指示信号ＲＢＳ／１の活性化時導通しカウンタ９
ｄの所定のカウントビットを選択して、リフレッシュ要
求信号ＦＡＹを生成するトランスファーゲート９ｅと、
リフレッシュブロックサイズ指示信号ＲＢＳ／２の活性
化時導通しカウンタ９ｄの所定ビットを選択して、リフ
レッシュ要求信号ＦＡＹを生成するトランスファーゲー
ト９ｆと、リフレッシュブロックサイズ指示信号ＲＢＳ
／４の活性化時導通しカウンタ９ｄの所定のビットを選
択してリフレッシュ要求信号ＦＡＹを生成するトランス
ファーゲート９ｇと、リフレッシュブロックサイズ指示
信号ＲＢＳ／８の活性化時導通しカウンタ９ｄの最上位
カウントビットを選択してリフレッシュ要求信号ＦＡＹ
を生成するトランスファーゲート９ｈを含む。カウンタ
９ｄは、このリフレッシュ要求信号ＦＡＹが活性化され
ると再びリセットされて、その初期値からカウント動作
を開始する。これらのトランスファーゲート９ｅ−９ｈ
が選択するカウンタ９ｄのカウントビットは１桁ずつ位
置がずれている。したがってリフレッシュブロックサイ
ズが小さくなるにつれて、リフレッシュ要求信号ＦＡＹ
が発行される周期が長くなる。これにより、リフレッシ
ュブロックサイズに応じてリフレッシュ間隔を変更する
ことができる。
【０１９８】図２４はリフレッシュタイマ９の変更例の
構成を示す図である。図２４において、リフレッシュタ
イマ９は、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤ
Ｅの活性化に応答して起動される可変リングオシレータ
９ｉと、可変リングオシレータ９ｉの出力信号をカウン
トし所定値に到達するとリフレッシュ要求信号ＦＡＹを
発生するカウンタ９ｂを含む。可変リングオシレータ９
ｉは、リフレッシュブロックサイズ指示信号ＲＢＳ／
１、ＲＢＳ／２、ＲＢＳ／４およびＲＢＳ／８に応じて
そのリング段数が増加する。したがって、リフレッシュ
ブロックサイズが全メモリアレイＭＡ０−ＭＡ７のとき
には、可変リングオシレータ９ｉの発振周期が最も短
く、リフレッシュブロックサイズＲＢＳ／８が活性状態
にあり、メモリアレイＭＡ０のリフレッシュのみが行な
われる場合には、可変リングオシレータ９ｉの発振周期
が最も長くなる。したがって、カウンタ９ｂから発生さ
れるリフレッシュ要求信号ＦＡＹは、全メモリアレイＭ
Ａ０−ＭＡ７のリフレッシュを行なう場合のリフレッシ
ュ間隔よりも、リフレッシュブロックサイズが小さくさ
れるにつれてそのリフレッシュ要求信号ＦＡＹの発行間
隔が長くなる。これにより、スリープモード時のリフレ
ッシュ回数を低減でき、消費電流を低減することができ
る。
【０１９９】［変更例２］図２５は、この発明の実施の
形態１の変更例２のセルフリフレッシュタイマ９の構成
を概略的に示す図である。図２５において、セルフリフ
レッシュタイマ９は、スリープモード指示信号ＳＬＥＥ
Ｐ＿ＭＯＤＥの活性化時起動されて発振動作を行なう可
変リングオシレータ９ｊと、この可変リングオシレータ
９ｊの出力信号をカウントし、カウント値が所定値に到
達するとリフレッシュ要求信号ＦＡＹを発行するカウン
タ９ｋを含む。この可変リングオシレータ９ｊは、ツイ
ンセル書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤ
Ｅの活性化時その段数が小さくされ、発振周期が短くさ
れる。ツインセル書込モード時においては、１ビット／
１セルモードで一旦記憶されたデータを、１ビット／２
セルモードの単位セルにデータを書込む必要がある。し
たがって、１ビット／１セルモードでのメモリセルのリ
フレッシュ時間により、このツインセル書込モード時の
データ保持時間が決定される。このツインセル書込モー
ド時において、たとえばリフレッシュカウンタ２のカウ
ント値を（０，０・・・０）にリセットする場合、１ビ
ット／１セルモードの単位セルに書込まれたデータが消
失する可能性がある。そこで、ツインセル書込モード時
においては可変リングオシレータ９ｊの発振周期を短く
し、１ビット／１セルモード時のリフレッシュ間隔（オ
ートリフレッシュコマンド発行間隔）で、ツインセルモ
ード単位セルへの書込を実行する。これにより、ツイン
セル書込モード動作期間を短縮することができ、また確
実に、１ビット／１セルモードの単位セルに書込まれた
データを、破壊することなく１ビット／２セルモード
（ツインセルモード）の単位セルに再書込することがで
きる。
【０２００】なお、この変更例２においては、図２５に
おいて括弧で示すようにカウンタ９ｋのカウントアップ
値を、ツインセル書込モード時に変更するように構成さ
れてもよい。ツインセル書込モード時に、カウンタ９ｋ
のカウント範囲を小さくし、リフレッシュ要求信号ＦＡ
Ｙが発行される周期を短くする。
【０２０１】以上のように、この発明の実施の形態１に
従えば、データ保持を行なう動作モード時においては、
１ビット／２セルモード（ツインセルモード）でデータ
を記憶するように構成しており、リフレッシュ間隔を長
くすることができ、応じてリフレッシュ回数を低減で
き、消費電力を大幅に低減することができる。
【０２０２】［実施の形態２］図２６は、この発明の実
施の形態２に従う半導体記憶装置の要部の構成を示す図
である。図２６においては、１つのセンスアンプＳＡに
関連する部分の構成を示す。このセンスアンプＳＡは、
一方のメモリサブアレイのビット線ＢＬＬおよびＺＢＬ
Ｌにビット線分離ゲートＢＩＧＬを介して結合され、ま
た他方のメモリアレイのビット線ＢＬＲおよびＺＢＬＲ
にビット線分離ゲートＢＩＧＲを介して結合される。セ
ンスアンプＳＡは、交差結合されるＰチャネルＭＯＳト
ランジスタＰ１およびＰ２と、交差結合されるＮチャネ
ルＭＯＳトランジスタＮ１およびＮ２を含む。Ｐチャネ
ルＭＯＳトランジスタＰ１およびＰ２は、共通ビット線
ＣＢＬおよびＺＣＢＬの高電位のビット線電位をアレイ
電源電圧ＶＣＣＳレベルに駆動する。ＮチャネルＭＯＳ
トランジスタＮ１およびＮ２は活性化時、共通ビット線
ＣＢＬおよびＺＣＢＬの低電位のビット線を接地電圧レ
ベルに駆動する。
【０２０３】このセンスアンプＳＡに対し、センス駆動
回路ＳＤＫが設けられる。このセンス駆動回路ＳＤＫ
は、所定数のセンスアンプＳＡに対し１つ設けられる。
センス駆動回路ＳＤＫは、センス活性化信号ＺＳＯＰの
活性化時導通し、センス共通電源線Ｓ２Ｐにアレイ電源
電圧ＶＣＣＳを伝達するＰチャネルＭＯＳトランジスタ
Ｐ３と、スリープモード時活性化されるセンスアンプ活
性化信号ＺＳＯＰ＿Ｓの活性化時導通し、センス共通電
源線Ｓ２Ｐにアレイ電源電圧ＶＣＣＳを伝達するＰチャ
ネルＭＯＳトランジスタＰ４と、センスアンプ活性化信
号ＳＯＮの活性化時導通し、センス共通接地線Ｓ２Ｎに
接地電圧を伝達するＮチャネルＭＯＳトランジスタＮ３
と、スリープモード時のセンスアンプ活性化信号ＳＯＮ
＿Ｓの活性化時導通し、センス共通接地線Ｓ２Ｎに接地
電圧を伝達するＮチャネルＭＯＳトランジスタＮ４を含
む。ＭＯＳトランジスタＰ４およびＮ４は、それぞれ、
ＭＯＳトランジスタＰ３およびＮ３よりも電流駆動力
（チャネル幅とチャネル長との比）が小さく設定され
る。
【０２０４】センス周辺回路として、ビット線ＢＬＬお
よびＺＢＬＬには、ビット線イコライズ指示信号ＢＬＥ
ＱＬの活性化時活性化され、ビット線ＢＬＬおよびＺＢ
ＬＬにプリチャージ電圧ＶＢＬを伝達しかつこれらのビ
ット線ＢＬＬおよびＺＢＬＬ電位をイコライズするビッ
ト線イコライズ回路ＢＥＱＬが設けられる。ビット線Ｂ
ＬＲおよびＺＢＬＲに対しビット線イコライズ指示信号
ＢＬＥＱＲの活性化時活性化され、ビット線ＢＬＲおよ
びＺＢＬＲを電気的に短絡しかつプリチャージ電圧ＶＢ
Ｌをこれらのビット線ＢＬＲおよびＺＢＬＲへ伝達する
ビット線イコライズ回路ＢＥＱＲが設けられる。
【０２０５】また、共通ビット線ＣＢＬおよびＺＣＢＬ
に対し、列選択線ＣＳＬ上の列選択信号に応答して導通
し、共通ビット線ＣＢＬおよびＺＣＢＬをグローバルデ
ータ線ＧＩＯおよびＺＧＩＯで結合する列選択ゲートＣ
ＳＧが設けられる。グローバルデータ線ＧＩＯおよびＺ
ＧＩＯはグローバルデータ線対ＧＩＯＰを構成し、メモ
リマット上を列方向に延在して配設される。
【０２０６】この図２６に示すセンス駆動回路ＳＤＫの
構成において、通常動作モード時においては、センスア
ンプ活性化信号ＺＳＯＰおよびＳＯＮが活性化され、セ
ンス共通電源線Ｓ２Ｐおよびセンス共通接地線Ｓ２Ｎ
は、それぞれ比較的大きな電流駆動力を有するＭＯＳト
ランジスタＰ３およびＮ３により駆動される。一方、ス
リープモード時においては、センスアンプ活性化信号Ｚ
ＳＯＰ＿ＳおよびＳＯＮ＿Ｓが活性化され、センス共通
電源線Ｓ２Ｐおよびセンス共通接地線Ｓ２Ｎは、比較的
小さな電流駆動力を有するＭＯＳトランジスタＰ４およ
びＮ４により、比較的緩やかに駆動される。
【０２０７】スリープモード時には、高速動作は何ら要
求されない（データアクセスは行なわれない）。したが
って、このセンス駆動用のＭＯＳトランジスタＰ４およ
びＮ４の電流駆動力を小さくして、センスアンプＳＡが
センス共通電源線ＳＰおよびセンス共通接地線Ｓ２Ｎの
電圧変化に従って共通ビット線ＣＢＬおよびＺＣＢＬを
緩やかに駆動しても、何ら問題は生じない。センス動作
時のピーク電流が低減され、応じてスリープモード時の
平均消費電流をさらに低減することができる。
【０２０８】図２７は、センス駆動回路ＳＤＫの配置を
概略的に示す図である。図２７においては、１つのメモ
リアレイにおける２つのメモリサブアレイの部分の構成
を概略的に示す。メモリサブアレイＭＳＡ０およびＭＳ
Ａ１それぞれの列方向の上下側に、センスアンプバンド
ＳＡＢが配置される。これらのセンスアンプバンドＳＡ
Ｂには、メモリサブアレイＭＳＡ０およびＭＡＳＡ１そ
れぞれのビット線対に対応してセンスアンプＳＡが配置
される。メモリサブアレイＭＳＡ０およびＭＳＡ１の行
方向において隣接する領域においてサブワードドライバ
帯ＳＷＤＢが配置される。サブワードドライバ帯ＳＷＤ
Ｂにおいては、それぞれメモリサブアレイＭＳＡ０およ
びＭＳＡ１のサブワード線を駆動するためのサブワード
ドライバが配置される。サブワードドライバ帯ＳＷＤＢ
とセンスアンプ帯ＳＡＢの交差領域ＣＲに、センス駆動
回路ＳＤＫが配置される。行方向に整列するセンスアン
プバンドＳＡＢに対し、センス共通電源線Ｓ２Ｐおよび
センス共通接地線Ｓ２Ｎが行方向に延在して配設され
る。センス共通電源線Ｓ２Ｐおよびセンス共通接地線Ｓ
２Ｎに対し所定の間隔でセンス駆動回路ＳＤＫを配置す
ることにより、これらのセンス共通電源線Ｓ２Ｐおよび
センス共通接地線Ｓ２Ｎ上の電圧分布を抑制し、正確な
センス動作を実現する。
【０２０９】図２８は、センス制御回路の構成を概略的
に示す図である。図２８において、センス制御回路は、
メインセンスアンプ活性化信号ＳＯをバッファ処理して
メインセンス活性化信号ＳＯＰＭおよびＳＯＮＭをそれ
ぞれ生成するバッファ回路２０ａおよび２０ｂと、スリ
ープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥを反転するイ
ンバータ２０ｃと、バッファ回路２０ａの出力信号ＳＯ
ＰＭとスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥを
受けてスリープモード時のセンスアンプ活性化信号ＺＳ
ＯＰ＿Ｓを発生するＮＡＮＤ回路２０ｄと、インバータ
回路２０ｃの出力信号とメインセンス活性化信号ＳＯＰ
Ｍを受けて通常動作モード時のセンスアンプ活性化信号
ＺＳＯＰを発生するＮＡＮＤ回路２０ｅと、スリープモ
ード指示信号ＳＬＥＥＰ＿ＭＯＤＥとバッファ回路２０
ｂからのメインセンス活性化信号ＳＯＮＭを受けてスリ
ープ動作モード時のセンスアンプ活性化信号ＳＯＮ＿Ｓ
を発生するＡＮＤＯ回路２０ｆと、メインセンス活性化
信号ＳＯＮＭとインバータ２０ｃの出力信号とを受けて
通常動作モード時のセンスアンプ活性化信号ＳＯＮを発
生するＡＮＤ回路２０ｇを含む。これらのＮＡＮＤ回路
２０ｄおよび２０ｅおよびＡＮＤ回路２０ｆおよび２０
ｇの出力するセンスアンプ活性化信号は、さらに、それ
ぞれブロック選択信号ＢＳにより、最終的に選択的に活
性化される。センスアンプ帯を共有するメモリアレイが
選択状態となったときに、このセンスアンプ帯に対する
センスアンプ活性化信号が活性化される。
【０２１０】スリープモード時においては、スリープモ
ード指示信号ＳＬＥＥＰ＿ＭＯＤＥがＨレベルに設定さ
れ、インバータ２０ｃの出力信号がＬレベルに固定され
る。したがって、ＡＮＤ回路２０ｅからのセンスアンプ
活性化信号ＺＳＯＰがＨレベルに保持され、またＡＮＤ
回路２０ｇからのセンスアンプ活性化信号ＳＯＮがＬレ
ベルに固定される。一方、ＮＡＮＤ回路２０ｄがインバ
ータとして動作し、メインセンス活性化信号ＳＯＰＭに
従ってセンスアンプ活性化信号ＺＳＯＰ＿Ｓを生成す
る。またＡＮＤ回路２０ｆがバッファ回路として動作
し、メインセンス活性化信号ＳＯＮＭに従ってセンスア
ンプ活性化信号ＳＯＮ＿Ｓを発生する。
【０２１１】通常動作モード時においては、スリープモ
ード指示信号ＳＬＥＥＰ＿ＭＯＤＥがＬレベルであり、
インバータ２０ｃの出力信号がＨレベルとなる。この状
態においては、センスアンプ活性化信号ＺＳＯＰ＿Ｓは
Ｈレベルに固定され、またセンスアンプ活性化信号ＳＯ
Ｎ＿Ｓが、Ｌレベルに固定される。ＮＡＮＤ回路２０ｅ
がインバータとして動作し、メインセンス活性化信号Ｓ
ＯＰＭを反転してセンスアンプ活性化信号ＺＳＯＰを発
生する。ＡＮＤ回路２０ｇが、バッファ回路として動作
し、センス活性化信号ＳＯＮＭに従ってセンス信号ＳＯ
Ｍを発生する。
【０２１２】この図２８に示す構成を利用して、図２６
に示すセンス駆動回路ＳＤＫを駆動することにより、ス
リープモード時のセンス電流（直流電流）を低減するこ
とができ、スリープモード時の直流消費電力を低減する
ことができる。
【０２１３】なお、センスアンプ活性化信号ＺＳＯＰ＿
ＳおよびＳＯＮ＿Ｓは、ツインセル書込モード完了後の
リフレッシュ期間（セルリフレッシュモード）のみ活性
化されてもよい。
【０２１４】［実施の形態３］図２９は、この発明の実
施の形態３に従う混載ＤＲＡＭの動作を示す信号波形図
である。図２９において、ビット線プリチャージ電圧Ｖ
ＢＬを発生するＶＢＬ発生回路は、スリープモード時に
動作を停止する。また、センスアンプ活性化信号とし
て、図２６に示すスリープモード時のセンスアンプ活性
化信号ＺＳＯＰ＿ＳおよびＳＯＮ＿Ｓを使用する。
【０２１５】ワード線として、サブワード線ＳＷＬＬ＜
０＞およびＳＷＬＲ＜１＞を考える。サブワード線選択
動作前に、センスアンプ活性化信号ＳＯＮ＿ＳおよびＺ
ＳＯＰ＿Ｓを非活性状態に駆動する。センスアンプ活性
化信号ＳＯＮ＿ＳおよびＺＳＯＰ＿Ｓの非活性化に応答
してワンショットでビット線イコライズ指示信号ＢＬＥ
Ｑを発生する。これにより、センスアンプＳＡ（図２６
参照）によりラッチされていたＨレベルおよびＬレベル
の電圧が、それぞれ共通ビット線ＣＢＬおよびＺＣＢＬ
から対応のビット線ＢＬおよびＺＢＬに伝達される。こ
のビット線ＢＬおよびＺＢＬのイコライズ動作完了後、
サブワード線ＳＷＬＬ＜０＞およびＳＷＬＲ＜１＞を選
択状態へ駆動する。
【０２１６】サブワード線ＳＷＬＬ＜０＞およびＳＷＬ
Ｒ＜１＞を選択状態へ駆動した後、再び所定のタイミン
グでセンスアンプ活性化信号ＳＯＮ＿ＳおよびＺＳＯＰ
＿Ｓを活性状態へ駆動し、ビット線ＢＬＬおよびＺＢＬ
の電位を差動増幅しかつラッチする。所定期間が経過す
ると、サブワード線ＳＷＬＬ＜０＞およびＳＷＬＲ＜１
＞を非選択状態へ駆動する。このとき、センスアンプ活
性化信号ＳＯＮ＿ＳおよびＺＳＯＰ＿Ｓは、次のリフレ
ッシュ要求が与えられるまで、活性状態を維持する。セ
ンスアンプＳＡのラッチ状態時においては、図２６に示
すＭＯＳトランジスタＰ４およびＮ４がセンスアンプＳ
Ａを駆動しており、このセンスアンプＳＡのラッチ能力
は小さい。
【０２１７】スリープモード時においては、Ｈレベル読
出電圧ΔＶ１（≧０）とＬレベル読出電圧ΔＶ２（≦
０）の電位差ΔＶ１−ΔＶ２を、センスアンプＳＡがセ
ンスする。したがって、この電圧差は十分大きく、サブ
ワード線の電圧が立上がる前のビット線プリチャージ電
圧は、中間電圧ＶＣＣＳ／２から多少ずれてもセンス動
作には悪影響は及ぼさない。ワード線選択動作前にセン
スアンプを非活性状態として、次いで、ビット線イコラ
イズ指示信号ＢＬＥＱを所定期間活性状態としてビット
線を電気的に短絡して、ＨレベルデータおよびＬレベル
データの電荷の移動により、各ビット線をほぼ中間電圧
レベルにプリチャージする。
【０２１８】なお、ビット線イコライズ指示信号ＢＬＥ
Ｑおよびセンスアンプ活性化信号ＳＯＮ＿ＳおよびＺＳ
ＯＰ＿Ｓの電圧レベルがアレイ電源電圧ＶＣＣＳよりも
高くなっているのは、高速駆動するために周辺電源電圧
ＶＣＣＰを利用しているためである。サブワード線ＳＷ
ＬＬ＜０＞およびＳＷＬＲ＜１＞へは、これらの周辺電
源電圧およびアレイ電源電圧ＶＣＣＳよりも高い昇圧電
圧ＶＰＰが伝達される。
【０２１９】図３０は、この発明の実施の形態３におけ
るＶＢＬ発生回路の構成を概略的に示す図である。図３
０において、ＶＢＬ発生回路は、活性化時中間電圧ＶＣ
ＣＳ／２を発生する中間電圧発生回路２１と、導通時中
間電圧発生回路２１へアレイ電源電圧ＶＣＣＳを伝達す
るＰチャネルＭＯＳトランジスタ２２と、ツインセル書
込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥを反転
するインバータ２３と、インバータ２３の出力信号とス
リープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥを受けて電
源トランジスタ（ＰチャネルＭＯＳトランジスタ）２２
の導通／非導通を制御するＡＮＤ回路２４を含む。
【０２２０】通常動作モード時においては、ＡＮＤ回路
２４からのセルフリフレッシュモード指示信号ＳＲＦ
は、Ｌレベルであり、電源トランジスタ２２が導通し、
中間電圧発生回路２１は、アレイ電源電圧ＶＣＣＳに従
って中間電圧ＶＣＣＳ／２を生成してビット線プリチャ
ージ電圧ＶＢＬを生成する。
【０２２１】スリープモード時において、ツインセル書
込モード時においては、セルフリフレッシュモード指示
信号ＳＲＦはＬレベルであり、電源トランジスタ２２が
導通状態にあり、中間電圧発生回路２１は、中間電圧Ｖ
ＣＣＳ／２レベルの電圧を発生する。ツインセル書込モ
ードが完了すると、ＡＮＤ回路２４の出力信号ＳＲＦが
Ｈレベルとなり、電源トランジスタ２２が非導通状態と
なる。応じて、中間電圧発生回路２１が電源ノードから
切離され、中間電圧発生動作を停止し、ビット線プリチ
ャージ電圧ＶＢＬはフローティング状態となり接地電圧
レベルへ徐々に低下する。
【０２２２】なお、図３０に示す構成において、中間電
圧発生回路２１の接地ノード側にも、電流源トランジス
タを設け、信号ＳＲＦが活性状態のとき非導通状態とな
るようにしてもよい。すなわち、中間電圧発生回路２１
を電源ノードおよび接地ノードからともに切離すように
構成してもよい。また、信号ＳＦＲの活性化時、プリチ
ャージ電圧ＶＢＬを接地電圧に固定するように、接地用
トランジスタを設けてもよい。
【０２２３】図３１は、ビット線イコライズ回路の構成
を示す図である。図３１において、ビット線イコライズ
回路ＢＥＱは、ビット線イコライズ指示信号ＢＬＥＱの
活性化時導通しビット線ＢＬおよびＺＢＬを電気的に短
絡するイコライズ用のＮチャネルＭＯＳトランジスタＴ
１と、ビット線プリチャージ指示信号ＢＬＰＲの活性化
時導通し、ビット線ＢＬおよびＺＢＬにビット線プリチ
ャージ電圧ＶＢＬを伝達するプリチャージ用のＮチャネ
ルＭＯＳトランジスタＴ２およびＴ３を含む。
【０２２４】通常動作モード時においては、ビット線イ
コライズ指示信号ＢＬＥＱおよびビット線プリチャージ
指示信号ＢＬＰＲは同じタイミングで変化する。一方、
スリープモード時においてツインセル書込モード完了
後、このビット線プリチャージ指示信号ＢＬＰＲは非活
性状態に維持され、プリチャージ用ＭＯＳトランジスタ
Ｔ２およびＴ３は非導通状態を維持する。一方、ビット
線イコライズ指示信号ＢＬＥＱが、セルフリフレッシュ
動作モード時（ツインセル書込モード完了後のモードで
信号ＳＲＦがＨレベルにある）においては、セルフリフ
レッシュ要求が与えられるごとに所定期間Ｈレベルの活
性状態となり、ビット線ＢＬおよびＺＢＬを電気的に短
絡する。ビット線イコライズ指示信号ＢＬＥＱおよびビ
ットプリチャージ指示信号ＢＬＰＲを別々に設けること
により、セルフリフレッシュモード時においてビット線
短絡時、動作停止中の中間電圧発生回路２１からの不安
定な電圧または接地電圧がビット線ＢＬおよびＺＢＬへ
伝達されて、このビット線ＢＬおよびＺＢＬのイコライ
ズ動作に悪影響を及ぼすのを防止する。
【０２２５】図３２は、行系制御信号発生部の構成の一
例を示す図である。図３２において、オートリフレッシ
ュコマンドＡＲＥＦとリフレッシュ要求信号ＦＡＹに従
ってリフレッシュ活性化信号ＲＥＦ＿ＲＡＳを生成する
リフレッシュコントロール回路１０と、リフレッシュ活
性化信号ＲＥＦ＿ＲＡＳとロウアクセス（アクティブ）
コマンドＲＡＣＴに従って、各行系制御信号を発生する
行系制御回路１１を含む。
【０２２６】リフレッシュコントロール回路１０は、リ
フレッシュ要求信号ＦＡＹとオートリフレッシュコマン
ドＡＲＥＦを受けるＯＲ回路３１と、ＯＲ回路３１の出
力信号の活性化時セットされてリフレッシュ活性化信号
ＲＥＦ＿ＲＡＳを発生するセット／リセットフリップフ
ロップ３２と、メインセンスアンプ活性化信号ＳＯの活
性化後所定時間経過後にセット／リセットフリップフロ
ップ３２をリセットするための遅延回路３３を含む。遅
延回路３３は、セルフリフレッシュモード時遅延時間が
時間τだけ長くされる。これは後に説明するようにセル
フリフレッシュモード時アレイ活性化タイミングが時間
τだけ遅れ、この遅れを補償してセルフリフレッシュモ
ード時のアレイ活性化期間をオートリフレッシュモード
時と同一とするためである。
【０２２７】このリフレッシュコントロール回路１０
は、リフレッシュ要求信号ＦＡＹまたはオートリフレッ
シュコマンドＡＲＥＦが与えられると、リフレッシュ活
性化信号ＲＥＦ＿ＲＡＳを活性化し、次いでセンス動作
が行なわれ、遅延回路３３が有する遅延時間の経過後、
リフレッシュ活性化信号ＲＥＦ＿ＲＡＳを非活性化す
る。すなわち、リフレッシュ要求信号ＦＡＹまたはオー
トリフレッシュコマンドＡＲＥＦが与えられると所定期
間リフレッシュ活性化信号ＲＥＦ＿ＲＡＳが活性化さ
れ、リフレッシュアドレスカウンタからのリフレッシュ
アドレスに従ってリフレッシュ動作またはツインセル書
込モード動作が実行される。
【０２２８】行系制御回路１１は、メモリマットのメモ
リアレイ（ＭＡ０−ＭＡ７）に共通に設けられるメイン
制御回路１１ａと、各メモリアレイごとに設けられるロ
ーカル制御回路１１ｂを含む。メイン制御回路１１ａ
は、ロウアクティブコマンドＲＡＣＴが与えられたとき
活性化される行選択活性化信号ＲＲＡＳとリフレッシュ
活性化信号ＲＥＦ＿ＲＡＳを受けるＯＲ回路４１と、Ｏ
Ｒ回路４１からの出力信号（アレイ活性化信号）ＲＡＳ
をセルフリフレッシュモード時所定時間遅延して伝達す
る可変遅延回路４２と、可変遅延回路４２の出力信号に
従ってロウアドレスイネーブル信号ＲＡＤＥを発生する
アドレス活性回路４３と、アドレス活性回路４３の出力
信号に応答してワード線活性化用の信号ＲＸＴおよびＲ
ＸＡＣＴを発生するワード線活性回路４４と、ワード線
活性回路の出力信号に従ってメインセンスアンプ活性化
信号ＳＯを発生するセンス活性回路４５を含む。
【０２２９】これらのアドレス活性回路４３、ワード線
活性回路４４およびセンス活性回路４５は、実質的に遅
延回路で構成されており、可変遅延回路４２の出力信号
に応答して順次これらの制御信号ＲＡＤＥおよびＲＸ
Ｔ，ＲＸＡＣＴおよびＳＯが所定のシーケンスで活性化
される。また、アドレス活性回路４３、ワード線活性回
路４４およびセンス活性回路４５は、可変遅延回路４２
の出力信号の非活性化に応答してそれぞれの出力信号を
非活性化する。
【０２３０】可変遅延回路４２は、立上がり遅延時間が
可変であり、セルフリフレッシュモード（ツインセル書
込モード完了後のスリープモード）時に、アレイ活性化
信号ＲＡＳの活性化を遅らせる。可変遅延回路４２は、
アレイ活性化信号ＲＡＳを受けるインバータ４２ａと、
インバータ４２ａの出力信号とセルフリフレッシュモー
ド指示信号ＳＲＦを受けるＮＡＮＤ回路４２ｂと、ＮＡ
ＮＤ回路４２ｂの出力信号とアレイ活性化信号ＲＡＳを
受けるＡＮＤ回路４２ｃを含む。セルフリフレッシュモ
ード指示信号ＳＲＦは、スリープモード指示信号ＳＬＥ
ＥＰ＿ＭＯＤＥが活性状態にありかつツインセル書込モ
ード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥが非活性状
態となると活性化される。
【０２３１】この可変遅延回路４２は、セルフリフレッ
シュモード時においては、ＮＡＮＤ回路４２ｂがインバ
ータとして動作し、インバータ４２ａおよびＮＡＮＤ回
路４２ｂが有する遅延時間τだけ、アレイ活性化信号Ｒ
ＡＳの活性化を遅延する。セルフリフレッシュモード指
示信号ＳＲＦの非活性化時、ＮＡＮＤ回路４２ｂの出力
信号はＨレベルであり、アレイ活性化信号ＲＡＳの活性
化に応答して、ＡＮＤ回路４２ｃの出力信号がＨレベル
に立上がる。したがって、ツインセル書込モード時およ
び通常動作モード時にはアレイ活性化信号ＲＡＳの活性
化に従って、行選択動作およびセンス動作が実行され
る。一方、セルフリフレッシュモード時においては、ア
レイ活性化信号ＲＡＳが活性化されて所定の時間（イン
バータ４２ａおよびＮＡＮＤ回路４２ｂの有する遅延時
間τ）経過後、行選択およびセンス動作が実行される。
【０２３２】ローカル制御回路１１ｂは、センスアンプ
帯選択信号ＳＢＳとメインセンス活性化信号ＳＯＰＭを
受けるＡＮＤ回路５０ａと、センスアンプ帯選択信号Ｓ
ＢＳとメインセンス活性化信号ＳＯＮＭを受けるＡＮＤ
回路５０ｂと、セルフリフレッシュモード指示信号ＳＲ
Ｆの反転信号ＺＳＲＦとＡＮＤ回路５０ｂの出力信号を
受けてセンスアンプ活性化信号ＳＯＮを生成するＡＮＤ
回路５０ｃと、補のセルフリフレッシュモード指示信号
ＺＳＲＦとＡＮＤ回路５０ａの出力信号とを受けてセン
スアンプ活性化信号ＺＳＯＰを発生するＮＡＮＤ回路５
０ｄと、セルフリフレッシュモード指示信号ＳＲＦとＡ
ＮＤ回路５０ａの出力信号を受けるＡＮＤ回路５０ｅ
と、セルフリフレッシュモード指示信号ＳＲＦとＡＮＤ
回路５０ｂの出力信号を受けるＡＮＤ回路５０ｆと、Ａ
ＮＤ回路５０ｅの出力信号の活性化時セットされかつリ
フレッシュ要求信号ＦＡＹの発行に応答してリセットさ
れるセット／リセットフリップフロップ５０ｇと、ＡＮ
Ｄ回路５０ｆの出力信号の活性化に応答してセットされ
かつリフレッシュ要求信号ＦＡＹの発行に応答してリセ
ットされるセット／リセットフリップフロップ５０ｈ
と、セット／リセットフリップフロップ５０ｇの出力Ｚ
Ｑからの出力信号の立上がりに応答してワンショットの
パルス信号を発生するワンショットパルス発生回路５０
ｉと、ワンショットパルス発生回路５０ｉの出力信号を
第１の入力に受けるＡＮＤ回路５０ｊと、アレイ活性化
信号ＲＡＳとラッチブロック選択信号ＬＢＳとを受ける
ＡＮＤ回路５０ｍと、ラッチブロック選択信号ＬＢＳと
セルフリフレッシュモード指示信号ＳＲＦを受けるＡＮ
Ｄ回路５０ｐとＡＮＤ回路５０ｍの出力信号とセルフリ
フレッシュモード指示信号ＳＲＦを受けるＮＯＲ回路５
０ｇと、ＡＮＤ回路５０ｍおよび５０ｐの出力信号を受
けるＮＯＲ回路５０ｎと、ＮＯＲ回路５０ｎの出力信号
とＡＮＤ回路５０ｊの出力信号とを受けてビット線イコ
ライズ指示信号ＢＬＥＱを発生するＯＲ回路５０ｋを含
む。ＮＯＲ回路５０ｇからビット線プリチャージ指示信
号ＢＬＰＲが発生される。ＡＮＤ回路５０ｍの出力信号
は、また、ＡＮＤ回路５０ｊの第２の入力へも与えられ
る。
【０２３３】センスアンプ帯選択信号ＳＢＳは、対応の
センスアンプ帯を共有するメモリブロックを特定する２
つのブロック選択信号の論理和により生成される。ラッ
チブロック選択信号ＬＢＳはブロック選択信号ＢＳ（＝
ＢＳ＜７：０＞）に従って発生され、対応のメモリアレ
イを特定する。
【０２３４】通常動作モード時およびツインセル書込モ
ード時においては、セルフリフレッシュモード指示信号
ＳＲＦはＬレベルであり、補のセルフリフレッシュモー
ド指示信号ＺＳＲＦがＨレベルとなる。したがってこの
場合には、ＡＮＤ回路５０ｃおよびＮＡＮＤ回路５０ｂ
からのセンスアンプ活性化信号ＳＯＮおよびＺＳＯＰに
従ってセンスアンプが駆動される。ＡＮＤ回路５０ｅお
よび５０ｆの出力信号はＬレベルであり、センスアンプ
活性化信号ＺＳＯＰ＿ＳおよびＳＯＮ＿Ｓは、非活性状
態にあり、それぞれＨレベルおよびＬレベルを維持す
る。
【０２３５】また、セルフリフレッシュモード指示信号
ＳＲＦがＬレベルであり、ＮＯＲ回路５０ｎがインバー
タとして動作し、ＡＮＤ回路５０ｍの出力信号を反転す
る。したがって、アレイ活性化信号ＲＡＳが活性化され
ると、ラッチブロック選択信号ＬＢＳが指定する選択メ
モリアレイにおいてビット線プリチャージ指示信号ＢＬ
ＰＲがＬレベルとなる。また、ＡＮＤ回路５０ｊの出力
信号はＬレベルであり（ワンショットパルス発生回路５
０ｉはパルスを発生しない）。ＡＮＤ回路５０ｐの出力
信号はＬレベルであり、ＯＲ回路５０ｋがバッファ回路
として動作し、ＡＮＤ回路５０ｍの出力信号に従ってビ
ット線イコライズ指示信号ＢＬＥＱがＬレベルの非活性
状態となる。したがって、選択メモリアレイにおいてビ
ット線イコライズ回路が非活性化され、ビット線のプリ
チャージ／イコライズ動作が完了する。
【０２３６】セルフリフレッシュモード時においては、
セルフリフレッシュモード指示信号ＳＲＦがＨレベルの
活性状態となり、ＡＮＤ回路５０ｃからのセンスアンプ
活性化信号ＳＯＮはＬレベル、ＮＡＮＤ回路５０ｄから
のセンスアンプ活性化信号ＺＳＯＰはＨレベルとなる。
一方、ＡＮＤ回路５０ｅおよび５０ｆは、メインセンス
活性化信号ＳＯＰＭおよびＳＯＮＭおよびセンスアンプ
帯選択信号ＳＢＳに従ってそれぞれＨレベルの信号を生
成する。ＡＮＤ回路５０ｅおよび５０ｆの出力信号の活
性化に応答してセット／リセットフリップフロップ５０
ｇおよび５０ｈがセットされ、このセット／リセットフ
リップフロップの出力ＺＱからのセンスアンプ活性化信
号ＺＳＯＰ＿ＳがＬレベルとなり、またセット／リセッ
トフリップフロップ５０ｈの出力Ｑからのセンスアンプ
活性化信号ＳＯＮ＿ＳがＨレベルとなる。
【０２３７】また、セルフリフレッシュモード指示信号
ＳＲＦがＨレベルであり、ＮＯＲ回路５０ｇの出力信号
がＬレベルとなり、ビット線プリチャージ指示信号ＢＬ
ＰＲがＬレベルに固定される。ビット線プリチャージ指
示信号ＢＬＰＲは、ブロック選択信号ＢＳの論理レベル
にかかわらず、Ｌレベルの非活性状態に設定され、メモ
リマットにおいてすべてのメモリアレイのビット線プリ
チャージ指示信号ＢＬＰＲが非活性状態となる。
【０２３８】セット／リセットフリップフロップ５０ｇ
および５０ｈは、メインセンス活性化信号ＳＯＰＭおよ
びＳＯＮがメインセンスアンプ活性化信号ＳＯに従って
非活性状態となっても（図２８参照）、セット状態を維
持し、したがってセンスアンプ活性化信号ＺＳＯＰ＿Ｓ
およびＳＯＮ＿Ｓは、ワード線活性回路４４およびセン
ス活性回路４５が非活性状態となった後も、活性状態を
維持する。
【０２３９】次に、リフレッシュ要求信号ＦＡＹが活性
化されると、セット／リセットフリップフロップ５０ｇ
および５０ｈがリセットされ、センスアンプ活性化信号
ＺＳＯＰ＿ＳおよびＳＯＮ＿Ｓが非活性化される。セン
スアンプ活性化信号ＺＳＯＰ＿Ｓの非活性化（立上が
り）に応答してワンショットパルス発生回路５０ｉがワ
ンショットのパルス信号を発生する。ラッチブロック選
択信号ＬＢＳは、前のリフレッシュ動作により指定され
たブロック選択信号の状態を維持している。リフレッシ
ュ要求信号ＦＡＹが与えられると、リフレッシュ活性化
信号ＲＥＦ＿ＲＡＳに応答してアレイ活性化信号ＲＡＳ
が活性化される。したがって、先のサイクルの選択メモ
リアレイに対するＡＮＤ回路５０ｍの出力信号がＨレベ
ルとなり、ＡＮＤ回路５０ｊがワンショットパルス発生
回路５０ｉからのワンショットパルスを通過させてＯＲ
回路５０ｋへ与える。応じて、ビット線イコライズ指示
信号ＢＬＥＱがこのワンショットパルス発生回路５０ｉ
からのワンショットパルスの期間活性状態となり、ビッ
ト線ＢＬおよびＺＢＬのイコライズが行なわれる。
【０２４０】このワンショットパルス発生回路５０ｉが
発生するパルス信号のパルス幅τは、可変遅延回路４２
のセルフリフレッシュモード時の立上がり遅延時間とほ
ぼ同じである。したがってこのビット線イコライズ指示
信号ＢＬＥＱが非活性状態となった後、アドレス活性回
路４３からのアドレスイネーブル信号ＲＡＤＥが活性化
され、メモリアレイ選択および行選択が実行される。こ
れにより、セルフリフレッシュモード時、センス動作完
了後次にセルフリフレッシュ動作が行なわれるまで、各
ビット線対の電位をセンスアンプにより弱くラッチし、
次のリフレッシュ実行前にビット線対をイコライズして
ビット線をほぼ中間電圧にプリチャージした後、次の行
選択動作を開始することができる。この可変遅延回路４
２の遅延時間τだけセルフリフレッシュモード時アレイ
活性化期間（リフレッシュ活性化信号ＲＥＦ＿ＲＡＳの
活性化期間）が短くなるのを防止するために、リフレッ
シュコントロール回路１０の遅延回路３３の遅延時間が
セルフリフレッシュモード時、時間τだけ長くされる。
【０２４１】図３３は、図３２に示すラッチブロック選
択信号ＬＢＳを発生する部分の構成の一例を示す図であ
る。図３３において、ラッチブロック選択信号発生回路
は、センスアンプ活性化信号ＳＯＮ＿Ｓとビット線イコ
ライズ指示信号ＢＬＥＱを受けるＯＲ回路６０ａと、Ｏ
Ｒ回路６０ａの出力信号とセルフリフレッシュモード指
示信号ＳＲＦを受けるＡＮＤ回路６０ｂと、ＡＮＤ回路
６０ｂの出力信号がＬレベルのとき導通しブロックデコ
ーダからのブロック選択信号ＢＳ（＝ＢＳ＜７：０＞）
をブロック選択線６０ｇ上に伝達するトランスファーゲ
ート６０ｃと、ブロック選択線６０ｇに結合され、ＡＮ
Ｄ回路６０ｂの出力信号がＨレベルのとき導通するトラ
ンスファーゲート６０ｄと、ブロック選択線６０ｇ上の
信号を反転するインバータ６０ｆと、インバータ６０ｆ
の出力信号を反転してトランスファーゲート６０ｄに伝
達するインバータ６０ｅを含む。
【０２４２】トランスファーゲート６０ｄが導通状態の
とき、インバータ６０ｅおよび６０ｆとトランスファー
ゲート６０ｄにより、いわゆる「ハーフラッチ」が形成
され、ブロック選択線６０ｇ上のブロック選択信号がラ
ッチされ、ラッチブロック選択信号ＬＢＳが出力され
る。次に、この図３３に示すラッチブロック選択信号発
生回路の動作を図３４に示す信号波形図を参照して説明
する。
【０２４３】スリープモードに入り、スリープモード指
示信号ＳＬＥＥＰ＿ＭＯＤＥが活性化されると、まず、
ツインセル書込モードが実行される。この場合、セルフ
リフレッシュ要求信号ＦＡＹが活性化されると、リフレ
ッシュ活性化信号ＲＥＦ＿ＡＣＴが応じて活性化され、
また図３２に示すアレイ活性化信号ＲＡＳが活性化され
る。このリフレッシュ活性化信号ＲＥＦ＿ＲＡＳの活性
化に応答して行選択動作が行なわれ、選択メモリアレイ
に対するブロック選択信号ＢＳが選択状態へ駆動され
る。セルフリフレッシュモード指示信号ＳＲＦはＬレベ
ルであり、ＡＮＤ回路６０ｂはＬレベルの信号を出力し
ており、トランスファーゲート６０ｃは導通状態にあ
る。したがって、このブロック選択信号ＢＳに従ってラ
ッチブロック選択信号ＬＢＳが変化する。また、このリ
フレッシュ活性化信号ＲＥＦ＿ＡＣＴの活性化に応答し
てビット線イコライズ指示信号ＢＬＥＱも非活性状態と
なる。次いで、センスアンプ活性化信号ＳＯＮ＿Ｓが活
性化される。次いで所定時間経過後、リフレッシュ活性
化信号ＲＥＦ＿ＡＣＴが非活性状態となり、ブロック選
択信号ＢＳが非活性化され、またセンスアンプ活性化信
号ＳＯＮ＿Ｓも非活性化される。また、ビット線イコラ
イズ指示信号ＢＬＥＱが、活性状態となる。トランスフ
ァーゲート６０ｃが導通状態にあるため、ラッチブロッ
ク選択信号ＬＢＳも、この選択信号ＢＳの非活性化に応
じて非活性状態へ駆動される。したがって、ツインセル
書込モード時においては、セルフリフレッシュ要求信号
ＦＡＹに従って、所定期間行選択動作がリフレッシュア
ドレスに従って実行される。
【０２４４】セルフリフレッシュモードに入ると、セル
フリフレッシュモード指示信号ＳＲＦが活性状態へ駆動
される。セルフリフレッシュ要求信号ＦＡＹが発行され
ると、まず、リフレッシュ活性化信号ＲＥＦ＿ＡＣＴが
活性化され、応じてアレイ活性化信号ＲＡＳが活性化さ
れる。このアレイ活性化信号ＲＡＳが活性化され、図３
２に示す可変遅延回路４２の出力信号が活性化される
と、アドレス活性回路４３からのアドレスイネーブル信
号ＲＡＤＥに従ってデコード動作が行なわれ、選択メモ
リアレイに対するブロック選択信号ＢＳが選択状態へ駆
動される。このブロック選択信号ＢＳが活性化される
と、図３２のＡＮＤ回路５０ｐの出力信号がＨレベルと
なり、応じてＮＯＲ回路５０ｎの出力信号がＬレベルと
なり、ビット線イコライズ指示信号ＢＬＥＱがＬレベル
となる。次いでワード線選択動作が行なわれ、センスア
ンプ活性化信号ＳＯＮ＿Ｓが活性化されてセンス動作が
行なわれる。このセンスアンプ活性化信号ＳＯＮ＿Ｓが
活性化されると、トランスファーゲート６０ｃが非導
通、トランスファーゲート６０ｄが導通状態となり、ラ
ッチブロック選択信号ＬＢＳがラッチ状態となる。
【０２４５】セルフリフレッシュモード時においては、
リフレッシュ活性化信号ＲＥＦ＿ＡＣＴおよびアレイ活
性化信号ＲＡＳが非活性状態となり、またブロック選択
信号ＢＳが非活性状態となっても、センスアンプ活性化
信号ＳＯＮ＿Ｓはラッチ状態にあり、応じてラッチブロ
ック選択信号ＬＢＳもラッチ状態にある。したがって選
択ブロックに対しては、ビット線イコライズ指示信号Ｂ
ＬＥＱはＬレベルを維持する。
【０２４６】次に、再びセルフリフレッシュ要求信号Ｆ
ＡＹが与えられると、センスアンプ活性化信号ＳＯＮ＿
Ｓが非活性化され、応じて、ワンショットのパルス信号
が図３２のワンショットパルス発生回路５０ｉから発生
され、応じてビット線イコライズ指示信号ＢＬＥＱが所
定期間Ｈレベルとなる。このビット線イコライズ指示信
号ＢＬＥＱがＨレベルの間、図３３のトランスファーゲ
ート６０ｃが非導通状態にあり、ラッチブロック選択信
号ＬＢＳは変化しない。ビット線イコライズ指示信号Ｂ
ＬＥＱのパルス幅は、図３２に示す可変遅延回路４２の
立上がり遅延時間とほぼ等しい。したがってこのビット
線イコライズ時にはまだデコード動作は行なわれていな
い。ビット線イコライズ指示信号ＢＬＥＱが非活性状態
となると、ＡＮＤ回路６０ｂの出力信号がＬレベルとな
り、トランスファーゲート６０ｃが導通し、ラッチブロ
ック選択信号ＬＢＳがブロック選択信号ＢＳと結合され
る。したがって、このビット線イコライズ指示信号ＢＬ
ＥＱの非活性化後に行なわれるブロック選択動作によ
り、選択メモリアレイに対するブロック選択信号ＢＳが
再び活性状態へ駆動され、選択メモリアレイにおいてセ
ンスアンプ活性化信号ＳＯＮ＿Ｓが活性化される。この
とき、対応のブロック選択信号ＢＳが選択状態にあれば
ビット線イコライズ指示信号ＢＬＥＱがこのブロック選
択信号ＢＳに従って非活性状態となる。
【０２４７】一方、図３４において破線で示すように、
対応のメモリアレイが非選択状態のときには、ラッチブ
ロック選択信号ＬＢＳがＬレベルであり、応じてＮＯＲ
回路５０ｎ（図３２参照）の出力信号がＨレベルとな
り、ビット線イコライズ指示信号ＢＬＥＱがＨレベルを
維持する。したがって、非選択メモリアレイにおいて
は、ビット線イコライズ回路が導通状態となり、各ビッ
ト線をイコライズする。選択メモリアレイにおいての
み、センスアンプによる電位のラッチおよび所定期間の
ビット線電位のイコライズが実行される。
【０２４８】図３５は、ビット線分離制御回路の構成を
概略的に示す図である。図３５においては、ビット線分
離指示信号ＢＬＩＬおよびＢＬＩＲを発生する部分の構
成を示す。図３５においてビット線分離制御回路は、セ
ンスアンプ活性化信号ＳＯＮ＿Ｓの立下がりを所定時間
遅延する立下がり遅延回路６２ｄと、立下がり遅延回路
６２ｄの出力信号とアレイ活性化信号ＲＡＳとを受ける
ＯＲ回路６２ｃと、ＯＲ回路６２ｃの出力信号とラッチ
ブロック選択信号ＬＢＳＲとを受けてレベル変換回路６
２ｅを介してビット線分離指示信号ＢＬＩＬを生成する
ＮＡＮＤ回路６２ａと、ＯＲ回路６２ｃの出力信号とラ
ッチブロック選択信号ＬＢＳＬとを受けてレベル変換回
路６２ｆを介してビット線分離指示信号ＢＬＩＲを生成
するＮＡＮＤ回路６２ｂを含む。レベル変換回路６２ｅ
および６２ｆは、周辺電源電圧Ｖｃｃｐレベルの信号を
昇圧電源Ｖｐｐレベルの信号に変換する。
【０２４９】ラッチブロック選択信号ＬＢＳＲは、メモ
リアレイＭＡＲを指定し、ラッチブロック選択信号ＬＢ
ＳＬは、メモリアレイＭＡＬを指定する。次に、この図
３５に示すビット線分離制御回路の動作を、図３６に示
す信号波形図を参照して説明する。
【０２５０】スリープモードのツインセル書込モード時
においては、セルフリフレッシュ要求信号ＦＡＹが活性
化されると、アレイ活性化信号ＲＡＳが活性化される。
このアレイ活性化信号ＲＡＳの活性化に応答してデコー
ド動作が行なわれ、ラッチブロック選択信号ＬＢＳＬが
ブロック選択信号ＢＳＬに応じて活性状態へ駆動され
る。他方のブロック選択信号ＢＳＲは非選択状態のＬレ
ベルを維持する。この状態においては、ビット線分離指
示信号はＢＬＩＬはＨレベルを維持し、一方ビット線分
離指示信号ＢＬＩＲが、Ｌレベルとなり、メモリアレイ
ＭＡＲがセンスアンプ帯から切り離される。
【０２５１】次いで、センスアンプ活性化信号ＳＯＮが
活性化され、センス動作が行なわれ、次いでアレイ活性
化信号ＲＡＳが非活性化され、センスアンプ活性化信号
ＳＯＮも非活性化される。このアレイ活性化信号ＲＡＳ
の非活性化に応答してラッチブロック選択信号ＬＢＳＬ
も、ツインセル書込モード時であり、応じて非活性状態
となり、ビット線分離指示信号ＢＬＩＲがＨレベルとな
る。センスアンプ活性化信号ＳＯＮ＿Ｓは非活性状態を
維持する。
【０２５２】セルフリフレッシュモードに入ると、セル
フリフレッシュモード指示信号ＳＲＦが活性状態へ駆動
される。この状態において、リフレッシュ要求信号ＦＡ
Ｙが発行されると、応じてアレイ活性化信号ＲＡＳが活
性化される。
【０２５３】このセルフリフレッシュモード時において
は、図３２に示す可変遅延回路により、ブロックデコー
ド動作が所定時間（τ）だけ遅れるため、アレイ活性化
信号ＲＡＳの活性化より遅れてデコード動作が行なわ
れ、ラッチブロック選択信号ＬＢＳＬが選択状態へ駆動
され、応じてビット線分離指示信号ＢＬＩＲがＬレベル
となり、メモリアレイＭＡＲがセンスアンプ帯が切り離
される。ビット線分離指示信号ＢＬＩＬはＨレベルを維
持し、メモリアレイＭＡＬはセンスアンプ帯に結合され
る。センスアンプ活性化信号ＳＯＮ＿Ｓの活性化に応答
してセンス動作が行なわれて、メモリアレイＭＡＬの各
ビット線の電位が差動増幅される。センスアンプ活性化
信号ＳＯＮ＿Ｓの活性化の後所定期間経過すると、アレ
イ活性化信号ＲＡＳが非活性化される。
【０２５４】セルフリフレッシュモード時においては、
センスアンプ活性化信号ＳＯＮ＿Ｓは活性状態を維持
し、またラッチブロック選択信号ＬＢＳＬも、選択状態
を維持し、したがって、ビット線分離指示信号ＢＬＩＲ
もＬレベルを維持する。ビット線イコライズ指示信号Ｂ
ＬＥＱＬが非活性状態を維持しており、メモリアレイＭ
ＡＬの各ビット線電位は、センスアンプによりラッチさ
れている。メモリアレイＭＡＲにおいては、ビット線イ
コライズ指示信号ＢＬＥＱＲが活性状態にあり、各ビッ
ト線対はイコライズ状態にある。
【０２５５】次いで、リフレッシュ要求信号ＦＡＹが与
えられると、センスアンプ活性化信号ＳＯＮ＿Ｓが非活
性状態となり、応じてビット線イコライズ指示信号ＢＬ
ＥＱＬが所定期間活性状態となり、センスアンプにより
増幅されてラッチされていたビット線が短絡され、ビッ
ト線がほぼ中間電位に駆動される。センスアンプ活性化
信号ＳＯＮ＿Ｓが非活性化されても、立下がり遅延回路
６２ｄの出力信号はＨレベルであり、応じてＯＲ回路６
２ｃの出力信号もＨレベルでビット線イコライズ期間の
間、したがって、ビット線分離指示信号ＢＬＩＲは、Ｌ
レベルを維持しており、このメモリアレイＭＡＬのビッ
ト線イコライズ動作に何らメモリアレイＭＡＲのビット
線電位は悪影響を及ぼさない。
【０２５６】ビット線イコライズ指示信号ＢＬＥＱＬが
非活性状態となると、ラッチブロック選択信号ＬＢＳＬ
がラッチ状態から解放され、続いて行なわれるデコード
動作に従って生成される新たなブロック選択信号に従っ
て、ラッチブロック選択信号ＬＢＳＬの状態が決定され
る。再びラッチブロック選択信号ＬＢＳＬが選択状態へ
駆動されるとき、応じてまた、ビット線分離指示信号Ｂ
ＬＩＲがＬレベルへ駆動される。ビット線分離指示信号
ＢＬＩＬはＨレベルを維持する。
【０２５７】選択メモリアレイの各ビット線対の電位を
センスアンプによりラッチし、その後、イコライズ回路
によりビット線対電位のイコライズを行なうとき、選択
メモリアレイにおいてのみ、ビット線イコライズ動作を
行なうことができる。次に選択されるメモリアレイが、
先にアクセスされたメモリアレイと異なる場合において
も正確に、各センスアンプによりラッチされていた電位
に従って、ビット線電位をイコライズすることができ
る。このとき、たとえば、ラッチブロック選択信号ＬＢ
ＳＬが非選択状態にあれば（図３６において破線で示
す）、この場合には、ビット線分離指示信号ＢＬＩＲが
図３６に破線で示すようにＨレベルとなり、メモリアレ
イＭＡＲが、センスアンプ帯に結合される。
【０２５８】なお、セルフリフレッシュ要求信号ＦＡＹ
を用いて、センスアンプ活性化信号のリセットを行な
い、このリセットをビット線イコライズ動作のトリガと
している。しかしながら、セルフリフレッシュタイマか
ら、セルフリフレッシュ要求信号ＦＡＹよりも速いタイ
ミングでリセット用のタイミング信号を生成し、次い
で、ビット線電位のイコライズ完了後、セルフリフレッ
シュ要求信号ＦＡＹが発生されるように構成されてもよ
い。
【０２５９】以上のように、この発明の実施の形態３に
従えば、セルフリフレッシュモード時、ビット線プリチ
ャージ電圧発生回路の動作を停止し、選択メモリアレイ
においてセンスアンプ回路により各ビット線対の電位を
ラッチし、次のセルフリフレッシュ動作実行前に一旦ビ
ット線対を短絡して各ビット線電位をほぼ中間電位にプ
リチャージした後に次のリフレッシュ動作を実行してい
る。したがって、データ保持モード時の消費電流をさら
に低減することができる。
【０２６０】［実施の形態４］図３７は、この発明の実
施の形態４に従う昇圧電圧発生回路の構成を概略的に示
す図である。図３７において、昇圧電圧発生回路７０
は、セルフリフレッシュモード指示信号ＳＲＦの非活性
化時動作し、たとえばチャージポンプ動作を行なって所
定の電圧レベルの昇圧電圧ＶＰＰを発生するＶＰＰ発生
回路７０ａと、セルフリフレッシュモード指示信号ＳＲ
Ｆの非活性化時導通し、ＶＰＰ発生回路７０ａが発生す
る昇圧電圧ＶＰＰを昇圧電源線７０ｄに伝達するトラン
スファーゲート７０ｂと、補のセルフリフレッシュモー
ド指示信号ＺＳＲＦの活性化時導通し、昇圧電圧線７０
ｄを電源ノード７１に結合するトランスファーゲート７
０ｃを含む。トランスファーゲート７０ｂおよび７０ｃ
は、たとえばＰチャネルＭＯＳトランジスタで構成され
る。
【０２６１】電源ノード７１へは外部電源電圧Ｖｅが与
えられる。電源電圧Ｖｅは、アレイ電源電圧ＶＣＣＳと
メモリトランジスタのしきい値電圧Ｖｔｈとの和とほぼ
同程度の大きさであり、たとえば２．５から３Ｖであ
る。一方、ＶＰＰ発生回路７０ａが発生する昇圧電圧
は、このアレイ電源電圧ＶＣＣＳとメモリトランジスタ
のしきい値電圧の和よりも十分高い電圧であり、たとえ
ば３．５Ｖから４Ｖである。
【０２６２】スリープモード時においてツインセル書込
モードが完了すると、セルフリフレッシュモード指示信
号ＳＲＦが活性化され、ＶＰＰ発生回路７０ａが高電圧
発生動作を停止する。このとき、また、トランスファー
ゲート７０ｂが非導通状態となり、ＶＰＰ発生回路７０
ａの出力ノードが昇圧電圧線７０ｄから切り離される。
また、補のセルフリフレッシュモード指示信号ＺＳＲＦ
の活性化により、トランスファーゲート７０ｃが導通
し、昇圧電源線７０ｄが電源ノード７１に結合される。
【０２６３】したがって、このセルフリフレッシュモー
ド時においては、昇圧電圧ＶＰＰは、外部電源電圧Ｖｅ
に等しい電圧レベルとなり、外部電源電圧Ｖｅがサブワ
ード線およびメインワード線に伝達される。メモリセル
においては、アクセストランジスタのしきい値電圧の影
響が生じる。しかしながら、Ｈレベルデータの電圧レベ
ルが低下しても、Ｌレベルデータが対をなすビット線上
に読出されており、十分な大きさのビット線間電圧を生
成することができ、確実に、メモリセルデータのリフレ
ッシュを実行することができる。したがって、このセル
フリフレッシュモード時においてＶＰＰ発生回路７０ａ
の昇圧電圧発生動作を停止させることにより、スリープ
モード時の消費電流をさらに低減することができる。
【０２６４】なお、ＶＰＰ発生回路７０ａは、たとえば
リングオシレータと、このリングオシレータからの発振
クロック信号に従ってチャージポンプ動作を行なうチャ
ージポンプとで構成され、セルフリフレッシュモード指
示信号ＳＲＦにより、リングオシレータの発振動作を停
止させる。この構成としては、以下に述べるＶＢＢ発生
回路と同様の構成を利用することができる。
【０２６５】以上のように、この発明の実施の形態４に
従えば、セルフリフレッシュモード時においては、昇圧
電圧発生動作を停止し、昇圧電源線を外部電源ノードに
結合しており、セルフリフレッシュモード時の消費電流
をさらに低減することができる。
【０２６６】［実施の形態５］図３８は、この発明の実
施の形態５に従う基板バイアス電圧ＶＢＢを発生する基
板電圧発生回路の構成を概略的に示す図である。図３８
において、基板電圧発生回路は、通常動作モード時比較
的大きな電荷供給能力で基板バイアス電圧ＶＢを発生す
るノーマルＶＢＢ発生回路７５ａと、スリープモード時
活性化され、比較的小さな電荷供給能力で基板バイアス
電圧ＶＢＢを発生するスリープモードＶＢＢ発生回路７
５ｂを含む。
【０２６７】このノーマルＶＢＢ発生回路７５ａは、出
力ノード７５ｃのバイアス電圧ＶＢＢの電圧レベルを検
出するＶＢＢディテクタ７５ａａと、ＶＢＢディテクタ
７５ａａからのクロックイネーブル信号ＥＮに従って選
択的に活性化され、所定の周期で発振動作を行なってポ
ンプ駆動クロック信号ＰＣＬＫ１を生成するＶＢＢ制御
回路／リングオシレータ７５ａｂと、ポンプ駆動クロッ
ク信号ＰＣＬＫ１に従って、キャパシタを利用するチャ
ージポンプ動作を行なって出力ノード７５ｃに電荷を供
給して基板バイアス電圧ＶＢＢを生成するＶＢＢチャー
ジポンプ回路７５ａｃを含む。これらのＶＢＢディテク
タ７５ａａ、ＶＢＢ制御回路／リードオンリメモリ７５
ａｂおよびＶＢＢチャージポンプ回路７５ａｃへは、一
方動作電源電圧として外部電源電圧Ｖｅが与えられる。
この外部電源電圧Ｖｅは、図３７の構成と同様、周辺回
路へ与えられる周辺電源電圧よりも高い電圧であり、効
率的に、基板バイアス電圧を生成する。
【０２６８】ＶＢＢディテクタ７５ａａは、スリープモ
ード指示信号ＳＬＥＥＰ＿ＭＯＤＥの非活性化時動作
し、出力ノード７５ｃの基板バイアス電圧ＶＢＢの電圧
レベルが所定の電圧レベルを超えるか否かを検出する。
このＶＢＢディテクタ７５ａａは、たとえば検出用ＭＯ
Ｓトランジスタのゲート−ソース間電圧が、この検出用
ＭＯＳトランジスタのしきい値電圧を超えると、検出用
ＭＯＳトランジスタが導通することを利用する構成を含
む。ＶＢＢディテクタ５ａａは、スリープモード指示信
号ＳＬＥＥＰ＿ＭＯＤＥが活性化されると、非活性化さ
れ、レベル検出動作を停止する。スリープモード時の消
費電流を低減する。
【０２６９】ＶＢＢ制御回路／リングオシレータ７５ａ
ｂは、イネーブル時、ＶＢＢディテクタ７５ａａからク
ロックイネーブル信号ＥＮが与えられると、リングオシ
レータを活性化し、このリングオシレータの有する周期
で発振動作を行なわせてポンプ駆動クロック信号ＰＣＬ
Ｋ１を生成する。このＶＢＢ制御回路／リングオシレー
タ７５ａｂは、ＶＢＢディテクタ７５ａａからのクロッ
クイネーブル信号ＥＮが非活性状態のときには、リング
オシレータの発振動作を停止させる。
【０２７０】ＶＢＢチャージポンプ回路７５ａｃは、大
きな電荷供給能力を有し（チャージポンプキャパシタの
容量値が大きい）、ポンプ駆動クロック信号ＰＣＬＫ１
に従ってチャージポンプ動作を実行する。したがって、
このノーマルＶＢＢ発生回路７５ａは、ＶＢＢディテク
タ７５ａａにより設定された電圧レベルに基板バイアス
電圧ＶＢＢの電圧レベルを設定する。
【０２７１】スリープモードＶＢＢ発生回路７５ｂは、
スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥの活性化
時、セルフリフレッシュ要求信号ＦＡＹが与えられると
ポンプ駆動クロック信号ＰＣＬＫ２を生成するスリープ
モードＶＢＢ制御回路７５ｂａと、ポンプ駆動クロック
信号ＰＣＬＫ２に従って比較的小さな電荷供給力でチャ
ージポンプ動作を行なって出力ノード７５ｃに電荷を供
給するスリープモードＶＢＢチャージ小ポンプ回路７５
ｂｂを含む。これらのスリープモードＶＢＢ制御回路７
５ｂａおよびスリープモードＢＢ小ポンプ回路７５ｂｂ
も、外部電源電圧Ｖｅを一方動作電源電圧として使用す
る。スリープモードＶＢＢ制御回路７５ｂａは、またチ
ューニング信号ＴＵＮＥ＜３：０＞により、その出力ク
ロック信号のパルス幅およびクロック周期が調整され
る。
【０２７２】スリープモード時においては、データの書
込／読出を行なうためのデータパス系回路、列選択を行
なうコラム系回路およびデータ入出力制御回路は動作を
停止しており、行系制御回路、ワードドライバ、センス
アンプおよびリフレッシュコントロール回路がリフレッ
シュ間隔ごとに動作するだけであり、回路動作による基
板電流は極めて少ない状態になっている。基板電位を正
方向に上昇させる主要要因は、メモリアレイにおけるス
トレージノードおよびビット線コンタクトそれぞれにお
ける接合リーク電流ぐらいである。したがって、基板電
圧発生回路から基板に対し一度に大きな電荷を供給し
て、負バイアス電圧ＶＢＢの電圧レベルを必要以上に低
下させると、一旦低下した基板バイアス電圧がなかなか
正方向に上昇しないため、リフレッシュ間隔ごとに間欠
的に、スリープモードＶＢＢチャージ小ポンプ回路７５
ｂｂを駆動するだけで、十分に基板電位を保持すること
ができる。
【０２７３】この基板電圧発生回路は、スリープモード
ＶＢＢ制御回路７５ｂａおよびＶＢＢチャネル小ポンプ
回路７５ｂｂがリフレッシュ間隔で動くだけであり、他
の回路は動作を停止しており、スリープモード時の消費
電流をさらに低減することができる。
【０２７４】図３９は、図３８に示すＶＢＢ制御回路／
リングオシレータ７５ａｂの構成の一例を示す図であ
る。図３９において、ＶＢＢ制御回路／リングオシレー
タ７５ａｂは、ＶＢＢディテクタ７５ａａからのクロッ
クイネーブル信号ＥＮとスリープモード指示信号ＳＬＥ
ＥＰ＿ＭＯＤＥの反転信号を受けるＡＮＤ回路７６ａ
と、ＡＮＤ回路７６ａの出力信号を第１の入力に受ける
ＮＡＮＤ回路７６ｂと、ＮＡＮＤ回路７６ｂの出力信号
を受けるインバータ７６ｃと、インバータ７６ｃの出力
信号を反転するインバータ７６ｄと、インバータ７６ｄ
の出力信号を反転してポンプ駆動クロック信号ＰＣＬＫ
１を生成するインバータ７６ｅを含む。インバータ７６
ｄの出力信号は、また、ＮＡＮＤ回路７６ｂの第２の入
力に与えられる。
【０２７５】この図３９に示すＶＢＢ制御回路／リング
オシレータ７５ａｂの構成において、ＡＮＤ回路７６ａ
およびＮＡＮＤ回路７６ｂが、ＶＢＢ制御回路に相当
し、また、ＮＡＮＤ回路７６ｂ−７６ｄが、リングオシ
レータに相当する。
【０２７６】この図３９に示すＶＢＢ制御回路／リング
オシレータ７５ａｂにおいて、スリープモード指示信号
ＳＬＥＥＰ＿ＭＯＤＥがＨレベルのときには、ＡＮＤ回
路７６ａの出力信号がＬレベルとなり、ＮＡＮＤ回路７
６ｂの出力信号がＨレベルに固定される。したがって、
ポンプクロック信号ＰＣＬＫ１が、接地電圧レベルに固
定され、ＶＢＢチャージポンプ回路７５ａｃはチャージ
ポンプ動作を停止する。
【０２７７】通常動作モード時においては、スリープモ
ード指示信号ＳＬＥＥＰ＿ＭＯＤＥは、Ｌレベルであ
り、ＡＮＤ回路７６ａは、インバータを介してＨレベル
の信号を第１の入力に受けるため、その第２の入力に与
えられるクロックイネーブル信号ＥＮがＨレベルであれ
ば、Ｈレベルの信号を出力する。ＡＮＤ回路７６ａの出
力信号がＨレベルのときには、ＮＡＮＤ回路７６ｂがイ
ンバータとして動作し、ＮＡＮＤ回路７６ｂ、インバー
タ７６ｃおよび７６ｄにより、リングオシレータが形成
され、これらのゲート遅延により規定される周期で発振
動作を実行し、ポンプ駆動信号ＰＣＬＫ１が発生され
る。クロックイネーブル信号ＥＮがＬレベルとなると、
ＡＮＤ回路７６ａの出力信号がＬレベルとなり、ポンプ
駆動クロック信号ＰＣＬＫ１が、Ｌレベルに固定され、
チャージポンプ動作が停止される。
【０２７８】したがって、このＶＢＢディテクタ７５ａ
ａが検出する電圧レベルに、通常動作モード時、基板バ
イアス電圧ＶＢＢの電圧レベルが設定される。
【０２７９】ＶＢＢチャージポンプ回路７５ａｃは、キ
ャパシタを利用するチャージポンプ動作を行なう回路で
あればよい。
【０２８０】図４０は、図３８に示すスリープモードＶ
ＢＢ制御回路７５ｂａの構成の一例を示す図である。図
４０において、スリープモードＶＢＢ制御回路７５ｂａ
は、リフレッシュ要求信号ＦＡＹの活性化に応答してワ
ンショットのパルス信号ＰＭＰ＿ＣＬＫＭを発生するパ
ルス幅制御ワンショットパルス発生回路７７ａと、パル
ス信号ＰＭＰ＿ＣＬＫＭを遅延する遅延制御回路７７ｂ
と、遅延制御回路７７ｂの出力パルス信号ＰＭＰ＿ＣＬ
ＫＤとパルス幅制御ワンショットパルス発生回路７７ａ
の出力パルス信号ＰＭＰ＿ＣＬＫＭを受けてポンプ駆動
クロック信号ＰＣＬＫ２を生成するＯＲ回路７７ｃを含
む。
【０２８１】チューニング信号ＴＵＮＥ＜３：０＞によ
り、このワンショットパルス信号ＰＭＰ＿ＣＬＫＭのパ
ルス幅を調整することができる。また遅延制御回路７７
ｂは、チューニング信号ＡＴＵＮＥ＜３：０＞により、
その遅延時間が調整可能である。ポンプ駆動クロック信
号ＰＣＬＫ２は、リフレッシュ要求信号ＦＡＹが活性化
されると、パルス幅および周波数が制御されて２回発生
される。
【０２８２】チャージポンプ量は、クロック信号ＰＣＬ
Ｋ２のＨレベル期間およびその周波数により決定され
る。したがって、チューニング信号ＴＵＮＥ＜３：０＞
およびＡＴＵＮＥ＜３：０＞を調整することにより、こ
のポンプ駆動クロック信号ＰＣＬＫ２のパルス幅および
周波数を調整することができ、応じて供給電荷量を調整
することができる。
【０２８３】図４１（Ａ）は、図４０に示すパルス幅制
御ワンショットパルス発生回路７７ａの構成の一例を示
す図である。図４１（Ａ）において、パルス幅制御ワン
ショットパルス発生回路７７ａは、リフレッシュ要求信
号ＦＡＹを受けるインバータ７８ａと、インバータ７８
ａの出力信号がＬレベルのときセットされかつリセット
信号ＲＳＴがＬレベルのときにリセットされるセット／
リセットフリップフロップ７８ｂと、セット／リセット
フリップフロップ７８ｂの出力信号をバッファ処理して
パルス信号ＰＭＰ＿ＣＬＫＭを生成するバッファ回路７
８ｃと、バッファ回路７８ｃの出力信号を受けて反転パ
ルス信号ＰＭを生成するインバータ７８ｄと、チューニ
ング信号ＴＵＮＥ＜０＞−ＴＵＮＥ＜３＞それぞれに対
応して設けられ、対応のチューニング信号が活性状態の
とき導通するスイッチング回路ＳＷ０−ＳＷ３と、電源
ノードＶＣＣと対応のスイッチング回路の出力信号とを
受ける遅延素子ＤＬ０−ＤＬ３を含む。これらの遅延素
子ＤＬ０−ＤＬ３は、各々、遅延時間τを有し、かつそ
の出力信号を、次段の遅延素子のスイッチング回路に結
合される入力に伝達する。
【０２８４】最終段の遅延素子ＤＬ３の出力信号がリセ
ット信号ＲＳＴとしてセット／リセットフリップフロッ
プへ与えられる。
【０２８５】図４１（Ｂ）は、図４１（Ａ）に示す遅延
素子ＤＬ（ＤＬ０−ＤＬ３）の構成の一例を示す図であ
る。図４１（Ｂ）において、遅延回路ＤＬは、電源電圧
ＶＣＣと対応のスイッチング回路の出力信号または前段
の遅延回路の出力信号を受けるＮＡＮＤ回路７９ａと、
ＮＡＮＤ回路７９ａの出力信号の立上がりおよび立下が
りを遅延するための容量素子７９ｂおよび７９ｃと、Ｎ
ＡＮＤ回路７９ａの出力信号を反転するインバータ７９
ｄを含む。容量素子７９ｂおよび７９ｃにより、ＮＡＮ
Ｄ回路７９ａの立上がりおよび立下がりをともに遅延し
て単位遅延時間τを実現する。インバータ７９ｄの電流
駆動力は、インバータ７８ｄの駆動力よりも小さくされ
る。次に、この図４１（Ａ）および（Ｂ）に示すパルス
幅制御ワンショットパルス発生回路７７ａの動作を、図
４１（Ｃ）に示す信号波形図を参照して説明する。
【０２８６】リフレッシュ要求信号ＦＡＹが与えられる
と、インバータ７８ａの出力信号がＬレベルとなり、セ
ット／リセットフリップフロップ７８ｂがセットされ、
クロックパルス信号ＰＭＰ＿ＣＬＫＭがＨレベルに立上
がる。スイッチング回路ＳＷ０−ＳＷ３のいずれか１つ
がチューニング信号ＴＵＮＥ＜０＞−ＴＵＮＥ＜３＞の
いずれかに従って導通状態となっている。ＮＡＮＤ回路
７９ａは、対応のスイッチング回路が非導通状態のとき
には、そのスイッチング回路に結合される入力がフロー
ティング状態となり、その出力信号は不定状態となる。
通常、フローティング状態のノードは接地電圧レベルに
まで放電される。しかしながら、インバータ７８ｄの駆
動能力を、これらの遅延回路ＤＬ０−ＤＬ３の出力段の
インバータ７９ｄの駆動能力よりも大きくすることによ
り、遅延回路ＤＬ０−ＤＬ２の出力信号の状態にかかわ
らず、インバータ回路７８ｄの出力パルス信号ＰＭを遅
延回路段を通して伝達することができる。
【０２８７】たとえば、スイッチング回路ＳＷ１が導通
状態のとき、遅延回路ＤＬ０のインバータ７９ｄの出力
信号は不定状態またはＨレベルである。しかしながら、
スイッチング回路ＳＷ１が導通しており、このインバー
タ７８ｄの出力信号に従って遅延回路ＤＬ１の入力が駆
動される。したがって、スイッチング回路ＳＷ１が導通
状態のときには、インバータ７８ｄの出力パルス信号Ｐ
Ｍは、遅延回路ＤＬ１−ＤＬ３を順次伝達される。した
がって、これらの遅延回路ＤＬ１−ＤＬ３の有する遅延
時間３τの経過後、リセット信号ＲＳＴがＬレベルとな
り、セット／リセットフリップフロップ７８ｂがリセッ
トされる（インバータ７８ａの出力信号は、Ｈレベルに
復帰している）。これにより、クロックパルス信号ＰＭ
Ｐ＿ＣＬＫＭのパルス幅を、チューニング信号ＴＵＮＥ
＜３：０＞により調整することができる。
【０２８８】図４２は、図４０に示す遅延制御回路７３
ｂの構成を概略的に示す図である。図４２において、遅
延制御回路７７ｂは、縦続接続される遅延回路ＡＤＬ０
−ＡＤＬ３と、遅延回路ＡＤＬ０−ＡＤＬ３各々に対応
して設けられ、各々がパルス幅制御ワンショットパルス
発生回路７７ａからのクロックパルス信号ＰＭＰ＿ＣＬ
ＫＭを通過させるスイッチ回路ＡＳＷ０−ＡＳＷ３を含
む。遅延回路ＡＤＬ０−ＡＤＬ３の各々は、遅延時間２
・τを有し、パルス幅制御ワンショットパルス発生回路
７７ａの遅延回路ＤＬ０−ＤＬ３それぞれが有する遅延
時間τの２倍の遅延時間を有する。
【０２８９】チューニング信号ＡＴＵＮＥ＜０＞−ＡＴ
ＵＮＥ＜３＞は、図４１（Ａ）に示すチューニング信号
ＴＵＮＥ＜０＞−ＴＵＮＥ＜３＞にそれぞれ対応する。
この図４２に示す遅延回路ＡＤＬ０−ＡＤＬ３は、それ
ぞれ、与えられた信号を所定の遅延時間２・τだけ遅延
する。次に、この図４２に示す遅延制御回路７７ｂの動
作を、図４３に示す信号波形図を参照して説明する。
【０２９０】今、図４３に示すように、ポンプクロック
パルス信号ＰＭＰ＿ＣＬＫＭが、パルス幅Ｔを有する場
合を考える。この状態は、図４１（Ａ）に示す遅延回路
ＤＬ０−ＤＬ３により、遅延時間Ｔが与えられたことを
示す。この場合、パルス幅制御ワンショットパルス発生
回路７７ａのチューニング信号に対応するチューニング
信号を、遅延制御回路７７ｂにおいても同様に活性状態
に設定する。したがって、同じ数の遅延回路段を、クロ
ックパルス信号ＰＭＰ＿ＣＬＫＭがこの遅延回路ＡＤＬ
０−ＡＤＬ３において通過する。遅延ポンプクロックパ
ルス信号ＰＭＰ＿ＣＬＫＤは、ポンプクロックパルス信
号ＰＭＰ＿ＣＬＫＭに対し、２Ｔの遅延時間を有し、か
つ時間Ｔのパルス幅を有する。したがって、図４０に示
すＯＲ回路７７ｃからのポンプ駆動クロック信号ＰＣＬ
Ｋ２は、これらのクロックパルス信号ＰＭＰ＿ＣＬＫＭ
およびＰＭＰ＿ＣＬＫＤを合成した信号となり、したが
って、パルス幅Ｔ、かつ周期２Ｔを有する。このポンプ
駆動クロック信号ＰＣＬＫ２に従って、図３８に示すス
リープモードＶＢＢチャージ小ポンプ回路７５ｂｂを駆
動する。これにより、チャージポンプ動作時における供
給電荷量を調整でき、セルフリフレッシュモード時にお
いて各リフレッシュ動作時に、必要最小限の電荷を供給
して安定に基板バイアス電圧ＶＢＢを所定電圧レベルに
保持することができる。
【０２９１】なお、リフレッシュ要求信号ＦＡＹが与え
られたとき所定期間活性化されるようにリングオシレー
タを構成し、このリングオシレータの動作電流を、チュ
ーニング信号で調整するように構成してもよい（カレン
トミラー回路を利用し、ミラー電流を動作電流とす
る）。
【０２９２】以上のように、この発明の実施の形態５に
従えば、メモリアレイが形成される基板領域に印加され
る基板バイアス電圧ＶＢＢを発生する回路を、スリープ
モード時間欠的に動作させるように構成しており、スリ
ープモード時の消費電流を低減することができる。な
お、このツインセル書込モード時においても、基板バイ
アス電圧発生回路は、小ポンプ回路のみが動作する。こ
の場合、ツインセル書込モード時においても、単にロウ
系回路が動作し、センスアンプが動作するだけであり、
回路動作は、セルフリフレッシュモード時と同じであ
り、基板電流は少ないため、このツインセル書込モード
時において、間欠的に、ＶＢＢ小ポンプ回路を動作させ
ても、安定に基板バイアス電圧ＶＢＢを所定電圧レベル
に保持することができる。
【０２９３】スリープモード指示信号ＳＬＥＥＰ−ＭＯ
ＤＥに代えてセルフリフレッシュモード指示信号が用い
られてもよい。この場合、図３８のノーマルＶＢＢ制御
回路７５ａが動作し、スリープモードＶＢＢ回路７５ｂ
が非活性化される。したがって、ツインセル書込モード
時においては通常動作モード時と同様の基板バイアス電
圧ＶＢＢの制御が行なわれ、安定に１ビット／１セルモ
ードの記憶データをツインセルモード単位セルに再書込
することができる。
【０２９４】［実施の形態６］図４４（Ａ）は、この発
明の実施の形態６に従う内部電源回路の構成を概略的に
示す図である。図４４（Ａ）において、内部電源回路
は、活性化時基準電圧Ｖｒｅｆとアレイ電源線８６上の
アレイ電源電圧（センス電源電圧）ＶＣＣＳとを比較す
る比較器８０と、比較器８０の出力信号に従ってＤＲＡ
Ｍ用電源外部電源電圧Ｖｄｅを受けるメモリ電源ノード
８７からアレイ電源線８６へ電流を供給するＰチャネル
ＭＯＳトランジスタで構成される電流ドライブトランジ
スタ８１と、セルフリフレッシュモード指示信号ＳＲＦ
を反転するインバータ８２と、インバータ８２の出力信
号がＨレベルのときに導通し、比較器８０を活性化する
電流源トランジスタ８３と、インバータ８２の出力信号
がＬレベルのとき導通し、比較器８０の出力ノードをメ
モリ電源ノード８７に電気的に結合するＰチャネルＭＯ
Ｓトランジスタ８４と、インバータ８２の出力信号がＬ
レベルのとき、ロジック電源電圧Ｖｌｅを受けるロジッ
ク電源ノード８８とアレイ電源線８６とを電気的に結合
するＰチャネルＭＯＳトランジスタ８５を含む。
【０２９５】ロジック電源電圧Ｖｌｅは、アレイ電源電
圧ＶＣＣＳよりも低い電圧であり、たとえば１．５Ｖか
ら２．０Ｖ程度である。アレイ電源電圧ＶＣＣＳは、た
とえば２．５から３Ｖであり、センスアンプの電源電圧
として利用され、メモリセルに書込まれるＨレベルデー
タの電位を決定する。
【０２９６】この図４４（Ａ）に示す内部電源回路の構
成の場合、セルフリフレッシュモード指示信号ＳＲＦが
Ｌレベルのときには、インバータ８２の出力信号がＨレ
ベルとなり、電流源トランジスタ８３が導通し、比較器
８０が活性化され基準電圧Ｖｒｅｆとアレイ電源電圧Ｖ
ＣＣＳとを比較する。また、ＭＯＳトランジスタ８４，
８５は非導通状態になる。アレイ電源電圧ＶＣＣＳが基
準電圧Ｖｒｅｆよりも低い場合には比較器８０の出力信
号がローレベルとなり、電流ドライブトランジスタ８１
のコンダクタンスが大きくなり、メモリ電源ノード８７
からアレイ電源線８６へ電流を供給し、アレイ電源電圧
ＶＣＣＳの電圧レベルを上昇させる。アレイ電源電圧Ｖ
ＣＣＳが基準電圧Ｖｒｅｆよりも高いときには比較器８
０の出力信号がハイレベルとなり、電流ドライブトラン
ジスタ８１はオフ状態となる。したがって、比較器８０
の活性化時には、基準電圧Ｖｒｅｆの電圧レベルにアレ
イ電源電圧ＶＣＣＳが設定される。
【０２９７】セルフリフレッシュモード時においては、
セルフリフレッシュモード指示信号ＳＲＦがＨレベルと
なり、電流源トランジスタ８３が非導通状態となる。一
方、ＰチャネルＭＯＳトランジスタ８４がオン状態とな
り、メモリ電源ノード８７を、比較器８０の出力ノード
および電流ドライブトランジスタ８１のゲートに結合す
る。これにより、電流ドライブトランジスタ８１は確実
にオフ状態となる。また、インバータ８２からのＬレベ
ルの信号に応答して、ＰチャネルＭＯＳトランジスタ８
５が導通し、ロジック電源ノード８８が、アレイ電源線
８６に結合される。この状態においては、アレイ電源電
圧ＶＣＣＳは、ロジック電源電圧Ｖｌｅに等しくなる。
【０２９８】セルフリフレッシュモード時においては、
ツインセルモードでセルフリフレッシュ動作が実行され
ている。このツインセルモード時においては、ビット線
対に相補データが読出される。したがって、たとえば、
このアレイ電源電圧ＶＣＣＳをロジック電源電圧Ｖｌｅ
レベルにし、Ｈレベル読出時の読出電圧が図４４（Ｂ）
に示すようにδであったとしても、Ｌレベルデータ読出
時の読出電圧ΔＶ２は十分な大きさを有している。した
がって、基準電圧Ｖｒｅｆに従って決定されるアレイ電
源電圧ＶＣＣＳのときの読出データΔＶ１よりもＨレベ
ルデータ読出時の読出電圧δが小さい場合であっても、
このＬレベルデータ読出電圧ΔＶ２により、正確にセン
ス動作を行なうことができる。
【０２９９】このセルフリフレッシュモード時において
内部電源回路の動作を停止させることにより、内部電源
回路の消費電流を削減することができ、セルフリフレッ
シュモード時の消費電流をさらに低減することができ
る。
【０３００】なお、内部電源回路はツインセル書込モー
ド時には活性化され、基準電圧Ｖｒｅｆで決定されるア
レイ電源電圧ＶＣＣＳレベルのＨレベルデータをメモリ
セルに書込む。これは、ツインセル書込モード時には、
また１ビット／１セルモードのデータ読出が行なわれ
て、次いで、対をなすサブワード線が選択状態へ駆動さ
れ、１ビット／２セルでのデータ記憶が行なわれるため
である。
【０３０１】なお、この内部電源回路は、アレイ活性化
信号ＲＡＳの活性化時に活性化されるように構成されて
もよい。アレイ活性化信号ＲＡＳをゲートに受ける電流
源トランジスタを、図４４（Ａ）に示すトランジスタ８
３と直列に接続する。この構成であっても、通常動作モ
ード時におけるスタンバイサイクル時の消費電流を低減
することができる。
【０３０２】図４５（Ａ）は、この発明の実施の形態６
の内部電源回路の変更例を示す図である。この図４５
（Ａ）においては、先の図４４（Ａ）に示す構成と同
様、セルフリフレッシュモード指示信号ＳＲＦを反転す
るインバータ８２と、インバータ８２の出力信号に従っ
て導通し比較器８０を活性化する電流源トランジスタ８
３と、セルフリフレッシュモード指示信号ＳＲＦの活性
化時導通し、比較器８０の出力ノードを電源ノード８７
に結合するＰチャネルＭＯＳトランジスタ８４と、比較
器８０の出力信号に従って電源ノード８７から内部電源
線（アレイ電源線）へ電流を供給する電流ドライブトラ
ンジスタを含む。比較器８０へは、基準電圧Ｖｒｅｆ１
が与えられる。
【０３０３】この図４５（Ａ）に示す内部電源回路は、
さらに、セルフリフレッシュモード指示信号ＳＲＦの活
性化時導通するＮチャネルＭＯＳトランジスタで構成さ
れる電流源トランジスタ８３ｓと、電流源トランジスタ
８３ｓの導通時活性化され基準電圧Ｖｒｅｆ２とアレイ
電源線８６上のアレイ電源電圧ＶＣＣＳとを比較する比
較器８０ｓと、比較器８０ｓの出力信号に従ってメモリ
電源ノード８７からアレイ電源線８６へ電流を供給する
ＰチャネルＭＯＳトランジスタで構成される電流ドライ
ブトランジスタ８５ｓと、セルフリフレッシュモード指
示信号ＳＲＦの非活性化時導通し比較器８０ｓの出力ノ
ードをメモリ電源ノード８７に接続するＰチャネルＭＯ
Ｓトランジスタ８４ｓを含む。
【０３０４】この図４５（Ａ）に示す構成において基準
電圧Ｖｒｅｆ２は、基準電圧Ｖｒｅｆ１よりも低くされ
る。混載ＤＲＡＭにおいて、メモリ電源電圧Ｖｄｅのみ
が与えられる場合と、メモリ電源電圧Ｖｄｅとロジック
電源電圧Ｖｌｅ両者が与えられる場合とがある。この図
４５（Ａ）に示す構成は、メモリ電源電圧Ｖｄｅを使用
する１電源構成の混載ＤＲＡＭに対応する。ただし２電
源系統であってもこの図４５（Ａ）に示す構成は利用で
きる。これはスリープモード時において、ロジック電源
電圧Ｖｌｅを遮断して接地電圧レベルに放電した構成も
考えられるためである。
【０３０５】この図４５（Ａ）に示す構成においては、
セルフリフレッシュモード指示信号ＳＲＦがＬレベルの
非活性状態のときには、比較器８０および電流ドライブ
トランジスタ８１により、基準電圧Ｖｒｅｆ１の電圧レ
ベルに、アレイ電源電圧ＶＣＣＳが設定される。一方セ
ルフリフレッシュモード指示信号ＳＲＦが活性状態のと
きには、比較器８０ｓおよび電流ドライブトランジスタ
８５ｓにより、アレイ電源電圧ＶＣＣＳが基準電圧Ｖｒ
ｅｆ２の電圧レベルに保持される。基準電圧Ｖｒｅｆ２
は基準電圧Ｖｒｅｆ１よりも低いため、セルフリフレッ
シュモード時のアレイ電源電圧ＶＣＣＳを、他の動作モ
ード時に比べて低くすることができる。
【０３０６】すなわち、図４５（Ｂ）に示すように、セ
ルフリフレッシュモード以外の動作モード時において
は、メモリセルから対応のビット線に読出される読出電
圧ΔＶ１は、基準電圧Ｖｒｅｆ１で決定される。一方セ
ルフリフレッシュモード時におけるビット線読出電圧δ
は、基準電圧Ｖｒｅｆ２で決定される。この場合でも、
先の図４４に示す構成と同様、読出電圧δが小さくて
も、負の読出データΔＶ２の値が大きく、ツインセルモ
ード時においては、センスアンプ回路が（δ＋ΔＶ２）
の電圧を検出するため十分センス動作を正確に行なうこ
とができる。
【０３０７】以上のように、この発明の実施の形態６に
従えば、セルフリフレッシュモード時に、アレイ電源電
圧を発生する回路の動作を停止し、アレイ電源線をロジ
ック電源線に結合しており、内部電源回路の消費電流を
削減することができる。
【０３０８】［実施の形態７］図４６は、この発明の実
施の形態７に従う混載ＤＲＡＭの要部の構成を概略的に
示す図である。図４６において、コマンド制御回路９０
は、スリープモードエントリコマンドＳＬＰ＿ＥＲＹと
スリーブモードイグジットコマンドＳＬＰ＿ＥＸＴが与
えられる。このコマンド制御回路９０からは、内部電圧
発生回路の動作を制御するためのスリープモード指示信
号ＳＬＥＥＰ＿ＭＯＤＥ１が発生され、かつプリデコー
ド回路５およびセルフリフレッシュタイマ９へ与えられ
るスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥ２が生
成される。内部電圧発生回路は、スリープモード解除
後、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥ１の
非活性化に応答して内部電圧発生動作を開始する。一
方、プリデコード回路５およびセルフリフレッシュタイ
マ９は、スリーブモードイグジットコマンドＳＬＰ＿Ｅ
ＸＴが与えられて内部で安定に生成される内部電圧を利
用して全メモリセルに対するリフレッシュ動作を完了し
た後に、通常動作モードに復帰する。
【０３０９】コマンド制御回路９０は、スリープモード
への移行を指示するスリープモードエントリコマンドＳ
ＬＰ＿ＥＲＹに応答してセットされかつスリープモード
解除を指示するスリープモードイグジットコマンドＳＬ
Ｐ＿ＥＸＴに応答してリセットされてスリープモード指
示信号ＳＬＥＥＰ＿ＭＯＤＥ１を生成するセット／リセ
ットフリップフロップ９０ａと、スリープモードエント
リコマンドＳＬＰ＿ＥＲＹに応答してセットされてスリ
ープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥ２を生成する
セット／リセットフリップフロップ９０ｂと、コマンド
ＳＬＰ＿ＥＲＹおよびＳＬＰ＿ＥＸＴを受けるＯＲ回路
９０ｃとを含む。
【０３１０】リフレッシュカウンタは、リフレッシュ動
作完了後そのカウント値が増分されるリフレッシュアド
レスカウンタ９５ａと、リフレッシュアドレスカウンタ
９５ａからのツインセル書込制御信号ＴＷＣとスリープ
モード指示信号ＳＬＥＥＰ＿ＭＯＤＥ１を受けてツイン
セル書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥ
を生成するＡＮＤ回路９５ｂを含む。リフレッシュアド
レスカウンタ９５ａは、先の図１５に示す構成および図
１８に示す構成を含む。ＯＲ回路９０ｃの出力信号が図
１８の信号ＳＬＥＥＰ＿ＭＯＤＥに代えて与えられ、ま
た立上り遅延回路２ｉに代えて遅延回路が用いられる。
リフレッシュアドレスがスリープモードエントリコマン
ドまたはスリープモードエグジットコマンド印加時の出
発アドレスから始まって全行を一巡するまでツインセル
モード指示信号ＴＷＣをＨレベルに設定する。
【０３１１】ツインセルモード指示信号ＴＷＣが非活性
状態となると、ワンショットパルス発生回路９２によ
り、ワンショットのパルスが生成され、セット／リセッ
トフリップフロップ９０ｂがリセットされる。次に、こ
の図４６に示す構成の動作を図４７に示す信号波形図を
参照して説明する。
【０３１２】スリープモードエントリコマンドＳＬＰ＿
ＥＲＹが与えられると、スリープモード指示信号ＳＬＥ
ＥＰ＿ＭＯＤＥ１およびＳＬＥＥＰ＿ＭＯＤＥ２が活性
化されて図１８のフリップフロップ２ｊの出力信号に対
応するツインセルモード指示信号ＴＷＣがまた活性化さ
れる。このツインセルモード指示信号ＴＷＣの活性化に
従って、プリデコード回路５が、ツインセル書込モード
時におけるアドレス制御を行なって、１ビット／１セル
モードで記憶されたデータを１ビット／２セルモード
（ツインセルモード）の単位セルに書込む。リフレッシ
ュアドレスカウンタ９５ａのカウント値は、このスリー
プモードエントリコマンドＳＬＰ＿ＥＲＹが与えられた
ときのカウント値を出発カウント値として維持してお
り、このリフレッシュアドレスカウンタ９５ａのカウン
ト値が出発カウント値から一巡すると、ツインセルモー
ド指示信号ＴＷＣがＬレベルとなり、ツインセル書込モ
ード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥがＬレベル
となり、セルフリフレッシュモードが実行される。この
セルフリフレッシュモード時においては、プリデコード
回路５がアドレスビットの縮退を行ない、またセルフリ
フレッシュタイマ９が所定の間隔で、リフレッシュ要求
信号を発行する。
【０３１３】セルフリフレッシュモード時においては、
セルフリフレッシュモード指示信号ＳＲＦに従って、内
部電圧発生回路（ＶＣＣＳ、ＶＰＰ、ＶＢＬ、およびＶ
ＢＢ）の内部電圧は発生動作が停止されている。
【０３１４】スリープモードイグジットコマンドＳＬＰ
＿ＥＸＴが発行されると、セット／リセットフリップフ
ロップ９０ａがリセットされ、スリープモード指示信号
ＳＬＥＥＰ＿ＭＯＤＥ１が非活性状態となり、内部電圧
発生回路が再び活性化され、内部電圧を発生する。一
方、セット／リセットフリップフロップ９０ｂからのリ
フレッシュモード指示信号ＳＬＥＥＰ＿ＭＯＤＥ２は、
活性状態を維持しており、リフレッシュ動作を実行す
る。このスリープモードイグジットコマンドＳＬＰ＿Ｅ
ＸＴがリフレッシュアドレスカウンタ９５ａへ与えら
れ、このリフレッシュアドレスカウンタ９５ａのカウン
ト値がラッチされ、また再びリフレッシュアドレスカウ
ンタ９５ａからのツインセルモード指示信号ＴＷＣがＨ
レベルの活性状態となる。しかしながら、スリープモー
ド指示信号ＳＬＥＥＰ＿ＭＯＤＥ１はＬレベルの非活性
状態となっており、ツインセル書込モード指示信号ＴＷ
Ｃ＿ＷＲＩＴＥ＿ＭＯＤＥはＬレベルを維持する。した
がって、スリープモードイグジットコマンドＳＬＰ＿Ｅ
ＸＴが発行されると、再び全メモリセルのリフレッシュ
動作を安定な内部電圧を使用して行ない、Ｈレベルデー
タを記憶するメモリセルのストレージノードの電圧レベ
ルを十分高い電圧レベルに設定する。この全メモリセル
のリフレッシュが完了すると、アドレス一致検出により
ツインセルモード指示信号ＴＷＣが非活性状態となり、
ワンショットパルス発生回路９２からワンショットのパ
ルスが発生されてセット／リセットフリップフロップ９
０ｂがリセットされ、スリープモード指示信号ＳＬＥＥ
Ｐ＿ＭＯＤＥ２がＬレベルとなり、スリープモードが終
了する。
【０３１５】なお、このツインセル書込モード時および
ツインセルリフレッシュモード時において、セルフリフ
レッシュタイマ９のリフレッシュ要求信号発生間隔は、
セルフリフレッシュモード時におけるリフレッシュ要求
信号発生間隔よりも短くされてもよい。
【０３１６】なお、このスリープモードイグジットコマ
ンドＳＬＰ＿ＥＸＴが発行されたとき、リフレッシュア
ドレスカウンタ９５ａのカウント値が初期値にリセット
されてもよい。この場合、あるメモリセルのリフレッシ
ュ間隔が他のメモリセルのリフレッシュ間隔よりも長く
なることが考えられる。しかしながら、１ビット／２セ
ルモードにおいて、リフレッシュサイクルは十分長いた
め、このスリープモード開始時に、一旦リフレッシュア
ドレスカウンタ９５ａを初期値にリセットして再びリフ
レッシュ動作を実行しても十分センス動作を安定かつ正
確に行なうことができ、正確なリフレッシュ動作が保証
される。
【０３１７】このツインセルモード指示信号ＴＷＣがＬ
レベルの非活性状態となった後、メモリセルのＨレベル
データを記憶するストレージノードの電圧レベルは、ア
レイ電源電圧ＶＣＣＳレベルであり、次いで、１ビット
／１セルモードで、通常のデータアクセスが実行され
る。このときまた、外部のロジックにより、データ保持
領域に退避されていたメモリセルデータが元の記憶位置
に再分配されてもよい。単に外部ロジック（メモリコン
トローラ）が、１ビット／１セルモード時におけるアド
レスと、１ビット／２セルモード時におけるアドレスの
対応関係を示すテーブルを参照して、メモリセルデータ
の再分配を行なえばよい。
【０３１８】以上のように、この発明の実施の形態７に
従えば、スリープモード解除時、内部電圧発生回路を動
作させて全メモリセルのデータのリフレッシュを実行し
た後に通常動作モードに復帰している。したがって、メ
モリセルのＨレベルデータを記憶するストレージノード
電位を十分高くした状態で、１ビット／１セルモードに
移行することができ、データの破壊は防止される。
【０３１９】［実施の形態８］図４８は、この発明の実
施の形態８に従う半導体記憶装置の要部の構成を示す図
である。この図４８においては、図２６に示す構成と同
様、列方向に隣接する２つのメモリアレイに共有される
センスアンプ帯の構成を示す。
【０３２０】この図４８においては、共通ビット線ＣＢ
ＬおよびＺＣＢＬに対し、ビット線プリチャージ指示信
号ＢＬＰＲの活性化時活性化され、共通ビット線ＣＢＬ
およびＺＣＢＬからビット線ＢＬＬ、ＺＢＬＬおよびＢ
ＬＲおよびＺＢＬＲを所定の中間電圧ＶＢＬ（＝ＶＣＣ
Ｓ／２）の電圧レベルにプリチャージするビット線プリ
チャージ回路ＢＰＱが設けられる。このビット線プリチ
ャージ回路ＢＰＱは、ビット線プリチャージ指示信号Ｂ
ＬＰＲの活性化時導通し、共通ビット線ＺＣＢＬおよび
ＣＢＬそれぞれへ中間電圧ＶＢＬを伝達するＮチャネル
ＭＯＳトランジスタＴ５およびＴ６を含む。
【０３２１】ビット線ＢＬＬおよびＺＢＬＬに対し、ビ
ット線イコライズ指示信号ＢＬＥＱＬの活性化時これら
のビット線ＢＬＬおよびＺＢＬＬを中間電圧ＶＢＬにプ
リチャージしかつイコライズするビット線プリチャージ
／イコライズ回路ＢＥＱＬが設けられる。ビット線ＢＬ
ＲおよびＺＢＬＲに対し、ビット線イコライズ指示信号
ＢＬＥＱＲの活性化時活性化され、ビット線ＢＬＲおよ
びＺＢＬＲを中間電圧ＶＢＬにプリチャージしかつイコ
ライズするビット線プリチャージ／イコライズ回路ＢＥ
ＱＲが設けられる。ビット線プリチャージ／イコライズ
回路ＢＥＱＬは、ビット線イコライズ指示信号ＢＬＥＱ
Ｌの活性化時導通しビット線ＢＬＬおよびＺＢＬＬを電
気的に短絡するイコライズトランジスタＴ７と、このビ
ット線イコライズ指示信号ＢＬＥＱＬの活性化時導通
し、中間電圧ＶＢＬをビット線ＢＬＬおよびＺＢＬＬへ
伝達するプリチャージ用のＮチャネルＭＯＳトランジス
タＴＱ１およびＴＱ２を含む。これらのＭＯＳトランジ
スタＴＱ１およびＴＱ２の電流駆動力は、ＭＯＳトラン
ジスタＴ５−Ｔ７が有する電流駆動力よりも小さくされ
る。すなわち、これらのＭＯＳトランジスタＴＱ１およ
びＴＱ２は、そのしきい値電圧が、ＭＯＳトランジスタ
Ｔ５−Ｔ７のそれよりも大きくされ、またそのサイズ
（チャネル幅とチャネル長との比）もこれらのＭＯＳト
ランジスタＴ５−Ｔ７よりも小さくされる。
【０３２２】ビット線プリチャージ／イコライズ回路Ｂ
ＥＱＲは、ビット線イコライズ指示信号ＢＬＥＱＲの活
性化時導通し、ビット線ＢＬＲおよびＺＢＬＲを電気的
に短絡するイコライズ用のＮチャネルＭＯＳトランジス
タＴ８と、ビット線イコライズ指示信号ＢＬＥＱＲの活
性化時導通し、ビット線ＺＢＬＲおよびＢＬＲへそれぞ
れ中間電圧ＢＢＬを伝達するプリチャージ用のＮチャネ
ルＭＯＳトランジスタＴＱ３およびＴＱ４を含む。これ
らのＭＯＳトランジスタＴＱ３およびＴＱ４も、そのし
きい値電圧が、ＭＯＳトランジスタＴ５−Ｔ８よりも高
くされ、またそのサイズ（チャネル幅とチャネル長との
比）も、ＭＯＳトランジスタＴ５−Ｔ８よりも小さくさ
れる。
【０３２３】この共通ビット線ＣＢＬおよびＺＣＢＬに
センスアンプ回路ＳＡが設けられる。また、共通ビット
線ＣＢＬおよびＺＣＢＬは、ビット線分離ゲートＢＩＧ
Ｌを介してビット線ＢＬＬおよびＺＢＬＬに結合され、
またビット線分離ゲートＢＩＧＲを介してビット線ＢＲ
およびＺＢＲに結合される。共通ビット線ＣＢＬおよび
ＺＣＢＬが、列選択ゲートＣＳＧを介してグローバルデ
ータ線対ＧＩＯＰに結合される。次に、この図４８に示
す回路の動作を図４９に示すタイミング図を参照して説
明する。
【０３２４】データアクセスが行なわれる通常動作モー
ド時において、スタンバイ状態時においては、ビット線
分離指示信号ＢＬＩＬおよびＢＬＩＲはともにＨレベル
（高電圧レベル）であり、ビット線分離ゲートＢＩＧＬ
およびＢＩＧＲはともに導通状態にあり、共通ビット線
ＣＢＬおよびＺＣＢＬが、ビット線ＢＬＬ，ＢＬＲおよ
びＺＢＬＬ，ＺＢＬＲに結合される。ビット線ＢＬＬ，
ＺＢＬＬ，ＣＢＬ，ＺＣＢＬ，ＢＬＲおよびＺＢＬＲ
は、すべて中間電圧ＶＢＬレベルにプリチャージされ
る。
【０３２５】ロウアクセスが行なわれると、選択メモリ
アレイに対して設けられたセンスアンプ帯に対し、ビッ
ト線プリチャージ指示信号ＢＬＰＲがＬレベルに立下が
り、ビット線プリチャージ回路ＢＰＱが非活性化され
る。また、ビット線ＢＬＬおよびＺＢＬＬまたはＢＬＲ
およびＺＢＬＲを含むメモリアレイが選択されたときに
は、対応のビット線イコライズ指示信号ＢＬＥＱ（Ｌ，
Ｒ：ＢＬＥＱＬ，またはＢＬＥＱＲ）が、非活性状態と
なり、対応のビット線プリチャージ／イコライズ回路Ｂ
ＥＱＬまたはＢＥＱＲが非活性化される。このロウアク
セスが完了すると、再び、ビット線プリチャージ指示信
号ＢＬＰＲおよびビット線イコライズ指示信号ＢＬＥＱ
ＬおよびＢＬＥＱＲが活性化され、各ビット線が中間電
圧ＶＢＬにプリチャージされる。
【０３２６】スリープモードに入り、スリープモード指
示信号ＳＬＥＥＰ＿ＭＯＤＥがＨレベルとなると、ま
ず、ツインセル書込モード指示信号ＴＷＣ＿ＷＲＩＴＥ
＿ＭＯＤＥが所定期間（偶数アドレスのメモリセルデー
タの再書込が完了するまで）Ｈレベルとなり、ツインセ
ル書込が実行される。すなわち、１ビット／１セルで記
憶される偶数アドレスのデータが、１ビット／２セル単
位（ツインセルモード）でデータが保持される。このツ
インセル書込モード時においては、ビット線プリチャー
ジ指示信号ＢＬＰＲおよびビット線イコライズ指示信号
ＢＬＥＱＬおよびＢＬＥＱＲも、ロウアクセスコマンド
（およびブロック選択信号）に従って選択的に活性／非
活性化される。
【０３２７】スリープモードにおいてツインセル書込モ
ードが完了すると、ビット線プリチャージ指示信号ＢＬ
ＰＲはＬレベルに固定される。したがって、このスリー
プモードにおいてセルフリフレッシュモードに入ると、
ビット線プリチャージ回路ＢＰＱは、常時非活性状態に
保持される。このセルフリフレッシュモード（スリープ
モード時におけるツインセル書込モード完了後の動作モ
ード）において所定の周期で、リフレッシュ要求が発行
される。このリフレッシュ要求に従って、ビット線イコ
ライズ指示信号ＢＬＥＱ（Ｌ，Ｒ）すなわち、ビット線
イコライズ指示信号ＢＬＥＱＬまたはＢＬＥＱＲが選択
的に非活性化される。したがって、セルフリフレッシュ
モード時においては、ビット線プリチャージ／イコライ
ズ回路ＢＥＱＬまたはＢＥＱＲに従って、ビット線ＢＬ
ＬおよびＺＢＬＬまたはＢＬＲおよびＺＢＬＲのプリチ
ャージおよびイコライズが実行される。
【０３２８】このビット線のプリチャージは、しきい値
電圧が高く、またサイズ（チャネル幅とチャネル長との
比）の小さなＭＯＳトランジスタＴＱ１およびＴＱ２ま
たはＴＱ３およびＴＱ４により実行される。したがっ
て、セルフリフレッシュモード時において、ビット線プ
リチャージに要する時間は、通常アクセスモードおよび
ツインセル書込モード時に比べて長くなる。しかしなが
ら、セルフリフレッシュモードにおいては、このリフレ
ッシュ要求が発行される期間は、たとえば１６μｓと長
く、ビット線プリチャージ時間が長くなっても何ら問題
は生じない。また、たとえ仮に、ビット線プリチャージ
が不十分であり、中間電圧ＶＢＬよりもビット線電圧が
低いときに次のリフレッシュ要求が発行されてプリチャ
ージ動作が完了する場合においても、本発明において
は、セルフリフレッシュモード時にはツインセルモード
でデータが保持されており、ビット線対に現われる読出
電圧差は十分大きく、安定にセンス動作を行なうことが
できる。
【０３２９】図５０は、この発明の実施の形態８の利点
を説明するための図である。図５０に示すように、サブ
ワード線ＳＷＬとビット線ＢＬの間に、マイクロショー
トＺＲが存在する状態を考える。このマイクロショート
ＺＲを介して、リーク電流Ｉｌが、スタンバイ状態時、
中間電圧レベルにプリチャージされたビット線ＢＬか
ら、非選択状態（接地電圧レベル）のサブワード線ＳＷ
Ｌに対し流れる。このようなマイクロショートＺＲが存
在する場合でも、スタンバイ電流の仕様値を満たすよう
な半導体記憶装置は、良品として取扱われる。マイクロ
ショートＺＲによるリーク電流Ｉｌは十分小さいため、
サブワード線ＳＷＬの選択時ここの選択サブワード線Ｓ
ＷＬは確実に、選択状態へ駆動され、正常にメモリセル
のデータの読出が行なわれる。
【０３３０】セルフリフレッシュモード時において、ビ
ット線プリチャージ指示信号ＢＬＰＲを常時非活性状態
に固定し、ビット線プリチャージ回路ＢＰＱを非活性状
態に維持する。すなわち、ＭＯＳトランジスタＴ５およ
びＴ６を常時非導通状態に設定する。プリチャージ動作
は、電流駆動力の小さなＭＯＳトランジスタＴＱ１−Ｔ
Ｑ４で実行する。これらのＭＯＳトランジスタＴＱ１−
ＴＱ４の電流駆動能力は、ＭＯＳトランジスタＴ５およ
びＴ６のそれよりも小さいため、これらのＭＯＳトラン
ジスタＴＱ１−ＴＱ４が、電流リミッタとして動作し、
マイクロショートＺＲを介して流れるリーク電流Ｉｌを
低減し、セルフリフレッシュモード時の消費電流の増大
を抑制することができ、データ保持モード（スリープモ
ード）の消費電流を抑制することができる。
【０３３１】図５１は、この図４８に示すビット線プリ
チャージ指示信号およびビット線イコライズ指示信号を
発生する部分の構成の一例を示す図である。図５１にお
いて、ビット線プリチャージ／イコライズ制御回路は、
行選択動作活性化信号ＲＡＳとブロック選択信号ＢＳ＜
ｉ＞を受けるＡＮＤ回路１００ａと、行選択動作活性化
信号ＲＡＳとブロック選択信号ＢＳ＜ｊ＞を受けるＡＮ
Ｄ回路１００ｂと、ＡＮＤ回路１００ａの出力信号を反
転してビット線イコライズ指示信号ＢＬＥＱＬを生成す
るインバータ回路１００ｃと、ＡＮＤ回路１００ｂの出
力信号を反転してビット線イコライズ指示信号ＢＬＥＱ
Ｒを生成するインバータ回路１００ｄと、ＡＮＤ回路１
００ａおよび１００ｂの出力信号とセルフリフレッシュ
モード指示信号ＳＲＦを受けてビット線プリチャージ指
示信号ＢＬＰＲを生成するＮＯＲ回路１００ｅを含む。
インバータ回路１００ｃおよび１００ｄとＮＯＲ回路１
００ｅは、周辺電源電圧レベルの入力信号を、高電圧Ｖ
ＰＰレベルまたはセンス電源電圧ＶＣＣＳより高い電圧
レベルの信号に変換するレベル変換機能を備える。
【０３３２】行選択動作活性化信号ＲＡＳは、リフレッ
シュモード時または通常アクセスモード時に、行選択指
示が与えられたとき（ロウアクティブコマンドまたはオ
ートリフレッシュコマンドまたはセルフリフレッシュ要
求信号の発行時）に活性化される。この行選択動作活性
化信号ＲＡＳの活性化に応答して、内部で所定のシーケ
ンスで、行選択動作に関連する回路が活性化される。ブ
ロック選択信号ＢＳ＜ｉ＞およびＢＳ＜ｊ＞は、それぞ
れ、ビット線ＢＬＬおよびＺＢＬＬを含むメモリアレイ
およびビット線ＢＬＲおよびＺＢＬＲを含むメモリアレ
イを特定する。
【０３３３】この図５１に示す構成によれば、ブロック
選択信号ＢＳ＜ｉ＞が選択状態へ駆動されると、ビット
線イコライズ指示信号ＢＬＥＱＬが非活性状態となり、
ブロック選択信号ＢＳ＜ｉ＞が指定するメモリアレイの
イコライズ動作が停止する。ブロック選択信号ＢＳ＜ｊ
＞が選択状態へ駆動されると、ビット線イコライズ指示
信号ＢＬＥＱＲが非活性化され、このブロック選択信号
ＢＳ＜ｊ＞が指定するメモリアレイのビット線イコライ
ズ動作が停止する。
【０３３４】通常アクセス動作モード時においては、セ
ルフリフレッシュモード指示信号ＳＲＦは、Ｌレベルの
非活性状態であり、またスリープモード時におけるツイ
ンセル書込モード時においても、セルフリフレッシュモ
ード指示信号ＳＲＦは、非活性状態である（図３０に示
す構成を参照）。したがって、ビット線プリチャージ指
示信号ＢＬＰＲが、これらのＡＮＤ回路１００ａおよび
１００ｂの出力信号に従って活性／非活性化される。ブ
ロック選択信号ＢＳ＜ｉ＞およびＢＳ＜ｊ＞の一方が選
択状態へ駆動されると、ＮＯＲ回路１００ｅからのビッ
ト線プリチャージ指示信号ＢＬＰＲは非活性化される。
スリープモードにおいてツインセル書込モードが完了す
ると、セルフリフレッシュモード指示信号ＳＲＦがＨレ
ベルとなり、ビット線プリチャージ指示信号ＢＬＰＲは
Ｌレベルに固定され、図４８に示すビット線プリチャー
ジ回路ＢＰＱは非活性状態を維持する。
【０３３５】この図５１に示すロウ系制御回路を各メモ
リアレイまたはセンスアンプ帯に対応して設けることに
より、セルフリフレッシュモード時、各ビット線対を、
電流駆動力の小さなＭＯＳトランジスタを用いてビット
線のプリチャージを行ない、マイクロショートが存在す
る場合においても、リーク電流を低減することができ、
スリープモード時の消費電流を低減することができる。
【０３３６】［実施の形態９］図５２は、この発明の実
施の形態９に従う半導体記憶装置のロウ系制御回路の構
成を概略的に示す図である。この図５２に示すロウ系制
御回路は、図１１に示すロウ系制御回路と、以下の点に
おいて異なっている。すなわち、リフレッシュコントロ
ール回路１０からのリフレッシュ活性化信号ＲＥＦ＿Ｒ
ＡＳの立上がりを所定時間遅延する立上がり遅延回路１
０２と、ツインセル書込モード指示信号ＴＷＣ＿ＷＲＩ
ＴＥ＿ＭＯＤＥを受けるインバータ１０３と、インバー
タ１０３の出力信号とスリープモード指示信号ＳＬＥＥ
Ｐ＿ＭＯＤＥを受けるＡＮＤ回路１０４と、ＡＮＤ回路
１０４の出力信号に従って、リフレッシュコントロール
回路１０からのリフレッシュ活性化信号ＲＥＦ＿ＲＡＳ
および遅延回路１０２の出力信号の一方を選択して、リ
フレッシュ活性化信号ＲＥＦ＿ＲＡＳ２を生成して行系
制御回路１１へ与えるセレクタ１０６が設けられる。
【０３３７】遅延回路１０２は、テストモード指示信号
ＴＥＳＴの活性化時、その立上がり遅延時間を短くす
る。ＡＮＤ回路１０４は、スリープモード指示信号ＳＬ
ＥＥＰ＿ＭＯＤＥがＨレベルであり、かつツインセル書
込モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥがＬレ
ベルのとき、すなわちセルフリフレッシュモード時に、
Ｈレベルの信号を出力する。すなわち、ＡＮＤ回路１０
４から、セルフリフレッシュモード指示信号ＳＲＦが出
力される。セレクタ１０６は、このセルフリフレッシュ
モード指示信号ＳＲＦがＬレベルのときには、リフレッ
シュコントロール回路１０からのリフレッシュ活性化信
号ＲＥＦ＿ＲＡＳを選択し、一方、セルフリフレッシュ
モード指示信号ＳＲＦがＨレベルのときには、遅延回路
１０２の出力信号を選択する。
【０３３８】行系制御回路１１は、リフレッシュ動作モ
ード時には、セレクタ１０６からのリフレッシュ活性化
信号ＲＥＦ＿ＲＡＳ２に従って、各行系制御信号ＲＡＤ
Ｅ、ＲＸＴ、ＲＸＡＣＴおよびＳＯを生成する。他の構
成は、図１１に示す構成と同じであり、対応する部分に
は同一参照番号を付し、その詳細説明は省略する。
【０３３９】図５３は、この発明の実施の形態９におけ
るビット線プリチャージ用の中間電圧ＶＢＬを発生する
部分の構成を概略的に示す図である。図５３において、
中間電圧発生回路２１は、図３０に示す構成と同様、Ｐ
チャネルＭＯＳトランジスタ２２を介して電源ノードに
結合される。この電源ノードへは、センス電源電圧（ア
レイ電源電圧）ＶＣＣＳが与えられる。このＭＯＳトラ
ンジスタ２２の動作を制御するために、ツインセル書込
モード指示信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥを受ける
インバータ２３と、リフレッシュコントロール回路１０
からのリフレッシュ活性化信号ＲＥＦ＿ＲＡＳを受ける
インバータ１０７と、インバータ２３および１０７の出
力信号とスリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥ
を受けてセルフリフレッシュスタンバイ指示信号ＳＲＦ
Ｓを生成するＡＮＤ回路１０８が設けられる。
【０３４０】このセルフリフレッシュスタンバイ指示信
号ＳＲＦＳがＨレベルのときに、ＭＯＳトランジスタ２
２が非導通状態となり、中間電圧発生回路２１は、その
電源ノードから分離される。したがって、この状態で
は、中間電圧発生回路２１は中間電圧ＶＢＬを発生せ
ず、図３０に示す構成と同様、中間電圧（ビット線プリ
チャージ電圧）ＶＢＬは、フローティング状態となる。
【０３４１】スリープモード指示信号ＳＬＥＥＰ＿ＭＯ
ＤＥがＨレベルであり、かつツインセル書込モード指示
信号ＴＷＣ＿ＷＲＩＴＥ＿ＭＯＤＥおよびリフレッシュ
活性化信号ＲＥＦ＿ＲＡＳがともにＬレベルのときに、
このセルフリフレッシュスタンバイ指示信号ＳＲＦＳが
Ｈレベルとなる。リフレッシュ動作が実行される場合に
は、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳがＨレベル
となり、応じて、セルフリフレッシュスタンバイ指示信
号ＳＲＦＳがＬレベルとなり、中間電圧発生回路２１
は、オン状態のＭＯＳトランジスタ２２を介してセンス
電源電圧ＶＣＣＳを供給され、中間電圧ＶＢＬを、所定
の電圧レベルに設定する。次に、この図５２および５３
に示す構成の動作について、図５４に示す信号波形図を
参照して説明する。
【０３４２】データアクセスが行なわれる通常動作モー
ド時においては、スリープモード指示信号ＳＲＥＥＰ＿
ＭＯＤＥはＬレベルであり、応じてＡＮＤ回路１０４か
らのセルフリフレッシュモード指示信号ＳＲＦはＬレベ
ルである。したがって、セレクタ１０６は、リフレッシ
ュコントロール回路１０からのリフレッシュ活性化信号
ＲＥＦ＿ＲＡＳを選択して行系制御回路１１へ与える。
行系制御回路１１は、データアクセスを行なう通常動作
モード時において、ロウアクティブコマンドに応じて生
成されるロウ活性化信号ＲＡＣＴに従って、各種行系制
御信号を生成する。
【０３４３】一方、この通常動作モード時において、オ
ートリフレッシュコマンドが与えられ、オートリフレッ
シュ指示信号ＡＲＥＦが活性化されると、リフレッシュ
コントロール回路１０が、リフレッシュ活性化信号ＲＥ
Ｆ＿ＲＡＳを所定期間Ｈレベルに設定する。この場合
も、行系制御回路１１は、セレクタ１０６を介して与え
られるリフレッシュ活性化信号ＲＥＦ＿ＲＡＳに従っ
て、各種行系制御信号を生成する。
【０３４４】スリープモードに入ると、スリープモード
指示信号ＳＬＥＥＰ＿ＭＯＤＥがＨレベルとなる。この
スリープモードの初期において行なわれるツインセル書
込時においてはツインセル書込モード指示信号ＴＷＣ＿
ＷＲＩＴＥ＿ＭＯＤＥがＨレベルであり、応じてＡＮＤ
回路１０４からのセルフリフレッシュ指示信号ＳＲＦ
は、Ｌレベルであり、セレクタ１０６は、リフレッシュ
コントロール回路１０からのリフレッシュ活性化信号Ｒ
ＥＦ＿ＲＡＳを選択して行系制御回路１１へ与える。し
たがって、ツインセル書込モード時においては、この行
系制御回路１１は、リフレッシュ活性化信号ＲＥＦ＿Ｒ
ＡＳに従って各種行系制御信号を生成する。通常データ
アクセスモード時およびオートリフレッシュ動作時およ
びツインセル書込モード時においては、ＡＮＤ回路１０
８の出力信号はＬレベルであり、ＭＯＳトランジスタ２
２がオン状態であり、中間電圧発生回路２１は、電源ノ
ードからセンス電源電圧ＶＣＣＳを受けて中間電圧ＶＢ
Ｌを生成する。
【０３４５】一方、スリープモードにおいてツインセル
書込モードが完了すると、セルフリフレッシュモードに
入る。このセルフリフレッシュモード時においては、Ａ
ＮＤ回路１０４からのセルフリフレッシュモード指示信
号ＳＲＦがＨレベルとなり、セレクタ１０６が、遅延回
路１０２の出力信号を選択して行系制御回路１１へ与え
る。このセルフリフレッシュモードのスタンバイ状態時
においては、図５３に示すＡＮＤ回路１０８からのセル
フリフレッシュスタンバイ指示信号ＳＲＦＳがＨレベル
となり、ＭＯＳトランジスタ２２がオフ状態となり、中
間電圧発生回路２１は電源ノードから切離される。した
がって、この状態においては、中間電圧発生回路２１
は、中間電圧を発生する動作を停止するため、中間電圧
ＶＢＬは、フローティング状態となり、図５４に示すよ
うにビット線電位が徐々に低下する。
【０３４６】セルフリフレッシュタイマ９が、このツイ
ンセル書込モード完了後、所定の周期でリフレッシュ要
求信号ＦＡＹ発行する。このリフレッシュ要求信号ＦＡ
Ｙが発行されると、リフレッシュコントロール回路１０
が、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳを発生す
る。このリフレッシュ活性化信号ＲＥＦ＿ＲＡＳがＨレ
ベルとなると、ＡＮＤ回路１０８からのセルフリフレッ
シュスタンバイ指示信号ＳＲＦＳがＬレベルとなり、中
間電圧発生回路２１が電源ノードに結合され、中間電圧
ＶＢＬの電圧レベルが上昇する。次いで、セレクタ１０
６からのリフレッシュ活性化信号ＲＥＦ＿ＲＡＳ２がＨ
レベルとなり、行系制御回路１１が各種ロウ系制御信号
を順次所定のシーケンスで活性化する。図５４において
は、まずリフレッシュ活性化信号ＲＥＦ＿ＲＡＳ２の活
性化に応答して、ビット線イコライズ指示信号ＢＬＥＱ
がＬレベルに立下がり、続いて、選択サブワード線対Ｓ
ＷＬＰの電圧レベルが高電圧ＶＰＰレベルに上昇する。
この後、センスアンプ活性化信号ＺＳＯＰがＬレベルに
立下がり、またセンスアンプ活性化信号ＳＯＮがＨレベ
ルに立上がり、選択メモリセルのセンス動作が行なわ
れ、次の電圧レベルが、センス電源電圧ＶＣＣＳレベル
および接地電圧レベルに駆動される。所定期間が経過す
ると、リフレッシュコントロール回路１０が、リフレッ
シュ活性化信号ＲＥＦ＿ＲＡＳを非活性化する。リフレ
ッシュサイクルが完了すると、選択サブワード線対ＳＷ
ＬＰがＬレベルの非活性状態となり、またセンスアンプ
活性化信号ＳＯＮおよびＺＳＰがそれぞれＬレベルおよ
びＨレベルの非活性状態へ駆動される。この後、ビット
線イコライズ指示信号ＢＬＥＱが再びＨレベルの活性状
態へ駆動される。
【０３４７】したがって、このセルフリフレッシュ動作
時においては、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳ
２を用いて、リフレッシュ動作を行なうことにより、中
間電圧発生回路２１が、中間電圧ＶＢＬを発生し、ビッ
ト線プリチャージ／イコライズ回路ＢＬＥＱにより、ビ
ット線の電圧が中間電圧レベル（＝ＶＣＣＳ／２）の電
圧レベルに設定された後に、行選択動作を行なうことが
でき、正確に、センス動作を行なうことができる。
【０３４８】図５０に示すように、サブワード線ＳＷＬ
とビット線ＢＬ（またはＺＢＬ）においてマイクロショ
ートＺＲが存在する場合、プリチャージ状態のビット線
から非選択状態のサブワード線ＳＷＬへ、リーク電流が
流れる。このリーク電流は、中間電圧発生回路２１から
供給される。したがって、このセルフリフレッシュスタ
ンバイサイクル時において、中間電圧発生回路２１への
電源電圧供給を停止することにより、リーク電流を抑制
でき、セルフリフレッシュモード時の消費電流を低減す
ることができる。特に、このようなマイクロショートが
多数発生した場合、セルフリフレッシュモード時の直流
消費電流が増大するものの、中間電圧発生回路２１も電
源供給を停止することにより、このスリープモードのセ
ルフリフレッシュモード時における消費電流の増大を抑
制することができる。
【０３４９】なお、このリフレッシュ活性化信号ＲＥＦ
＿ＲＡＳ２を利用しても、リフレッシュ動作実行期間は
変化しない。すなわち、リフレッシュコントロール回路
１０は、センスアンプ活性化信号ＳＯが活性化された後
所定期間経過すると、リフレッシュ活性化信号ＲＥＦ＿
ＲＡＳを非活性状態へ駆動している。行系制御回路１１
は、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳ２の活性化
に従って所定のタイミングでセンスアンプ活性化信号を
活性化させており、立上がり遅延リフレッシュ活性化信
号ＲＥＦ＿ＲＡＳ２を用いても、リフレッシュサイクル
の期間は、同じである。単に、リフレッシュ活性化信号
ＲＥＦ＿ＲＡＳの活性化期間が、ツインセル書込モード
時および通常動作モード時よりも少し長くなるだけであ
る。
【０３５０】図５５は、図５２に示す遅延回路１０２の
構成の一例を示す図である。図５５において、立上がり
遅延回路１０２は、リフレッシュ活性化信号ＲＥＦ＿Ｒ
ＡＳを、それぞれ所定時間遅延する遅延回路１０２ａお
よび１０２ｂと、テストモード指示信号ＴＥＳＴの活性
化時導通し遅延回路１０２ｂを短絡するトランスファー
ゲート１０２ｃと、トランスファーゲート１０２ｃまた
は遅延回路１０２ｂの出力信号とリフレッシュ活性化信
号ＲＥＦ＿ＲＡＳを受けるＡＮＤ回路１０２ｄを含む。
このＡＮＤ回路１０２ｄから、遅延リフレッシュ活性化
信号ＲＥＦ＿ＲＡＳＤが生成され、図５２に示すセレク
タ１０６へ与えられる。次に、この図５５に示す遅延回
路の動作について図５６に示す信号波形図を参照して簡
単に説明する。
【０３５１】テストモード指示信号ＴＥＳＴがＨレベル
のときには、トランスファーゲート１０２ｃがオン状態
であり、遅延回路１０２ｄがバイパスされる。リフレッ
シュ活性化信号ＲＥＳ＿ＲＡＳが活性化されると、遅延
回路１０２ａの有する遅延時間ＴＴａ経過後、ＡＮＤ回
路１０２ｄの両入力の信号がともにＨレベルとなり、こ
のＡＮＤ回路１０２ｄからの遅延活性化信号ＲＥＦ＿Ｒ
ＡＳＤがＨレベルとなる。セルフリフレッシュモード時
においては、この遅延リフレッシュ活性化信号ＲＥＦ＿
ＲＡＳＤが選択されてリフレッシュ活性化信号ＲＥＦ＿
ＲＡＳ２が生成される。したがって、リフレッシュ活性
化信号ＲＥＦ＿ＲＡＳ２が、この遅延リフレッシュ活性
化信号ＲＥＦ＿ＲＡＳＤの活性化に従って活性化され
る。
【０３５２】この場合、図５３に示す中間電圧発生回路
２１が中間電圧を発生してから、行選択動作が行なわれ
るまでの時間は、時間ＴＴａであり、ビット線ＢＬおよ
びＺＢＬのプリチャージ時間は、時間ＴＴａである。こ
の状態で、リフレッシュ動作を実行する。ビット線のプ
リチャージ時間が短い状態でリフレッシュを行ない、正
確にメモリセルデータがリフレッシュされているかどう
かを判定する。すなわち、ビット線プリチャージが不十
分であり、ビット線プリチャージ電圧レベルが中間電圧
レベルよりも低い場合、ツインセルモード時であって
も、読出マージンが低下し、正確にセンス動作を行なう
ことができなくなる可能性がある。このウェハレベルで
のテスト時に、テストモード指示信号ＴＥＳＴにより、
プリチャージ時間を短くして、リフレッシュが正確に行
なわれているか否かを判定する。このテスト時において
リフレッシュが正確に行なわれていれば、テスト完了後
テストモード指示信号ＴＥＳＴをＬレベルに設定した場
合、この遅延回路１０２における立上がり遅延時間は遅
延回路１０２ａおよび１０２ｂの有する遅延時間はＴＴ
ｂとなり、そのビット線プリチャージ時間はテスト動作
時よりも長くすることができ、この半導体記憶装置の確
実にリフレッシュ特性を保証することができる。
【０３５３】遅延回路１０２における遅延時間を短くし
てリフレッシュテストすることにより、たとえばサブワ
ード線とビット線間のマイクロショートによるビット線
プリチャージ電圧の不良をスクリーニングすることがで
きる。
【０３５４】なお、遅延回路１０２の遅延時間は、複数
段階にテストモード時設定可能とされてもよい。テスト
結果に応じて遅延時間がたとえばヒューズプログラミン
グにより設定されてもよい。すなわち、遅延回路１０２
の遅延時間はトリミング可能であってもよい。セルフリ
フレッシュモード完了時には、中間電圧発生回路２１を
活性化した後、通常動作モードに復帰し、データの再配
置を実行する。
【０３５５】以上のように、この発明の実施の形態９に
従えば、セルフリフレッシュスタンバイ状態時において
は、ビット線プリチャージ電圧を発生する回路の電源供
給を停止しており、セルフリフレッシュモード時の消費
電流を低減することができる。特に、マイクロショート
などのリーク電流を抑制でき、消費電流を低減すること
ができる。また、セルフリフレッシュモード時において
は、ビット線のプリチャージを行なった後に、行選択動
作を行なうように構成しており、中間電圧発生回路が中
間電圧を発生し、ビット線プリチャージが行なわれた後
に行選択を行なっており、ビット線電圧の低下を抑制で
き、正確なセンス動作を行なうことができる。また、テ
スト信号により、このビット線プリチャージ時間を短く
してセルフリフレッシュテストを行なうことにより、マ
イクロショートに起因するビット線電位低下の不良をス
クリーニングすることができ、信頼性の高い半導体記憶
装置を実現することができる。
【０３５６】［実施の形態１０］図５７は、この発明の
実施の形態１０に従う半導体記憶装置の要部の構成を示
す図である。この図５７においては、１つのセンスアン
プＳＡに関連する部分の構成を示す。
【０３５７】図５７において、センスアンプＳＡが、共
通ビット線ＣＢＬおよびＺＣＢＬに結合される。このセ
ンスアンプＳＡは、交差結合されるＰチャネルＭＯＳト
ランジスタＰ１およびＰ２と、交差結合されるＮチャネ
ルＭＯＳトランジスタＮ１およびＮ２を含む。センスア
ンプＳＡに対し、センスアンプ活性化信号ＺＳＯＰに応
答してセンス共通電源線Ｓ２Ｐにアレイ電源電圧ＶＣＣ
Ｓを伝達するセンスアンプ駆動トランジスタ（Ｐチャネ
ルＭＯＳトランジスタ）Ｐ３と、センスアンプ活性化信
号ＳＯＮの活性化に応答してセンス共通接地線Ｓ２Ｎに
接地電圧を伝達するセンスアンプ駆動トランジスタ（Ｎ
チャネルＭＯＳトランジスタ）Ｎ３が設けられる。
【０３５８】共通ビット線ＣＢＬおよびＺＣＢＬは、ビ
ット線分離ゲートＢＩＧＬを介してビット線ＢＬＬおよ
びＺＢＬＬに結合され、またビット線分離ゲートＢＩＧ
Ｒを介してビット線ＢＬＲおよびＺＢＬＲに結合され
る。ビット線ＢＬＬおよびＺＢＬＬとビット線ＢＬＲお
よびＺＢＬＲとは、異なるメモリブロックに配置され
る。ビット線分離ゲートＢＩＧＬは、ビット線分離指示
信号ＢＬＩＬに応答して導通／非導通状態となり、ビッ
ト線分離ゲートＢＩＧＲは、ビット線分離指示信号ＢＬ
ＩＲに応答して導通／非導通状態となる。
【０３５９】ビット線ＢＬＬおよびＺＢＬＬに対しビッ
ト線プリチャージ／イコライズ回路ＢＥＱＬが設けら
れ、ビット線ＢＬＲおよびＺＢＬＲに対し、ビット線プ
リチャージ／イコライズ回路ＢＥＱＲが設けられる。ビ
ット線プリチャージ／イコライズ回路ＢＥＱＬは、ビッ
ト線イコライズ指示信号ＢＬＥＱＬに応答して活性化さ
れて中間電圧ＶＢＬをビット線ＢＬＬおよびＺＢＬＬに
供給しかつこれらのビット線ＢＬＬおよびＺＢＬＬの電
圧レベルを中間電圧ＶＢＬレベルにイコライズする。ビ
ット線プリチャージ／イコライズ回路ＢＥＱＲは、ビッ
ト線イコライズ指示信号ＢＬＥＱＲに応答してビット線
ＢＬＲおよびＺＢＬＲを中間電圧ＶＢＬレベルにプリチ
ャージしかつイコライズする。
【０３６０】共通ビット線ＣＢＬおよびＺＣＢＬに対
し、列選択ゲートＣＳＧおよび再配置列選択ゲートＲＡ
ＣＳＧが結合される。列選択ゲートＣＳＧは、列選択信
号ＣＳＬに応答して導通し、共通ビット線ＣＢＬおよび
ＺＣＢＬをグローバルデータ線ＧＩＯおよびＺＧＩＯに
接続する。再配置列選択ゲートＲＡＣＳＧは、再配置列
選択信号ＲＡＣＳＬに応答して導通し、共通ビット線Ｃ
ＢＬおよびＺＣＢＬを再配置データ線ＧＲＡおよびＺＧ
ＲＡに結合する。これらのグローバルデータ線対ＧＩＯ
Ｐおよび再配置データ線対ＧＲＡＰを、このメモリアレ
イに含まれるメモリブロックに共通に配置する。
【０３６１】２つの列選択ゲートＣＳＧおよびＲＡＣＳ
Ｇを利用することにより、スリープモード移行時におい
て、１つの行（ワード線）に接続するメモリセルデータ
を、データ保持領域へ転送する。内部でスリープモード
移行時、ツインセル書込モード前に、データ保持が必要
なデータを、すべてデータ保持領域に格納することによ
り、外部へデータを読出す必要がなく、高速で、このツ
インセルモードのためのデータ再配置を実行する。
【０３６２】図５８は、この発明の実施の形態１０に従
う半導体記憶装置の全体の構成を概略的に示す図であ
る。図５８において、メモリアレイは、複数のメモリブ
ロックＭＢ０−ＭＢｍに分割される。メモリブロックＭ
Ｂ０−ＭＢｍの間および外側に、センスアンプ帯ＳＡＢ
０−ＳＡＢｎが配置される。これらのセンスアンプ帯Ｓ
ＡＢ０−ＳＡＢｎにおいて、図５７に示すセンスアンプ
ＳＡが対応のメモリブロックの各ビット線対に対応して
配置される。
【０３６３】メモリブロックＭＢ０−ＭＢｍに共通に、
グローバルデータ線対ＧＩＯＰおよび再配置データ線対
ＧＲＡＰが配置される。これらのグローバルデータ線対
ＧＩＯＰおよび再配置データ線対ＧＲＡＰが、転送回路
ＸＦＲに結合される。
【０３６４】メモリブロックＭＢ０−ＭＢｍに対応して
ローカル制御回路ＬＣＴＬ０−ＬＣＴＬｍが配置され
る。これらのローカル制御回路ＬＣＴＬ０−ＬＣＴＬｍ
は、メイン制御回路ＭＣＴＬからのロウ／コラム系制御
信号に従って対応のメモリブロックの行／列選択動作を
制御する。また、これらのメモリブロックＭＢ０−ＭＢ
ｍに対応してロウデコーダが配置され、またセンスアン
プ帯ＳＡＢ０−ＳＡＢｎに対応してコラムデコーダが配
置されるが、これらは図面を簡略化するために示してい
ない。
【０３６５】図５８に示すように、メモリブロックＭＢ
０−ＭＢｍのうちの２つのメモリブロックにおいてそれ
ぞれワード線を選択状態に駆動し、対応のセンスアンプ
帯によりメモリセルデータをラッチする。次いで、一方
のワード線（センスアンプ）のメモリセルのデータを、
グローバルデータ線対ＧＩＯＰに読出した後、転送回路
ＸＦＲを介して再配置データ線対ＧＲＡＰに伝達する。
次いで、このデータを再配置データ線対ＧＲＡＰを介し
て他方のメモリブロックの選択ワード線のメモリセルに
伝達する。したがって、データ再配置時においては、ロ
ーカル制御回路ＬＣＴＬ０−ＬＣＴＬｍおよびメイン制
御回路ＭＣＴＬの制御の下に、内部でデータの転送を行
なってデータの再配置を実行する。
【０３６６】なお、メモリブロックＭＢ０−ＭＢｍの各
々は、複数のサブアレイに分割され、これらのメモリブ
ロックＭＢ０−ＭＢｍにおいては、メインワード線およ
びサブワード線が配置される。データ保持領域のメモリ
ブロックにおいては、偶数行アドレスのワード線(サブ
ワード線)が選択される。
【０３６７】図５９は、１つのセンスアンプ帯に対応し
て設けられるコラムデコーダの構成を概略的に示す図で
ある。図５９において、ブロック選択信号ＢＳ＜ｉ＞お
よびＢＳ＜ｊ＞を受けるＯＲ回路２００ｃが、コラムデ
コード動作制御のために設けられる。
【０３６８】コラムデコーダは、コラムプリデコード信
号ＣＰＹとＯＲ回路２００ｃからのブロック選択信号Ｂ
Ｓとデータ再配置書込指示信号φＲＧＥ＜ｉ，ｊ＞を受
け、列選択信号ＣＳＬを生成するコラムデコーダ２００
ａと、コラムプリデコード信号ＣＰＹとブロック選択信
号ＢＳとデータ再配置書込指示信号φＲＧＥ＜ｉ，ｊ＞
を受けて再配置列選択信号ＲＡＣＳＬを生成するコラム
デコーダ２００ｂを含む。コラムデコーダ２００ａは、
ブロック選択信号ＢＳが選択状態にあり、データ再配置
書込指示信号φＲＧＥ＜ｉ，ｊ＞が非活性状態のときに
活性化されてコラムプリデコード信号ＣＰＹをデコード
して列選択信号ＣＳＬを生成する。コラムデコーダ２０
０ｂは、ブロック選択信号ＢＳおよびデータ再配置書込
指示信号φＲＧＥ＜ｉ，ｊ＞がともに活性状態のとき
に、コラムプリデコード信号ＣＰＹをデコードして再配
置列選択信号ＲＡＣＳＬを生成する。ここで、データ再
配置書込指示信号φＲＥＧ＜ｉ，ｊ＞は、メモリブロッ
クＭＢｉまたはＭＢｊがデータ保持領域として用いられ
るとき活性化される。
【０３６９】このデータ再配置書込指示信号φＲＧＥ
(＝φＲＧＥ＜ｉ、ｊ＞)は、データ再配置動作モード
時、データ保持領域のメモリブロックに対して好ましく
はメモリブロック単位で活性化される(データ保持領域
内のメモリブロック間でデータの転送が行なわれること
があるため)。通常動作時においては、コラムデコーダ
２００ａが活性化され、列選択信号ＣＳＬを生成する。
このときには、コラムデコーダ２００ｂは、非活性状態
であり、デコード動作を行なわず、再配置列選択信号Ｒ
ＡＣＳＬは非活性状態を維持する。
【０３７０】一方、データ再配置動作モード時において
は、データ保持領域のデータを受けるメモリブロックに
対しては、コラムデコーダ２００ａは非活性状態を維持
し、一方、コラムデコーダ２００ｂが活性化される。こ
のときブロック選択信号ＢＳ（ロウアクティブコマンド
が与えられたときのブロックアドレスにより活性化され
る）に従って活性化される。
【０３７１】１つのグローバルデータ線対ＧＩＯＰおよ
び１つの再配置データ線対ＧＲＡＰには、一例として、
１６列のビット線対が対応して配置される。したがっ
て、これらのコラムデコーダ２００ａおよび２００ｂ
は、１／１６のデコード動作を行なう。すなわち１６回
のデータ転送により１行のメモリセルデータの転送が完
了する。
【０３７２】図６０は、図５８に示す転送回路ＸＦＲの
構成を概略的に示す図である。図６０において、グロー
バルデータ線対ＧＩＯＰに対しては、ライトドライバ２
０４およびプリアンプ２０６が配置される。ライトドラ
イバ２０４は、データ書込時、ライトドライバイネーブ
ル信号ＷＤＥに応答して活性化され、データ入出力／制
御回路２０２から与えられた内部書込データに従って相
補データを生成してグローバルデータ線ＧＩＯおよびＺ
ＧＩＯに伝達する。
【０３７３】プリアンプ２０６は、プリアンプ活性化信
号ＰＡＥの活性化に応答して活性化され、グローバルデ
ータ線ＧＩＯおよびＺＧＩＯ上の相補データから相補デ
ータＰＡＯおよびＺＰＡＯを生成する。このプリアンプ
２０６からの内部読出データＰＡＯが、データ入出力／
制御回路２０２へ与えられる。
【０３７４】プリアンプ２０６の出力データＰＡＯおよ
びＺＰＡＯを再配置モード指示信号φＲＧＭに応答して
活性化される転送バッファ２０８により、再配置データ
線対ＧＲＡＰに転送される。この転送バッファ２０８
は、再配置データ線ＧＲＡおよびＺＧＲＡにそれぞれ対
応して設けられるトライステートバッファ回路２０８ａ
および２０８ｂを含む。したがって、このデータ再配置
動作時においては、転送バッファ２０８が活性化され、
プリアンプ２０６からの相補データが再配置データ線対
ＧＲＡＰに伝達される。
【０３７５】データ入出力／制御回路２０２は、データ
入出力回路および入出力制御回路を含む。このデータ入
出力／制御回路２０２は、スリープモード移行時のデー
タ再配置動作時においては、再配置モード指示信号φＲ
ＧＭに従ってデータの入出力動作が禁止される。したが
って、プリアンプ２０６は、単に内部でグローバルデー
タ線対ＧＩＯＰから再配置データ線対ＧＲＡＰにデータ
を転送するためにのみ利用される。
【０３７６】図６１は、この発明の実施の形態１０にお
けるスリープモード移行時のデータ再配置を行なう際の
メモリコントローラの動作を示すフロー図である。以
下、図６１を参照して、このスリープモード移行時のメ
モリコントローラの動作について簡単に説明する。
【０３７７】メモリコントローラは、処理の中断が所定
時間以上あり、スリープモードに入るべきかどうかを判
断する（ステップＳ１０）。スリープモードに入るべき
であると判断した場合、メモリコントローラは、まず、
再配置モード指示信号φＲＧＭを活性化し、図６０に示
す転送バッファ２０８を活性化する。
【０３７８】次いで、メモリコントローラは、保持の必
要なデータを内部で読出すために、ロウアクティブコマ
ンドを与え、保持が必要なデータの行を選択する。
【０３７９】次いで、メモリコントローラは、データ保
持領域内の偶数ロウアドレスの行を選択状態へ駆動す
る。すなわち、２つのメモリブロックにおいて、並行し
てワード線が選択状態に保持される。
【０３８０】この状態で、メモリコントローラは、デー
タ読出を指示するリードコマンドを与え、同時に列アド
レスを与える。半導体記憶装置内部においては、このリ
ードコマンドに従って、同じ列アドレスに従って、２つ
のメモリブロックにおいて列選択が行なわれる。一方の
メモリブロックにおいては、図５９に示すコラムデコー
ダ２００ａが活性化され、データ保持領域のメモリブロ
ックにおいてはコラムデコーダ２００ｂが活性化され
る。ここで、データ再配置書込指示信号φＲＧＥは、再
配置モード指示信号φＲＧＭの活性化時においてリード
コマンドが与えられると内部で、データ保持領域に対し
てたとえばメモリブロック単位で活性化される（この構
成については後に説明する）。リードコマンドに従って
プリアンプ活性化信号ＰＡＥが活性化され、グローバル
データ線対ＧＩＯＰに読出されたメモリセルデータが、
図６０に示すプリアンプ２０６および転送バッファ２０
８を介して再配置データ線対ＧＲＡＰに伝達される。
【０３８１】再配置データ線対ＧＲＡＰは、データ保持
領域のメモリブロックの選択列に結合されておりこの選
択列に対しデータ転送が行なわれる。この動作を、ペー
ジモードに従って１行のメモリセルデータがすべて転送
されるまで繰返し実行する。１つのグローバルデータ線
対ＧＩＯＰに対して、たとえば１６列のビット線対が配
置されているため、したがって１６回、このデータ転送
動作を実行することにより、１行のメモリセルデータの
転送が完了する。この動作を、保持が必要なデータに対
し実行する（ステップＳ１２）。
【０３８２】この動作を繰返した後、メモリコントロー
ラは、データ転送回数など保持が必要なデータの格納領
域のアドレスをモニタして、必要なビット（データ）が
すべて転送されたか否かをモニタする（ステップＳ１
４）。すべての保持が必要なデータが転送されると、メ
モリコントローラは、スリープモードに入り、ツインセ
ル書込モードを実行し、１ビット／１セルモードで格納
された保持領域のデータを、１ビット／２セルモード
（ツィンセルモード）でデータを格納する再書込を実行
する。
【０３８３】図６２は、この半導体記憶装置内における
データ転送を模式的に示す図である。図６２において、
メモリアレイＭＭの領域ＡおよびＢに格納されたデータ
が、保持が必要なデータである。これらの領域Ａおよび
Ｂに格納されたデータを、上述の転送動作に従って、デ
ータ保持領域ＤＨＧの偶数ロウアドレス上に転送する。
このデータ保持領域ＤＨＧにおいては、データ再配置書
込指示信号φＲＧＥが活性状態にある。したがって、こ
のデータ再配置モードにおいては、同一メモリブロック
内またはセンスアンプ帯を共有するメモリブロック間で
のデータ転送は、行なうことはできない。これは、コラ
ムデコーダが、メモリブロック単位でデータ再配置書込
指示信号φＲＧＥおよびブロック選択信号ＢＳに従って
活性／非活性が制御されるためである。
【０３８４】図６３は、このデータ再配置動作を模式的
に示す図である。今、図６３に示すように、メモリブロ
ックＭＢｂに、保持が必要なデータが格納されており、
メモリブロックＭＢａがデータ保持領域である状態を考
える。メモリブロックＭＢｂにおいて、ワード線ＷＬｂ
を選択状態へ駆動する。続いて、メモリブロックＭＢａ
においてワード線ＷＬａを選択状態へ駆動する。リード
コマンドを与えることにより、このワード線ＷＬｂのメ
モリセルデータが、グローバルデータ線対ＧＩＯＰ上に
読出され、転送回路ＸＦＲを介して再配置データ線対Ｇ
ＲＡＰに転送される。この再配置データ線対ＧＲＡＰ上
のデータが、メモリブロックＭＢａ上のワード線ＷＬａ
に接続されるメモリセルに転送される。メモリブロック
ＭＢａおよびＭＢｂにおいてワード線ＷＬａおよびＷＬ
ｂを選択状態に保持し、センスアンプにメモリセルデー
タを保持することにより、１つのリードコマンド印加に
より、ワード線ＷＬｂからワード線ＷＬａに、所定数の
ビットのデータを転送することができる。
【０３８５】図６４は、データ再配置書込指示信号φＲ
ＧＥを発生する部分の構成の一例を示す図である。図６
４において、データ再配置書込指示信号発生部は、再配
置モード指示信号φＲＧＭの活性化に応答して活性化さ
れ、プリチャージコマンドＰＲＧをカウントするカウン
タ２１０と、カウンタ２１０からのカウントアップ指示
信号φＵＰに従ってシフト動作を行ない、データ保持領
域ＤＨＧ内のメモリブロックに対するデータ再配置書込
指示信号φＲＧＥ０−φＲＧＥｋのいずれかを活性状態
へ駆動するシフトレジスタ２１１を含む。なお、データ
保持領域ＤＨＧが別のメモリ空間上にプログラム（マッ
ピング）されると、シフトレジスタ２１１は、新しいデ
ータ保持領域ＤＨＧ上のメモリブロックに対するデータ
再配置書込指示信号φＲＧＥｉ−φＲＧＥｊを駆動する
ように切り換えられる。この構成は、単に全メモリブロ
ックに対するデータ再配置書込指示信号をシフトレジス
タ２１１から発生するように構成し、シフトレジスタ２
１１のシフト領域を保持領域に応じて調整して、データ
保持領域に対応するメモリブロックに対するデータ再配
置書込指示信号を順次活性化することにより実現され
る。
【０３８６】シフトレジスト２１１は、再配置モード指
示信号φＲＧＭの活性化に応答して初期状態にリセット
され、たとえばデータ再配置書込指示信号φＲＧＥ０を
活性状態へ駆動する。このシフトレジスタ２１１は、再
配置モード指示信号φＲＧＭが活性状態の間活性化され
てシフト動作を実行する。再配置モード指示信号φＲＧ
Ｍが非活性状態となると、シフトレジスタ２１１は非活
性化され、データ再配置書込指示信号φＲＧＥ０−φＲ
ＧＥｋをすべて非活性状態のＬレベルに駆動する。残り
のメモリブロックに対するデータ再配置書込指示信号
は、再配置モード指示信号φＲＧＭの状態に係らず、全
て非活性状態に設定される。
【０３８７】図６５は、データ再配置書込指示信号とメ
モリブロックとの対応関係を示す図である。図６５に示
すように、データ保持領域ＤＨＧが、メモリブロックＭ
Ｂ♯０−ＭＢ♯ｋを含む。これらのメモリブロックＭＢ
♯０−ＭＢ♯ｋに対応して、データ再配置書込指示信号
φＲＧＥ０−φＲＧＥｋが対応して発生される。残りの
メモリブロックに対するデータ再配置書込指示信号φＲ
ＧＥは全て非活性状態に保持される。
【０３８８】センスアンプ帯が、隣接するメモリブロッ
クにおいて共有されるため、このセンスアンプ帯を共有
するメモリブロックに対するデータ再配置書込指示信号
が、データ再配置書込指示信号φＲＧＥとして再配置コ
ラムデコーダ２００ｂへ与えられる。この場合、外部の
メモリコントローラは、シフトレジスタ２１１が行なう
シフト動作の方向に従って、行選択時においては、メモ
リブロックＭＢ♯０−ＭＢ♯ｋを特定するブロック選択
信号を与える。データ保持領域が、メモリコントローラ
により予め固定的に設定されている必要がある。たとえ
ば、シフトレジスタ２１１が、データ再配置書込指示信
号φＲＧＥ０−φＲＧＥｋを順次活性状態へ駆動する場
合、外部のメモリコントローラは、再配置先のロウブロ
ックアドレスとして、メモリブロックＭＢ♯０−ＭＢ♯
ｋを順次特定するブロックアドレスを生成する。
【０３８９】図６４に示すカウンタ２１０は、プリチャ
ージコマンドＰＲＧが、１つのメモリブロック内のワー
ド線の数の１／２倍の値に到達するとカウントアップ指
示信号φＵＰ活性化する。これは、データ保持領域にお
いてはメモリブロックの偶数ロウアドレスにデータが書
込まれ、奇数ロウアドレスには、データは書込まれず、
一方、保持すべきデータを格納する領域は、偶数および
奇数ロウアドレス両者を含むためである。
【０３９０】なお、図６４に示す構成においては、カウ
ンタ２１０へ、ロウアクティブコマンドＲＡＣＴを与え
てもよい。この場合、カウンタ２１０のカウント値が、
１つのメモリブロックに含まれるワード線の数に等しく
なるときにカウンタ２１０がカウントアップ信号φＵＰ
を活性化する。１つのデータ転送サイクルにおいて（行
単位のデータ転送において）、２回ロウアクティブコマ
ンドＲＡＣＴが活性化されるためである。
【０３９１】［データ再配置書込指示信号発生部の変更
例］図６６は、データ再配置書込指示信号発生部の変更
例を概略的に示す図である。図６６において、再配置モ
ード指示信号φＲＧＭとデータ書込を指示するライトコ
マンドＷＲＩＴＥを受けて、メイン再配置書込指示信号
ＭＲＧＥを生成するＡＮＤ回路２１２が、メイン制御回
路ＭＣＴＬ内に設けられる。ローカル制御回路ＬＣＴＬ
内においては、メイン制御回路ＭＣＴＬ内の列制御回路
からのコラムプリデコード信号ＣＰＹをデコードするデ
コーダ２１３と、デコーダ２１３の出力信号とメイン再
配置書込指示信号ＭＲＧＥを受けるＡＮＤ回路２１４
と、このＡＮＤ回路２１４の出力信号と、センスアンプ
帯を共有するメモリブロックに対するローカル制御回路
からのローカルデータ再配置書込指示信号φＲＧＥｊと
を受けるＯＲ回路２１５が設けられる。ＯＲ回路２１５
から、図５９に示すコラムデコーダ２００ｂに対するデ
ータ再配置書込指示信号φＲＧＥ（φＲＧＥ＜ｉ，ｊ
＞）が出力される。
【０３９２】この図６６に示す構成においては、行を選
択状態へ駆動した後、データ再配置のための転送動作を
行なう前に、ライトコマンドＷＲＩＴＥを与える。再配
置モード指示信号φＲＧＭが活性状態のときには、メイ
ン再配置書込指示信号ＭＲＧＥが活性化され、ローカル
制御回路ＬＣＴＬへ与えられる。ローカル制御回路ＬＣ
ＴＬ（ＬＣＴＬ０−ＬＣＴＬｍ）において、デコーダ２
１３が、このライトコマンドＷＲＩＴＥと同時に与えら
れたコラムアドレスから生成されたコラムプリデコード
信号ＣＰＹをデコードする。このときに与えられるコラ
ムプリデコード信号ＣＰＹは、列を指定するのではな
く、データを保持するメモリブロック、すなわちデータ
保持領域内のメモリブロックを特定する信号を含む。し
たがって、データ転送動作時において、外部のメモリコ
ントローラの制御の下に、データ保持領域を任意の領域
に設定することができる。
【０３９３】なお、図６５および図６６に示す構成の場
合、データ再配置書込指示信号φＲＧＥが、ブロック選
択信号としての機能を備えている。したがって、ブロッ
ク選択信号ＢＳを、図５９に示す再配置コラムデコーダ
２００ｂへ特に与える必要はない。
【０３９４】また、データ保持領域が固定されている場
合には、その固定されたデータ保持領域に対し、メイン
再配置書込指示信号を再配置書込指示信号φＲＧＥとし
て与えてもよい。ブロック選択信号ＢＳにより、データ
保持領域内におけるメモリブロックが特定される。この
ブロック選択信号ＢＳは、ロウアクティブコマンド印加
時に印加されるブロックアドレスから生成される信号で
あり、ロウアクティブ期間中内部でラッチされている。
【０３９５】図６７は、１つのデータ転送サイクル時の
動作を示すタイミング図である。図６７において、ま
ず、再配置モード指示信号φＲＧＭがＨレベルに設定さ
れる。この状態において、行選択を指示するロウアクテ
ィブコマンドＲＡＣＴが与えられる。最初のロウアクテ
ィブコマンドＲＡＣＴと同時に、ブロックアドレスＢＳ
♯０が与えられる。このブロックアドレスＢＳ♯０が指
定するメモリブロックに対するメモリアレイ活性化信号
ＲＡＳ♯０が活性化され、ワード線が選択状態へ駆動さ
れる。
【０３９６】続いて、再びロウアクティブコマンドＲＡ
ＣＴを与え、同時に、ブロックアドレスＢＳ♯１を与え
る。このブロックアドレスＢＳ♯１は、データ保持領域
内のメモリブロックを特定する。このブロックアドレス
ＢＳ♯１に従って、ブロックアドレスＢＳ♯１に対応す
るメモリブロックに対するアレイ活性化信号ＲＡＳ♯１
が活性化され、ワード線が選択状態へ駆動される。した
がって、これらのブロックアドレスＢＳ♯０およびＢＳ
♯１が指定するメモリブロック内においてワード線が選
択状態に保持される。
【０３９７】続いて、データ読出を指示するリードコマ
ンドＲＥＡＤが与えられる。データ再配置書込指示信号
φＲＧＥは、既に選択状態に設定されている。このリー
ドコマンドと同時に与えられるコラムアドレス（図示せ
ず）に従って列選択動作が行なわれる。ブロックアドレ
スＢＳ♯０が指定するメモリブロックにおいてはコラム
デコーダ２００ａが活性化され、一方、ブロックアドレ
スＢＳ♯１が指定するメモリブロックにおいては、コラ
ムデコーダ２００ｂが活性化されてデコード動作を行な
う。したがって、リードコマンドＲＡＥＤに従って、ブ
ロックアドレスＢＳ♯０が特定するメモリブロックの選
択列のデータがグローバルデータ線対ＧＩＯＰおよびプ
リアンプを介して再配置データ線対ＧＲＡＰに伝達され
る。この再配置データ線対ＧＲＡＰに転送されたデータ
は、ブロックアドレスＢＳ♯１が特定するメモリブロッ
クの選択列に伝送される。
【０３９８】このリードコマンドＲＥＡＤを、１行のデ
ータを読出すのに必要な回数繰返し印加する。１行のデ
ータがすべて読出されて内部で転送された後、プリチャ
ージコマンドＰＲＧを与え、アレイ活性化信号ＲＡＳ♯
０およびＲＡＳ♯１を非活性状態へ駆動する。これによ
り、ブロックアドレスＢＳ♯０およびＢＳ♯１が特定す
るメモリブロックがプリチャージ状態に復帰する。
【０３９９】上述のページモード動作を、ブロックアド
レスＢＳ♯０が指定するメモリブロック内のすべての行
に対して実行する。したがって１つのメモリブロックの
すべての行を、データ保持領域に転送する場合、２つの
メモリブロックにわたる偶数ロウアドレスに対し、デー
タ転送が行なわれることになる。このデータ転送時の行
アドレスの制御は、メモリコントローラにより実行され
る。これにより、異なるメモリブロックの行の同一列の
間でメモリセルのデータの転送を行なうことができる。
【０４００】［行系制御回路の構成］図６８は、メイン
制御回路ＭＣＴＬの行系制御回路の構成を概略的に示す
図である。この図６８に示す構成は、図１１に示す回路
の構成に対応する。この図６８に示す構成においては、
先の図１１に示す構成に加えて、さらに、再配置モード
指示信号φＲＧＭとロウアクティブコマンドＲＡＣＴを
受けるゲート回路２２０が行系制御回路１１に対して設
けられる。このゲート回路２２０は、再配置モード指示
信号φＲＧＭがＨレベルの活性状態のときには、外部か
らのロウアクティブコマンドＲＡＣＴを無効化し、行系
制御回路１１に対し、ロウアクティブコマンドは印加し
ない。一方、このゲート回路２２０は、再配置モード指
示信号φＲＧＭがＬレベルのときには、外部からのロウ
アクティブコマンドＲＡＣＴを行系制御回路１１へ与え
る。
【０４０１】また、再配置モード指示信号φＲＧＭとロ
ウアクティブコマンドＲＡＣＴを受けるＡＮＤ回路２２
２と、ＡＮＤ回路２２２の出力信号とセルフリフレッシ
ュタイマ９からのリフレッシュ要求信号ＦＡＹを受ける
ＯＲ回路２２４が設けられる。このＯＲ回路２２４から
の出力信号がリフレッシュ要求ＦＡＹＦとしてリフレッ
シュコントロール回路１０へ与えられる。すなわち、再
配置モード指示信号φＲＧＭの活性化時においては、外
部からのロウアクティブコマンドＲＡＣＴが与えられる
と、リフレッシュ要求ＦＡＹＦが活性化され、リフレッ
シュコントロール回路１０が、リフレッシュ活性化信号
ＲＥＦ＿ＲＡＳを活性化する。データ再配置動作が完了
すると、再配置モード指示信号φＲＧＭがＬレベルとな
るため、ロウアクティブコマンドＲＡＣＴは、ＡＮＤ回
路２２２により無効化され、セルフリフレッシュ要求信
号ＦＡＹに従ってリフレッシュ要求ＦＡＹＦが発生され
る。
【０４０２】すなわち、データ再配置動作モード時にお
いては、ロウアクティブコマンドＲＡＣＴを与えると、
所定期間活性化されるリフレッシュ活性化信号ＲＥＦ＿
ＲＡＳに従って行系制御回路１１が、行系の制御信号Ｒ
ＡＤＥ等を順次活性化する。
【０４０３】このデータ再配置時においては、外部から
のアドレス信号に従ってメモリセルの行を指定するた
め、再配置モード指示信号φＲＧＭとリフレッシュ活性
化信号ＲＥＦ＿ＲＡＳを受けるゲート回路２２６がリフ
レッシュカウンタ２に対して設けられる。このゲート回
路２２６は、再配置モード指示信号φＲＧＭがＨレベル
のときには、リフレッシュカウンタ２のカウント動作を
停止させる。再配置モード指示信号φＲＧＭが、Ｌレベ
ルのときにはリフレッシュ活性化信号ＲＥＦ＿ＲＡＳに
従ってリフレッシュカウンタ２がカウント動作を実行す
る。このリフレッシュカウンタ２のカウント動作につい
ては、ゲート回路２２６の出力信号の立上がりに応答し
てカウント動作が行なわれてもよく、また立下がりに応
答してカウント動作が行なわれてもよい。
【０４０４】このゲート回路２２６の出力信号は、また
セレクタ３へ与えられる。再配置モード指示信号φＲＧ
ＭがＨレベルのときには、セレクタ３は、入力バッファ
／ラッチ回路１からのアドレス信号を選択する。再配置
モード指示信号φＲＧＭがＬレベルのときには、セレク
タ３は、リフレッシュカウンタ２からのリフレッシュア
ドレスを選択する。
【０４０５】この図６８に示す構成においては、サブデ
コード信号発生回路７およびメインデコード信号発生回
路８は、ローカル制御回路ＬＣＴＬ内に設けられる。す
なわちプリデコード回路５からのプリデコード信号Ｘ＜
１９：０＞は、このメイン制御回路で生成された後、各
メモリブロックに対応して設けられるローカル制御回路
ＬＣＴＬへ共通に与えられる。ここで、メモリブロック
の数が８であり、１メモリブロックにおいては、５１２
本のワード線(サブワード線)が配置されている構成が一
例として示される。先の実施の形態１におけるメモリア
レイが、本実施の形態１０におけるメモリブロックに対
応する。
【０４０６】ローカル制御回路は、ブロック選択信号Ｂ
Ｓ＜７：０＞に従って選択的に活性化される。これらの
サブデコード信号発生回路７およびメインデコード信号
発生回路８へは、ロウアドレスデコードイネーブル信号
ＲＡＤＥが与えられ、ブロック選択信号ＢＳ＜７：０＞
に従って選択的に活性化されてデコード動作を行なっ
て、サブデコード信号およびメインデコード信号を出力
する。したがって、入力バッファ／ラッチ回路１におい
ては、ロウアクティブコマンドＲＡＣＴが与えられるご
とに、そのロウアクティブコマンドと並行して与えられ
るロウアドレスビットＲＡ＜１１：０＞に対応する内部
ロウアドレスビットがセレクタ３を介してブロックデコ
ード回路４およびプリデコード回路５へ与えられる。ブ
ロックデコード回路４およびプリデコード回路５は、ロ
ウアクティブコマンドに従ってブロック選択信号および
プリデコード信号を生成して、各ローカル制御回路ＬＣ
ＴＬへ伝達する。
【０４０７】図６９は、ローカル制御回路の構成を概略
的に示す図である。図６９において、ローカル制御回路
ＬＣＴＬｉは、ブロック選択信号ＢＳ＜ｉ＞の活性化に
応答してセットされてラッチブロック選択信号ＬＢＳ＜
ｉ＞を生成するセット／リセットフリップフロップ２３
２ａと、ラッチブロック選択信号ＬＢＳ＜ｉ＞とメイン
センスアンプ活性化信号ＳＯを受けるＡＮＤ回路２３０
ａと、ラッチブロック選択信号ＬＢＳ＜ｉ＞と（メイ
ン）ワード線駆動タイミング信号ＲＸＴとを受けるＡＮ
Ｄ回路２３０ｂと、ラッチブロック選択信号ＬＢＳ＜ｉ
＞とサブワード線駆動タイミング信号（ワード線活性化
信号）ＲＸＡＣＴとを受けるＡＮＤ回路２３０ｃと、ラ
ッチブロック選択信号ＬＢＳ＜ｉ＞とメインロウアドレ
スデコードイネーブル信号ＲＡＤＥを受けるＡＮＤ回路
２３０ｄと、ＡＮＤ回路２３０ａの出力信号の立上がり
に応答してセットされてローカルセンスアンプ活性化信
号ＳＯ＜ｉ＞を生成するセット／リセットフリップフロ
ップ２３２ｂと、ＡＮＤ回路２３０ｂの出力信号の立上
がりに応答してセットされ、ローカルワード線駆動タイ
ミング信号ＲＸＴ＜ｉ＞を生成するセット／リセットフ
リップフロップ２３２ｃと、ＡＮＤ回路２３０ｃの出力
信号の立上がりに応答して活性化され、ローカルサブワ
ード線駆動タイミング信号ＲＸＡＣＴ＜ｉ＞を生成する
セット／リセットフリップフロップ２３２ｄとを含む。
【０４０８】ラッチブロック選択信号ＬＢＳ＜ｉ＞に従
ってまた、ビット線分離指示信号ＢＬＩ＜ｉ＞およびビ
ット線イコライズ指示信号ＢＬＥＱ＜ｉ＞も生成され
る。ラッチブロック選択信号ＬＢＳ＜ｉ＞に従ってロー
カルのロウ系制御信号ＳＯ＜ｉ＞、ＲＸＴ＜ｉ＞、ＲＸ
ＡＣＴ＜ｉ＞およびＲＡＤＥ＜ｉ＞を生成することによ
り、これらの外部からのブロック選択信号ＢＳ＜ｉ＞が
非活性状態となった後に、たとえばセンスアンプ活性化
信号ＳＯが活性化されても、正確に、ローカルのセンス
アンプ活性化信号ＳＯ＜ｉ＞を活性状態へ駆動する。こ
のラッチブロック選択信号ＬＢＳ＜ｉ＞が、また、コラ
ムデコーダ２００ａおよび２００ｂへブロック選択信号
ＢＳ＜ｊ＞として与えられる。
【０４０９】ローカル制御回路ＬＣＴＬｉは、さらに、
セルフリフレッシュ指示信号ＳＲＦと遅延センスアンプ
活性化信号ＳＯ＿ＤＬとプリチャージコマンドＰＲＧに
従ってセット／リセットフリップフロップ２３２ａ−２
３２ｅをリセットするリセット回路２３３と、ローカル
ロウアドレスデコードイネーブル信号ＲＡＤＥ＜ｉ＞の
活性化に応答してプリデコード信号Ｘをラッチするアド
レスラッチ回路２３４と、ローカルロウアドレスデコー
ドイネーブル信号ＲＡＤＥ＜ｉ＞の活性化に応答してデ
コード動作を行ない、ワード線駆動タイミング信号ＲＸ
Ｔ＜ｉ＞およびＲＸＡＣＴ＜ｉ＞に従ってサブデコード
信号ＺＳＤＦおよびメインワード線デコード信号ＺＭＷ
Ｌを生成するロウデコーダ２３５を含む。
【０４１０】リセット回路２３３は、セルフリフレッシ
ュモード指示信号ＳＲＦと遅延センスアンプ活性化信号
ＳＯ＿ＤＬを受けるＡＮＤ回路２３３ａと、ＡＮＤ回路
２３３ａの出力信号とプリチャージコマンドＰＲＧとを
受けるＯＲ回路２３３ｂを含む。このＯＲ回路２３３ｂ
から、セット／リセットフリップフロップ２３２ａ−２
３２ｅに対するリセット信号が発生される。セルフリフ
レッシュモード以外のときには、プリチャージコマンド
ＰＲＧに従ってこれらのセット／リセットフリップフロ
ップ２３２ａ−２３２ｅがリセットされる。セルフリフ
レッシュモード時においては、リフレッシュ動作が行な
われ、センスアンプ活性化信号ＳＯが活性化された後所
定時間経過後活性化される遅延センスアンプ活性化信号
ＳＯ＿ＤＬに従ってこれらのセット／リセットフリップ
フロップ２３２ａ−２３２ｅがリセットされる。この遅
延センスアンプ活性化信号ＳＯ＿ＤＬは、図３２の遅延
回路３３の出力信号に対応する。
【０４１１】なお、オートリフレッシュコマンドＡＲＦ
が用いられる場合には、このスリープモード指示信号Ｓ
ＲＦとオートリフレッシュコマンドＡＲＦのいずれかが
活性状態のときに、ＡＮＤ回路２３２ａの出力信号が活
性状態のＨレベルとなるように構成される。これは、た
とえばオートリフレッシュコマンドＡＲＦに応答して所
定のワンショットパルスを生成し、このワンショットパ
ルスとスリープモード指示信号ＳＲＦとのＯＲを取って
ＡＮＤ回路２３３ａへ与えることにより実現される。
【０４１２】アドレスラッチ回路２３４は、ローカルロ
ウアドレスデコードイネーブル信号ＲＡＤＥ＜ｉ＞に従
って非導通状態となるトランスファーゲート２３４ａ
と、トランスファーゲート２３４ａを介して与えられた
プリデコード信号Ｘをラッチするインバータラッチ回路
２３４ｂとを含む。ローカル制御回路ＬＣＴＬｉにおい
ては、このデータ再配置動作モードにおいては、プリチ
ャージコマンドＰＲＧが与えられるまで、ラッチ状態を
維持し、ブロック選択信号ＢＳ＜ｉ＞が選択された場合
には、この選択メモリブロックにおいて行選択およびセ
ンス動作が実行される。次に、この図６８および図６９
に示す回路の動作を図７０に示すタイミングチャートを
参照して説明する。
【０４１３】再配置モード指示信号φＲＧＭはＨレベル
にあり、図６８において、ゲート回路２２０の出力信号
はＬレベルに固定される。この状態で、ロウアクティブ
コマンドＲＡＣＴが与えられると、図６８に示すＡＮＤ
回路２２２の出力信号がＨレベルとなり、応じてリフレ
ッシュコントロール回路１０に対するリフレッシュ要求
ＦＡＹＦが活性化される。応じて、リフレッシュコント
ロール回路１０が、リフレッシュ活性化信号ＲＥＦ＿Ｒ
ＡＳを活性化して行系制御回路１１へ与える。
【０４１４】行系制御回路１１は、このリフレッシュ活
性化信号ＲＥＦ＿ＲＡＳに従って、メインロウアドレス
デコードイネーブル信号ＲＡＤＥ、メインワード線駆動
タイミング信号ＲＸＴおよびＲＸＡＣＴ、およびメイン
センスアンプ活性化信号ＳＯを順次活性化する。ラッチ
ブロック選択信号ＬＢＳ＜Ａ＞は、このアドレスに含ま
れるブロックアドレスＢＳ♯Ａにより、活性化される。
ここで、ブロックデコーダは、ロウアクティブコマンド
ＲＡＣＴが与えられるとデコード動作を行なう。プリデ
コーダ５は、このブロックデコーダと同様に、ロウアク
ティブコマンドＲＡＣＴの活性化に応答してプリデコー
ド動作を行なってもよく、またクロック同期型の半導体
記憶装置であり、ロウアクティブコマンドＲＡＣＴとク
ロック信号ＣＬＫの立上がりとに応答してプリデコード
動作を行なうように構成されてもよい。
【０４１５】したがって、このラッチブロック選択信号
ＬＢＳ＜Ａ＞が立上がると、メインの各制御信号に従っ
てメモリブロックＭＢ♯Ａ（ブロックアドレスＢＡＳ♯
Ａが指定する）においてロウアドレスデコードイネーブ
ル信号ＲＡＤＥ＜Ａ＞、ワード線駆動タイミング信号Ｒ
ＸＴ＜Ａ＞およびＲＸＡＣＴ＜Ａ＞が順次活性化され、
次いで、センスアンプ活性化信号ＳＯ＜Ａ＞が活性化さ
れる。メインセンスアンプ活性化信号ＳＯが活性化され
ると、所定時間経過後に、リフレッシュ活性化信号ＲＥ
Ｆ＿ＲＡＳが非活性化される（図３２の構成参照）。
【０４１６】一方、このリフレッシュ活性化信号ＲＥＦ
＿ＲＡＳが非活性状態へ駆動されても、図６９に示すよ
うに、セット／リセットフリップフロップ２３２ａ−２
３２ｅはすべてセット状態にあり、ローカルの制御信号
はすべて活性状態を維持する。したがってこのブロック
アドレスＢＳ♯Ａが指定するメモリブロックＭＢ♯Ａに
おいては、ワード線が選択状態にあり、また、センスア
ンプ回路が活性状態にあり、この選択ワード線のメモリ
セルのデータをラッチしている。
【０４１７】１つのリフレッシュ活性化信号ＲＥＦ＿Ｒ
ＡＳのパルス幅の時間が経過した後、外部から再びロウ
アクティブコマンドＲＡＣＴを与える。このときブロッ
クアドレスＢＳ♯Ｂに従ってラッチブロック選択信号Ｌ
ＢＳ＜Ｂ＞が活性化される。このロウアクティブコマン
ドＲＡＣＴが活性化されると、図６８に示す行系制御回
路１１から順次行系制御信号ＲＡＤＥ、ＲＸＴ、ＲＸＡ
ＣＴおよびＳＯが順次活性化される。応じて、このブロ
ックアドレスＢＳ♯Ｂが指定するメモリブロックＭＢ♯
Ｂにおいて、ローカルのロウアドレスデコードイネーブ
ル信号ＲＡＤＥ＜Ｂ＞、ローカルワード線駆動タイミン
グ信号ＲＸＴ＜Ｂ＞およびＲＸＡＣＴ＜Ｂ＞、ローカル
センスアンプ活性化信号ＳＯ＜Ｂ＞が活性化される。
【０４１８】ブロックアドレスＢＳ♯Ａが指定するメモ
リブロックＭＢ♯Ａにおいては、ラッチブロック選択信
号ＬＢＳ＜Ａ＞がＨレベルであり、この２回目に与えら
れる行系の制御信号に従って、ゲート回路２３０ａ−２
３０ｄの出力信号が再びＨレベルとなる。しかしなが
ら、セット／リセットフリップフロップ２３２ａ−２３
２ｅはすべてセット状態にあるため、その出力信号の状
態は変化しない。
【０４１９】したがって、これらのデータ再配置時にお
いて、ロウアクティブコマンドＲＡＣＴを２回与えるこ
とにより、２つのメモリブロックＭＢ♯ＡおよびＭＢ♯
Ｂにおいてワード線を選択状態に維持し、対応のセンス
アンプにメモリセルのデータを保持させることができ
る。この後、ページモードで列アドレスを与えて列選択
を行ない、２つのメモリブロック間においてデータの転
送を実行する。
【０４２０】データ転送が完了すると、プリチャージコ
マンドＰＲＧを与えることにより、選択メモリブロック
がリセット状態とされ、またアドレスラッチ回路２３４
も、スルー状態となり、新たなアドレスを取込むことが
できる状態に設定される。
【０４２１】したがって、このデータ再配置時において
は、リフレッシュ活性化信号ＲＥＦ＿ＲＡＳを利用して
内部でパルス状に行系の制御信号を順次活性化し、これ
らを各指定されたメモリブロックでラッチすることによ
り、ノンバンク構成であっても、２つのメモリブロック
において、同時にワード線を選択状態に維持することが
できる。
【０４２２】このデータ再配置の後、スリープモードに
入り、スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥが
活性化され、ツインセル書込モードが行なわれる。この
ツインセル書込モード完了後、セルフリフレッシュモー
ドに入る。セルフリフレッシュモードが終了し、スリー
プモードが完了するときには、逆の態様で、データの再
配置が再び実行される。これはメモリコントローラにお
いて、データ保持領域のアドレスと、保持が必要なデー
タの格納領域のアドレスの一覧表をテーブルで記憶し、
このテーブルを参照して、データ保持が必要なメモリセ
ルの領域およびデータ保持領域に対するロウアクティブ
コマンドを印加する。この印加順序は、いずれの領域に
対するロウアクティブコマンドが先であってもよい。デ
ータ再配置書込指示信号φＲＧＥによりデータ転送先が
決定される。スリープモード完了後のデータ再配置時に
おいては、転送先と転送元を逆にする必要がある。この
場合、図６６に示す構成を利用してデータ再配置書込指
示信号を活性化する。これにより、スリープモード移行
時とスリープモード完了時において、データ転送先を容
易に設定することができる。なお、シフトレジスタ構成
の場合、データ保持領域指定用と保持が必要なデータ格
納領域指定用の２つのシフトレジスタを設け、スリープ
モード移行時には、データ保持領域指定用のシフトレジ
スタを使用し、スリープモード完了時には、データ保持
が必要なメモリセル領域に設けられたシフトレジスタを
利用するように構成してもよい。
【０４２３】以上のように、この発明の実施の形態１０
に従えば、スリープモード移行時において、１ビット／
１セルモードをツインセルモードにする際に、保持すべ
きデータをＤＲＡＭコアの外部に読出す必要がなく、リ
ードコマンドＲＡＥＤおよびアドレスを与えるだけでデ
ータの再分配を効率的に行なうことができる。
【０４２４】［実施の形態１１］図７１は、この発明の
実施の形態１１に従う半導体記憶装置の要部の構成を概
略的に示す図である。この図７１に示す構成において
は、グローバルデータ線対ＧＩＯＰに対しデータ書込時
内部書込データに従ってグローバルデータ線対ＧＩＯＰ
を駆動するライトドライバ２０４と、活性化時グローバ
ルデータ線対ＧＩＯＰに現われたデータを増幅しかつラ
ッチするプリアンプ２４０と、データ再配置書込指示信
号φＲＧＥＡの活性化時導通しプリアンプ２４０のラッ
チデータをグローバルデータ線対ＧＩＯＰに伝達する転
送ゲート２５０が設けられる。
【０４２５】このグローバルデータ線対ＧＩＯＰは、列
選択ゲートＣＳＧを介して共通ビット線ＣＢＬおよびＺ
ＣＢＬに結合される。共通ビット線ＣＢＬおよびＺＣＢ
Ｌは、ビット線分離ゲートＢＩＧを介してビット線ＢＬ
およびＺＢＬに結合される。列選択信号ＣＳＬは、コラ
ムプリデコード信号ＣＰＹとブロック選択信号ＢＳを受
けるコラムデコーダ２００から生成される。
【０４２６】この図７１に示す構成においては、ロウ系
制御回路の構成は、図１１に示す構成と同じである。デ
ータ入出力／制御回路２０２は、また、先の実施の形態
１０と同様、再配置モード指示信号φＲＧＭの活性化時
非活性状態とされ、データの入出力は行なわない。
【０４２７】次に、この図７１に示す半導体記憶装置の
動作について図７２に示す信号波形図を参照して簡単に
説明する。
【０４２８】再配置モード指示信号φＲＧＭがまずＨレ
ベルに設定される。この状態で、ロウアクティブコマン
ドＲＡＣＴが与えられると、アレイ活性化信号ＲＲＡＳ
が活性状態へ駆動される。このアレイ活性化信号ＲＲＡ
Ｓの活性化に従って、ロウアドレスＲＡ♯０に従って行
選択動作が行なわれ、ワード線（ＷＬａ）が選択状態へ
駆動される。
【０４２９】続いて、リードコマンドＲＥＡＤを与える
と、イコライズ指示信号ＰＡＥＱがＬレベルとなり、プ
リアンプ２４０の出力およびプリアンプ２４０の内部ノ
ードのイコライズ動作が停止される。このリードコマン
ドＲＥＡＤに従って、コラムデコーダ２００が活性化さ
れ、コラムアドレスＣＡ♯０をデコードして、列選択信
号ＣＳＬを選択状態へ駆動する。応じて選択列のメモリ
セルデータがグローバルＩＯ線対ＧＩＯＰ上に読出され
る。グローバルＩＯ線対ＧＩＯＰ上にデータが読出され
ると、プリアンプ活性化信号ＰＡＥが活性化され、プリ
アンプ２４０がこのグローバルＩＯ線対のデータを増幅
しかつラッチする。リードコマンドＲＡＤＥが与えられ
て所定時間経過後、列選択動作が停止する。しかしなが
らプリアンプイコライズ信号ＰＥＡＱはＬレベルの非活
性状態を維持し、プリアンプ２４０は、その増幅データ
をラッチし続ける。
【０４３０】続いてプリチャージコマンドＰＲＧが与え
られ、アレイ活性化信号ＲＲＡＳが非活性状態へ駆動さ
れ、選択ワード線（ＷＬａ）が非選択状態へ駆動され
る。応じてまたこのセンスアンプＳＡも非活性状態とな
る。
【０４３１】再び、ロウアクティブコマンドＲＡＣＴを
アドレスＲＡ♯１とともに与える。このとき、データ再
配置書込指示信号φＲＧＥＡも活性化する。このデータ
再配置書込指示信号φＲＧＥＡは、外部から与えられて
もよく、また内部で、再配置モード指示信号φＲＧＭの
活性化時、２つ目のロウアクティブコマンドに応答して
活性化されてもよい。ロウアクティブコマンドＲＡＣＴ
に従って再び、アレイ活性化信号ＲＲＡＳが活性化さ
れ、アドレスＲＡ♯１が指定するワード線（ＷＬｂ）が
選択状態へ駆動される。また、データ再配置書込指示信
号φＲＧＥＡがＨレベルの活性状態となり、図７１に示
す転送ゲート２５０が導通し、プリアンプ２４０がラッ
チしていたデータがグローバルＩＯ線対上に伝達され
る。このグローバルＩＯ線対ＧＩＯＰの電圧レベルは、
先のサイクルで読出されたメモリセルデータに応じて、
電源電圧レベルおよび接地電圧レベルに駆動される。
【０４３２】再びリードコマンドＲＥＡＤをコラムアド
レスＣＡ♯１とともに与える。すなわち、先のサイクル
と同じ列を指定する列アドレスＣＡ♯０を与える。これ
により、再び列選択指示信号ＣＳＬが選択状態へ駆動さ
れる。プリアンプ活性化信号ＰＡＥは活性状態を維持し
ているため、この選択列に、転送ゲート２５０を介して
グローバルＩＯ線対を駆動し、選択列上に、先のサイク
ルに読出されたデータが書込まれる。
【０４３３】このデータ再書込が完了すると、プリチャ
ージコマンドＰＲＧを与え、アレイ活性化信号ＲＲＡＳ
が非活性化され、また再配置書込指示信号φＲＧＥＡも
非活性化される。応じて、プリアンプ活性化信号ＰＡＥ
が非活性化され、プリアンプイコライズ指示信号ＰＡＥ
Ｑが活性化される。すなわち、この実施の形態１１にお
いては、１ビットずつ内部でデータの転送を実行する。
この場合、プリアンプ２４０において転送すべきデータ
をラッチしているため、同一メモリブロック内において
も、データの再配置を行なうことができる。
【０４３４】なお、この図７２に示す構成において、グ
ローバルＩＯ線対は、プリチャージコマンドＰＲＧが与
えられると、一旦電源電圧ＶＣＣレベルにプリチャージ
されるのではなく、図７２に破線で示すように、プリア
ンプ活性化信号ＰＡＥが活性状態の間は、グローバルＩ
Ｏ線対のプリチャージ／イコライズ動作は停止されるよ
うに構成されてもよい。
【０４３５】図７３は、図７１に示すプリアンプ２４０
の構成の一例を示す図である。図７３において、プリア
ンプ２４０は、プリアンプ活性化信号ＰＡＥの活性化時
活性化され、グローバルデータ線ＧＩＯおよびＺＧＩＯ
の信号を増幅しかつラッチするアンプラッチ２４０ａ
と、プリアンプイコライズ指示信号ＰＡＥＱの活性化時
活性化され、出力ノード（ＰＡＯ，ＺＰＡＯ）を電源電
圧ＶＣＣレベルにプリチャージしかつイコライズするプ
リチャージ／イコライズ回路２４０ｂを含む。また、プ
リアンプ２４０（アンプラッチ２４０ａ）の内部ノード
は、プリアンプイコライズ指示信号ＰＡＥＱの活性化
時、所定電圧レベルにイコライズされる。
【０４３６】アンプラッチ２４０ａの構成は、プリアン
プ活性化信号ＰＡＥの活性化に応答してこのグローバル
データ線ＧＩＯおよびＺＧＩＯのデータを増幅する増幅
回路と、増幅回路の出力信号をラッチするたとえばＮＡ
ＮＤ型ラッチ回路を含んでもよい。また、これに代え
て、アンプラッチ２４０ａは、プリアンプ活性化信号Ｐ
ＡＥの活性化に応答してグローバルデータ線ＧＩＯおよ
びＺＧＩＯの信号を増幅する増幅回路と、プリアンプイ
ネーブル信号ＰＡＥの遅延信号に応答して活性化されて
この増幅回路の出力信号をラッチするラッチ回路とを含
んでもよい。いずれの構成が設けられてもよい。
【０４３７】図７４は、プリアンプ制御部の構成を概略
的に示す図である。図７４において、プリアンプ制御部
は、クロック信号ＣＬＫとリードコマンドＲＥＡＤを受
けるＡＮＤ回路２６０と、ＡＮＤ回路２６０の出力信号
を所定時間遅延する遅延回路２６１と、遅延回路２６１
からの出力信号ＰＡＥＦの活性化に応答してセットされ
てプリアンプ活性化信号ＰＡＥを活性化するセット／リ
セットフリップフロップ２６２と、リードコマンドＲＡ
ＥＤの活性化に応答してリセットされ、プリアンプイコ
ライズ指示信号ＰＡＥＱを非活性化するセット／リセッ
トフリップフロップ２６３と、プリアンプ活性化信号Ｐ
ＡＥを所定時間遅延する遅延回路２６４と、遅延回路２
６４の出力信号と再配置モード指示信号φＲＧＭとを受
けるゲート回路２６５と、データ再配置書込指示信号φ
ＲＧＥＡの立下がりに応答してワンショットのパルス信
号を発生するワンショットパルス発生回路２６６と、ワ
ンショットパルス発生回路２６６からのパルス信号とゲ
ート回路２６５の出力信号とを受けるＯＲ回路を含む。
このＯＲ回路２６７の出力信号に従ってセット／リセッ
トフリップフロップ２６２がリセットされ、またセット
／リセットフリップフロップ２６３がセットされる。
【０４３８】この図７４に示すプリアンプ制御部の構成
においては、クロック信号ＣＬＫに同期して、リードコ
マンドＲＥＡＤが取込まれ、内部読出動作指示信号が生
成される。遅延回路２６１によりいわゆる「レイテン
シ」を考慮した時間が経過後に、遅延回路２６１の出力
信号ＰＡＥＦが活性化され、応じてプリアンプ活性化信
号ＰＡＥが活性化される。このプリアンプＰＡＥの活性
化時においては既に列選択信号ＣＡＬは、選択状態へ駆
動されている。
【０４３９】一方、リードコマンドＲＡＥＤに従ってセ
ット／リセットフリップフロップ２６３がリセットさ
れ、プリアンプに対するイコライズ信号ＰＡＥＱが非活
性状態となる。
【０４４０】通常動作時においては、ゲート回路２６５
は、バッファ回路として動作し、この遅延回路２６４の
出力信号に従ってＨレベルの信号を出力する。また、通
常動作時においては、データ再配置書込指示信号φＲＧ
ＥＡは、Ｌレベルに固定されており、したがって、プリ
アンプ活性化信号ＰＡＥが活性化されて所定時間経過す
ると、セット／リセットフリップフロップ２６２がリセ
ットされてプリアンプ活性化信号ＰＡＥが非活性化され
る。また、セット／リセットフリップフロップ２６３が
セットされ、プリアンプイコライズ指示信号ＰＡＥＱが
活性状態へ駆動される。
【０４４１】データ再配置時においては、再配置モード
指示信号φＲＧＭがＨレベルであり、ゲート回路２６５
の出力信号はＬレベルに設定される。したがって、プリ
アンプ活性化信号ＰＡＥがリードコマンドＲＡＥＤに従
って活性化された後、データ再配置書込指示信号φＲＧ
ＥＡが非活性状態となるまで、このプリアンプ活性化信
号ＰＡＥは活性状態を維持し、メモリセルから読出され
たデータをラッチする。一方、プリアンプイコライズ信
号ＰＡＥＱは、このリードコマンドＲＡＥＤが与えられ
ると非活性状態となり、次にデータ再配置書込指示信号
φＲＧＥＡが非活性化されるまで、その非活性状態を維
持する。
【０４４２】列アドレスについては、リードコマンドま
たはライトコマンドが与えられるとコラムアドレスデコ
ードイネーブル信号ＣＡＤＥが活性化され、列アドレス
のプリデコードが行なわれる。このコラムアドレスデコ
ードイネーブル信号ＣＡＤＥは、また、ローカル制御回
路へ与えられ、コラムデコーダにおいてプリデコード信
号のデコードが行なわれてもよい。すなわち、コラムデ
コーダへコラムアドレスデコードイネーブル信号ＣＡＤ
Ｅが与えられてもよい。なお、データ再配置書込指示信
号φＲＧＥＡは、全メモリブロックに共通であり、外部
から与えられるか、または内部で２回目のロウアクティ
ブコマンドＲＡＣＴに従って活性化される。この場合に
は、プリチャージコマンドＰＲＧによりデータ再配置書
込指示信号φＲＧＥＡが非活性化される。
【０４４３】以上のように、この発明の実施の形態１１
に従えば、プリアンプを利用して、データ再配置時グロ
ーバルデータ線対へデータをフィードバックしており、
同一メモリブロック内においても異なる行のメモリセル
の間でデータの転送を行なうことができる。
【０４４４】［実施の形態１２］図７５は、この発明の
実施の形態１２に従う半導体記憶装置のローカル制御回
路ＬＣＴＬの要部の構成を概略的に示す図である。この
実施の形態１２におけるローカルロウ系制御回路の構成
は、先の実施の形態１０において用いられたローカルロ
ウ系制御回路（図６９参照）の構成と同じであり、した
がってグローバルデータ線対ＧＩＯＰと、再配置データ
線対ＧＲＡＰが用いられる。
【０４４５】図７５において、ローカル制御回路ＩＣＴ
Ｌは、ブロック選択信号ＢＳ＜ｉ＞と外部から与えられ
る再配置書込指示信号φＲＧＥＦを受けるＡＮＤ回路２
７０と、ＡＮＤ回路２７０の出力信号の活性化に応答し
てセットされて、ローカルなデータ再配置書込指示信号
φＲＧＥ＜ｉ＞を生成するセット／リセットフリップフ
ロップ２７４と、コラムプリデコード信号ＣＰＹの数を
カウントし、このカウント値が所定値（１６）に到達す
るとセット／リセットフリップフロップ２７４をリセッ
トするカウンタ２７２と、ローカルデータ再配置書込指
示信号φＲＧＥ＜ｉ＞と図６９に示すセット／リセット
フリップフロップ２３２ｄからのラッチサブワード線駆
動タイミング信号ＬＲＸＡＣＴ＜ｉ＞とを受けて、ロー
カルサブワード線駆動タイミング信号ＲＸＡＣＴ＜ｉ＞
を生成するゲート回路２７６を含む。
【０４４６】このゲート回路２７６は、ローカルデータ
再配置書込指示信号φＲＧＥ＜ｉ＞がＨレベルのときに
は、サブワード線駆動タイミング信号ＲＸＡＣＴ＜ｉ＞
を非活性状態に維持する。したがって、ローカル制御回
路ＬＣＴＬにおいては、ロウアクティブコマンドに従っ
て行選択が行なわれる場合、メインワード線が選択され
てセンスアンプは活性化されても、サブワード線は非選
択状態を維持する。次に、この発明の実施の形態１２に
従う半導体記憶装置のデータ再配置動作について図７６
に示すタイミングチャート図を参照して説明する。
【０４４７】まず、外部からロウアクティブコマンドＲ
ＡＣＴが与えられる。このとき、図示しないロウアドレ
スに従って、アドレス指定されたメモリブロックにおい
てワード線ＷＬａが選択状態へ駆動される。このワード
線ＷＬａは、メインワード線およびサブワード線ＳＷＬ
を含む。選択行のメモリセルのデータの検知、および増
幅が行なわれる。
【０４４８】続いて、再びロウアクティブコマンドＲＡ
ＣＴが与えられ、データ保持領域の転送先のメモリブロ
ックが指定される。この転送先のメモリブロックにおい
ては、同時に与えられる再配置書込指示信号φＲＧＥＦ
の活性化に従って、ローカルデータ再配置書込指示信号
φＲＧＥ＜ｉ＞が活性状態となり、サブワード線駆動タ
イミング信号ＲＸＡＣＴ＜ｉ＞は、非選択状態を維持す
る。したがって、この転送先のメモリブロックにおいて
は、デコード動作が行なわれ、メインワード線ＭＷＬは
選択状態へ駆動されるもののサブワード線ＳＷＬは非活
性状態を維持する。続いて所定のタイミングでセンスア
ンプ活性化信号ＳＯｂが活性化され、センスアンプは、
それぞれの動作特性に応じたデータをラッチする。すな
わち、対応の転送先のメモリブロックにおいては、セン
スアンプ活性化信号ＳＯｂの活性化時、センスアンプの
保持データは、センスアンプの動作特性に応じたデータ
となる。
【０４４９】続いて外部からリードコマンドＲＡＥＤが
与えられ、列選択動作が行なわれる。したがって、この
選択ワード線ＷＬａに接続されるメモリセルデータが、
図６０に示すプリアンプ２０６および転送バッファ２０
８を介して転送先のメモリブロックへ伝達されてセンス
アンプにラッチされる。このリードコマンドを所定数与
えて、１行のメモリセルのデータの転送が完了すると、
カウンタ２７２がカウントアップ信号を出力し、セット
／リセットフリップフロップ２７４がリセットされて、
ローカルのデータ再配置書込指示信号φＲＧＥ＜ｉ＞が
非活性状態となる。このローカルデータ再配置書込指示
信号φＲＧＥ＜ｉ＞が非活性化されると、１行のデータ
の転送が完了したことが示される。転送先のメモリブロ
ックに対しては、センスアンプが転送データをラッチし
ている。したがって、次いでこのローカルデータ再配置
書込指示信号φＲＧＥ＜ｉ＞の非活性化に応答して、図
７５に示すゲート回路２７６からのサブワード線駆動タ
イミング信号ＲＸＡＣＴ＜ｉ＞が活性状態へ駆動され、
サブワード線が選択状態となり、この選択行に対応する
サブワード線に接続されるメモリセルに、センスアンプ
がラッチするデータが書込まれる。これにより、データ
保持領域の１行のメモリセルへのデータの転送が完了す
る。
【０４５０】続いて、所定時間経過後、外部からプリチ
ャージコマンドＰＲＧを与えることにより、これらの選
択ワード線およびセンスアンプを非活性状態へ駆動す
る。
【０４５１】この図７６に示す構成の場合、転送先（デ
ータ保持領域）のメモリブロックのセンスアンプ回路を
活性化して転送データをラッチしている。したがって、
同じセンスアンプ帯に対してデータの転送を行なうこと
ができる。転送先のメモリブロックにおいては、ワード
線（またはサブワード線）が非選択状態であり、隣接メ
モリブロック間においても、データの転送を行なうこと
ができる。したがって、データ保持領域と保持が必要な
データの格納領域との対応関係をより柔軟に設定するこ
とができる。
【０４５２】なお、この図７６に示す信号波形におい
て、転送先においては、メインワード線ＭＷＬを選択状
態へ駆動している。しかしながら、このメインワード線
ＭＷＬは、サブワード線と同じタイミングで活性化され
るように構成されてもよい。これは、単にローカルデー
タ再配置書込指示信号φＲＧＥ＜ｉ＞をメインワード線
駆動タイミング信号ＲＸＴ＜ｉ＞と組合せることにより
容易に実現される。
【０４５３】この発明の実施の形態１２において、スリ
ープモード完了時においては、逆の手順でデータの転送
が行なわれる。この場合、データ保持領域のデータをま
ず読出してセンスアンプ回路にラッチし、続いて保持が
必要なデータを格納する元のメモリブロックにおいてセ
ンスアンプを活性化する。この場合、外部からの再配置
書込指示信号φＲＧＥＦをブロック選択信号ＢＳ＜ｉ＞
と組合せているため、容易にこの転送元および転送先の
メモリブロックを指定することができる。
【０４５４】なお、図７５に示す構成においては、カウ
ンタ２７２は、コラムプリデコード信号ＣＰＹの数をカ
ウントしている。これらのプリデコード信号ＣＰＹは、
一旦リセット状態となると、その信号はすべてＬレベル
であり、全プリデコード信号すべてのＯＲ結果の信号の
立上がりをカウントすることにより、容易にプリデコー
ド信号の数をカウントすることができる。これに代え
て、コラムデコーダのデコード動作回数をカウントする
ために、コラムアドレスデコードイネーブル信号ＣＡＤ
Ｅの活性化の数またはリードコマンドＲＥＡＤの数をカ
ウントするように構成されてもよい。
【０４５５】以上のように、この発明の実施の形態１２
に従えば、内部で転送先のメモリブロックのワード線
（メインワード線／サブワード線）を非選択状態にして
データ転送を行ない、データ転送完了後、転送先のメモ
リブロックのワード線（メインワード線／サブワード
線）を選択状態へ駆動しており、隣接するメモリブロッ
ク間においてもデータ転送を行なうことができ、保持す
べきデータの格納領域とデータ保持領域との対応関係を
柔軟に設定することができる。
【０４５６】［実施の形態１３］図７７は、この発明の
実施の形態１３に従う半導体記憶装置の要部の構成を概
略的に示す図である。この図７７に示す構成において
は、図７１に示す構成に加えて、さらに以下の構成が設
けられる。すなわち、コラムデコーダ２００に対し、コ
ラムプリデコード信号ＣＰＹの立上がりを遅延する立上
がり遅延回路２８０と、データ再配置書込指示信号φＲ
ＧＥ＜ｉ＞（＝φＲＧＥ＜ｉ，ｊ＞）に従ってコラムプ
リデコード信号ＣＰＹおよび立上がり遅延回路２８０の
出力信号の一方を選択する選択回路２８２が設けられ
る。この選択回路２８２からの信号がコラムデコーダ２
００へ与えられる。ローカルデータ再配置書込指示信号
φＲＧＥ＜ｉ＞は、図６４または図６６に示す構成から
生成されてもよい。
【０４５７】データ再配置時においては、この選択回路
２８２が、立上がり遅延回路２８０の出力信号を選択
し、データ再配置書込指示信号φＲＧＥ＜ｉ＞が非選択
状態のときにはこの選択回路２８２は、コラムプリデコ
ード信号ＣＰＹを選択する。したがって、データ保持領
域においては、コラムプリデコード信号ＣＰＹがリセッ
ト状態から状態が変化して遅延回路２８０の有する遅延
時間が経過した後に、コラムデコーダ２００がデコード
動作を行なう。
【０４５８】一方、転送ゲート２５０に対し、プリアン
プ活性化信号ＰＡＥの立上がり（活性化）を所定時間遅
延する立上がり遅延回路２８４と、立上がり遅延回路２
８４の出力信号と再配置モード指示信号φＲＧＭを受け
るＡＮＤ回路２８６が設けられる。ＡＮＤ回路２８６の
出力信号がＨレベルの活性状態となる転送ゲート２５０
が導通状態となる。次に、この図７７に示す構成の動作
を図７８に示す信号波形図を参照して説明する。
【０４５９】まず、ロウアクティブコマンドＲＡＣＴが
与えられると、保持が必要なデータのメモリブロックに
おいてワード線ＷＬａが選択状態へ駆動され、対応のセ
ンスアンプが活性化される。続いて、ロウアクティブコ
マンドＲＡＣＴを与える。この場合、先の図７５に示す
構成と同様、ワード線ＷＬｂは非選択状態を維持する。
対応のセンスアンプＳＡは活性化される。
【０４６０】続いてリードコマンドＲＥＡＤを与える
と、そのときのコラムアドレスに従ってコラムプリデコ
ード信号ＣＰＹが生成される。このコラムプリデコード
信号ＣＰＹに従って、ワード線ＷＬａを含むメモリブロ
ックにおいて、コラムデコーダ２００がデコード動作を
行ない、列選択信号ＣＳＬａを選択状態へ駆動する。応
じて、グローバルデータ線対ＧＩＯＰにメモリセルデー
タが読出される。
【０４６１】次いで、プリアンプ活性化信号ＰＡＥが活
性化され、プリアンプ２４０がグローバルデータ線対Ｇ
ＩＯＰのデータを増幅する。立上がり遅延回路２８４が
有する遅延時間が経過すると、ＡＮＤ回路２８６の出力
信号がＨレベルとなり、転送ゲート２５０が導通し、こ
のプリアンプ２４０により増幅されてラッチされたデー
タにより再びグローバルデータ線対ＧＩＯＰが駆動さ
れ、その電圧レベルがＣＭＯＳレベルにまで拡大され
る。
【０４６２】選択回路２８２が、立上がり遅延回路２８
０からのコラムプリデコード信号ＣＰＹを選択してコラ
ムデコーダ２００へ与える。データ保持領域においてコ
ラムデコーダ２００によるデコード動作により、列選択
信号ＣＳＬｂが選択状態となり、対応の列のセンスアン
プにグローバルデータ線対ＧＩＯＰのデータがラッチさ
れる。１つのリードサイクルが完了すると、コラムプリ
デコード信号ＣＰＹが非選択状態のＬレベルとなり１つ
のデータ転送サイクルが完了する。続いて再びリードコ
マンドＲＥＡＤを与えると、同様、まず列選択信号ＣＳ
ＬａおよびＣＳＬｂが順次選択状態へ駆動され、またプ
リアンプ活性化信号ＰＡＥが活性化されて、これらの選
択列の間でデータの転送が行なわれる。
【０４６３】立上がり遅延回路２８４および２８０の有
する遅延時間は、適当に定められればよい。プリアンプ
２４０により増幅されかつラッチされたデータにより、
グローバルデータ線対ＧＩＯＰの電圧レベルが、電源電
圧ＶＣＣレベルおよび接地電圧ＶＳＳレベルに拡大して
から、列選択信号ＣＳＬｂが選択状態へ駆動されるのが
望ましい。グローバルデータ線対ＧＩＯＰの電圧レベル
差が小さいときに２つのセンスアンプにより逆方向にグ
ローバルデータ線対ＧＩＯＰを駆動した場合、データの
衝突が生じるためである。したがって、好ましくは、立
上がり遅延回路２８４の有する遅延時間は、立上がり遅
延回路２８０の有する遅延時間よりも短くする。
【０４６４】なお、ロウ系制御回路の構成としては、先
の図７５に示す構成を利用する。必要回数、すなわち１
行のメモリセルのデータの転送回数をリードコマンドま
たはコラムプリデコード信号の印加回数によりカウント
する。１行のメモリセルに対するデータ転送が完了する
と、ワード線ＷＬｂが選択状態へ駆動されて、センスア
ンプ回路にラッチされたデータが、選択メモリセルに書
込まれる。最終的にプリチャージコマンドＰＲＧを与え
ることにより、選択メモリブロックが非選択状態へ駆動
される。
【０４６５】この発明の実施の形態１３の構成の場合、
２つのメモリブロックにおいて列選択を同時に行なう必
要がなく、グローバルデータ線対のデータが十分に拡大
された後に、データ保持領域のメモリブロックの列選択
を行なうことにより、正確に、データをデータ保持領域
のメモリブロックへ書込むことができ、より正確なデー
タ転送を実現することができる。また、データ再配置の
ために専用のデータ線対を設ける必要がなく、配線占有
面積が低減される。
【０４６６】なお、この１行のデータの転送が完了する
までデータ保持領域においてワード線(サブワード線)を
非選択状態に維持しデータ転送完了後にワード線を選択
状態へ駆動する構成は、実施の形態１０においても適用
することができる。この構成を実施の形態１０に適用し
た場合、センスアンプを共有する隣接メモリブロック間
でもデータの転送をすることができる。
【０４６７】［実施の形態１４］図７９は、この発明の
実施の形態１４に従う半導体記憶装置のアレイ部の構成
を概略的に示す図である。この図７９に示す構成におい
ては、共通ビット線ＣＢＬおよびＺＣＢＬに対し、読出
列選択ゲートＲＣＳＧおよび書込列選択ゲートＷＣＳＧ
が接続される。共通ビット線ＣＢＬおよびＺＣＢＬに
は、さらに、読出アンプＲＡＭＰが設けられる。この読
出アンプＲＡＭＰは、共通ビット線ＣＢＬおよびＺＣＢ
Ｌにそれぞれゲートが結合される差動トランジスタ対を
含む。この読出アンプのトランジスタのドレインが、読
出列選択ゲートＲＣＳＧのトランスファーゲートにそれ
ぞれ結合される。
【０４６８】内部データ線対として、読出データを転送
するためのリードデータ線対ＧＲＯＰと、書込データを
転送する書込データ線対ＧＷＩＰが設けられる。読出デ
ータ線対ＧＲＯＰは、相補データ線ＺＧＲＯおよびＧＲ
Ｏを含み、書込データ線対ＧＷＩＰは、書込データ線Ｚ
ＧＷＩおよびＧＷＯを含む。
【０４６９】したがって、この図７９に示す構成におい
ては、通常動作モード時、データの書込および読出がそ
れぞれ別々の経路を介して実行される。この経路を利用
して、内部でデータの転送を実行する。読出データ線対
ＧＲＯＰに対してはプリアンプ２０６が設けられ、書込
データ線対ＧＷＩＰに対してはライトドライバ２０４が
設けられる。このプリアンプ２０６の相補出力信号ＰＡ
ＯおよびＺＰＡＯを、再配置モード指示信号φＲＧＭの
活性化時ライトデータ線対ＧＷＩＰに転送する転送回路
２０８が設けられる。データ保持領域においては、書込
列選択ゲートＷＣＳＬを介してデータの書込を行ない、
転送元のメモリブロックからは、リードアンプＲＡＭＰ
およびリード列選択ゲートＲＣＳＧを介してデータが、
リードデータ線対ＧＲＯＰ上に読出される。
【０４７０】したがって、「ＩＯ分離」構成において、
単に転送回路２０８を設けることにより、データの再配
置を実行することができる。
【０４７１】図８０は、１つのセンスアンプ帯に対する
コラムデコーダの構成を概略的に示す図である。図８０
において、コラムデコーダは、リードコラムプリデコー
ド信号ＲＣＰＹとブロック選択信号ＢＳとデータ再配置
書込指示信号φＲＧＥ＜ｉ＞（＝φＲＧＥ＜ｉ，ｊ＞）
を受けるリードコラムデコーダ２９０と、データ再配置
書込指示信号φＲＧＥ＜ｉ＞に従ってリードコラムプリ
デコード信号ＲＣＰＹおよびライトコラムプリデコード
信号ＷＣＰＹの一方を選択する選択回路２９２と、ブロ
ック選択信号ＢＳと選択回路２９２からのプリデコード
信号とデータ再配置書込指示信号φＲＧＥ＜ｉ＞を受け
て書込列選択信号ＷＣＳＬを生成するライトコラムデコ
ーダ２９４を含む。
【０４７２】ブロック選択信号ＢＳは、対応のセンスア
ンプ帯を使用するメモリブロックに対するブロック選択
信号の論理和の信号である。図８０においては、データ
再配置書込指示信号φＲＧＥ＜ｉ＞を示すが、このデー
タ再配置書込指示信号φＲＧＥ＜ｉ＞は、当然、このセ
ンスアンプ帯を共有するメモリブロックの論理和の信号
である。
【０４７３】データ再配置時においては、選択回路２９
２はリードコラムプリデコード信号ＲＣＰＹを選択し、
それ以外のときには、この選択回路２９２はライトコラ
ムプリデコード信号ＷＣＹを選択する。データ再配置動
作時においては、リードコラムデコーダ２９０はディス
エーブルされ、読出列選択信号ＲＣＳＬは非選択状態を
維持する。すなわちデータ保持領域においては、読出列
選択ゲートＲＣＳＧは非導通状態を維持する。このとき
には、リードコラムプリデコード信号ＲＣＰＹに従って
ライトコラムデコーダ２９４が動作し、書込列選択信号
ＷＣＳＬを選択状態へ駆動する。保持すべきデータを格
納する領域においては、対応のリードコラムデコーダ２
９０が活性化される。これは、データ再配置書込指示信
号φＲＧＥ＜ｉ＞は、転送元のメモリブロックに対して
は非選択状態を維持するためである。次に、動作につい
て簡単に図８１に示すタイミングチャート図を参照して
説明する。
【０４７４】まずロウアクティブコマンドＲＡＣＴを２
回連続して与えて、データ転送元のメモリブロックにお
いてワード線ＷＬａを選択状態へ駆動する。一方、デー
タ転送先のメモリブロック（データ保持領域）において
は、ロウデコード動作は行なわれるものの、ワード線Ｗ
Ｌｂは非選択状態を維持する。対応のセンスアンプＳＡ
は活性状態に駆動される。
【０４７５】この２回目のロウアクティブコマンド印加
時においては、データ再配置書込指示信号φＲＧＥ＜ｉ
＞が活性状態に駆動される。続いて、まずリードコマン
ドＲＥＡＤを与えると、リードコラムプリデコード信号
ＲＣＰＹが選択状態に与えられたコラムアドレスに従っ
て駆動される。データ転送元のメモリブロックにおいて
は、データ再配置書込指示信号φＲＧＥはＬレベルの非
活性状態であるため、リードコラムデコーダ２９０がデ
コード動作を行ない、このリードコラムプリデコード信
号ＲＣＰＹに従ってリード列選択信号ＲＣＳ０を選択状
態へ駆動する。応じて読出列選択ゲートＲＣＳＧが導通
し、リードアンプＲＡＭＰにより、共通ビット線ＣＢＬ
およびＺＣＢＬにおいてラッチされたメモリセルデータ
が、リードデータ線対ＧＲＯＰ上に読出される。この信
号電位が十分拡大されると、プリアンプ活性化信号ＰＡ
Ｅが活性化され、プリアンプ２０６が動作する。転送バ
ッファ２０８は、この再配置モード指示信号φＲＧＭが
Ｈレベルであるため、プリアンプ２０６からの相補デー
タＰＡＯおよびＺＰＡＯを、ライトデータ線対ＧＷＩＰ
に伝達する。したがってライトデータ線対ＧＷＩＰのデ
ータが、この転送されたメモリセルデータに応じて変化
する。ライトドライバ２０４は、再配置モード指示信号
φＲＧＭがＨレベルの活性状態にあるため非活性状態を
維持する。
【０４７６】データ保持領域においては、選択回路２９
２が、データ再配置書込指示信号φＲＧＥ＜ｉ＞に従っ
てリードコラムプリデコード信号ＲＣＰＹを選択し、ま
たデータ再配置書込指示信号φＲＧＥ＜ｉ＞がＨレベル
であるため、ライトコラムデコーダ２９４が動作し、書
込列選択信号ＷＣＳＬを選択状態へ駆動する。応じて、
センスアンプＳＡのラッチデータが、転送されたデータ
に応じて変化する。以降、この動作を繰返し実行し、１
行のデータ転送を行なう。１行のデータ転送完了後、そ
の完了指示（コラムプリデコード信号の印加回数または
リードコマンドＲＥＡＤの印加回数をカウントする）に
従って、ワード線（サブワード線）ＷＬｂが選択状態へ
駆動され、選択ワード線ＷＬｂに接続されるメモリセル
への１行のデータの再書込が実行される。
【０４７７】したがって、このリードデータおよびライ
トデータのバスが別々が設けられている構成の場合、内
部データ線構造を何ら変更することなく、容易に内部で
データ転送を実行することができる。
【０４７８】このデータ転送構成においても、センスア
ンプ帯を共有するメモリブロック間でデータ転送を行な
うことができる。
【０４７９】図８２は、コラムプリデコード信号発生回
路の構成を概略的に示す図である。図８２において、コ
ラムプリデコード信号発生部は、外部からのアドレス信
号ＡＤＤをコラムアドレスラッチイネーブル信号ＣＡＬ
に同期して取込むコラムアドレス入力回路３００と、コ
ラムアドレス入力回路３００からのアドレス信号をコラ
ムアドレスデコードイネーブル信号ＣＡＤＥに従ってプ
リデコードするコラムプリデコーダ３０２と、読出動作
指示信号φＲＥＡＤに従ってコラムプリデコーダ３０２
からのプリデコード信号を選択してリードコラムプリデ
コード信号ＲＣＰＹを生成するリードコラム伝達回路３
０４と、書込動作モード指示信号φＷＲＩＴＥに従って
コラムプリデコーダ３０２からのプリデコード信号を選
択してライトコラムプリデコード信号ＷＣＰＹを生成す
るライトコラム伝達回路３０３を含む。これらのライト
コラム伝達回路３０３およびリードコラム伝達回路３０
４は、それぞれ、書込モード指示信号φＷＲＩＴＥおよ
び読出モード指示信号φＲＥＡＤの活性化時、コラムプ
リデコーダ３０２からのプリデコード信号を選択する。
【０４８０】これらの書込モード指示信号φＷＲＩＴＥ
および読出モード指示信号φＲＥＡＤは、それぞれライ
トコマンドＷＲＩＴＥおよびリードコマンドＲＥＡＤに
従って所定期間活性化される。コラムアドレスラッチイ
ネーブル信号およびコラムアドレスデコードイネーブル
信号ＣＡＤＥは、ライトコマンドＷＲＩＴＥおよびリー
ドコマンドＲＥＡＤのいずれかが与えられたときに、活
性化される。このコラムアドレス入力回路３００へは、
コラムアドレスラッチイネーブル信号かＣＡＬに代え
て、たとえばシステムクロックであるクロック信号ＣＬ
ＯＣＫが与えられ、クロック信号ＣＬＯＣＫの立上がり
に同期してコラムアドレス入力回路３００が、ラッチ状
態となるように構成されてもよい。次に、図８２に示す
コラムプリデコード信号発生部の動作について図８３に
示すタイミング図を参照して説明する。
【０４８１】まず、外部からリードコマンドＲＥＡＤが
アドレス信号ＡＤＤとともに与えられる。このリードコ
マンドＲＥＡＤに従って、コラムアドレスデコードイネ
ーブル信号ＣＡＤＥが活性化される。コラムアドレス入
力回路３００は、コラムアドレスラッチイネーブル信号
ＣＡＬがＬレベルであり、スルー状態にあり、この外部
からのアドレス信号ＡＤＤをコラムプリデコーダ３０２
へ与える。したがって、コラムプリデコーダ３０２は、
このリードコマンドＲＥＡＤが与えられるとプリデコー
ド動作を行なってコラムプリデコード信号ＣＰＹを生成
する。
【０４８２】また、このリードコマンドＲＥＡＤに従っ
て読出動作モード指示信号φＲＥＡＤが活性化され、リ
ードコラム伝達回路３０４が、コラムプリデコード信号
ＣＰＹに従って、リードコラムプリデコード信号ＲＣＰ
Ｙを生成して、各ローカル制御回路へ与える。リードコ
マンドＲＥＡＤが与えられてから、クロック信号ＣＬＫ
（ＣＬＯＣＫ）が立上がると、コラムアドレスラッチ信
号ＣＡＬがＨレベルの活性状態となり、コラムアドレス
入力回路３００がラッチ状態となる。
【０４８３】読出動作モード指示信号φＲＥＡＤが、所
定期間経過するとＬレベルの非活性状態となり、応じ
て、コラムアドレスラッチ信号ＣＡＬおよびコラムアド
レスデコードイネーブル信号ＣＡＤＥがＬレベルの非活
性状態となり、プリデコード信号ＣＰＹがリセットさ
れ、応じてリードコラムプリデコード信号ＲＣＰＹのリ
セットされる。
【０４８４】一方、ライトコマンドＷＲＩＴＥが与えら
れると、このライトコマンドＷＲＩＴＥに従って、書込
動作モード指示信号φＷＲＩＴＥがＨレベルの活性状態
となり、応じてコラムプリデコーダ３０２が、コラムア
ドレスデコードイネーブル信号に従ってコラムアドレス
入力回路３００から与えられたアドレスＡＤＤ（Ｙ１）
をプリデコードし、コラムプリデコード信号ＣＰＹを生
成する。
【０４８５】クロック信号ＣＬＫが立上がると、コラム
アドレスラッチ信号ＣＡＬがＨレベルとなり、コラムア
ドレス入力回路３００が、ラッチ状態となる。書込動作
モード指示信号φＷＲＩＴＥがＨレベルであるため、ラ
イトコラム伝達回路３０３が、コラムプリデコーダ３０
２からのコラムプリデコード信号ＣＰＹを選択してライ
トコラムプリデコード信号ＷＣＰＹを生成する。このラ
イトコマンドＷＲＩＴＥの印加時においても、書込動作
モード指示信号φＷＲＩＴＥは、所定期間経過後Ｌレベ
ルとなる。
【０４８６】したがって、この図８２に示す構成におい
ては、コラムプリデコード信号ＣＰＹは、クロック信号
ＣＬＯＣＫ（ＣＬＫ）が立上がる前に生成されており、
内部のローカル制御回路やクロック信号ＣＬＯＣＫ（Ｃ
ＬＫ）に同期して動作する前にプリデコード信号は、活
性状態にあり、早いタイミングで列選択動作を行なうこ
とができる。
【０４８７】図８４は、このコラム系制御信号発生部の
構成の一例を概略的に示す図である。図８４において、
コラム系制御信号発生部は、リードコマンドＲＥＡＤの
活性化に応答してセットされて読出動作モード指示信号
φＲＥＡＤを生成するセット／リセットフリップフロッ
プ３１０と、ライトコマンドＷＲＩＴＥの活性化に応答
してセットされて書込動作モード指示信号φＷＲＩＴＥ
を生成するセット／リセットフリップフロップ３１２
と、書込動作モード指示信号φＷＲＩＴＥと読出動作モ
ード指示信号φＲＥＡＤの一方の活性化に従ってコラム
アドレスデコードイネーブル信号ＣＡＤＥを生成するＣ
ＡＤＥ発生回路３１４と、クロック信号ＣＬＫ（ＣＬＯ
ＣＫ）とコラムアドレスデコードイネーブル信号ＣＡＤ
ＥがＨレベルとなるとコラムアドレスラッチ信号ＣＡＬ
を生成するＣＡＬ発生回路３１６と、書込動作モード指
示信号φＷＲＩＴＥおよび読出動作モード指示信号φＲ
ＥＡＤを受けるＯＲ回路３１８と、ＯＲ回路３１８の出
力信号を遅延する遅延回路３１９を含む。この遅延回路
３１９の出力信号が立上がると、セット／リセットフリ
ップフロップ３１０および３１２はリセットされる。ま
た、この遅延回路３１９の有する遅延時間により、コラ
ム選択期間が決定される。
【０４８８】ＣＡＤＥ発生回路３１４は、たとえば、読
出動作モード指示信号φＲＥＡＤと書込動作モード指示
信号φＷＲＩＴＥを受けるＯＲ回路により構成される。
ＣＡＬ発生回路３１６は、たとえば、コラムアドレスデ
コードイネーブル信号ＣＡＤＥとクロック信号ＣＬＫが
ともにＨレベルとなるとセットされるセット／リセット
フリップフロップで構成される。この場合、ＣＡＬ発生
回路３１６は、遅延回路３１９の出力信号によりリセッ
トされる。
【０４８９】なお、この図８４に示すコラム系制御信号
発生部は、メイン制御回路内に設けられる。コラムアド
レスデコードイネーブル信号ＣＡＤＥが、ローカル制御
回路のコラムデコーダへ与えられて、このコラムアドレ
スデコードイネーブル信号ＣＡＤＥに従って、ローカル
制御回路のコラムデコーダがデコード動作を行なうよう
に構成されてもよい。
【０４９０】以上のように、この発明の実施の形態１４
に従えば、データ読出経路とデータ書込経路が異なるＩ
Ｏ分離構成において、これらの書込データバスおよび読
出データバスを利用して内部でデータの転送を行なって
データ再配置を行なっており、データ再配置のための余
分の構成を転送回路を除いて新たに追加する必要がな
く、チップ面積の増大を抑制することができる。
【０４９１】［実施の形態１５］図８５は、この発明の
実施の形態１５に従うコラムプリデコード信号発生部の
構成を概略的に示す図である。
【０４９２】この図８５において、コラムプリデコード
信号発生部は、再配置モード指示信号φＲＧＭの活性化
時活性化され、リードコマンドＲＥＡＤをカウントする
カウンタ３２０と、コラムアドレス入力回路３００から
の内部コラムアドレスとカウンタ３２０からのカウント
値の一方を、再配置モード指示信号φＲＧＭに従って選
択する選択回路３２２と、選択回路３２２からの信号を
プリデコードしてコラムプリデコード信号ＣＰＹを生成
するコラムプリデコーダ３０２を含む。
【０４９３】カウンタ３２０は、１行の列アドレスの数
にそのカウント値が到達すると初期値にリセットされ
る。たとえば１つのグローバルデータ線対に対し、１６
列が存在する場合、列アドレスの数は１６個である。こ
の場合、４ビットカウンタを利用して、“００００”か
ら“１１１１”までカウンタ３２０がカウントする。こ
のカウント値を、データ再配置時のコラムアドレスとし
て利用する。コラムアドレス入力回路３００は、このデ
ータ再配置動作時においては、再配置モード指示信号φ
ＲＧＭに従ってその動作が停止される。このコラムアド
レス入力回路３００がスルー状態／ラッチ状態となるの
を防止して、消費電流を低減する。
【０４９４】この選択回路３２２は、データ再配置モー
ド時においては、カウンタ３２０からのカウント値を選
択し、それ以外の動作モード時においてはコラムアドレ
ス入力回路３００からの内部コラムアドレスを選択す
る。したがって、このデータ再配置時、内部でコラムア
ドレスを生成することにより、外部のメモリコントロー
ラからコラムアドレスを印加する必要がなく、信号線の
充放電を行なう必要がなく、消費電流を低減する。ま
た、このカウンタ３２０からのカウントアップ信号をロ
ーカル制御回路へ与えることにより、実施の形態１２か
ら１４においてデータ保持領域において、サブワード線
を選択状態へ駆動するタイミングを１行のデータ転送完
了まで遅らせる構成に利用することができる。
【０４９５】なお、コラムプリデコーダ３０２からのコ
ラムプリデコード信号ＣＰＹは、ローカル制御回路へ与
えられてもよく、ＩＯ分離構成のように、図８２に示す
リードコラム伝達回路３０４およびライトコラム伝達回
路３０３へ与えられて、リードコラムプリデコード信号
およびライトコラムプリデコード信号が生成されてもよ
い。したがってこの図８５に示す構成は、先の実施の形
態１０から実施の形態１４のいずれにも適用することが
できる。
【０４９６】以上のように、この発明の実施の形態１５
に従えば、データ再配置モード時においては、カウンタ
を利用して、内部のコラムアドレスを生成するようにし
ており、外部のメモリコントローラからコラムアドレス
を伝達する必要がなく、信号線充放電電流を低減でき、
消費電流を低減することができる。
【０４９７】なお上述の実施の形態１０から１５におい
て、このデータ再配置モードが完了するとスリープモー
ドに入り、ツインセルフ書込モードが実行される。スリ
ープモード完了時においては、これらのデータ再配置と
逆の動作すなわちロウアドレスをデータ転送先およびデ
ータ転送元を逆にしてデータ再配置を実行する。これは
すなわち、ノーマルモードからスリープモードへの移行
時においては、図８６に示すように、まず再配置モード
指示信号φＲＧＭを活性状態として、データの再配置を
行なうスリープモードエントリモードが実行される。こ
のデータ再配置が完了すると、スリープモードに入り、
スリープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥが活性化
される。スリープモード完了後、スリープモード指示信
号ＳＬＥＥＰ＿ＭＯＤＥを非活性状態とした後、再配置
モード指示信号φＲＧＭを活性化して、データ転送先お
よびデータ転送元のロウアドレスを逆にして、スリープ
モードエントリモード時の動作と同じ動作が実行され
る。これにより、スリープモードを完了するスリープモ
ードイグジットモードが行なわれる。このスリープモー
ドイグジットモードサイクルが完了すると、通常のデー
タアクセスを行なうノーマルモードに入る。
【０４９８】［実施の形態１６］先に図２０を参照して
説明したように、１つのメモリマットにおいて、データ
保持領域を、メモリアレイ単位で設定することができ
る。しかしながら、先に図５０を参照して説明したよう
に、サブワード線ＳＷＬとビット線ＢＬ（またはＺＢ
Ｌ）の間にマイクロショートが多数存在した場合、通常
動作モード時のデータアクセスが可能であっても、スリ
ープモード時の消費電流を低減することができなくなる
可能性がある。そこで、このようなマイクロショートの
存在するメモリアレイを排除して、スタンバイ電流の小
さなメモリアレイのみをデータ保持領域として利用す
る。
【０４９９】図８７は、この発明の実施の形態１６に従
う半導体記憶装置のメモリマットのデータ保持領域を概
略的に示す図である。図８７において、１つのメモリマ
ットにおいては、図２０に示す構成と同様、８個のメモ
リアレイＭＡ０−ＭＡ７が配置される。デフォルト値と
して、３ビットロウアドレスＲＡ＜３：０＞のうち、ロ
ウアドレスビットＲＡ＜１１＞が“０”の領域、すなわ
ちメモリアレイＭＡ０−ＭＡ３が、データ保持領域とし
て定められる。ロウアドレスビットＲＡ＜１１＞が
“１”であるメモリアレイＭＡ４−ＭＡ７は、このデフ
ォルト状態においては、スリープモードなどのツインセ
ルモードでデータ保持を行なう場合、スタンバイ状態に
おかれる。
【０５００】いま、メモリアレイＭＡ２が、サブワード
線とビット線とのマイクロショートが数多く存在する場
合を考える。これらのマイクロショートＺＲが存在して
も、通常のデータアクセス時のデータ記憶には支障はも
たらさないものの、ビット線はスタンバイ状態時、中間
電圧レベルに保持されるため、これらのマイクロショー
トを介してリーク電流が流れる、スリープモード時など
のデータ保持モード時において消費電流が高くなる。こ
の場合、リーク不良のメモリアレイＭＡ２に代えて、他
のたとえば正常なメモリアレイＭＡ５を、データ保持領
域として利用する。したがって、メモリアレイＭＡ０、
ＭＡ１、ＭＡ３およびＭＡ５をデータ保持領域として利
用し、スリープモードなどのデータ保持モード時におい
ては、このメモリアレイＭＡ２への電圧（ビット線プリ
チャージ／イコライズ電圧）の供給は停止する。これに
より、メモリアレイＭＡ２におけるマイクロショートに
起因するリーク電流を低減して、スリープモードなどの
データ保持モード時における消費電流を低減する。
【０５０１】このデータ保持領域の特定は、たとえば図
２１に示す構成を利用して、中央の制御回路（図５８に
示すメイン制御回路）に含まれるリフレッシュカウンタ
から発生されるリフレッシュアドレスに含まれるロウア
ドレス（ブロックアドレス）により行なわれる。
【０５０２】図８８は、この発明の実施の形態１６に従
う半導体記憶装置の要部の構成を概略的に示す図であ
る。図８８において、メモリマットＭＭ内に、８個のメ
モリアレイＭＡ０−ＭＡ７が配置される。このメモリマ
ットＭＭに隣接して、ロウデコーダ、コラムデコーダお
よびローカル制御回路を含むロウ／コラムデコーダ帯Ｒ
ＣＤＢが配置される。
【０５０３】中央の主制御回路ＭＣＴＬ内に設けられる
ブロックデコード回路４からのブロック選択信号ＢＳＦ
＜７：０＞が、ブロック変更回路４００を介してロウ／
コラムデコーダ帯ＲＣＤＢへ伝達される。このブロック
変更回路４００は、スリープモード指示信号ＳＬＥＥＰ
＿ＭＯＤＥの活性化時、ブロックデコード回路４からの
ブロック選択信号ＢＳＦ＜７：０＞とロウ／コラムデコ
ーダ帯ＲＣＤＢに伝達されるブロック選択信号ＢＳ＜
７：０＞の対応関係をメモリブロック単位で変更し、ス
リープモードなどのデータ保持モード時におけるデータ
保持領域を変更する。
【０５０４】ブロック変更回路４００は、スリープモー
ド指示信号ＳＬＥＥＰ＿ＭＯＤＥが非活性状態のときに
は、ブロックデコード回路４からのブロック選択信号Ｂ
ＳＦ＜７：０＞をブロック選択信号ＢＳ＜７：０＞とし
て修正することなくロウ／コラムデコーダ帯ＲＣＤＢに
伝達する。
【０５０５】図８９は、図８８に示すブロック変更回路
４００の構成の一例を示す図である。図８９において、
ブロック変更回路４００は、ブロックデコード回路４か
らのブロック選択信号ＢＳＦ＜７：０＞それぞれに対応
して設けられ、対応のブロック選択信号ＢＳＦ＜７：０
＞のスリープモード時の転送先を決定するヒューズ回路
ＦＣＫ０−ＦＣＫ７と、スリープモード指示信号ＳＬＥ
ＥＰ＿ＭＯＤＥに応答してブロック選択信号ＢＳＦ＜
７：０＞と対応のヒューズ回路ＦＣＫ７−ＦＣＫ０の出
力信号の一方を選択してブロック選択信号ＢＳ＜７：０
＞を生成するマルチプレクサＭＸＸ７−ＭＸＸ０とを含
む。ヒューズ回路ＦＣＫ０−ＦＣＫ７は、内部の溶断可
能なリンク素子により、その対応のブロック選択信号の
接続経路が決定される。
【０５０６】マルチプレクサＭＸＸ０−ＭＸＸ７は、ス
リープモード指示信号ＳＬＥＥＰ＿ＭＯＤＥがＬレベル
のときには、それらの入力ＡＮ０−ＡＮ７に与えられる
ブロックデコード回路からのブロック選択信号ＢＳＦ＜
０＞−ＢＳＦ＜７＞を選択して、ブロック選択信号ＢＳ
＜０＞−ＢＳ＜７＞を生成する。一方、スリープモード
指示信号ＳＬＥＥＰ＿ＭＯＤＥがＨレベルとなると、マ
ルチプレクサＭＸＸ０−ＭＸＸ７は、ヒューズ回路ＦＣ
Ｋ０−ＦＣＫ７を介してそれらの入力ＡＳ０−ＡＳ７に
与えられる信号を選択して、ブロック選択信号ＢＳ＜０
＞−ＢＳ＜７＞を生成する。このヒューズ回路ＦＣＫ０
−ＦＣＫ７により、スリープモード時にブロック信号に
より選択されるメモリアレイが決定される。
【０５０７】図９０は、図８９に示すヒューズ回路ＦＣ
Ｋ０−ＦＣＫ７の構成の一例を示す図である。図９０に
おいては、ブロックデコード回路４からのブロック選択
信号ＢＳＦ＜ｉ＞に対応して設けられるヒューズ回路Ｆ
ＣＫｉの構成を示す。ここで、ｉ＝１−７である。この
ヒューズ回路ＦＣＫｉは、マルチプレクサＭＸＸｉ−Ｍ
ＸＸ７の入力ＡＳｉ−ＡＳ７それぞれに対応して設けら
れる溶断可能なリンク素子ＦＬＥｉ−ＦＬＥ７を含む。
これらのリンク素子ＦＬＥｉ−ＦＬＥ７には、共通にブ
ロックデコード回路４からのブロック選択信号ＢＳＦ＜
ｉ＞が与えられる。リンク素子ＦＬＥｉ−ＦＥＬ７の１
つが導通状態、残りのリンク素子が溶断状態とされる。
【０５０８】この図９０に示すヒューズ回路ＦＣＫｉの
構成の場合、ブロック選択信号ＢＳＦ＜ｉ＞は、スリー
プモード時においては、ブロック選択信号ＢＳ＜ｉ＞−
ＢＳ＜７＞のいずれかとして生成される。したがって、
ブロック選択信号ＢＳＦ＜０＞−ＢＳＦ＜７＞が、それ
ぞれメモリアレイＭＡ０−ＭＡ７を特定する場合、メモ
リアレイＭＡｉが、メモリアレイＭＡ（ｉ＋１）−ＭＡ
７のいずれかと置換可能である。スリープモード時にお
いて、メモリアレイＭＡｉが特定されたとき、このメモ
リアレイＭＡｉが正常であれば、置換は行なわれず、メ
モリアレイＭＡｉが指定される。
【０５０９】このヒューズ回路ＦＣＫｉの出力ノードが
結合するマルチプレクサＭＸＸｉ−ＭＸＸ７の入力ノー
ドＡＳｉ−ＡＳ７には、それぞれプルダウン抵抗４０１
が設けられる。ヒューズ回路ＦＣＫｉにおいて、たとえ
ばヒューズ素子ＦＬＥｉに対応するメモリアレイＭＡｉ
がスリープモード時非選択状態とされるとき、このヒュ
ーズ素子ＦＬＥｉが溶断される。この場合、全てのヒュ
ーズ回路ＦＣＫ０−ＦＣＫ７においてヒューズ素子ＭＡ
ｉが溶断されるため、対応のマルチプレクサＭＸＸｉの
入力ノードＡＳｉがフローティング状態となるのをこの
プルダウン抵抗４０１により防止する。
【０５１０】マルチプレクサＭＸＸ０−ＭＸＸ７の各々
が、トライステートバッファ回路で構成される場合、特
に、このようなプルダウン抵抗４０１を配置しても、十
分にブロック選択信号をロウ／コラムデコーダ帯ＲＣＤ
Ｂへ伝達することができる。また、このようなトライス
テートバッファ回路が設けられていない場合、、ブロッ
ク選択信号ＢＳ＜７：０＞が、このプルダウン抵抗４０
１により遅延時間が大きくなっても、内部のワード線選
択開始タイミングが少し遅れるだけであり、スリープモ
ード時には高速動作性は要求されないため、何ら問題は
生じない。
【０５１１】また、スリープモード時においても、マル
チプレクサＭＸＸ０−ＭＸＸ７の入力ＡＳ０−ＡＳ７に
おいてスリープモード時に使用されるメモリアレイに対
応して配置されるマルチプレクサの入力ノードＡＳに
は、常に１つのブロック選択信号が、リンク素子ＦＬＥ
を介して伝達されるため、これらのブロックデコード回
路からのブロック選択信号の負荷は同じとなり、スリー
プモード時においても、ブロック選択信号ＢＳの各ロー
カル制御回路部における確定タイミングは同じであり、
スリープモード時においてリフレッシュを正確に実行す
ることができる。
【０５１２】図９１は、この発明の実施の形態１６に従
う半導体記憶装置の要部の構成を概略的に示す図であ
る。図９１において、メモリマットには、８個のメモリ
アレイＭＡ０−ＭＡ７が配置される。メモリアレイＭＡ
ｉ（ｉ＝０−７）の列方向についての両側にビット線プ
リチャージ／イコライズ（Ｐ／Ｅ）回路群ＢＥＱｉＵお
よびＢＥＱｉＬが配置される。ビット線プリチャージ／
イコライズ回路群ＢＥＱｉＵおよびＢＥＱｉＬは、それ
ぞれ、ビット線分離ゲート群ＢＩＧｉＵおよびＢＩＧｉ
Ｌを介してセンスアンプ群ＳＡＧｉおよびＳＡＧ（ｉ＋
１）にそれぞれ結合される。
【０５１３】メモリアレイＭＡｉの両側にビット線プリ
チャージ／イコライズ回路群ＢＥＱｉＵおよびＢＥＱｉ
Ｌが配置されているのは、シェアードセンスアンプ構成
に対応してメモリアレイＭＡｉの列（ビット線対）に交
互にビット線プリチャージ／イコライズ回路を設けるた
めである。メモリアレイ、センスアンプ群、ビット線分
離ゲート群およびセンスアンプ群の構成は、たとえば、
図４８に示す構成と同じであってもよく、また、図５７
に示す構成と同様の構成であってもよい。
【０５１４】メモリアレイＭＡ０−ＭＡ７それぞれに対
応してローカル制御回路ＬＣＴＬ０−ＬＣＴＬ７が設け
られ、これらのローカル制御回路ＬＣＴＬ０−ＬＣＴＬ
７に共通にメイン制御回路ＭＣＴＬが設けられる。この
メイン制御回路ＭＬＴＬは、中央の制御回路であり、ブ
ロックデコード回路、およびリフレッシュアドレスカウ
ンタ等を含む（先の実施の形態のいずれの構成を備えて
いてもよい）。
【０５１５】この実施の形態１６に従う半導体記憶装置
は、さらに、メイン制御回路ＭＣＴＬからのテストモー
ド指示信号ＴＥＳＴに従って、ローカル制御回路ＬＣＴ
Ｌ０−ＬＣＴＬ７に対しテストブロック選択信号ＴＢＳ
＜７：０＞を与えるテストブロック選択回路４０３を含
む。このテストブロック選択回路４０３は、テストモー
ド指示信号ＴＥＳＴの活性化時、特定のパッドＰＤを介
して与えられる信号に従って、テストブロック選択信号
ＴＢＳ＜７：０＞を生成する。
【０５１６】このテストブロック選択回路４０３は、デ
コード回路の構成を備えていてもよく、また単にシフト
レジスタの構成を備えていてもよい。テストブロック選
択信号ＴＢＳ＜７：０＞は、このテストモード指示信号
ＴＥＳＴの活性化時、テスト装置からパッドＰＤに与え
られる信号に従って順次活性化し、メモリアレイＭＡ０
−ＭＡ７のうち１つのメモリアレイをプリチャージ状態
に設定し、かつ残りのメモリアレイに対するビット線プ
リチャージ電圧の供給を停止する。
【０５１７】すなわち、テストモード指示信号ＴＥＳＴ
の活性化時、テストブロック選択回路４０３により、メ
モリアレイＭＡ０−ＭＡ７のうち１つのメモリブロック
に対しビット線プリチャージ／イコライズ電圧を供給
し、その状態での消費電流をモニタする。この消費電流
のモニタは、単に、電源ノードを流れる電流をモニタす
ることにより行なわれてもよく、またビット線プリチャ
ージ／イコライズ電圧ＶＢＬを伝達する中間電圧線を流
れる電流を、外部でテストモード時モニタしてもよい。
【０５１８】ウエハレベルでのテスト時において、メモ
リアレイ単位でスタンバイ状態時のリーク電流を検出
し、スタンバイ電流が所定値以上のメモリアレイを検出
する。この検出結果に従って、ウエハレベルでのテスト
の最終工程におけるレーザトリミング工程において、先
の図８９および図９０に示すヒューズ回路のプログラム
が行なわれる。
【０５１９】図９２は、図９１に示すローカル制御回路
ＬＣＴＬ０−ＬＣＴＬ７の構成を概略的に示す図であ
る。図９２においては、メモリアレイＭＡｉに対して設
けられるローカル制御回路ＬＣＴＬｉのビット線イコラ
イズ指示信号を発生する部分の構成を示す。
【０５２０】図９２において、ローカル制御回路ＬＣＴ
Ｌｉは、対応のメモリアレイＭＡｉが、リーク不良状態
にあるかをプログラムするプログラム回路４１０と、プ
ログラム回路４１０の出力信号とスリープモード指示信
号ＳＬＥＥＰ＿ＭＯＤＥを受けるゲート回路４１２と、
ゲート回路４１２の出力するイコライズ制御信号ＥＱＣ
ＴＬ＜ｉ＞に従って、ビット線プリチャージ／イコライ
ズ指示信号ＢＬＥＱＦ＜ｉ＞と接地電圧の一方を選択す
るマルチプレクサ４１４と、テストモード指示信号ＴＥ
ＳＴに従ってマルチプレクサ４１４の出力信号とテスト
ブロック選択信号ＴＢＳ＜ｉ＞の一方を選択してビット
線プリチャージ／イコライズ指示信号ＢＬＥＱ＜ｉ＞を
出力するマルチプレクサ４１６を含む。
【０５２１】プログラム回路４１０は、電源ノードとノ
ード４１０ｄの間に接続されるＰチャネルＭＯＳトラン
ジスタ４１０ａと、ノード４１０ｄに接続されるリンク
素子４１０ｂと、リンク素子４１０ｂと接地ノードとの
間に接続されかつそのゲートにリセット信号ＺＲＳＴを
受けるＮチャネルＭＯＳトランジスタ４１０ｅと、電源
ノードとノード４１０ａとの間に接続されかつそのゲー
トにリセット信号ＺＲＳＴを受けるＰチャネルＭＯＳト
ランジスタ４１０ｆと、ノード４１０ｄの出力信号を反
転してゲート回路４１２の第１の入力へ与えるとともに
ＰチャネルＭＯＳトランジスタ４１０ａのゲートへ与え
るインバータ回路４１０ｃを含む。リセット信号ＺＲＳ
Ｔは、電源投入時またはシステムリセット時に所定期間
活性化される（Ｌレベルに駆動される）。
【０５２２】電源投入時などの初期設定時において、リ
セット信号ＺＲＳＴが活性化されてＬレベルとなると、
ＭＯＳトランジスタ４１０ｆが導通し、ノード４１０ｄ
をＨレベルにプリチャージする。リセット信号ＺＲＳＴ
がＨレベルとなると、ＭＯＳトランジスタ４１０ｅが導
通する。この状態において、ノード４１０ｄの電圧レベ
ルは、リンク素子４１０ｂのプログラム状態により決定
される。
【０５２３】対応のメモリアレイＭＡｉが、マイクロシ
ョートによりスタンバイリーク不良を生じている場合に
は、プログラム回路４１０において、このリンク素子４
１０ｂを溶断する。したがって、このプログラム回路４
１０は、対応のメモリアレイＭＡｉが、マイクロショー
トによるスタンバイリーク不良状態のときには、Ｌレベ
ルの信号を出力し、このマイクロショートによるスタン
バイリーク電流が所定値以下であり、対応のメモリアレ
イＭＡｉが正常な場合には、すなわち、メモリアレイＭ
Ａｉに対しデータアクセスは正常に行なえる場合には、
このプログラム回路４１０は、リンク素子４１０ｂが導
通状態にあり、Ｈレベルの信号を出力する。
【０５２４】ゲート回路４１２は、プログラム回路４１
０の出力信号がＬレベルにありかつスリープモード指示
信号ＳＬＥＥＰ＿ＭＯＤＥがＨレベルとなると、イコラ
イズ制御信号ＥＱＣＴＬ＜ｉ＞をＨレベルに立上げる。
一方、プログラム回路４１０の出力信号がＨレベルのと
きには、このゲート回路４１２は、スリープモード指示
信号ＳＬＥＥＰ＿ＭＯＤＥの論理レベルにかかわらず、
イコライズ制御信号ＥＱＣＴＬ＜ｉ＞をＬレベルに固定
する。
【０５２５】マルチプレクサ４１４は、イコライズ制御
信号ＥＱＣＴＬ＜ｉ＞がＬレベルのときには、アレイ活
性化信号ＲＡＳとブロック選択信号ＢＳ＜ｉ＞に従って
生成されるビット線プリチャージ／イコライズファース
ト信号ＢＬＥＱＦ＜ｉ＞を選択し、一方、このイコライ
ズ制御信号ＥＱＣＴＬ＜ｉ＞がＨレベルとなると、接地
電圧を選択する。
【０５２６】マルチプレクサ４１６は、テストモード指
示信号ＴＥＳＴがＬレベルのときには、マルチプレクサ
４１４の出力信号を選択してビット線イコライズ指示信
号ＢＬＥＱ＜ｉ＞を生成し、一方、テストモード指示信
号ＴＥＳＴがＨレベルのときには、図９１に示すテスト
ブロック選択回路４０３からのテストブロック選択信号
ＴＢＳ＜ｉ＞を選択して、ビット線プリチャージ／イコ
ライズ指示信号ＢＬＥＱ＜ｉ＞を生成する。
【０５２７】メモリアレイ単位で、スタンバイリーク電
流を検出する場合には、テストモード指示信号ＴＥＳＴ
がＨレベルであり、図９１に示すテストブロック選択回
路４０３からのテストブロック選択信号ＴＢＳ＜ｉ＞に
従ってビット線プリチャージ／イコライズ指示信号ＢＬ
ＥＱ＜ｉ＞が生成される。したがって、１つのメモリア
レイに対してのみ、ビット線プリチャージ／イコライズ
指示信号ＢＬＥＱ＜ｉ＞をＨレベルとして、ビット線と
サブワード線との間のマイクロショートに起因するリー
ク電流を測定することができる。この場合、その他の非
選択メモリアレイに対しては、テストブロック選択信号
ＴＢＳは、Ｌレベルを維持し、非選択状態のメモリアレ
イのビット線プリチャージ／イコライズ回路は非活性状
態にあり、スタンバイリーク電流を測定するテストモー
ド時において、非選択メモリアレイのビット線は、フロ
ーティング状態に保持される。
【０５２８】なお、このテストモード時において、選択
メモリアレイに対して、ビット線分離指示信号ＢＬＩを
Ｈレベルとし、非選択メモリアレイに対しては、ビット
線分離指示信号ＢＬＩはＬレベルを維持してもよい。ビ
ット線プリチャージ電圧ＶＢＬを伝達する中間電圧伝達
線からビット線プリチャージ／イコライズ回路ＢＥＱを
介してスタンバイ電流がマイクロショートに流入し、ビ
ット線プリチャージ電圧ＶＢＬを発生する中間電圧発生
回路においてこのリーク電流を補償するために電流が消
費される。この中間電圧発生回路の消費電流をもスタン
バイ電流として検出する。
【０５２９】上述のように選択メモリアレイのビット線
分離ゲートを導通状態としかつ非選択のメモリいアレイ
に対するビット線分離ゲートを非導通状態とするために
は、図９２のテストブロック選択信号ＴＢＳ＜ｉ＞をビ
ット線分離指示信号として利用すればよい。
【０５３０】また、これに代えて、リーク電流テスト時
において、ビット線分離ゲートを全て非導通状態とし
て、メモリアレイをセンスアンプから切離して、ビット
線プリチャージ／イコライズ回路のリーク電流のみが検
出されてもよい。この場合、単に、テストモード指示信
号ＴＥＳＴにしたがってビット線分離指示信号ＢＬＩを
非活性化すればよい。
【０５３１】このテスト結果に従って、リンク素子４１
０ｂの溶断／非溶断をプログラムした後、ウエハレベル
でのメモリアレイに対するスタンバイリーク電流のテス
ト工程が完了する。
【０５３２】このテストモードの完了後は、テストモー
ド指示信号ＴＥＳＴがＬレベルであり、マルチプレクサ
４１６は、マルチプレクサ４１４の出力信号を選択す
る。データアクセスが行なわれる通常アクセスモード時
においては、スリープモード指示信号ＳＬＥＥＰ＿ＭＯ
ＤＥはＬレベルであり、イコライズ制御信号ＥＱＣＴＬ
＜ｉ＞がＬレベルであり、ビット線イコライズファース
ト信号ＢＬＥＱＦ＜ｉ＞に従ってビット線プリチャージ
／イコライズ指示信号ＢＬＥＱ＜ｉ＞が生成される。
【０５３３】一方、スリープモード時においては、対応
のメモリアレイＭＡｉがスタンバイリーク不良のときに
は、プログラム回路４１０の出力信号がＬレベルであ
り、応じてイコライズ制御信号ＥＱＣＴＬ＜ｉ＞がＨレ
ベルとなり、マルチプレクサ４１４が接地電圧を選択
し、応じてビット線プリチャージ／イコライズ指示信号
ＢＬＥＱ＜ｉ＞がＬレベルとなる。したがって、スリー
プモード時において、このメモリアレイＭＡｉは、非選
択状態に置かれ、ビット線がフローティング状態に保持
される。したがって、マイクロショートが多数存在して
も、非選択サブワード線は接地電圧レベルであるため、
ビット線のマイクロショートを介した放電後は、何らリ
ーク電流が生じない。メモリアレイＭＡｉはスタンバイ
リーク不良状態であり、データ保持領域としては使用さ
れないため、このようにビット線を、スリープモード時
に、フローティング状態にしても何ら問題は生じない。
【０５３４】一方、対応のメモリアレイＭＡｉが、正常
な場合、プログラム回路４１０の出力信号はＨレベルで
あり、応じてイコライズ制御信号ＥＱＣＴ＜ｉ＞はＬレ
ベルであり、スリープモード時においても、ビット線プ
リチャージ／イコライズファースト信号ＢＬＥＱＦ＜ｉ
＞に従ってビット線プリチャージ／イコライズ指示信号
ＢＬＥＱ＜ｉ＞が生成される。
【０５３５】図９３は、ローカル制御回路ＬＣＴＬｉに
含まれるビット線分離制御回路の構成の一例を示す図で
ある。図９３において、ローカル制御回路ＬＣＴＬｉ
が、アレイ活性化信号ＲＡＳと隣接メモリアレイを特定
するブロック選択信号ＢＳ＜ｊ＞を受けるＮＡＮＤ回路
４２０と、テストモード指示信号ＴＥＳＴとイコライズ
制御信号ＥＱＣＴＬ＜ｉ＞を受けるＯＲ回路４２１と、
ＮＡＮＤ回路４２０の出力信号とＯＲ回路４２１の出力
信号とを受けるＮＯＲ回路４２２と、ＮＯＲ回路４２２
の出力信号をレベル変換してビット線分離指示信号ＢＬ
Ｉ＜ｉ＞を生成するレベル変換回路４２３を含む。この
レベル変換回路４２３により、振幅高電圧Ｖｐｐレベル
のビット線分離指示信号ＢＬＩ＜ｉ＞が生成される。
【０５３６】この図９３に示すローカル制御回路ＬＣＴ
Ｌｉの構成において、メモリアレイのスタンバイリーク
電流を検出するテストモード時においては、テストモー
ド指示信号ＴＥＳＴがＨレベルであり、ＯＲ回路４２１
の出力信号がＨレベルとなり、応じてＮＯＲ回路４２２
の出力信号がＬレベルとなる。レベル変換回路４２３
は、単にレベル変換を行なうだけであり、論理レベルの
変換は行なわないため、ビット線分離指示信号ＢＬＩ＜
ｉ＞はＬレベルとなり、図９１に示すビット線分離ゲー
ト群は、すべて非導通状態となり、メモリアレイＭＡ０
−ＭＡ７は、対応のセンスアンプ群ＳＡＧ０−ＳＡＧ８
から分離される。これにより、正確に、ビット線プリチ
ャージ電圧におけるスタンバイ状態時でのリーク電流を
メモリアレイ単位で検出することができる。
【０５３７】テストモード指示信号ＴＥＳＴがＬレベル
のとき、イコライズ制御信号ＥＱＣＴＬ＜ｉ＞がＨレベ
ルであれば、対応のメモリアレイＭＡｉは、スタンバイ
リーク不良である。したがって、スリープモード時にお
いてイコライズ制御信号ＥＱＣＴＬ＜ｉ＞がＨレベルと
なると、ビット線分離指示信号ＢＬＩ＜ｉ＞をＬレベル
として、そのメモリアレイＭＡｉをセンスアンプ群から
分離し、センスアンプのセンス駆動ノードを中間電圧に
プリチャージするセンスプリチャージ回路からのリーク
電流を防止する。
【０５３８】一方、スリープモード時において、イコラ
イズ制御信号ＥＱＣＴＬ＜ｉ＞がＬレベルのときには、
対応のメモリアレイＭＡｉはスタンバイリーク電流が正
常であり、ＯＲ回路４２１の出力信号はＬレベルであ
る。したがって、この場合には、アレイ活性化信号ＲＡ
Ｓおよび隣接メモリアレイを特定するブロック選択信号
ＢＳ＜ｊ＞がＨレベルとなったときに、このビット線分
離指示信号ＢＬＩ＜ｉ＞がＬレベルに駆動されてセンス
アンプ群から分離される。
【０５３９】なお、図９３に示す構成において、ビット
線分離指示信号に代えて、テストブロック選択信号ＴＢ
Ｓ＜ｉ＞が利用されれば、テスト対象のメモリアレイの
みが対応のセンスアンプ群に結合される。この構成の場
合、テストモード指示信号ＴＥＳＴを特に利用する必要
はない。ＯＲ回路４２２の出力にＯＲ回路４２２の出力
信号とテストブロック選択信号ＴＢＳ＜ｉ＞とを受ける
ＯＲ回路を配置すれば、テスト対象メモリアレイのみを
センスアンプ群に結合する構成は、得られる。
【０５４０】図９４は、メモリアレイの１列の構成を概
略的に示す図である。図９４において、メモリアレイＭ
Ａｉにおいて、ビット線ＢＬおよびＺＢＬは、ビット線
分離ゲートＢＩＧを介してセンスアンプＳ／Ａに結合さ
れる。メモリアレイＭＡｉにおいては、ビット線プリチ
ャージ／イコライズ回路ＢＥＱＬが設けられており、こ
のビット線プリチャージ／イコライズ回路ＢＥＱＬは、
ビット線プリチャージ／イコライズ指示信号ＢＬＥＱ＜
ｉ＞に従ってビット線ＢＬおよびＺＢＬへ、プリチャー
ジ電圧ＶＢＬを供給する。
【０５４１】一方、センスアンプＳ／Ａは、センス駆動
線Ｓ２ＰおよびＳ２Ｎを介して、センス電源電圧および
センス接地電圧を受ける。スタンバイ状態においては、
このセンス駆動線Ｓ２ＰおよびＳ２Ｎは、センスプリチ
ャージ回路４３０により、中間電圧ＶＢＬレベルにプリ
チャージされる。センスアンプＳ／Ａは、センス駆動ト
ランジスタを含んでおらず、交差結合されたＭＯＳトラ
ンジスタ対を含む。
【０５４２】この図９４に示すように、マイクロショー
トＺＲがサブワード線ＳＷＬとビット線ＢＬとの間に存
在する場合、リーク電流によりビット線ＢＬの電位が低
下すると、センスアンプＳ／ＡのＰチャネルＭＯＳトラ
ンジスタを介して、センスプリチャージ回路４２５から
電流が流れ、そのスタンバイ時のリーク電流が大きくな
る。このセンスプリチャージ回路４２５からのリーク電
流による電流消費を防止するため、スリープモード時に
おいて、ビット線分離ゲートＢＩＧを非導通状態に設定
する。これにより、センスプリチャージ回路４３０から
のプリチャージ電圧ＶＢＬがセンスアンプＳ／Ａを介し
て、マイクロショートＺＲへ入力するのを防止でき、応
じて消費電流を低減することができる。
【０５４３】［変更例］図９５は、この発明の実施の形
態１６の変更例の構成を示す図である。この図９５にお
いては、ビット線分離指示信号ＢＬＩ＜ｉ＞を生成する
ローカル制御回路の部分を示す。
【０５４４】図９５において、ローカル制御回路ＬＣＴ
Ｌｉは、ブロック選択信号ＢＳ＜ｉ＞とアレイ活性化信
号ＲＡＳを受けるＮＡＮＤ回路４３０と、アレイ活性化
信号ＲＡＳとブロック選択信号ＢＳ＜ｊ＞とを受けるＡ
ＮＤ回路４３１と、セルフリフレッシュ指示信号ＳＲＦ
を受けるインバータ回路４３２と、セルフリフレッシュ
指示信号ＳＲＦがＨレベルのとき導通してＮＡＮＤ回路
４３０の出力信号を通過させるトランスファゲート４３
３と、インバータ回路４３２の出力信号がＨレベルのと
き導通し、ＡＮＤ回路４３１の出力信号を伝達するトラ
ンスファゲート４３４とを含む。トランスファゲート４
３３および４３４の出力ノードは共通に結合される。セ
ルフリフレッシュ指示信号ＳＲＦは、スリープモード指
示信号ＳＬＥＥＰ＿ＭＯＤＥが活性状態となり、ツイン
セル書込モードが行なわれ、メモリセルのデータの再配
置が行なわれた後に活性化される。
【０５４５】このローカル制御回路ＬＣＴＬｉはさら
に、テストモード指示信号ＴＥＳＴとトランスファゲー
ト４３３または４３４の出力信号とを受けてビット線分
離指示信号ＢＬＩ＜ｉ＞を生成するレベル変換機能つき
ＮＯＲ回路４３５を含む。このテストモード指示信号Ｔ
ＥＳＴが、メモリアレイ単位でのスタンバイリーク電流
を測定するテストモード時にＨレベルの活性状態とされ
る。
【０５４６】ブロック選択信号ＢＳ＜ｊ＞は、ブロック
選択信号ＢＳ＜ｉ＞が指定するメモリアレイＭＡｉに隣
接するメモリブロック（メモリアレイ）を指定する。
【０５４７】テストモード指示信号ＴＥＳＴがＨレベル
のときには、ビット線分離指示信号ＢＬＩ＜ｉ＞がＬレ
ベルとなり、メモリアレイは対応のセンスアンプ群から
分離される。
【０５４８】テストモード指示信号ＴＥＳＴがＬレベル
のときには、ＮＯＲ回路４３５が、インバータ回路とし
て動作する。
【０５４９】データアクセスが行なわれる通常動作モー
ド時およびデータの再配置を行なうツインセル書込モー
ド時においては、セルフリフレッシュモード指示信号Ｓ
ＲＦはＬレベルである。この状態においては、トランス
ファゲート４３４が導通し、ＡＮＤ回路４３１の出力信
号を、ＮＯＲ回路４３５に伝達する。したがって、この
セルフリフレッシュ指示信号ＳＲＦがＬレベルのときに
は、アレイ活性化信号ＲＡＳおよびブロック選択信号Ｂ
Ｓ＜ｊ＞の一方がＬレベルのときには、ビット線分離指
示信号ＢＬＩ＜ｉ＞がＨレベルとなり、対応のメモリア
レイＭＡｉが対応のセンスアンプ群に結合される。
【０５５０】一方、アレイ活性化信号ＲＡＳおよびブロ
ック選択信号ＢＳ＜ｊ＞がともにＨレベルとなると、Ａ
ＮＤ回路４３１の出力信号がＨレベルとなり、応じて、
ビット線分離指示信号ＢＬＩ＜ｉ＞がＬレベルとなり、
メモリアレイＭＡｉが対応のセンスアンプ群から分離さ
れる。
【０５５１】一方、セルフリフレッシュモード時におい
ては、セルフリフレッシュ指示信号ＳＲＦがＨレベルと
なり、トランスファゲート４３３が導通し、トランスフ
ァゲート４３４が非導通状態となる。この状態において
は、アレイ活性化信号ＲＡＳおよびブロック選択信号Ｂ
Ｓ＜ｉ＞の少なくとも一方がＬレベルのときには、ＮＡ
ＮＤ回路４３０の出力信号がＨレベルとなり、応じて、
ＮＯＲ回路４３５からのビット線分離指示信号ＢＬＩ＜
ｉ＞がＬレベルとなり、メモリアレイＭＡｉが、対応の
センスアンプ群から分離される。一方、ブロック選択信
号ＢＳ＜ｉ＞およびアレイ活性化信号ＲＡＳがともにＨ
レベルとなると、ＮＡＮＤ回路４３０の出力信号がＬレ
ベルとなり、応じて、ＮＯＲ回路４３５からのビット線
分離指示信号ＢＬＩ＜ｉ＞がＨレベルとなり、メモリア
レイＭＡｉが、対応のセンスアンプ群に結合される。
【０５５２】すなわち、セルフリフレッシュモード時に
おいては、非選択メモリアレイは、対応のセンスアンプ
群からすべて分離される。したがって、スタンバイ状態
においても、メモリアレイは対応のセンスアンプ群から
分離されており、この非選択メモリアレイにおけるマイ
クロショートが数多く存在する場合においても、センス
アンププからビット線およびマイクロショートを介して
サブワード線に電流が流れるのを防止することができ
る。
【０５５３】なお、この図９５に示す構成においても、
ビット線分離指示信号ＢＬＩ＜ｉ＞をテストブロック選
択信号ＴＢＳ＜ｉ＞に従って生成してもよい。テストモ
ード指示信号ＴＥＳＴに変えてテストブロック選択信号
を利用することにより、その構成は、容易に得られる。
すなわち、ＮＯＲ回路４３５をＯＲ回路で置換しかつＮ
ＡＮＤ回路４３０およびＡＮＤ回路４３１を、それぞれ
ＡＮＤ回路およびＮＡＮＤ回路で置換する。
【０５５４】また、ツインセル書き込みモード時におい
て、メモリアレイの置換を行なう構成は、転送先のメモ
リアレイを特定するブロック選択信号に対して先に説明
したブロック変更回路を適用する必要がある。しかしな
がら、内部でリフレッシュカウンタを利用する場合に
は、転送先のアドレスが内部で発生されてブロック選択
信号が生成されるため、特に問題なくデータ保持領域の
メモリアレイの変更を行なうことができる。また、デー
タの内部転送の場合においては、データを保持する転送
先のメモリアレイはおよび転送元のメモリアレイ両者
が、外部アドレスにより特定されるため、転送先に対す
るメモリアレイへのアクセス時期を規定する転送制御信
号φＲＧＥに従って、ブロック選択信号の転送先を変更
することにより、データ保持領域を変更することができ
る。例えば、図８９に示す構成において、スリープモー
ド指示信号ＳＬＥＥＰ＿ＭＯＤＥに代えて、セルフリフ
レッシュ指示信号ＳＲＦと転送制御信号φＲＧＥとのＯ
Ｒを取った信号を利用すればよい。
【０５５５】また、ビット線プリチャ−ジ／イコライズ
回路がセンスアンプ帯に配置されている構成において
も、同様非選択メモリブロックを全てセンスアンプ帯か
ら分離することにより、メモリアレイ単位でスタンバイ
電流を検出することができる。スリープモード時におい
て、リーク不良のメモリアレイをセンスアンプ帯から分
離することにより、センスアンプ帯にビット線プリチャ
ージ／イコライズ回路が配置されていいる構成において
も、消費電流を低減することができる。この構成に対す
る制御の構成としては、上で述べた制御の構成を利用す
ることができる。
【０５５６】以上のように、この発明の実施の形態１６
に従えば、メモリアレイ単位でスタンバイリーク電流を
検出し、スタンバイリーク電流以上のメモリアレイがデ
ータ保持領域から分離して別のメモリアレイへ置換する
ように構成しており、データ保持モード時の消費電流を
より低減することができる。
【０５５７】［他の適用例］上述の説明においては、混
載ＤＲＡＭについて説明している。しかしながら、本発
明は、一般に、ＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）であれば適用可能である。
【０５５８】また、ロジック等の装置が長期にわたって
動作しない期間におけるデータ保持を行なうスリープモ
ードについて説明している。しかしながら、使用状況に
応じてＤＲＡＭに対するメモリアドレス空間の割当が動
作モードに応じて切換えられるシステムであっても本発
明は適用可能である。
【０５５９】
【発明の効果】以上のように、この発明に従えば、第１
の動作モードにおいては、アドレス信号に従ってアドレ
ス指定された行に対応するワード線を選択し、第２の動
作モードにおいては、このアドレス信号によりアドレス
指定された行と関連の行を同時に選択するためのモード
切換回路を行選択手段に設け、このアドレス指定された
行および関連の行は、対応のビット線対のビット線それ
ぞれにメモリセルが接続されるように選択しており、第
１の動作モードと第２の動作モードでこの半導体記憶装
置の記憶容量を変化させることができる。また、第２の
動作モード時においては、十分な大きさのビット線間電
圧を生じさせることができ、低電源電圧下においても、
正確にデータを記憶することができる。
【０５６０】また、この第２の動作モードを、データ保
持を行なう動作モードに設定することにより、メモリセ
ルの記憶データのリフレッシュを行なう間隔を長くする
ことができ、データ保持モード時における消費電力を低
減することができる。
【０５６１】また、リフレッシュ要求を、この第２の動
作モード時に第１の動作モード時より長い間隔で発生す
ることにより、リフレッシュ回数を低減でき、リフレッ
シュのための消費電力を低減することができる。
【０５６２】また、行選択手段のモード切換回路を、ア
ドレス信号の最下位ビットを縮退状態とするゲート回路
で構成することにより、簡易な回路構成で容易に、第２
の動作モード時アドレス指定された行およびそれに関連
する行を対応するワード線を選択状態へ駆動することが
できる。
【０５６３】また、第２の動作モード移行時、所定回数
発生されるリフレッシュアドレスに対しては、行選択手
段のモード切換回路がこのアドレス指定された行および
関連の行の活性化タイミングを異ならせるように構成す
ることにより、１ビット／１セル単位の記憶データを１
ビット／２セルモードの単位セルに書込むことができ
る。
【０５６４】また、第２の動作モード時リフレッシュア
ドレスを所定値スキップして発生することにより、１ビ
ット／２セルモードの単位セルに対し、確実に１ビット
のデータを書込むことができ、この単位セル構成変更時
において記憶データの衝突が生じるのを防止することが
できる。
【０５６５】また、第２の動作モード時少なくともリフ
レッシュアドレスの最上位ビットおよび最下位ビットの
論理値を固定することにより、リフレッシュすべきデー
タを記憶するメモリセルのアドレス領域を制限すること
ができ、応じてリフレッシュ回数を低減でき、リフレッ
シュに必要とされる消費電力を低減することができる。
【０５６６】また、第２の動作モード時、ビット線対の
電位を差動増幅するためのセンスアンプの電源トランジ
スタの電流駆動能力を小さくすることにより、この第２
の動作モード時におけるセンス電流の平均直流電流を低
減することができる。
【０５６７】また、第２の動作モードにおいて、センス
アンプを次のリフレッシュが行なわれるまでラッチ状態
とすることにより、ビット線プリチャージ電圧を発生す
る回路の動作を停止させることができ、消費電力を低減
できる。
【０５６８】また、リフレッシュ要求に従ってセンスア
ンプを活性化することにより、正確に、次のリフレッシ
ュ要求に従って選択されたメモリセルデータの検知増幅
を行なうことができる。
【０５６９】また、センスアンプの非活性化に従ってビ
ット線イコライズ回路を活性化することにより、中間電
圧レベルに各ビット線をイコライズすることができ、ビ
ット線プリチャージ電圧発生回路の動作を停止させて
も、各ビット線を、メモリセルデータ読出前に中間電圧
レベルに駆動することができる。
【０５７０】また、ビット線プリチャージ電圧発生回路
の動作を第２の動作モード時に停止させることにより、
消費電力を低減することができる。
【０５７１】また、選択ワード線に伝達される昇圧電圧
のレベルを、動作モードに応じて切換えることにより、
この第２の動作モード時に昇圧電圧レベルを低くすれ
ば、昇圧電圧発生に要する消費電力和低減することがで
きる。
【０５７２】また、この昇圧電圧発生回路の昇圧電圧発
生動作を停止させて昇圧線が電源ノードに結合してお
り、昇圧電圧発生の電力を削減することができる。
【０５７３】また、第２の動作モード時、基板バイアス
電圧を発生する回路の電荷駆動能力を小さくすることに
より、この基板バイアス電圧発生に必要な電力を削減す
ることができる。特にこの第２の動作モード時間欠的に
基板バイアス電圧発生回路を活性化することにより、よ
り消費電力を低減できる。
【０５７４】また、この基板バイアス電圧発生回路をリ
フレッシュ要求に応答してチャージポンプ動作を行なう
ように構成することにより、必要な期間のみ基板バイア
ス電圧を発生することができ、確実に、基板バイアス電
圧を所定電圧レベルに維持することができ、かつ消費電
力も低減することができる。
【０５７５】また、アレイ電源電圧の電圧レベルを動作
モードに応じて切換えることにより、アレイ電源電圧発
生回路の消費電力を第２の動作モード時低減することが
できる。
【０５７６】また、このアレイ電源電圧発生回路の動作
を第２の動作モードに停止させて、アレイ電源線を外部
電源ノードに結合することにより、アレイ電源電圧発生
に要する電力を低減することができる。
【０５７７】また、第２の動作モード完了時、一旦全メ
モリセルのデータのリフレッシュ完了後に、第１の動作
モードへ移行しており、確実に、全メモリセルのデータ
をリフレッシュした状態で第１の動作モードへ移行する
ことができ、データの破壊が防止される。
【０５７８】また、各ビット線対に対応して電流駆動能
力の小さなビット線プリチャージ回路を設け、データ保
持を行なうモード時においては、電流駆動力の大きなプ
リチャージ回路を常時非活性状態とすることにより、た
とえマイクロショートが存在しても、このマイクロショ
ートを介して流れる電流を制限することができ、データ
保持モード時の消費電流を低減することができる。
【０５７９】また、電流駆動能力の大きなプリチャージ
回路を隣接するメモリブロック間で共有し、電流駆動能
力の小さなプリチャージ回路を各ビット線対に配置する
ことにより、セルフリフレッシュ実行時においても、ブ
ロック単位でビット線のプリチャージを正確に行なうこ
とができ、安定にビット線を所定電圧レベルに保持する
ことができる。
【０５８０】また、各ビット線対には、電流駆動力の大
きなイコライズ回路を設けることにより、ビット線対の
イコライズ動作を高速化することができ、安定に所定電
圧レベルに、ビット線電位をプリチャージしかつイコラ
イズすることができる。
【０５８１】第２の動作モード時に、ビット線へ伝達さ
れる所定電圧を発生する所定電圧発生回路を所定間隔で
電源ノードへ結合するように構成しており、この第２の
動作モード時必要なときのみ所定電圧発生回路で電流を
消費させることができ、この第２の動作モード時の消費
電流を低減することができる。
【０５８２】この第２の動作モードがデータ保持を行な
うセルフリフレッシュモードのとき、セルフリフレッシ
ュを行なうリフレッシュ間隔ごとに電源ノードに所定電
圧発生回路を結合することにより、ビット線電圧を所定
電圧にプリチャージした後に、リフレッシュを実行する
ことができる。
【０５８３】また、このセルフリフレッシュモード前に
実行されるツインセル書込モード時には、電源ノードへ
中間電圧発生回路を常時結合しており、高速でツインセ
ルモードでの書込を安定に行なうことができる。
【０５８４】また、セルフリフレッシュモード時、中間
電圧発生回路の電源ノードへ結合した後に、リフレッシ
ュ活性化信号によりリフレッシュ動作を行なうように構
成しており、ビット線電圧が所定電圧レベルに保持され
た後に、リフレッシュを行なうことができ、安定にリフ
レッシュを行なうことができる。
【０５８５】また、このリフレッシュ活性化タイミング
の遅延時間をテスト信号により変更可能とすることによ
り、リフレッシュマージン不良を検出し、不良スクリー
ンを実現することができる。
【０５８６】また、このとき、内部電圧を発生する回路
の動作を停止している場合、この内部電圧発生回路を活
性化してリフレッシュを実行した後に第１の動作モード
へ移行することにより、正確に、メモリセルの記憶デー
タを回復させた後に第１の動作モードへ移行することが
でき、記憶データを確実にリストアすることができる。
【０５８７】また、通常モードのデータ転送を行なうデ
ータバスと別に再配置データバスを設け、２つのメモリ
ブロックにおいて行を選択した後、通常のデータバスお
よび再配置データバスを利用して、データ転送を行なう
ことにより、データ転送時データを外部へ読出す必要が
なく、高速でデータの再配置を行なうことができる。
【０５８８】また、保持領域のメモリブロックに対しデ
ータ再配置書込指示信号を活性化することにより、メモ
リブロック単位でデータの転送を容易に行なうことがで
きる。また、データ保持領域をメモリブロック単位で設
定してデータの転送を行なう事ができる。メモリブロッ
クのデータ転送元および転送先の設定を容易に行なうこ
とができ、データ保持領域を柔軟に設定することができ
る。
【０５８９】また、異なるメモリブロックにおいて２つ
の行を選択することにより、データの衝突を伴うことな
く、正確にデータ転送を通常データバスおよび再配置デ
ータバスを介して行なうことができる。
【０５９０】また、再配置動作モード時、所定の時間幅
を有するパルス信号をアレイ活性化信号として生成して
行選択回路を活性化することにより、複数のメモリブロ
ックにおいてワード線を選択状態へ駆動して、同時に並
行して選択状態に保持することができる。
【０５９１】また、２つのメモリブロックにおいてセン
スアンプを活性化し、１つのメモリブロックにおいては
行選択状態へ駆動し、一方、他方のメモリブロックにお
いては行を非選択状態に保持し、この状態でデータを転
送し、列選択回数が所定値に到達すると非選択状態の行
を選択状態へ駆動することにより、センスアンプ帯を共
有するメモリブロックにおいても、正確にデータの転送
を行なうことができる。
【０５９２】このカウント値が、１行の列の数に等しい
場合、１行のデータ転送完了後、非選択行を選択状態に
駆動してデータの書込を行なうことができ、正確に、セ
ンスアンプ回路を共有するメモリブロック間において
も、データの衝突を伴うことなく、データ転送を行なう
ことができる。
【０５９３】プリアンプの活性化後にデータ転送ゲート
を活性化して内部データバス上のデータを再び内部デー
タバスに転送し、また再配置用の列選択ゲートを通常列
選択ゲートよりも遅れて活性化することにより、通常の
データ転送のために用いられる内部データバスを利用し
て、データ転送を行なってデータ再配置を行なうことが
できる。したがって、新たなデータ再配置用のデータバ
スを設ける必要がなく、配線占有面積も増加を抑制する
ことができる。
【０５９４】また、少なくともアレイ活性化信号に従っ
て行を選択することにより、容易に外部からの制御の下
に行選択を実行することができ、正確にデータ保持領域
へ保持が必要なデータを転送することができる。
【０５９５】また、非選択行をセンスアンプ活性化後デ
ータの転送を完了後に選択状態へ駆動することにより、
隣接メモリブロック間においてもデータの衝突を伴うこ
となくデータ転送を行なうことができる。
【０５９６】また、センスアンプをアレイ活性化指示信
号に従って活性化することにより、データ保持領域にお
いて、転送データをセンスアンプによりラッチすること
ができる。この後、非選択状態の行を選択状態へ駆動す
ることにより、正確に転送データをデータ保持領域の対
応の行に書込むことができる。
【０５９７】また、再配置動作モード時に、内部列アド
レスを内部で列選択値に従って発生することにより、外
部から列アドレスを印加する必要がなく、アドレス伝達
のための消費電流を低減することができる。
【０５９８】また、２つの行を同時に選択状態に維持
し、内部のデータバスを介してこれらの行の間でデータ
を転送することにより、データ再配置を内部でのデータ
転送だけで行なうことができ、高速でデータ転送を行な
ってデータ再配置を行なうことができる。
【０５９９】また、プリアンプの出力信号を転送バッフ
ァを介して内部データバスにフィードバックし、プリア
ンプを列選択指示に応答して活性化しかつ再配置書込指
示信号の非活性化に応答して非活性化することにより、
列単位でデータの転送を行なう事ができ、同時に行を選
択状態に保持する必要がなく、隣接メモリブロック間お
よび同一メモリブロック内の異なる行間でデータの転送
を行なう事ができる。
【０６００】また、プリアンプの非活性時にプリアンプ
の出力ノードをイコライズすることにより、正確にプリ
アンプの増幅データを内部データバスにフィードバック
することができる。
【０６０１】データ再配置書込指示信号の活性／非活性
にしたがって列選択信号を選択的に生成して選択列を内
部データバスおよび再配置データバスに結合する構成と
することにより、同一構成の列選択回路を利用して保持
が必要なデータの列とデータ保持領域の列の選択を選択
的に行なう事ができる。応じて、回路構成も簡略化する
ことができる。また、データ保持領域の変更にも容易に
対応することができる。
【０６０２】また、列指定信号の遅延信号を利用して列
選択を行ない、またプリアンプ活性化信号の遅延信号に
よりプリアンプ出力を内部データバスにフィードバック
することにより、容易に選択列間でデータの衝突を伴う
ことなくデータの転送をすることができる。
【０６０３】また、内部データ書込経路と内部データ読
出経路とが異なるＩＯ分離構成の場合、再配置書込指示
信号と読出列指定信号とにしたがって読出列選択信号お
よび書込列選択信号を生成してそれぞれ読出列選択ゲー
トおよび書込列選択ゲートへ与えることにより、簡易な
回路構成で内部のデータバスを利用してデータの転送を
行なう事ができる。また、書込列選択信号発生部および
書込列選択信号発生部の構成を単にデータ再配置書込指
示信号にしたがって切り換えるだけであり、簡易な回路
構成でデータ保持領域の変更に対しても容易に対応する
ことができる。
【０６０４】また、内部でのデータ転送回数をカウント
する構成において、データ転送経路を通常のデータ線と
再配置専用のデータ線の構成を利用することにより、セ
ンスアンプデータの衝突を伴うことなくセンスアンプ間
でデータの転送を行なう事ができ、正確なデータ転送に
よるデータの再配置を実現することができる。
【０６０５】また、ブロック変更回路により、第１の動
作モード時に、ブロック選択信号と選択メモリブロック
との対応関係を変更することにより、柔軟に、メモリブ
ロックの消費電流に応じて、使用するメモリブロックを
限定することができ、第１の動作モード時の消費電流を
低減することができる。
【０６０６】通常動作時に、ブロック選択信号とメモリ
ブロックとの対応関係の変更を禁止することにより、通
常動作モード時において、すべてのメモリブロックを使
用して、効率的にデータアクセスを行なうことができ、
その記憶容量が制限されるのを防止することができ、大
記憶容量のワーキングメモリとしての特性を損なうこと
がない。
【０６０７】また、このブロック変更回路において、ブ
ロック選択信号を伝達するブロック選択信号線の接続を
切換えるヒューズプログラム回路で構成することによ
り、容易にブロック選択信号と選択メモリブロックとの
対応関係を変更することができる。また、この第１の動
作モード時に、第１のメモリブロックを第２のメモリブ
ロックで置換することにより、第１のメモリブロックに
不良が存在する場合においても、容易にこの不良を救済
して、効率的に処理を実行することができる。
【０６０８】また、この第１のメモリブロックを第１の
動作モード時においてスタンバイ状態に保持することに
より、この不良の第１のメモリブロックが不必要に動作
するのを防止することができ、消費電流を低減すること
ができる。
【０６０９】また、この第１のメモリブロックへのデー
タ供給を第１動作モード時停止することにより、不良の
第１のメモリブロックにおける消費電流を低減すること
ができる。
【０６１０】また、第２の動作モード時、メモリアレイ
をメモリブロック単位でスタンバイ状態に設定すること
により、メモリブロック単位でスタンバイ状態時のリー
ク電流を測定することができる。
【０６１１】また、この第１の動作モード時が、ツイン
セルモードであり、第２のモードがテストモードのとき
には、ツインセルモード時のデータ保持領域のメモリブ
ロックを、スタンバイ電流の領域に設定することがで
き、マイクロショートが多数存在する場合においても、
超低スタンバイ電流で必要なデータを保持することがで
きる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従う半導体記憶装
置のアレイ部の構成を概略的に示す図である。
【図２】 図１に示すメモリアレイのメモリセルおよび
センスアンプ回路の構成を概略的に示す図である。
【図３】 図２に示す構成の動作を示す信号波形図であ
る。
【図４】 この発明の実施の形態１におけるビット線読
出電圧の時間変化を示す図である。
【図５】 図４の時刻Ｔ２におけるセンス動作時の信号
波形を示す図である。
【図６】 図１に示すメモリアレイのサブワード線ドラ
イバの構成を示す図である。
【図７】 この発明の実施の形態１におけるスリープモ
ード移行時の前処理動作を示すフロー図である。
【図８】 この発明の実施の形態１の保持データの分布
を概略的に示す図である。
【図９】 この発明の実施の形態１の保持データ格納領
域の変更例を示す図である。
【図１０】 この発明の実施の形態１におけるスリープ
モード移行時の動作を示す信号波形図である。
【図１１】 この発明の実施の形態１に従う半導体記憶
装置の行系制御信号発生部の構成を概略的に示す図であ
る。
【図１２】 図１１に示す回路の動作を示すタイミング
チャート図である。
【図１３】 図１１に示すツインセルモードコントロー
ル回路の構成の一例を示す図である。
【図１４】 図１３に示すツインセルモードコントロー
ル回路の動作を示す信号波形図である。
【図１５】 図１１に示すリフレッシュカウンタの構成
を示す図である。
【図１６】 図１１に示すプリデコード回路の構成の一
例を示す図である。
【図１７】 図１１に示すサブデコード信号の発生回路
の構成を概略的に示す図である。
【図１８】 （Ａ）は図１１に示すリフレッシュカウン
タのツインセル書込モード指示信号発生部の構成を概略
的に示し、（Ｂ）は図１８（Ａ）の回路の動作を示す信
号波形図である。
【図１９】 図１１に示すセルフリフレッシュタイマの
構成を概略的に示す図である。
【図２０】 この発明の実施の形態１の変更例における
保持データ格納領域のアドレス割当を示す図である。
【図２１】 この発明の実施の形態１の変更例のリフレ
ッシュカウンタの構成を示す図である。
【図２２】 この発明の実施の形態１の変更例のリフレ
ッシュカウンタのツインセル書込モード指示信号発生部
の構成を概略的に示す図である。
【図２３】 この発明の実施の形態１の変更例における
セルフリフレッシュタイマの構成の一例を示す図であ
る。
【図２４】 この発明の実施の形態１の変更例のセルフ
リフレッシュタイマの変更例を示す図である。
【図２５】 この発明の実施の形態１の変更例のセルフ
リフレッシュタイマのさらに他の変更例を示す図であ
る。
【図２６】 この発明の実施の形態２に従う半導体記憶
装置の要部の構成を示す図である。
【図２７】 この発明の実施の形態２に従う半導体記憶
装置のセンス駆動回路の配置を概略的に示す図である。
【図２８】 この発明の実施の形態２におけるセンスア
ンプ活性化信号発生部の構成を示す図である。
【図２９】 この発明の実施の形態３に従う半導体記憶
装置の動作を示す信号波形図である。
【図３０】 この発明の実施の形態３におけるビット線
プリチャージ電圧発生部の構成を概略的に示す図であ
る。
【図３１】 この発明の実施の形態３に従う半導体記憶
装置のビット線イコライズ回路の構成を示す図である。
【図３２】 この発明の実施の形態３に従う半導体記憶
装置の行系制御信号発生部の構成を概略的に示す図であ
る。
【図３３】 図３２に示すラッチブロック選択信号発生
部の構成を概略的に示す図である。
【図３４】 図３３に示すラッチブロック選択信号発生
部の動作を示す信号波形図である。
【図３５】 この発明の実施の形態３に従う半導体記憶
装置のビット線分離指示信号発生部の構成を概略的に示
す図である。
【図３６】 この発明の実施の形態３に従う半導体記憶
装置の動作を示す信号波形図である。
【図３７】 この発明の実施の形態４に従う半導体記憶
装置の昇圧電圧発生回路の構成を概略的に示す図であ
る。
【図３８】 この発明の実施の形態５に従う半導体記憶
装置の基板バイアス電圧発生回路の構成を概略的に示す
図である。
【図３９】 図３８に示すＶＢＢ制御回路／リングオシ
レータの構成の一例を示す図である。
【図４０】 図３８に示すスリープモードＶＢＢ制御回
路の構成を概略的に示す図である。
【図４１】 （Ａ）は、図４０に示すパルス幅制御ワン
ショットパルス発生回路の構成を示し、（Ｂ）は図４１
（Ａ）に示す遅延回路の構成を示し、（Ｃ）は、図４１
（Ａ）に示す回路の動作を示す信号波形図である。
【図４２】 図４０に示す遅延制御回路の構成を概略的
に示す図である。
【図４３】 図４２に示す遅延制御回路の動作を示す信
号波形図である。
【図４４】 （Ａ）はこの発明の実施の形態６に従う半
導体記憶装置の内部電源回路の構成を示す図である。
（Ｂ）は、この発明の実施の形態６におけるセルフリフ
レッシュ動作時のビット線電圧を概略的に示す図であ
る。
【図４５】 （Ａ）は実施の形態６に従う内部電源回路
の構成を示し、（Ｂ）は図４５（Ａ）の内部電源回路使
用時のビット線読出電圧を示す図である。
【図４６】 この発明の実施の形態７に従う半導体記憶
装置の要部の構成を概略的に示す図である。
【図４７】 図４６に示す回路の動作を示す信号波形図
である。
【図４８】 この発明の実施の形態８に従う半導体記憶
装置の要部の構成を示す図である。
【図４９】 図４８に示す構成の動作を示すタイミング
チャートである。
【図５０】 図４８に示す構成の効果を説明するための
図である。
【図５１】 図４８に示すイコライズおよびプリチャー
ジを制御する信号を発生する部分の構成の一例を示す図
である。
【図５２】 この発明の実施の形態９に従う半導体記憶
装置の行系制御部の構成を示す図である。
【図５３】 この発明の実施の形態９に従う半導体記憶
装置の要部の構成を概略的に示す図である。
【図５４】 この発明の実施の形態９の半導体記憶装置
の動作を示す信号波形図である。
【図５５】 図５２に示す遅延回路の構成を示す図であ
る。
【図５６】 図５５に示す回路の動作を示す信号波形図
である。
【図５７】 この発明の実施の形態１０に従う半導体記
憶装置のアレイ部の構成を示す図である。
【図５８】 この発明の実施の形態１０に従う半導体記
憶装置の全体の構成を概略的に示す図である。
【図５９】 図５８に示すローカル制御回路に含まれる
コラムデコーダの構成を概略的に示す図である。
【図６０】 図５８に示す転送回路の構成を概略的に示
す図である。
【図６１】 この発明の実施の形態１０におけるデータ
転送動作を示すフロー図である。
【図６２】 この発明の実施の形態１０におけるデータ
転送動作を模式的に示す図である。
【図６３】 この発明の実施の形態１０におけるデータ
転送動作を説明するための図である。
【図６４】 データ再配置書込指示信号発生部の構成の
一例を示す図である。
【図６５】 図６４に示すデータ再配置書込指示信号と
対応のメモリブロックとの対応関係を示す図である。
【図６６】 データ再配置書込指示信号発生部の他の構
成を概略的に示す図である。
【図６７】 この発明の実施の形態１０におけるデータ
転送動作を示す信号波形図である。
【図６８】 図５８に示すメイン制御回路の構成を概略
的に示す図である。
【図６９】 図５８に示すローカル制御回路の行系制御
信号発生部の構成を概略的に示す図である。
【図７０】 図６８および図６９に示す回路の動作を示
す信号波形図である。
【図７１】 この発明の実施の形態１１に従う半導体記
憶装置の要部の構成を概略的に示す図である。
【図７２】 図７１に示す回路の動作を示す信号波形図
である。
【図７３】 図７１に示すプリアンプの構成を概略的に
示す図である。
【図７４】 この発明の実施の形態１１におけるプリア
ンプ制御信号発生部の構成を概略的に示す図である。
【図７５】 この発明の実施の形態１２における再配置
書込指示信号およびサブワード線駆動タイミング信号発
生部の構成を概略的に示す図である。
【図７６】 この発明の実施の形態１２におけるデータ
転送動作を示す信号波形図である。
【図７７】 この発明の実施の形態１３に従う半導体記
憶装置の要部の構成を概略的に示す図である。
【図７８】 図７７に示す構成の動作を示す信号波形図
である。
【図７９】 この発明の実施の形態１４に従う半導体記
憶装置の要部の構成を概略的に示す図である。
【図８０】 この発明の実施の形態１４に従うコラムデ
コーダの構成を概略的に示す図である。
【図８１】 この発明の実施の形態１４に従うデータ転
送動作を示す信号波形図である。
【図８２】 この発明の実施の形態１４におけるリード
コラムプリデコード信号およびライトコラムプリデコー
ド信号発生部の構成を概略的に示す図である。
【図８３】 図８０に示す回路の動作を示す信号波形図
である。
【図８４】 この発明の実施の形態１４に従う半導体記
憶装置の列系制御信号発生部の構成を概略的に示す図で
ある。
【図８５】 この発明の実施の形態１５に従う半導体記
憶装置のコラムプリデコード信号発生部の構成を概略的
に示す図である。
【図８６】 この発明の実施の形態１０から１５に従う
半導体記憶装置のスリープモードおよびイグジット時の
動作モードを概略的に示す図である。
【図８７】 この発明の実施の形態１６におけるメモリ
アレイの再配置を概略的に示す図である。
【図８８】 この発明の実施の形態１６における半導体
記憶装置の要部の構成を概略的に示す図である。
【図８９】 図８８に示すブロック変更回路の構成の一
例を示す図である。
【図９０】 図８９に示すヒューズ回路の構成の一例を
示す図である。
【図９１】 この発明の実施の形態１６の半導体記憶装
置の全体の構成を概略的に示す図である。
【図９２】 図９１に示すローカル制御回路の構成を示
す図である。
【図９３】 図９１に示すローカル制御回路のビット線
分離指示信号を発生する部分の構成の一例を示す図であ
る。
【図９４】 図９２および図９３に示すローカル制御回
路の動作を示す図である。
【図９５】 この発明の実施の形態１６の変更例のロー
カル制御回路の構成を示す図である。
【図９６】 従来の混載ＤＲＡＭの全体の構成を概略的
に示す図である。
【図９７】 従来の混載ＤＲＡＭのセンスアンプ帯の構
成を示す図である。
【図９８】 従来の混載ＤＲＡＭのメモリセルの断面構
造を概略的に示す図である。
【図９９】 従来の混載ＤＲＡＭのストレージノードの
電圧の時間変化を示す図である。
【符号の説明】
ＭＴＵ ツインセルモード単位セル、ＭＣ，ＭＣ１，Ｍ
Ｃ２ メモリセル、ＬＵ レイアウト単位セル、ＢＬ，
ＺＢＬ ビット線、ＳＷＬＬ０，ＳＷＬＬ２，ＳＷＬＬ
４，ＳＷＬＬ６，ＳＷＬＬ８，ＳＷＬＲ１，ＳＷＬＲ
３，ＳＷＬＲ５，ＳＷＬＲ７ サブワード線、Ｓ／Ａ
センスアンプ、Ｐ３，Ｎ３ センス電源トランジスタ、
ＭＭ メモリマット、ＭＳＡ メモリサブアレイ、１
入力バッファ／ラッチ回路、２ リフレッシュカウン
タ、３ セレクタ、４ ブロックデコード回路、５ プ
リデコード回路、６ ツインセルモードコントロール回
路、７サブデコード信号発生回路、８ メインデコード
信号発生回路、９ セルフリフレッシュタイマ、１０
リフレッシュコントロール回路、１１ 行系制御回路、
５ｃ，５ｄ ＮＡＮＤ回路、５ｇ−５ｊ ＡＮＤ回路、
２ｅ，２ｓ ＮＡＮＤ回路、２ｔ ＡＮ回路、Ｐ４，Ｎ
４ センスアンプ活性化トランジスタ、ＳＡセンスアン
プ、ＳＤＫ センスアンプ駆動回路、ＣＲ 交差領域、
２１ 中間電圧発生回路、ＢＥＱ ビット線イコライズ
回路、４２ 可変遅延回路、４３ アドレス活性回路、
４４ ワード線活性回路、４５ センス活性回路、１１
ｂ ローカル行制御回路、７０ａ ＶＰＰ発生回路、７
５ａ，７５ｂ ＶＢＢ発生回路、９０ コマンド制御回
路、９０ａ，９０ｂ セット／リセットフリップフロッ
プ、９５ａ リフレッシュアドレスカウンタ、９５ｂ
ＡＮＤ回路、ＢＰＱ ビット線プリチャージ回路、ＢＥ
ＱＬ，ＢＥＱＲ ビット線プリチャージ／イコライズ回
路、ＴＱ１−ＴＱ４ ＭＯＳトランジスタ、Ｔ５−Ｔ８
ＭＯＳトランジスタ、１０２ 遅延回路、１０６ セ
レクタ、１０７ インバータ、１０８ ＡＮＤ回路、１
０２ａ，１０２ｂ 遅延回路、１０２ｃ トランスファ
ーゲート、１０２ｄ ＡＮＤ回路、ＧＲＡＰ 再配置デ
ータ線対、ＲＡＣＳＧ 再配置列選択ゲート、ＬＣＴＬ
０−ＬＣＴＬｍ ローカル制御回路、ＭＣＴＬ メイン
制御回路、ＸＦＲ 転送回路、２００ａ コラムデコー
ダ、２００ｂ 再配置コラムデコーダ、２０６ プリア
ンプ、２２０，２２６ ゲート回路、２２２ ＡＮＤ回
路、２２４ ＯＲ回路、２３０ａ−２０３ｄ ＡＮＤ回
路、２３２ａ−２３２ｅ セット／リセットフリップフ
ロップ、２３３ リセット回路、２３４ アドレスラッ
チ回路、２３５ ロウデコーダ、２５０ 転送ゲート、
２００ コラムデコーダ、２４０ａ アンプラッチ、２
４０ｂ プリチャージ／イコライズ回路、２８０，２８
４ 立上がり遅延回路、２８２ 選択回路、２８６ Ａ
ＮＤ回路、ＧＲＯＰ 読出データ線対、ＧＷＩＰ 書込
データ線対、ＲＣＳＧ 読出列選択ゲート、ＷＣＳＧ
書込列選択ゲート、ＲＡＭＰ リードアンプ、３００
コラムアドレス入力回路、３０２ コラムプリデコー
ダ、３０３ ライトコラム伝達回路、３０４ リードコ
ラム伝達回路、３２０ カウンタ、３２２ 選択回路、
ＭＭ メモリマット、ＭＡ０−ＭＡ７ メモリアレイ、
４００ ブロック変更回路、ＭＸＸ０−ＭＸＸ７ マル
チプレクサ、ＦＣＫ０−ＦＣＫ７ ヒューズ回路、ＦＬ
Ｅｉ−ＦＬＥ７ リンク素子、４０３ テストブロック
選択回路、４１０ プログラム回路、４１２ ゲート回
路、４１４，４１６ マルチプレクサ、４２０ ＡＮＤ
回路、４２１ ＯＲ回路、４２２ ＮＯＲ回路、４２５
センスプリチャージ回路、４３０ ＮＡＮＤ回路、４
３１ ＡＮＤ回路、４３５ ＮＯＲ回路。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/403 Ｇ１１Ｃ 11/34 ３５３Ｅ 29/00 ６０３ ３５３Ｆ ６７１ ３５４Ｆ ３５４Ｇ ６７５ ３６２Ｈ ３６３Ｊ ３６３Ｍ ３７１Ａ (72)発明者 有本 和民 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 藤野 毅 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5L106 AA01 CC08 CC13 CC16 DD12 GG05 5M024 AA04 BB07 BB08 BB09 BB15 BB20 BB29 BB35 BB36 BB39 CC22 CC23 CC63 CC65 CC77 CC82 EE05 EE23 EE24 EE29 FF03 FF06 FF12 FF13 FF25 FF26 GG01 GG20 HH10 LL20 MM04 MM11 QQ10

Claims (55)

    【特許請求の範囲】
  1. 【請求項１】 行列状に配列される複数のメモリセル、 各前記行に対応して配置され、各々に対応の行のメモリ
    セルが接続される複数のワード線、および各前記列に対
    応して配置され、各々に対応の列のメモリセルが接続す
    る複数のビット線を備え、前記複数のビット線は対をな
    して配設されかつ各ビット線対は第１および第２のビッ
    ト線を含み、 アドレス信号と動作モード指示信号とに従って前記複数
    のワード線からワード線を選択する選択信号を発生する
    ための行選択手段を備え、前記行選択手段は、前記動作
    モード指示信号が第１の動作モードを示すときには前記
    アドレス信号に従ってアドレス指定された行に対応する
    ワード線を選択し、かつ前記動作モード指示信号が第２
    の動作モードを示すときには前記アドレス指定された行
    および関連の行を同時に選択するためのモード切換回路
    を含み、前記アドレス指定された行および関連の行は、
    各ビット線対において前記アドレス指定された行に対応
    するワード線と前記第１および第２のビット線の一方と
    の交差部および前記関連の行に対応するワード線と前記
    第１および第２のビット線の他方との交差部に対応して
    それぞれメモリセルが配置されるように選択される、半
    導体記憶装置。
  2. 【請求項２】 前記第２の動作モードは、前記複数のメ
    モリセルの少なくとも一部の記憶データの保持動作が行
    なわれる動作モードである、請求項１記載の半導体記憶
    装置。
  3. 【請求項３】 前記複数のメモリセルの少なくとも一部
    の記憶データをリフレッシュするためのリフレッシュ要
    求を発生するリフレッシュ要求発生回路をさらに含み、
    前記リフレッシュ要求発生回路は、前記動作モード指示
    信号が前記第２の動作モードを指定するとき、前記第１
    の動作モード時のリフレッシュ周期よりも長い周期で前
    記リフレッシュ要求を発生するための周期切換回路を含
    む、請求項１記載の半導体記憶装置。
  4. 【請求項４】 前記行選択手段のモード切換回路は、前
    記第２の動作モード時、前記アドレス信号の最下位ビッ
    トを縮退状態とするためのゲート回路を含む、請求項１
    記載の半導体記憶装置。
  5. 【請求項５】 前記動作モード指示信号の前記第２の動
    作モード指示への移行に応答して、所定の周期で前記複
    数のメモリセルの少なくとも一部の記憶データのリフレ
    ッシュを要求するリフレッシュ要求を所定回数発生しか
    つ各リフレッシュ要求に対応してリフレッシュ行を特定
    するリフレッシュアドレスを生成して前記行選択手段へ
    前記アドレス信号として与えるリフレッシュ制御回路
    と、 前記リフレッシュ要求に応答して少なくとも前記行選択
    手段を活性化するための行制御回路とをさらに備え、前
    記行選択手段のモード切換回路は、前記所定回数のリフ
    レッシュ要求に対してはアドレス指定された行および関
    連の行の選択タイミングを異ならせる手段を含む、請求
    項１記載の半導体記憶装置。
  6. 【請求項６】 前記リフレッシュ制御回路は、前記動作
    モード指示信号が前記第２の動作モードを指示すると
    き、前記リフレッシュアドレスを所定値スキップして発
    生する回路を含む、請求項５記載の半導体記憶装置。
  7. 【請求項７】 前記リフレッシュアドレスは複数ビット
    のアドレス信号であり、 前記リフレッシュ制御回路は、前記動作モード指示信号
    が前記第２の動作モードを示すとき、少なくとも前記リ
    フレッシュアドレスの最上位ビットおよび最下位ビット
    の論理値を固定してリフレッシュアドレスを発生する回
    路を含む、請求項５記載の半導体記憶装置。
  8. 【請求項８】 前記ビット線対各々に対して設けられ、
    活性化時対応のビット線対の電位を差動増幅するための
    複数のセンスアンプと、 前記複数のセンスアンプの所定数のセンスアンプに対し
    て設けられ、各々がセンスアンプ活性化信号に応答して
    対応の所定数のセンスアンプへ電源供給電圧を供給する
    ための複数のセンス駆動回路とをさらに備え、 前記複数のセンス駆動回路は、前記第２の動作モード
    時、前記第１の動作モード時よりも小さな電流駆動力で
    前記電源供給電圧を前記対応の所定数のセンスアンプへ
    伝達するゲートを含む、請求項１記載の半導体記憶装
    置。
  9. 【請求項９】 各前記ビット線対に対応して設けられ、
    活性化時対応のビット線対の電位を差動増幅するための
    複数のセンスアンプと、 前記第２の動作モード時、前記複数のメモリセルの少な
    くとも一部の記憶データのリフレッシュを要求するリフ
    レッシュ要求が発生される間隔に対応する期間、前記複
    数のセンスアンプの活性化されたセンスアンプの活性状
    態を維持するためのセンス制御回路をさらに備える、請
    求項１記載の半導体記憶装置。
  10. 【請求項１０】 前記センス制御回路は、前記リフレッ
    シュ要求に応答して前記複数のセンスアンプを非活性化
    しかつ所定期間経過後活性化するための手段をさらに備
    える、請求項９記載の半導体記憶装置。
  11. 【請求項１１】 各前記ビット線対に対応して設けら
    れ、活性化時対応のビット線対を少なくとも電気的に短
    絡するためのビット線イコライズ回路と、 前記センス制御回路による前記センスアンプの非活性化
    に応答して前記ビット線イコライズ回路を所定期間活性
    化するためのビット線イコライズ制御回路と、 前記リフレッシュ要求に応答して前記行選択手段からの
    選択信号に従って対応のワード線を、前記ビット線イコ
    ライズ回路の非活性化後選択状態へ駆動するための行駆
    動回路をさらに備える、請求項９記載の半導体記憶装
    置。
  12. 【請求項１２】 各前記ビット線をプリチャージするた
    めのプリチャージ電圧を発生するためのプリチャージ電
    圧発生回路をさらに備え、前記プリチャージ電圧発生回
    路は、前記動作モード指示信号が前記第２の動作モード
    を指示するとき、前記プリチャージ電圧の発生動作を停
    止する、請求項９記載の半導体記憶装置。
  13. 【請求項１３】 前記複数のワード線のうちの選択ワー
    ド線上に伝達される昇圧電圧を昇圧線上に発生するため
    の昇圧電圧発生回路と、 前記昇圧線上の電圧レベルを前記動作モード指示信号に
    応答して、第１の動作モードと第２の動作モードとで切
    換えるためのレベル切換回路をさらに備える、請求項１
    記載の半導体記憶装置。
  14. 【請求項１４】 前記昇圧電圧発生回路は、前記動作モ
    ード指示信号が前記第２の動作モードを指示するとき前
    記昇圧電圧の発生を停止し、 前記レベル切換回路は、前記第２の動作モード時前記昇
    圧線を前記昇圧電圧よりも低い電圧を受ける電源ノード
    へ結合するためのゲートを備える、請求項１３記載の半
    導体記憶装置。
  15. 【請求項１５】 前記動作モード指示信号が前記第１の
    動作モードを示すとき活性化され、前記複数のメモリセ
    ルが形成される基板領域へ印加される基板バイアス電圧
    を発生するための第１の基板バイアス発生回路と、 前記動作モード指示信号が前記第２の動作モードを示す
    とき間欠的に活性化され、前記第１の基板バイアス発生
    回路よりも小さな電流駆動力で前記基板バイアス電圧を
    発生するための第２の基板バイアス発生回路とをさらに
    備える、請求項１記載の半導体記憶装置。
  16. 【請求項１６】 前記第２の動作モードは、前記複数の
    メモリセルの少なくとも一部のメモリセルの記憶データ
    の保持を行なう動作モードであり、 前記第２の動作モード時、所定間隔で前記メモリセルの
    記憶データのリフレッシュを要求するリフレッシュ要求
    を発生するためのリフレッシュ制御回路をさらに備え、 前記第２の基板バイアス発生回路は、前記リフレッシュ
    要求に応答して所定期間チャージポンプ動作を行なって
    前記基板バイアス電圧を発生する回路を備える、請求項
    １５記載の半導体記憶装置。
  17. 【請求項１７】 前記複数のメモリセルへ伝達されるア
    レイ電源電圧を発生するためのアレイ電源回路をさらに
    備え、 前記アレイ電源回路は、前記動作モード指示信号に応答
    して前記第１の動作モードと前記第２の動作モードとの
    間で前記アレイ電源電圧の電圧レベルを切換える手段を
    含む、請求項１記載の半導体記憶装置。
  18. 【請求項１８】 前記アレイ電源回路は、 活性化時内部電源線上に第１の電圧レベルの内部電圧を
    前記アレイ電源電圧として発生するための内部電源回路
    と、 前記動作モード指示信号が前記第２の動作モードを示す
    とき前記内部電源回路を非活性化する手段と、 前記動作モード指示信号が前記第２の動作モードを示す
    とき前記第１の電圧レベルよりも低い第２の電圧レベル
    の電源電圧を受ける電源ノードに結合するゲートとを含
    み、前記非活性化手段および前記ゲートが前記レベル切
    換回路に対応する、請求項１７記載の半導体記憶装置。
  19. 【請求項１９】 前記動作モード指示信号の第２の動作
    モード指示から前記第１の動作モード指示への移行に応
    答して、前記複数のメモリセルの所定のアドレス領域の
    メモリセルの記憶データをリフレッシュするためのリフ
    レッシュ制御回路をさらに備え、前記リフレッシュ制御
    回路は、前記行選択手段へリフレッシュ行を特定するリ
    フレッシュアドレスを前記アドレス信号として与えるた
    めのリフレッシュカウンタを含み、かつ前記行選択手段
    を前記第２の動作モードで動作させかつ前記所定アドレ
    ス領域のメモリセルのデータのリフレッシュ完了後前記
    動作モード指示信号に従って前記第１の動作モードで前
    記行選択手段を動作させるための回路を含む、請求項１
    記載の半導体記憶装置。
  20. 【請求項２０】 前記動作モード指示信号に応答して選
    択的に活性化され、活性化時所定の電圧レベルの内部電
    圧を発生するための内部電圧発生回路をさらに備え、前
    記内部電圧発生回路は前記動作モード指示信号が前記第
    ２の動作モードを示すとき前記内部電圧を発生する動作
    を停止し、 前記リフレッシュ制御回路は、前記内部電圧発生回路が
    前記動作モード指示信号の前記第１の動作モード指示へ
    の移行に応答して活性化された後に前記所定のアドレス
    領域のリフレッシュを実行するための回路を含む、請求
    項１９記載の半導体記憶装置。
  21. 【請求項２１】 前記複数のビット線対に対応して設け
    られ、活性化時、対応のビット線対を所定電圧レベルに
    プリチャージするための複数の第１プリチャージ回路、 前記複数のビット線対に対応して設けられ、活性化時、
    対応のビット線対を前記複数の第１のプリチャージ回路
    の各々よりも小さな電流駆動力をもって前記所定電圧レ
    ベルにプリチャージするための複数の第２のプリチャー
    ジ回路、および前記第１の動作モード時には、前記第１
    および第２のプリチャージ回路をスタンバイ時活性化
    し、かつ前記第２の動作モード時には前記第１のプリチ
    ャージ回路を非活性状態に固定するためのプリチャージ
    制御回路をさらに備える、請求項１記載の半導体記憶装
    置。
  22. 【請求項２２】 前記複数のビット線対は、列方向にお
    いて複数のブロックに分割され、列方向に隣接するブロ
    ックはセンスアンプ回路を共有し、 前記第１のプリチャージ回路は、隣接ブロックのビット
    線対により共有され、前記第２のプリチャージ回路は、
    各ブロックにおいて各ビット線対に対応して設けられ
    る、請求項２１記載の半導体記憶装置。
  23. 【請求項２３】 各前記第２のプリチャージ回路に対応
    して設けられ、対応の第２のプリチャージ回路と同一タ
    イミングで活性化され、活性化時、対応のビット線対を
    電気的に短絡するための複数のイコライズ回路をさらに
    備え、前記複数のイコライズ回路の各々は、対応の第２
    のプリチャージ回路よりも電流駆動能力が大きい、請求
    項２２記載の半導体記憶装置。
  24. 【請求項２４】 前記ビット線対へ伝達される所定電圧
    を発生するための所定電圧発生回路、および前記第２の
    動作モード時前記所定電圧発生回路を所定間隔で電源ノ
    ードへ結合するための電源制御回路をさらに備える、請
    求項１記載の半導体記憶装置。
  25. 【請求項２５】 前記第２の動作モードは、前記メモリ
    セルの記憶データを保持するセルフリフレッシュモード
    を含み、 前記所定間隔は、前記セルフリフレッシュモードにおい
    て前記メモリセルの記憶データのリフレッシュが行なわ
    れるリフレッシュ間隔であり、前記リフレッシュの実行
    時、前記電源制御回路は、前記所定電圧発生回路を前記
    電源ノードに結合する、請求項２４記載の半導体記憶装
    置。
  26. 【請求項２６】 前記第２の動作モードは、さらに、前
    記セルフリフレッシュモードの前に行なわれるツインセ
    ル書込モードを含み、前記ツインセル書込モード時、前
    記複数のメモリセルの保持データの再書込が行なわれ、 前記電源制御回路は、前記ツインセル書込モード時前記
    電源ノードを前記所定電圧発生回路に結合する、請求項
    ２５記載の半導体記憶装置。
  27. 【請求項２７】 前記第２の動作モードは、前記メモリ
    セルの記憶データのリフレッシュを行なうリフレッシュ
    モードであり、 前記半導体記憶装置はさらに、 前記リフレッシュモード時、前記所定間隔でリフレッシ
    ュ要求を発行する手段と、 前記リフレッシュ要求に応答して、前記メモリセルの行
    を選択する動作を活性化するためのリフレッシュ活性化
    信号を発生するためのリフレッシュ制御回路と、 前記リフレッシュ活性化信号を遅延するための遅延回路
    と、 前記遅延回路から遅延リフレッシュ活性化信号に従って
    前記リフレッシュ行を選択する動作を行なう行系回路を
    備え、 前記電源制御回路は、前記リフレッシュモード時、前記
    リフレッシュ活性化信号に従って前記電源ノードを前記
    所定電圧発生回路に結合する、請求項２４記載の半導体
    記憶装置。
  28. 【請求項２８】 前記遅延回路は、テストモード指示信
    号に応答して遅延時間を変更するための回路を含む、請
    求項２７記載の半導体記憶装置。
  29. 【請求項２９】 行列状に配列される複数のメモリセル
    を有するメモリセルアレイ、 内部データバス、およびアレイ活性化指示信号に応答し
    て活性化され、前記メモリセルアレイから行を選択する
    行選択回路を備え、前記行選択回路は、第１のアドレス
    に従って前記メモリセルアレイの第１の行を選択し、か
    つ第２のアドレスに従って前記メモリセルアレイの第２
    の行を選択し、さらに前記内部データバスと別に設けら
    れる再配置データバス、 データ再配置書込指示信号の非活性化時活性化され、列
    アドレス信号に従って前記メモリセルアレイの前記第１
    の行のメモリセルが接続する列を選択し、該選択列を前
    記内部データバスに結合するための列選択回路、 前記データ再配置書込指示信号の活性化時活性化され、
    前記列アドレス信号に従って前記メモリセルアレイの前
    記第２の行のメモリセルが接続する列を選択し、該選択
    列を前記再配置データバスに結合するための再配置列選
    択回路、および前記内部データバスのデータを増幅しか
    つラッチするためのプリアンプ、およびデータ再配置動
    作モード指示信号の活性化時活性化され、前記プリアン
    プの出力するデータを前記再配置データバスに転送する
    データバッファを備える、半導体記憶装置。
  30. 【請求項３０】 前記メモリアレイは複数のメモリブロ
    ックに分割され、前記データ再配置書込指示信号はデー
    タ保持領域のメモリブロックに対して活性化される、請
    求項２９記載の半導体記憶装置。
  31. 【請求項３１】 前記メモリセルアレイは、各々が行列
    状に配列される複数のメモリセルを有する複数のメモリ
    ブロックに分割され、 前記行選択回路は、前記データ再配置動作モード指示信
    号の活性化時前記第１の行および前記第２の行を並行し
    て選択状態へ駆動し、前記第１および第２の行は異なる
    メモリブロックに配置される、請求項２９記載の半導体
    記憶装置。
  32. 【請求項３２】 前記データ再配置動作モード指示信号
    の活性化時、外部からの行選択指示に応答して所定の時
    間幅を有するパルス信号を前記アレイ活性化指示信号と
    して発生して前記行選択回路を活性化する行選択制御回
    路をさらに備える、請求項３１記載の半導体記憶装置。
  33. 【請求項３３】 行列状に配列される複数のメモリセル
    を有するメモリセルアレイ、 前記メモリセルアレイの選択メモリセルとデータの授受
    を行なうための内部データバス、およびアレイ活性化指
    示信号の活性化に応答して活性化され、前記メモリセル
    アレイから行を選択するための行選択回路を備え、前記
    行選択回路は、第１のアドレスに従って前記メモリセル
    アレイの第１の行を選択し、かつ第２のアドレスに従っ
    て前記メモリセルアレイの第２の行を選択し、さらに前
    記列に対応して設けられ、前記アレイ活性化指示信号の
    活性化に応答して活性化され、対応の列のデータを検
    知、増幅、およびラッチする複数のセンスアンプ、 データ再配置書込指示信号の非活性化時活性化され、列
    アドレス信号に従って前記メモリセルアレイの前記第１
    の行のメモリセルが接続する列を選択し、該選択列を前
    記内部データバスに結合するための列選択回路、 前記データ再配置書込指示信号の活性化時活性化され、
    前記列アドレス信号に従って前記メモリセルアレイの前
    記第２の行のメモリセルが配置される列を選択し、該選
    択列を前記内部データバスに結合するための再配置列選
    択回路、 前記データ再配置書込指示信号の活性化時活性化され前
    記再配置列選択回路の列選択動作の回数をカウントし、
    該カウント値が所定値に到達するまで前記行選択回路の
    前記第２のアドレスに対応する行の選択状態への駆動動
    作を停止させ、かつ該カウント値が前記所定値に到達す
    ると前記行選択回路の前記第２のアドレスに従う行の選
    択状態への駆動を活性化するための再配置制御回路、お
    よび前記内部データバスのデータを増幅しかつラッチす
    るプリアンプを備え、前記プリアンプは、再配置動作モ
    ード指示信号の活性化時該出力データをラッチし、さら
    に前記データ再配置書込指示信号の活性化時活性化さ
    れ、前記プリアンプの出力するデータを前記内部データ
    バスに転送するためのデータバッファを備える、半導体
    記憶装置。
  34. 【請求項３４】 前記再配置制御回路のカウントの所定
    値は、前記列の数に対応する、請求項３３記載の半導体
    記憶装置。
  35. 【請求項３５】 行列状に配列される複数のメモリセル
    を有するメモリセルアレイ、 前記メモリセルアレイの選択メモリセルとデータの授受
    を行なうための内部データバス、 前記メモリセルアレイから行を選択するための行選択回
    路を備え、前記行選択回路は、データ再配置動作モード
    指示信号の活性化時、第１のアドレスに従って前記メモ
    リセルアレイの第１の行を選択し、かつ第２のアドレス
    に従って前記メモリセルアレイの第２の行を選択し、さ
    らに前記内部データバス上に読出された選択メモリセル
    からのデータを増幅するためのプリアンプ、 データ再配置書込指示信号の非活性化時列選択指示に応
    答して活性化され、列アドレス信号に従って前記メモリ
    セルアレイの前記第１の行のメモリセルが配置される列
    を選択し、該選択列を前記内部データバスに結合するた
    めの列選択回路、 前記データ再配置書込指示信号の活性化時前記列選択指
    示に応答して前記列選択回路の活性化の所定時間後に活
    性化され、前記列アドレス信号に従って前記メモリセル
    アレイの前記第２の行のメモリセルが配置される列を選
    択し、該選択列を前記内部データバスに結合するための
    再配置列選択回路、 前記列選択指示に応答して活性化されるプリアンプ活性
    化信号に応答して活性化され、前記内部データバスのデ
    ータを増幅しかつラッチするためのプリアンプ、および
    前記プリアンプ活性化信号の活性化に応答して前記プリ
    アンプよりも遅れて活性化され、前記プリアンプの出力
    するデータを前記内部データバスに転送するための転送
    バッファを備える、半導体記憶装置。
  36. 【請求項３６】 前記行選択回路は、少なくともアレイ
    活性化信号の活性化に応答して前記第1のアドレスによ
    りアドレス指定された行を選択状態に駆動する、請求項
    ３５記載の半導体記憶装置。
  37. 【請求項３７】 前記行選択回路は、前記アレイ活性化
    信号の活性化とデータ再配置書込指示信号の非活性化と
    に応答して前記第1のアドレスにより指定された行を選
    択状態に駆動しかつ前記アレイ活性化指示信号および前
    記再配置動作モード指示信号の活性化時、前記再配置列
    選択回路の列選択動作完了後前記第２のアドレスにより
    アドレス指定された行を選択状態へ駆動する、請求項３
    ６記載の半導体記憶装置。
  38. 【請求項３８】 前記列に対応して配置され、かつ前記
    アレイ活性化信号に応答して活性化され、対応の列のデ
    ータを検知、増幅、およびラッチする複数のセンスアン
    プをさらに備える、請求項３７記載の半導体記憶装置。
  39. 【請求項３９】 前記再配置データバスは、前記メモリ
    セルアレイの選択メモリセルへ書込データを伝達するた
    めの内部書込データバスであり、かつ前記内部データバ
    スは、前記メモリセルアレイの選択メモリセルから読出
    されたデータを転送する内部読出データバスである、請
    求項２９記載の半導体記憶装置。
  40. 【請求項４０】 前記再配置動作モード指示信号の活性
    化時、列選択指示信号に応答して列アドレスを生成して
    前記列選択回路へ与える内部列アドレス発生回路をさら
    に備える、請求項２９、３３または３５記載の半導体記
    憶装置。
  41. 【請求項４１】 行列状に配置される複数のメモリセル
    を有するメモリセルアレイ、 アレイ活性化指示信号に応答して前記メモリセルアレイ
    の行を選択するための行選択回路、 内部データを転送するための内部データバス、 列選択指示に応答して前記メモリセルアレイの列を選択
    して前記内部データバスへ結合する列選択回路、および
    データ再配置指示に応答して、前記列選択回路および前
    記内部データバスを介して前記行選択回路により選択さ
    れた第１の行から前記行選択回路により選択された第２
    の行へデータを転送する転送回路を備える、半導体記憶
    装置。
  42. 【請求項４２】 行列状に配列される複数のメモリセ
    ル、 アレイ活性化信号に応答してアドレス指定された行を選
    択状態に駆動する行選択回路、 列選択指示に応答して、アドレス指定された列を選択す
    るための列選択回路、 内部データバス、 プリアンプ活性化信号に応答して前記内部データバスの
    データを増幅しかつラッチするプリアンプ、および再配
    置書込指示信号に応答して、前記プリアンプの出力デー
    タを前記内部データバスに転送する転送バッファを備
    え、前記プリアンプは、前記列選択指示に応答して活性
    化され、かつ前記再配置書込指示信号の非活性化に応答
    して非活性化される、半導体記憶装置。
  43. 【請求項４３】 前記列選択指示の活性化に応答して活
    性化されかつ前記再配置書込指示信号の非活性化に応答
    して活性化され、活性化時前記内部データバスを所定電
    圧レベルにイコライズするバスイコライズ回路をさらに
    備える、請求項４２記載の半導体記憶装置。
  44. 【請求項４４】 前記列選択回路は、前記データ再配置
    書込指示信号の非活性化時前記列アドレス信号にしたが
    って前記列選択信号を生成し、 前記再配置列選択回路は、前記データ再配置書込指示信
    号の活性化時前記列アドレス信号にしたがって前記再配
    置列選択信号を生成し、 前記データ再配置書込指示信号は、前記第１のアドレス
    が指定する行に対応する領域に対しては非活性化され、
    かつ前記第２のアドレスが指定する行に対応する領域に
    対しては活性化される、請求項２９記載の半導体記憶装
    置。
  45. 【請求項４５】 前記列選択回路は、列アドレス信号に
    対応する列指定信号を前記データ再配置書込指示信号の
    非活性化時選択し、該列指定信号にしたがって前記列選
    択信号を生成し、 前記再配置列選択回路は、前記データ再配置書込指示信
    号の活性化時前記列指定信号の遅延信号を選択し、該選
    択遅延列指定信号にしたがって前記再配置列選択信号を
    生成し、前記データ再配置書込指示信号は、前記第１の
    アドレスが指定する行に対応する領域に対しては非活性
    化され、かつ前記第２のアドレスが指定する行に対応す
    る領域に対しては活性化される、請求項３３記載の半導
    体記憶装置。
  46. 【請求項４６】 前記列選択回路は、前記データ再配置
    書込指示信号の非活性化時前記列アドレスに対応する読
    出列指定信号にしたがって読み出し列選択ゲートに対す
    る読出列選択信号を生成しかつ書込列選択ゲートに対す
    る書込列選択信号の生成が禁止され、 前記再配置列選択回路は、前記データ再配置書込指示信
    号の活性化時前記列アドレスに対応する読出列指定信号
    にしたがって書込列選択ゲートに対する書込列選択信号
    を生成しかつ前記読出列指定信号に従う読出列選択ゲー
    トに対する読出列選択信号の生成が禁止され、 各列には前記内部読出データバスに対応の列を接続する
    ための読出列選択ゲートと、前記内部書込データバスに
    対応の列を接続するための書込列選択ゲートとが設けら
    れる、請求項３９記載の半導体記憶装置。
  47. 【請求項４７】 前記内部データバスは、内部データ線
    と、前記内部データ線と別に設けられる再配置データ線
    とを含み、 前記列選択回路は、前記内部データ線と対応の列とを接
    続し、前記再配置列選択回路は前記再配置データ線と対
    応の列とを接続し、前記プリアンプは前記内部データ線
    のデータを増幅し、かつ前記転送バッファは、前記再配
    置データ線に前記プリアンプの出力データを転送する、
    請求項３５記載の半導体記憶装置。
  48. 【請求項４８】 各々が複数のメモリセルを有する複数
    のメモリブロックを有するメモリアレイ、 ブロック選択アドレスに従って前記複数のメモリブロッ
    クのうちの指定されたメモリブロックを選択するブロッ
    ク選択信号を発生するブロック選択信号発生回路、およ
    びデータアクセスが行なわれる通常動作モードと異なる
    第１の動作モード時に、前記ブロック選択信号とメモリ
    ブロックとの対応関係をメモリブロック単位で変更する
    ためのブロック変更回路を備える、半導体記憶装置。
  49. 【請求項４９】 前記ブロック変更回路は、前記通常動
    作モード時に前記ブロック選択信号と前記メモリブロッ
    クとの対応関係の変更を禁止する、請求項４８記載の半
    導体記憶装置。
  50. 【請求項５０】 前記ブロック変更回路は、前記ブロッ
    ク選択信号を伝達するブロック選択信号線の接続を切換
    えるためのヒューズプログラム回路を含む、請求項４８
    記載の半導体記憶装置。
  51. 【請求項５１】 前記ブロック変更回路は、前記第１の
    動作モード時において、第１のメモリブロックを第２の
    メモリブロックで置換するための回路を含む、請求項４
    ８記載の半導体記憶装置。
  52. 【請求項５２】 前記第１のメモリブロックを前記の第
    １の動作モード時にスタンバイ状態に保持するためのブ
    ロック制御回路をさらに備える、請求項５１記載の半導
    体記憶装置。
  53. 【請求項５３】 前記ブロック制御回路は、前記第１の
    動作モード時、前記第１のメモリブロックへの電圧の供
    給を停止するための回路を備える、請求項５２記載の半
    導体記憶装置。
  54. 【請求項５４】 第２の動作モード時、前記メモリアレ
    イをメモリブロック単位でスタンバイ状態に設定するた
    めの回路をさらに備える、請求項４８記載の半導体記憶
    装置。
  55. 【請求項５５】 前記メモリセルは、キャパシタにデー
    タを記憶するダイナミック型メモリセルであり、 前記第１の動作モードは、１ビットのデータにこのメモ
    リセルで記憶する動作モードであり、前記第２の動作モ
    ードは、前記第２のメモリブロック単位で消費電流を検
    出するテストモードである、請求項５４記載の半導体記
    憶装置。
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