DE102005040882B4 - Verfahren zum Erfassen eines Leckstroms in einer Bitleitung eines Halbleiterspeichers - Google Patents

Verfahren zum Erfassen eines Leckstroms in einer Bitleitung eines Halbleiterspeichers Download PDF

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Abstract

Verfahren zum Erfassen eines Leckstroms in einer Bitleitung (22, 26) eines Halbleiterspeichers umfassend einen Leseverstärker (20) und einen Isolationstransistor (30, 34), der zwischen die zu testende Bitleitung (22, 26) und einen Anschluss (54) des Leseverstärkers (20) geschaltet ist, um nach Bedarf die Bitleitung (22, 26) von dem Leseverstärker (20) zu isolieren oder die Bitleitung (22, 26) an den Leseverstärker (20) anzuschließen, das Verfahren umfasst die folgenden Schritte:
– Isolation (70) des Anschlusses (54) des Leseverstärkers (20) von der Bitleitung (22, 26) mittels des Isolationstransistors (30, 34),
– Auslesen (72) einer Speicherzelle auf die Bitleitung (22, 26),
– Warten (76) bis eine vorbestimmte Verweilzeit verstrichen ist, so dass ein Leckstrom die Spannung auf der Bitleitung (22, 26) innerhalb der Verweilzeit messbar verändert,
– Kurzschließen (80) des Leseverstärkers (20) mit der Bitleitung (22, 26) mittels des Isolationstransistors (30, 34), und
– Erfassen (82) der Spannung auf der...

Description

  • Die Erfindung betrifft ein Verfahren zum Erfassen eines Leckstroms in einer Bitleitung eines Halbleiterspeichers. Der Halbleiterspeicher umfasst einen Leseverstärker und einen Isolationstransistor. Der Isolationstransistor ist zwischen die zu testende Bitleitung und den Leseverstärker geschaltet. Die Bitleitung kann mittels des Isolationstransistors nach Bedarf von dem Leseverstärker isoliert werden oder an den Leseverstärker angeschlossen werden.
  • Die Erfindung betrifft ferner einen Halbleiterspeicher und insbesondere einen DRAM (Dynamic Random Access Memory).
  • In DRAMs sind die Speicherzellen, die im wesentlichen aus Kondensatoren bestehen, an Bitleitungen angeschlossen, um einen aus einer Speicherzelle auszulesenden Datenwert oder einen in eine Speicherzelle einzulesenden Datenwert zu übertragen. Beim Auslesen einer Speicherzelle wird durch Aktivierung einer Wortleitung ein mit dem Kondensator einer Speicherzelle verbundener Zugriffstransistor durchgeschaltet und es wird der in dem Kondensator gespeicherte Ladungszustand an die Bitleitung angelegt. Danach wird das vom Kondensator kommende schwache Signal durch einen Leseverstärker verstärkt. Der Leseverstärker weist komplementäre Signaleingänge auf. Die mit diesen Signaleingängen verbundenen Bitleitungen werden als Bitleitung und komplementäre Bitleitung bezeichnet. In heutigen DRAMs werden die Leseverstärker in der Regel geteilt verwendet, um Chipfläche zu sparen. Dabei wird ein Leseverstärker zum Auslesen sowohl einer links als auch einer rechts entlang einer Bitleitung neben dem Leseverstärker angeordneten Speicherzelle verwendet. Vor dem Auslesen der Speicherzellen werden die entsprechenden Bitleitungsabschnitte, d.h. die entsprechenden Abschnitte der nichtkomplementären Bitleitung und der komplementären Bitleitung, durch sogenannte Precharge/Equalize-Schaltungen, die mit den Bitleitungen verbunden sind, auf ein gleiches Potential vorgeladen. Dadurch wird sichergestellt, dass vor dem Auslesen keine Unterschiede zwischen dem Potential eines Abschnitts der Bitleitung und des ihm zugeordneten Abschnitts der komplementären Bitleitung auftreten, welche die geringe von dem Kondensator einer Speicherzelle beim Auslesen auf die Bitleitung übertragene Ladungsmenge überlagern oder verfälschen könnten. Unmittelbar vor dem Auslesen der Speicherzellen werden dann die Precharge/Equalize-Schaltungen, die mit den Bitleitungsabschnitten, die mit der auszulesenden Speicherzelle und dem Leseverstärker verbindbar sind abgeschaltet.
  • Bekannte DRAMs umfassen darüber hinaus Isolationstransistoren, die dazu dienen, den Leseverstärker beim Auslesen der Zellen von der Seite abzukoppeln, die nicht ausgelesen werden soll. An die Gate-Anschlüsse der Isolationstransistoren, die in der Regel aus zwei NMOS-FETs bestehen, deren Source-Drain-Strecken die entsprechenden Bitleitungsabschnitte unterbrechen können, werden bei bekannten DRAMs außerhalb der Lese- und Schreibzyklen Vorspannungen angelegt. Unmittelbar vor dem Auslesen einer Speicherzelle wird dann die eine Seite des Leseverstärkers, die mit der nichtauszulesenden Speicherzelle verbindbar wäre, von den Bitleitungen abgekoppelt, indem die an die Gate-Anschlüsse der auf dieser Seite des Leseverstärkers liegenden Isolationstransistoren auf Massepotential gelegt werden.
  • Gleichzeitig wird dann die andere Seite des Leseverstärkers verbessert angekoppelt, indem die Gatespannung, die an die Gate-Anschlüsse der auf der anderen Seite des Leseverstärkers liegenden Isolationstransistoren von ihrem Ausgangswert leicht erhöht wird. Das Speicherfeld von DRAMs besteht aus Zeilen (Wortleitungen) und Spalten (Bitleitungen). Beim Speicherzugriff wird zunächst eine Wortleitung aktiviert. Dadurch werden die in einer Zeile angeordneten Speicherzellen jeweils mit einer Bitleitung leitend verschaltet. Infolgedessen wird die Ladung der Speicherzelle auf die angrenzende Wortleitung und Bitleitung übertragen. Entsprechend dem Verhältnis von Wortleitungs- und Bitleitungskapazität wird das Potential der Bitleitung verändert. Die Ladung auf der Bitleitung gelangt über den durchgeschalteten Isolationsverstärker zu dem angeschlossenen Leseverstärker. Die Bitleitungsspannung wird mit einer konstanten Referenzspannung verglichen, und anschließend verstärkt.
  • Herkömmliche DRAMs bestehen aus mehreren benachbarten Speicherfeldern. Innerhalb der Speicherfelder ist eine Vielzahl von Speicherzellen angeordnet, die jeweils über die Wortleitungen und Bitleitungen angesteuert werden können. Die Aufteilung in mehrere Speicherfelder erfolgt, weil die Größe der Speicherfelder durch die Länge der physikalischen Bitleitung begrenzt ist. Wenn die Bitleitung verlängert wird, so steigt deren Kapazität. Dies hat wiederum zur Folge, dass der von dem Leseverstärker zu erfassende Spannungsunterschied kleiner wird. Andererseits kann auch nicht die Kapazität der Speicherzellen erhöht werden, um mehr Ladung zu speichern, denn dadurch würde eine Zugriffszeit auf die Speicherzellen vergrößert. Die Kapazität der Speicherzelle wird durch die Oxid-Dicke und die Trench-Tiefe begrenzt. Demzufolge wird die Länge der Bitleitung derart begrenzt, dass die Leseverstärker die ausgelesene Spannung erfassen können. Zwischen benachbarten Speicherfeldern ist eine Vielzahl von Leseverstärkern angeordnet. Jedes Bitleitungspaar eines Speicherfeldes ist an einen Leseverstärker angeschlossen. Die Wortleitungen sind jeweils einem Speicherzellenfeld zugeordnet.
  • Zwei Bitleitungspaare sind an jeden Leseverstärker angeschlossen. Die angeschlossenen Bitleitungspaare stammen von zwei benachbarten Speicherfeldern. Diese Anordnung wird „shared Sense Amplifier" genannt, da zwei Bitleitungspaare sich gemeinsam einen Leseverstärker teilen. Der Leseverstärker kann entweder das erste Bitleitungspaar oder das zweite Bitleitungspaar auslesen und verstärken. Isolationstransistoren sind zwischen die Bitleitungspaare und den Leseverstärker geschaltet. Sofern der Leseverstärker die Spannungsdifferenz eines Bitleitungspaare ausliest, wird das andere Bitleitungspaar von dem Leseverstärker abgekoppelt bzw. isoliert.
  • In 1 ist eine bekannte Anordnung von Leseverstärker dargestellt. Die Leseverstärker 12, 14 und 16 sind jeweils in Reihen untereinander angeordnet. Bezugszeichen 12 kennzeichnet die linken Leseverstärker in 1. Bezugszeichen 14 und 16 kennzeichnen jeweils die mittleren und rechten Leseverstärker in 1. Von jedem der Leseverstärker 12, 14 und 16 gehen zwei Paare von Bitleitungen 18 aus. Eine Bitleitungslänge 10 bestimmt den Abstand zwischen den Reihen von Leseverstärkern. Bitleitungspaare 18 sind zwischen den Reihen von Leseverstärkern 12 14 und 16 angeordnet. Die Bitleitungspaare 18 sind mit mehreren (nicht dargestellten) Speicherzellen verbunden. Die Leseverstärker sind dazu vorgesehen, den Potentialunterschied zwischen einer oberen und einer unteren Bitleitung 18a und 18b zu verstärken. Im Regelfall liegen die Bitleitungen 18a und 18b eines jeden Bitleitungspaars 18 auf demselben Potential. Ein Spannungsunterschied kommt dadurch zustande, dass Ladung von einer Speicherzelle auf eine der Bitleitungen übertragen wird. Der resultierende Spannungsunterschied wird von den Leseverstärkern 12, 14 und 16 erfasst und verstärkt ausgegeben.
  • Die Speicherfelder zwischen den Leseverstärkern sind integrierte Schaltungen mit einer sehr hohen Bauteildichte. Aufgrund von Fertigungsfehlern kann es zu Kurzschlüssen zwischen benachbarten Bitleitungen oder zwischen Bitleitungen und kreuzenden Wortleitungen kommen. Die Kurzschlüsse bilden Leckpfade, die zu einer Reduzierung des Bitleitungssignals vor der Bewertung durch den Leseverstärker führen können. In Folge dessen wird der beim Auslesen einer Speicherzelle erzeugte Spannungsunterschied verringert. Der Leseverstärker empfängt ein sehr schwaches Signal, welches er nicht erfassen und verstärken kann. Damit kann die Speicherzelle nicht korrekt ausgelesen werden, so dass der Speicher funktionsuntüchtig ist. Ferner können die Kurzschluss-Leckströme der Bitleitungen über die Betriebsdauer des Halbleiterspeichers zunehmen. Demzufolge wird die Funktionalität des Speichers erst zu einem Zeitpunkt gefährdet, der Monate nach dem Auslieferungsdatum liegen kann. Diese Art von Degradationsfehlern wird von Speicherkunden als besonders kritisch eingestuft.
  • Damit fehlerhafte Halbleiterspeicher nicht ausgeliefert werden, wird überprüft, ob Kurzschlüsse zwischen den Bitleitungen vorhanden sind. Aufgrund der Zunahme des Leckstroms während der Betriebsdauer des Halbleiterspeichers ist es notwendig, auch sehr geringe Leckströme zu erfassen, welche die Funktion des Halbleiterspeichers noch nicht beeinträchtigen. Herkömmlicherweise besteht der Test darin, die Speicherzellen auf die Bitleitungen auszulesen, und den Spannungsunterschied auf den Bitleitungen mittels der Leseverstärker zu erfassen. Unterschreitet der gemessene Spannungsunterschied einen Referenzwert, so wird die Bitleitung als fehlerhaft eingestuft. Da auch sehr geringe Leckströme erfasst werden sollen, wird die Messung des Spannungsunterschiedes erst nach einer vorbestimmten Verzögerungszeit (Set Delay Time SDT) gemessen. Je länger der Leckstrom fließt, desto geringer ist der Spannungsunterschied zwischen den Bitleitungen. Die Abweichung des gemessenen Spannungswertes von dem Referenzwert ist umso größer je länger die Verzögerungszeit SDT ist. Eine große Verzögerungszeit SDT ermöglicht damit auch die Messung geringer Leckströme.
  • 2 zeigt einen herkömmlichen Leseverstärker 20, der an vier Bitleitungen 22, 24, 26 und 28 angeschlossen ist. Die Bitleitungen 22, 24 und die Bitleitungen 26 und 28 bilden jeweils ein Bitleitungspaar. Der Leseverstärker 20 ist dazu vorgesehen, die Spannungsunterschiede zwischen den Bitleitungen eines Bitleitungspaars zu erfassen und zu verstärken. Zwischen jede der Bitleitungen 22, 24, 26, 28 und dem Leseverstärker ist ein Isolationstransistor 30, 32, 34, 36 geschaltet. Wenn der Leseverstärker 20 den Spannungsunterschied auf dem rechten Bitleitungspaar bestehend aus Bitleitungen 26 und 28 erfassen soll, werden die linken Bitleitungen 22 und 24 mittels der Isolationstransistoren 30 und 32 von dem Leseverstärker 20 elektrisch isoliert. Falls umgekehrt die linken Bitleitungen 22 und 24 durch den Leseverstärker 20 bewertet werden sollen, werden die rechten Bitleitungen 26 und 28 mittels der Isolationstransistoren 34 und 36 elektrisch isoliert.
  • Der Aufbau des Leseverstärkers selbst ist in 2 dargestellt. Der Leseverstärker umfasst eine obere Anschlussleitung 54, die über die Isolationstransistoren 30 und 34 jeweils mit der Bitleitung 22 und 26 verbunden ist; die untere Anschlussleitung 56 ist über die Isolationstransistoren 32 und 36 jeweils mit den Bitleitungen 24 und 28 verbunden. Vier Transistoren sind zwischen die obere und untere Anschlussleitung 54 und 56 geschaltet. In 2 sind zwei n-Kanal MOSFETs 40 und 42 dargestellt. Ferner sind in 2 zwei p-Kanal MOSFETs 44 und 46 dargestellt. Jeder der Transistoren 40, 42, 44 und 46 besitzt drei Anschlüsse, nämlich Source S, Drain D und Gate G. Der n-Kanal MOSFET 40 wird durchgeschaltet, indem eine Positive Spannung an den Gate-Anschluss angelegt wird. Dadurch bildet sich eine dünne Leitungsregion bestehend aus Elektronen in der p-dotierten Region unterhalb des Gates G aus. Der n-Kanal erlaubt einen Stromfluss von dem Source-Anschluss S zu dem Drain-Anschluss des n-Kanal MOSFETs. Der p-Kanal MOSFET wird durchgeschaltet, indem eine negative Spannung an den Gate-Anschluss G angelegt wird.
  • Der Source-Anschluss S des n-Kanal MOSFETs 40 und des p-Kanal MOSFET 44 ist jeweils mit der oberen Anschlussleitung 54 verbunden. Der Gate-Anschluss G des n-Kanal MOSFETs 40 und des p-Kanal MOSFET 44 ist jeweils mit der unteren Anschlussleitung 56 verbunden. Folglich befindet sich der Gate-Anschluss der Transistoren 40 und 44 und die untere Anschlussleitung 56 im Gleichgewicht auf demselben Potential. Wenn der n-Kanal MOSFET 40 durchgeschaltet ist, so ist der p- Kanal MOSFET 44 sperrend und umgekehrt. Die Source-Anschlüsse S der Transistoren 40 und 44 besitzen im Gleichgewicht dieselbe Spannung.
  • Die Drain-Anschlüsse D des n-Kanal MOSFETs 42 und des p-Kanal MOSFETs 46 sind beide mit der unteren Anschlussleitung 56 verbunden. Die Gate-Anschlüsse der Transistoren 42 und 46 sind jeweils mit der oberen Anschlussleitung 54 verbunden. Deshalb ist entweder der n-Kanal MOSFET 42 oder der p-Kanal MOSFET 46 durchgeschaltet. Die Drain-Anschlüsse D der Transistoren 42 und 46 sind mit der unteren Anschlussleitung 56 verbunden und liegen folglich im Gleichgewicht auf demselben Potential. Der Drain-Anschluss des n-Kanal MOSFETs 40 und der Source-Anschluss des n-Kanal MOSFETs 42 sind miteinander verbunden und bilden den linken Ausgang 50 des Leseverstärkers. Der rechte Ausgang 52 ist mit dem Drain-Anschluss des Transistors 44 und dem Source-Anschluss des Transistors 46 verbunden.
  • Entweder die linken Isolationstransistoren 30 und 32 oder die rechten Isolationstransistoren 34 und 36 des in 2 dargestellte Leseverstärker 20 sind durchgeschaltet. Der Leseverstärker 20 ist entweder mit den rechten Bitleitungen 26 und 28 oder mit den linken Bitleitungen 22 und 24 verbunden. Die Bitleitungen 26, 28, 22 und 24 sind vorgespannt, d.h. sie befinden sich auf einem vorbestimmten Potential VBLEQ. Wird eine Speicherzelle ausgelesen, so erhöht sich die Spannung jeweils auf der sogenannten True Bitleitung um Vzelle, während die andere Bitleitung das Potential VBLEQ beibehält. In 2 sind die Bitleitungen 22 und 26 True Bitleitungen, während Bitleitungen 24 und 28 jeweils mit der Referenzspannung VBLEQ beaufschlagt sind. Wenn beurteilt werden soll, ob ein Leckstrom in den rechten Bitleitungen 26 und 28 besteht, sind die Isolationstransistoren 30 und 32 gesperrt, während die Isolationstransistoren 34 und 36 durchgeschaltet werden. Die Ladung in einer (nicht dargestellt) Speicherzelle wird auf die True-Bitleitung 34 ausgelesen, so dass sich die Spannung auf der oberen Anschlussleitung 54 auf VBLQ + Vzelle erhöht. Die Spannungserhöhung Vzelle beträgt üblicherweise ca. 200 bis 300 mV. Vor der Bewertung durch den Leseverstärker 20 lässt man die Verzögerungszeit SDT verstreichen, um geringe Leckströme erfassen zu können. Während dieses Zeitraums ist der p-Kanal MOSFET 44 gesperrt. Im Idealfall fließt kein Strom von der oberen Anschlussleitung durch den Transistor 44. Denn eine Reduktion der Spannung auf der oberen Anschlussleitung 54 soll als Anzeichen für einen Leckstrom zwischen den Bitleitungen gewertet werden. Für jeden p-Kanal MOSFET existiert jedoch eine Schwellenspannung Uth (Threshold voltage) zwischen Source-Anschluss und Gate-Anschluss. Wird die Schwellenspannung erreicht oder überschritten, so fließt gegebenenfalls ein Strom über den Source-Anschluss und den Drain-Anschluss des p-Kanal MOSFETs 44 zum ebenfalls auf VBLEQ Potential liegenden Punkt 52. Dieser zusätzliche Leckstrom erschwert eine Prüfung der Bitleitungen, weil die Abnahme der Spannung auf der oberen Anschlussleitung 54 sowohl durch den Leckstrom in den Bitleitungen als auch durch den Leckstrom in dem Leseverstärker selbst verursacht wird.
  • In der US 5 297 029 A ist ein Verfahren zum Erfassen eines Leckstroms in einer Bitleitung eines Halbleiterspeichers offenbart, bei dem die Bitleitung zunächst mittels eines Transistors an ein Ladepotential gelegt wird und nach einer vorbestimmten Zeit die Bitleitung mittels eines Isolationstransistors mit einem Leseverstärker/Datenregister zum Erfassen der Spannung auf der Bitleitung verbunden wird.
    •
  • Die Aufgabe der Erfindung besteht daher insbesondere darin, einen Halbleiterspeicher und ein Verfahren zum Erfassen eines Leckstroms in einer Bitleitung eines Halbleiterspeichers bereitzustellen, mittels dessen der Leckstrom zuverlässig erfasst werden kann.
  • Diese Aufgabe wird durch die Gegenstände der beigefügten Ansprüche 1 und 5 gelöst. Das Verfahren dient dem Erfassen eines Leckstroms in einer Bitleitung eines Halbleiterspeichers. Der Halbleiterspeicher umfasst einen Leseverstärker und einen Isolationstransistor. Der Isolationstransistor ist zwischen die zu testende Bitleitung und einen Anschluss des Leseverstärkers geschaltet. Mittels des Isolationstransistors kann nach Bedarf die Bitleitung von dem Leseverstärker isoliert werden oder die Bitleitung kann an den Leseverstärker angeschlossen werden.
  • Erfindungsgemäß wird der Anschluss des Leseverstärkers von der Bitleitung mittels des Isolationstransistors isoliert. In diesem Zustand kann die Spannung auf der Bitleitung nicht durch parasitäre Leckströme des Leseverstärkers beeinflusst werden. Als nächstes wird erfindungsgemäß eine Speicherzelle auf die Bitleitung ausgelesen und gewartet bis eine vorbestimmte Verweilzeit verstrichen ist. Die Spannung auf der Bitleitung bleibt unverändert, wenn keine Leckströme zwischen den Bitleitungen auftreten. Leckströme durch den Leseverstärker können die Spannung auf der Bitleitung nicht beeinflussen, da diese von dem Leseverstärker elektrisch isoliert ist. Die Verweilzeit ist so lange, dass der Leckstrom die Spannung auf der Bitleitung messbar verändert. Der Spannungsabfall auf der Bitleitung ist demnach ein Maß für die Größe des Leckstroms.
  • Nach Ablauf der Verweilzeit wird der Leseverstärker mit der Bitleitung mittels des Isolationstransistors kurzgeschlossen. Der Anschluss des Leseverstärkers und die Bitleitung liegen im Gleichgewicht auf demselben Potential. Der Leseverstärker wird zur Messung des Bitleitungspotentials verwendet, sobald die Bitleitung mit dem Leseverstärker kurzgeschlossen ist. Damit wird verhindert, dass Leckströme durch den Leseverstärker die erfasste Spannung merklich beeinflusst. Schließlich wird die von dem Leseverstärker erfasste Spannung mit einer Referenzspannung verglichen, um festzustellen, ob ein Leckstrom in der Bitleitung während der Verweilzeit geflossen ist.
  • Vorteilhafte Ausführungsformen der Erfindung sind in den Unteransprüchen angegeben.
  • Vorzugsweise wird während der Verweilzeit der Anschluss des Leseverstärkers auf einem konstanten Potential gehalten. Dies wird beispielsweise dadurch erzielt, dass der Anschluss während der Verweilzeit an eine Spannungsquelle angeschlossen wird, die den Anschluss auf einem konstanten Potential hält. Wenn nämlich das Potential des Anschlusses vor dem Kurzschluss mit der Bitleitung auf einem unbekannten oder veränderlichen Potential liegt, dann wird damit das sich auf der Bitleitung und dem Anschluss im Gleichgewicht einstellende Potential beeinflusst.
  • Die in 3 dargestellte Schaltung veranschaulicht das vorstehend erläuterte Problem eines veränderlichen Anschlusspotentials. In 3 ist eine Schaltung mit denselben Komponenten wie in 2 dargestellt. Die in 3 verwendeten Bezugszeichen kennzeichnen dieselben Gegenstände wie in 2. Die Schaltung von 3 befindet sich in einem Zustand, in dem die Isolationstransistoren 30, 32, 34 und 36 den Leseverstärker 20 vollständig isolieren. Die Anschlussleitungen 54 und 56 sind von allen Spannungsquellen abgekoppelt, d.h. die Anschlussleitungen „floaten". Vor der Isolation des Leseverstärkers 20 waren beide Anschlussleitungen 54 und 56 auf einem Referenzpotential VBLEQ vorgespannt bzw. „precharged". Die (nicht dargestellten) Spannungsquellen liefern ein sogenanntes „Equalize-Signal" bzw. Ausgleichs-Signal, um die Leitungen auf dem Referenzpotential zu halten.
  • Aufgrund der vollständigen Isolation des Leseverstärkers von den Bitleitungen 22 und 26, kann eine auf die Bitleitungen aufgeschaltete Speicherzellen-Spannung Vzelle nicht von dem Leseverstärker abgeschwächt werden. Der Leseverstärker „floatet" jedoch, d.h. er ist von jeglicher Ausgleichs-Spannungsquelle abgekoppelt, die sich jeweils auf den Bitleitungen rechts und links von den Isolationstransistoren befinden.
  • Die n-Kanal MOSFET Transistoren 40 und 42 besitzen jeweils ein p-dotiertes Substrat und n+-dotierte Source- und Drain-Anschlüsse S und D. Die p-n+-Übergänge zwischen Source bzw. Drain und dem Substrat sind Dioden, die im Betriebszustand in Sperr-Richtung vorgespannt sind. Denn ein Stromfluss zwischen Substrat und Source- oder Drain-Anschluss soll vermieden werden. Das p-dotierte Substrat ist im Betriebszustand geerdet. D.h. der Source-Substrat-Übergang des Transistors 40 ist eine Diode 58, die in Sperr-Richtung betrieben wird; eine Diode 60 in 3 kennzeichnet den Substrat-Source-Übergang des n-Kanal MOSFETs 42. Obwohl die beiden Dioden 58 und 60 in Sperr-Richtung betrieben werden, kann ein Leckstrom auftreten. In der Regel wird der Leckstrom durch die Minoritätsladungsträger hervorgerufen, die in den p- und n-dotierten Halbleitern vorhanden sind. Mit der Zeit verändert sich deshalb das Potential auf den Anschlussleitungen 54 und 56. Auch die p-Kanal MOSFETs 44 und 46 besitzen jeweils parasitäre Dioden 62 und 64 an den n+-p-Übergängen zwischen Source und Substrat. Der Leckstrom durch die in Sperr-Richtung betriebenen Dioden 62 und 64 verändert ebenfalls die Referenzspannung auf den Anschlussleitungen 54 und 56. Deshalb kann es beim Durchschalten einer Bitleitung auf den Leseverstärker nach der Verweilzeit zu einer falschen Bewertung durch den Leseverstärker kommen. Der Leseverstärker registriert ein verringertes Potential auf den Anschlussleitungen, welches aber nicht von den Leckströmen in den Bitleitungen sondern vom Leseverstärker selbst verursacht wird.
  • Bevorzugt wird während der Verweilzeit der Anschluss des Leseverstärkers auf einem konstanten Potential gehalten, indem der Anschluss mit der vorgeladenen zweiten Bitleitung kurzgeschlossen wird. Ferner kann während der Verweilzeit der Anschluss des Leseverstärkers auf einem konstanten Potential gehalten werden, indem der Anschluss mit der vorgeladenen ersten Bitleitung kurzgeschlossen wird.
  • Die auf den Bitleitungen von vornherein vorgesehenen Equalize-Schaltungen werden bevorzugt dazu benutzt, während der Verweilzeit die Anschlussleitungen des Leseverstärkers auf einem konstanten Potential zu halten. Damit werden Leckströme durch die parasitären Dioden der Leseverstärker-Transistoren ausgeglichen. Wenn der Leseverstärker mit der zu messenden Bitleitung kurzgeschlossen wird, befindet sich die Anschlussleitung auf einem definierten Potential. Ferner wird keine zusätzliche Spannungsquelle eingesetzt, sondern es wird auf die bereits vorhandenen, für die Bitleitungen vorgesehenen Spannungsquellen zurückgegriffen.
  • Nachfolgend wird die Erfindung anhand des in den Zeichnungen dargestellten Ausführungsbeispiels näher erläutert. Es zeigen
  • 1 eine herkömmliche Anordnung von Leseverstärkern in einem Halbleiterspeicher,
  • 2 einen herkömmlichen Leseverstärker der über zwei Isolationstransistorpaare an zwei Bitleitungspaare angeschlossen ist,
  • 3 den Leseverstärker von 2 der durch die Isolationstransistorpaare von den Bitleitungen elektrisch abgekoppelt ist.
  • 4 den Leseverstärker von 2, der gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung angesteuert wird.
  • 5 ein Flussdiagramm, welches das Verfahren gemäß dem bevorzugten Ausführungsbeispiel illustriert.
    •
  • 1 zeigt eine herkömmliche Anordnung von Leseverstärkern in einem Halbleiterspeicher. Es sind nebeneinander drei Reihen von Leseverstärkern 12, 14 und 16 dargestellt. Die Leseverstärker 12, 14 und 16 innerhalb jeder Reihe sind untereinander angeordnet. Zwischen den Leseverstärkern befinden sich die Speicherfelder, in denen eine Vielzahl von Speicherzellen jeweils matrixförmig angeordnet ist. Jede Speicherzelle ist über ein Bitleitungspaar mit einem der Leseverstärker verbunden. Jeder der Leseverstärker ist an zwei komplementäre Bitleitungspaare angeschlossen.
  • 2 zeigt einen herkömmlichen Leseverstärker 20 der über zwei Isolationstransistorpaare an zwei Bitleitungspaare angeschlossen ist. Das linke Bitleitungspaar umfasst Bitleitungen 22 und 24, während das rechte Bitleitungspaar Bitleitungen 26 und 28 umfasst. Der Leseverstärker 20 ist über die Isolationstransistoren 30 und 32 an die linken Bitleitungen angeschlossen. Die rechten Bitleitungen sind über Isolationstransistoren 34 und 36 an den Leseverstärker 20 angeschlossen. Für die oberen Bitleitungen 22 und 26 besitzt der Leseverstärker eine Anschlussleitung 54, während eine untere Anschlussleitung 56 für die unteren Bitleitungen 24 und 28 vorgesehen ist.
  • Zwischen den oberen und unteren Anschlussleitungen 54 und 56 sind vier Transistoren 40, 42, 44 und 46 geschaltet. Transistoren 40 und 42 stellen n-Kanal MOSFETs dar, während Transistoren 44 und 46 p-Kanal MOSFETs sind. Transistoren 40 und 42 sind in Reihe mit Source S und Drain D zwischen die Anschlussleitungen geschaltet. Das Gate G von Transistor 42 ist mit der oberen Anschlussleitung verbunden. Die untere Anschlussleitung ist mit dem Gate G des Transistors 40 verbunden. Die p-Kanal Transistoren 44 und 46 sind genauso in Reihe zwischen die obere und untere Anschlussleitung 54 und 56 geschaltet. Für p-Kanal Transistor 44 ist zusätzlich die Schwellenspannung Uth eingezeichnet.
  • 3 zeigt den Leseverstärker von 2 der durch die Isolationstransistorpaare von den Bitleitungen elektrisch abgekoppelt ist. Gleiche Bezugszeichen in 2 und 3 kennzeichnen dieselben Gegenstände. Es wird insofern auf die Beschreibung von 2 verwiesen. Zusätzlich sind in 3 parasitäre Dioden 58, 60, 62 und 64 eingezeichnet. Jede der Dioden 58 bis 64 ist jeweils genau einem der Transistoren 40 bis 46 zugeordnet. Im normalen Betriebszustand der Transistoren soll kein Strom durch eine der Dioden 58 bis 64 fließen. Fließt dennoch ein Strom, so wird dieser Strom „parasitär" genannt. Daher stammt die Bezeichnung parasitäre Diode.
  • Die parasitären Dioden 58 und 60 der n-Kanal MOSFETs werden jeweils durch den Übergang zwischen der n+-dotierten Source und dem p-dotierten Substrat der Transistoren gebildet. Das Substrat der n-Kanal MOSFETs wird im Betrieb geerdet, so dass die Dioden 58 und 56 in Sperr-Richtung geschaltet sind. Der Leckstrom in Sperr-Richtung stellt den parasitären Strom durch die Diode dar. Befinden sich die obere und untere Anschlussleitungen 54 und 56 in einem floatenden Zustand, so verringert sich deren Potential allmählich aufgrund des Leckstroms durch die parasitären Dioden 58 und 60. Die parasitären Dioden 62 und 64 werden durch den p+-n Substrat-Source-Übergang der p-Kanal MOSFETs 62 und 64 gebildet. Auch diese Dioden werden in Sperr-Richtung betrieben, um einen parasitären Strom zu minimieren. Auch der parasitäre Strom durch die Dioden 58 und 60 beeinflusst die Spannung auf den oberen und unteren Anschlussleitungen 54 und 56.
  • 5 zeigt ein Flussdiagramm, welches das Verfahren gemäß dem bevorzugten Ausführungsbeispiel illustriert. Im ersten Schritt 70 werden die rechten Bitleitungen 26 und 28 von den Anschlussleitungen 54 und 56 isoliert. Daraufhin wird in Schritt 72 eine Speicherzelle auf die Bitleitung 26 ausgelesen und in Schritt 74 werden die Bitleitungen 22 und 24 mit den Anschlussleitungen 54 und 56 kurzgeschlossen.
  • Ein Leseverstärker in diesem Zustand ist in 4 dargestellt. Die Isolationstransistoren 34 und 36 sind derart geschaltet, dass kein Strom von den Bitleitungen 26 und 28 zu dem Leseverstärker fließen kann. Sofern sich die Spannung auf Bitleitung 26 verringert, ist diese Spannungsreduktion auf einen Leckstrom in der Bitleitung 26 zurückzuführen. Die Bitleitungen 22 und 24 sind beide mit einer Precharge- bzw. Equalize-Schaltung verbunden. Deshalb befinden sich die Anschlussleitungen 54 und 56 auf einem wohldefinierten Potential. Parasitäre Ströme durch die Transistoren 40, 42, 44 oder 46 werden von der (nicht dargestellten) Equalize-Schaltung ausgeglichen.
  • Wenn die Verweilzeit SDT verstrichen ist (Schritt 76), werden in Schritt 78 die linken Bitleitungen 22 und 24 von den Anschlussleitungen 54 und 56 isoliert. Unmittelbar danach werden in Schritt 80 die rechten Bitleitungen 26 und 28 mit den Anschlussleitungen 54 und 56 kurzgeschlossen. Nun erfasst in Schritt 82 der Leseverstärker 20 den Potentialunterschied auf den Bitleitungen 26 und 28, der im Gleichgewicht dem Potentialunterschied auf den Anschlussleitungen 54 und 56 entspricht.
  • Schritt 78 muss vor Schritt 80 erfolgen. Ansonsten würden die Equalize-Schaltungen die Spannung auf den angeschlossenen Bitleitungen 26 und 28 beeinflussen. Dies darf nicht passieren, da der Spannungsunterschied auf den Bitleitungen als Maß für den Leckstrom in den rechten Bitleitungen dienen soll. Andererseits muss der Zeitunterschied zwischen Schritten 78 und 80 möglichst gering gehalten werden, da ansonsten die parasitären Leckströme innerhalb des Leseverstärkers 20 die Messung beeinflussen könnten.
  • Nachdem Schritt 80 vollzogen worden ist, wird vorzugsweise eine kurze Zeitspanne von ca. 6 ns gewartet, bis der Leseverstärker die Potentialdifferenz zwischen der oberen und der unteren Anschlussleitung 54 und 56 erfasst. Diese Zeitspanne wird gerade so groß gewählt, dass zwischen der Anschlussleitung 54 und der angeschlossenen Bitleitungen 26 kein Potentialunterschied mehr besteht, d.h. die True Bitleitung 26 und die Anschlussleitung 54 befinden sich im Gleichgewicht. Gleichzeitig muss diese Zeitspanne wird möglichst kurz sein, damit nicht parasitäre Leckströme innerhalb des Leseverstärkers 20 die Messung verfälschen.
  • Im Regelfall sind sowohl die Bitleitungen 26 und 28 als auch die Bitleitungen 22 und 24 an Speicherzellen eines Speicherfeldes angeschlossen. Die für die Bitleitungen vorgesehenen (nicht dargestellten) Equalize-Schaltungen, werden dann während der Verweilzeit zum Konstanthalten der Spannung auf den Anschlussleitungen 54 und 56 verwendet.
  • Sollte es sich bei dem Leseverstärker 20 um einen Randverstärker handeln, der nur einseitig an ein Speicherfeld angeschlossen ist, so müssen die Isolationstransistoren und Spannungsquellen an den nicht angeschlossenen Seite des Leseverstärkers vorgesehen werden. Falls insbesondere ausschließlich die rechten Bitleitungen 26 und 28 an Speicherzellen angeschlossen sind, müssen die Isolationstransistoren 30 und 32 sowie die Leitungen 22 und 24 gleichwohl vorgesehen werden. Die Leitungen 22 und 24 stellen in diesem Fall keine Bitleitungen dar. Sie sind lediglich dazu vorgesehen mit Spannungsquellen verbunden zu werden, um während der Verweilzeit die Anschlussleitungen auf einem konstanten Potential zu halten.
    • 10
    Bitleitungslänge
    12
    Leseverstärker
    14
    Leseverstärker
    16
    Leseverstärker
    18
    Bitleitungspaar
    18a
    untere Bitleitung des Bitleitungspaares 18
    18b
    obere Bitleitung des Bitleitungspaares 18
    20
    Leseverstärker
    22
    linke obere Bitleitung
    24
    linke untere Bitleitung
    26
    rechte obere Bitleitung
    28
    rechte untere Bitleitung
    30
    linker oberer Isolationstransistor
    32
    linker unterer Isolationstransistor
    34
    rechter oberer Isolationstransistor
    36
    rechter unterer Isolationstransistor
    40
    oberer n-Kanal MOSFET
    42
    unterer n-Kanal MOSFET
    44
    oberer p-Kanal MOSFET
    46
    unterer n-Kanal MOSFET
    50
    linker Ausgang des Leseverstärkers 20
    52
    rechter Ausgang des Leseverstärkers 20
    54
    obere Anschlussleitung des Leseverstärkers 20
    56
    untere Anschlussleitung des Leseverstärkers 20
    58
    parasitäre Diode des n-Kanal MOSFETs 40
    60
    parasitäre Diode des n-Kanal MOSFETs 42
    62
    parasitäre Diode des p-Kanal MOSFETs 44
    64
    parasitäre Diode des p-Kanal MOSFETs 46
    70 bis 82
    jeweils Schritte 1 bis 7 des Verfahrens gemäß dem bevorzugten Ausführungsbeispiel der Erfindung.

Claims (5)

  1. Verfahren zum Erfassen eines Leckstroms in einer Bitleitung (22, 26) eines Halbleiterspeichers umfassend einen Leseverstärker (20) und einen Isolationstransistor (30, 34), der zwischen die zu testende Bitleitung (22, 26) und einen Anschluss (54) des Leseverstärkers (20) geschaltet ist, um nach Bedarf die Bitleitung (22, 26) von dem Leseverstärker (20) zu isolieren oder die Bitleitung (22, 26) an den Leseverstärker (20) anzuschließen, das Verfahren umfasst die folgenden Schritte: – Isolation (70) des Anschlusses (54) des Leseverstärkers (20) von der Bitleitung (22, 26) mittels des Isolationstransistors (30, 34), – Auslesen (72) einer Speicherzelle auf die Bitleitung (22, 26), – Warten (76) bis eine vorbestimmte Verweilzeit verstrichen ist, so dass ein Leckstrom die Spannung auf der Bitleitung (22, 26) innerhalb der Verweilzeit messbar verändert, – Kurzschließen (80) des Leseverstärkers (20) mit der Bitleitung (22, 26) mittels des Isolationstransistors (30, 34), und – Erfassen (82) der Spannung auf der Bitleitung (22, 26) durch den Leseverstärker (20).
  2. Verfahren nach Anspruch 1 zum Erfassen eines Leckstroms in einer Bitleitung (22, 26) eines Halbleiterspeichers, dadurch gekennzeichnet, dass – der Anschluss (54) des Leseverstärkers (20) während der Verweilzeit auf einem konstanten Potential gehalten wird (74).
  3. Verfahren nach Anspruch 1 oder 2 zum Erfassen eines Leckstroms in einer Bitleitung (22, 26) eines Halbleiterspeichers, wobei der Halbleiterspeicher eine erste (22) und eine zweite Bitleitung (26), die beide an den Anschluss (54) des Leseverstärkers (20) angeschlossen sind, einen ersten Isolationstransistor (30) zum Isolieren der ersten Bitleitung (22) von dem Anschluss (54), und einen zweiten Isolationstransistor (34) zum Isolieren der zweiten Bitleitung (26) von dem Anschluss (54) aufweist, dadurch gekennzeichnet, dass – Während der Leseverstärker (20) mit der ersten Bitleitung (22) kurzgeschlossen wird (74), um die Spannung auf der ersten Bitleitung (22) zu erfassen, der Leseverstärker (20) mittels des zweiten Isolationstransistors (34) von der zweiten Bitleitung (26) isoliert wird (70), und – Während der Leseverstärker (20) mit der zweiten Bitleitung (26) kurzgeschlossen ist, um die Spannung auf der zweiten Bitleitung (26) zu erfassen, der Leseverstärker (20) mittels des ersten Isolationstransistors (30) von der ersten Bitleitung (22) isoliert wird.
  4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass – während die Verweilzeit zum Erfassen des Leckstroms auf der ersten Bitleitung (22) verstreicht, der Anschluss (54) des Leseverstärkers (20) auf einem konstanten Potential gehalten wird, indem der Anschluss (54) mit der vorgeladenen zweiten Bitleitung (26) kurzgeschlossen wird, – während die Verweilzeit zum Erfassen des Leckstroms auf der zweiten Bitleitung (26) verstreicht, der Anschluss (54) des Leseverstärkers (20) auf einem konstanten Potential gehalten wird, indem der Anschluss (54) mit der vorgeladenen ersten Bitleitung (22) kurzgeschlossen wird (74).
  5. Halbleiterspeicher mit – einer Bitleitung (22, 26), – einem Leseverstärker (20), der einen Anschluss (54) aufweist, – einem Isolationstransistor (30, 34), der zwischen die zu testende Bitleitung (22, 26) und den Anschluss (54) des Leseverstärkers (20) geschaltet ist, um nach Bedarf die Bitleitung (22, 26) von dem Leseverstärker (20) zu isolieren oder die Bitleitung (22, 26) an den Leseverstärker (20) anzuschließen, und – einer Steuerschaltung zum Erfassen eines Leckstroms in der Bitleitung (22, 26) des Halbleiterspeichers, wobei die Steuerschaltung dazu ausgebildet ist, den Halbleiterspeicher gemäß einem der Verfahren nach Anspruch 1 bis 4 anzusteuern, so dass – der Anschluss (54) des Leseverstärkers von der Bitleitung (22, 26) mittels des Isolationstransistors (30, 34) isoliert wird (70), – eine Speicherzelle auf die Bitleitung (22, 26) ausgelesen wird (72), – eine vorbestimmte Verweilzeit verstreicht (76), so dass der Leckstrom die Spannung auf der Bitleitung (22, 26) innerhalb der Verweilzeit messbar verändert, – der Leseverstärker (20) mit der Bitleitung (22, 26) mittels des Isolationstransistors (30, 34) kurzgeschlossen wird, und – die Spannung auf der Bitleitung (22, 26) durch den Leseverstärker (20) erfasst wird.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10269444B2 (en) 2016-12-21 2019-04-23 Sandisk Technologies Llc Memory with bit line short circuit detection and masking of groups of bad bit lines
CN113012745B (zh) * 2021-03-23 2022-05-31 长鑫存储技术有限公司 存储器的检测方法及检测装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5297029A (en) * 1991-12-19 1994-03-22 Kabushiki Kaisha Toshiba Semiconductor memory device
US6330697B1 (en) * 1999-04-20 2001-12-11 International Business Machines Corporation Apparatus and method for performing a defect leakage screen test for memory devices

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW318932B (de) * 1995-12-28 1997-11-01 Hitachi Ltd
JP3905999B2 (ja) * 1999-09-03 2007-04-18 株式会社東芝 半導体記憶装置
JP4707244B2 (ja) * 2000-03-30 2011-06-22 ルネサスエレクトロニクス株式会社 半導体記憶装置および半導体装置
JP2003085997A (ja) * 2001-09-07 2003-03-20 Mitsubishi Electric Corp 半導体記憶装置
US20050117424A1 (en) * 2003-12-01 2005-06-02 Chih-Ta Star Sung Low power sensing scheme for the semiconductor memory
US7478294B2 (en) * 2005-06-14 2009-01-13 Etron Technology, Inc. Time controllable sensing scheme for sense amplifier in memory IC test

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5297029A (en) * 1991-12-19 1994-03-22 Kabushiki Kaisha Toshiba Semiconductor memory device
US6330697B1 (en) * 1999-04-20 2001-12-11 International Business Machines Corporation Apparatus and method for performing a defect leakage screen test for memory devices

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