DE102005060086B4

DE102005060086B4 - Mess-Verfahren für einen Halbleiterspeicher, und Halbleiterspeicher

Info

Publication number: DE102005060086B4
Application number: DE102005060086A
Authority: DE
Inventors: Ulrich Dr. Zimmermann
Original assignee: Qimonda AG
Current assignee: Qimonda AG
Priority date: 2005-12-15
Filing date: 2005-12-15
Publication date: 2008-08-21
Anticipated expiration: 2025-12-16
Also published as: US20070153598A1; DE102005060086A1; US7542327B2

Abstract

Mess-Verfahren für einen Halbleiterspeicher, welches die Schritte aufweist:
– Anschließen einer Speicherkapazität (121) einer Speicherzelle (122a, 22a) an eine den Ausgang eines ersten und den Eingang eines zweiten Inverters (111, 112) eines Ring-Oszillators (110) verbindende Leitung (141); und
– Messen der sich für den Ring-Oszillator (110) ergebenden Frequenz.

Description

Die Erfindung betrifft einen Halbleiterspeicher, insbesondere ein DRAM (Dynamic Random Access Memory), sowie ein Mess-Verfahren für einen Halbleiterspeicher.
Bei DRAMS können die jeweiligen Speicherzellen z. B. im Wesentlichen aus Kondensatoren bestehen. Die Speicherzellen/Kondensatoren sind mit Bitleitungen verbindbar, die dazu dienen, einen Datenwert, der aus einer Speicherzelle ausgelesen werden soll, oder einen Datenwert, der in die Speicherzelle eingelesen werden soll, zu übertragen.
Beim Auslesen aus einer Speicherzelle wird ein Zugriffstransistor, der mit dem Kondensator einer Speicherzelle verbunden ist, durch die Aktivierung einer Wortleitung durchgeschaltet, und der in dem Kondensator gespeicherte Ladungszustand wird an die Bitleitung angelegt.
Dann wird das aus dem Kondensator austretende schwache Signal von einem Leseverstärker verstärkt. Der Leseverstärker weist komplementäre Signaleingänge auf. Die mit diesen Signaleingängen verbundenen Bitleitungen werden als Bitleitung und komplementäre Bitleitung bezeichnet.
Bei den heutigen DRAMS können die Leseverstärker als "geteilte Teile" verwendet werden, um Chipfläche zu sparen. Dabei wird ein Leseverstärker sowohl während des Auslesens einer Speicherzelle auf der linken Seite und einer Speicherzelle auf der rechten Seite entlang jeweiliger Bitleitungen, die mit dem Leseverstärker assoziiert sind, verwendet (somit werden die Leseverstärker als so genannte „shared sense amplifier" verwendet).
Vor dem Auslesen der Speicherzellen werden die entsprechenden Bitleitungsabschnitte, d. h. die entsprechenden Abschnitte der nicht-komplementären Bitleitung und der komplementären Bitleitung, durch so genannte Vorladungs-/Ausgleichsschaltungen (precharge/equalize circuits), die mit den Bitleitungen verbunden sind, auf dasselbe Potential vorgeladen. Das Vorladungs-Potential kann der Hälfte der Spannung einer Bitleitung in einem logisch hohen Zustand entsprechen (d. h. VBLH/2). Dies stellt sicher, dass – vor dem Auslesen von Daten – zwischen dem Potential des Abschnitts der Bitleitung und des Abschnitts der entsprechenden komplementären Bitleitung keine Differenzen auftreten, die anderenfalls die geringe Ladungsmenge, die von dem Kondensator einer Speicherzelle während des Auslesens an die Bitleitungen übertragen wird, überlagern könnten. Unmittelbar vor dem Auslesen der Speicherzellen werden die Vorladungs-/Ausgleichsschaltungen, die mit den Bitleitungsabschnitten verbunden sind, die mit der auszulesenden Speicherzelle verbunden werden, abgeschaltet.
Die im Stand der Technik bekannten DRAMs weisen außerdem Isolierschaltungen mit Isoliertransistoren auf, die dazu dienen, den Leseverstärker während des Auslesens der Speicherzellen von der Seite/den Bitleitungsabschnitten zu trennen, die nicht mit den auszulesenden Speicherzellen verbunden ist/sind.
Jede Isolierschaltung kann z. B. aus zwei NMOS-FETs bestehen, deren Source-Drain-Pfade die entsprechenden Bitleitungsabschnitte unterbrechen können.
Bei den bekannten DRAMs werden außerhalb der Lese- und Schreibzyklen entsprechende Vorspannungen an die Gates der Isoliertransistoren der Isolierschaltungen angelegt. Diese Vorspannungen können z. B. einer intern im DRAM erzeugten Spannung (VINT) entsprechen.
Unmittelbar vor dem Auslesen einer Speicherzelle wird diejenige Seite des Leseverstärkers, die mit den nicht auszulesenden Speicherzellen verbunden ist, von dem/den entsprechenden Bitleitungsabschnitt(en) abgekoppelt, indem die Gates der entsprechenden Isoliertransistoren, die sich auf dieser Seite des Leseverstärkers befinden, geerdet werden. Gleichzeitig kann die andere Seite des Leseverstärkers elektrisch mit dem/den entsprechenden Bitleitungsabschnitt(en) gekoppelt werden, indem die Gatespannung, die an die Gates der Isoliertransistoren angelegt wird, die sich auf der anderen Seite des Leseverstärkers befinden, z. B. von dem oben genannten Anfangswert VINT auf einen Spannungswert VPP erhöht wird.
Das eigentliche Auslesen der Speicherzelle wird kurz darauf initiiert, indem entsprechende Wortleitungssignale die Zugriffstransistoren, die mit den Speicherkondensatoren verbunden sind, durchschalten. Dann werden entsprechende Aktivierungsspannungen an den Leseverstärker angelegt, woraufhin der Leseverstärker die Potentialdifferenzen, die von den Speicherkondensatoren an die entsprechenden Bitleitungsab schnitte übertragen werden, verstärkt und ein entsprechend verstärktes Differentialsignal ausgibt.
Das entsprechend verstärkte Differentialsignal wird von dem Leseverstärker an entsprechende lokale Datenleitungen übertragen, die durch entsprechende Transistoren an den Leseverstärker gekoppelt werden können.
Das oben genannte verstärkte Differentialsignal wird von den lokalen Datenleitungen zu entsprechenden globalen Datenleitungen und zur weiteren Verstärkung zu einem weiteren Verstärker (so genannter „sekundärer Leseverstärker") übertragen.
Um ein schnelles Auslesen von Daten aus den Speicherzellen bzw. Schreiben von Daten in die Speicherzellen zu ermöglichen, müssen die Kondensatoren der Speicherzellen schnell entladen bzw. geladen werden können (z. B. im Nanosekunden-Bereich).
Weist der mit dem Kondensator einer Speicherzelle verbundene (Strom-)Pfad einen relativ großen (Serien-)Widerstandswert auf, wird durch die sich ergebende relativ große RC-Konstante ein schnelles Laden/Entladen des Kondensators verhindert.
Der o. g. Serien-Widerstandswert wird wesentlich von dem ohmschen Widerstand der Verbindung zwischen Speicherzellen-Kondensator und dem jeweiligen Speicherzellen-Zugriffstransistor verursacht.
Aus den o. g. Gründen ist es erstrebenswert, den o. g. Serien-Widerstandswert bzw. die o. g. RC-Konstante möglichst exakt messen zu können, insbesondere bei entsprechenden oder ähnlichen Frequenzen, wie im Normalbetrieb des Halbleiterspeichers.
Aus der US 6 774 734 B2 ist ein System bekannt, bei dem ein Eingang einer zu testenden DRAM Schaltung an den Ausgang eines Puls-Generators angeschlossen ist, und ein Ausgang der DRAM Schaltung an den Eingang einer Teilerschaltung. Der Generator und die Teilerschaltung sind Teil eines Ringoszillators.
Es ist Aufgabe der Erfindung, einen neuartigen Halbleiterspeicher und ein neuartiges Mess-Verfahren für einen Halbleiterspeicher zur Verfügung zu stellen.
Die Erfindung löst diese Aufgabe durch die Gegenstände der Ansprüche 1 und 12.
Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Vorteilhaft weist das Mess-Verfahren zusätzlich den Schritt auf:

– Vergleichen der sich für den Ring-Oszillator ergebenden Frequenzen bei an den Ring-Oszillator angeschlossener und bei vom Ring-Oszillator getrennter Speicherkapazität.

Auf diese Weise kann auf die zum Laden/Entladen der Speicherzelle jeweils notwendige Zeit rückgeschlossen werden, und damit auf die RC-Konstante der Speicherzelle.
Im folgenden wird die Erfindung anhand mehrerer Ausführungsbeispiele und der beigefügten Zeichnung näher erläutert. In der Zeichnung zeigt:
1 eine schematische Darstellung eines Abschnitts eines DRAMs, für das das erfindungsgemäße Mess-Verfahren verwendet werden kann; und
2 eine schematische beispielhafte Darstellung eines zur Durchführung des erfindungsgemäßen Mess-Verfahrens an eine oder mehrere Speicherzellen anschließbaren Ring-Oszillators gemäß einem Ausführungsbeispiel der Erfindung.
1 zeigt eine schematische Darstellung eines Abschnitts eines DRAMs, für das das erfindungsgemäße Mess-Verfahren verwendet werden kann.
Das DRAM weist einen Leseverstärker 1 auf, der aus zwei NMOS-FETs 2 und 3 und zwei PMOS-FETs 4 und 5 besteht, die in der Art eines Flip-Flops miteinander verbunden sind. Ein Ende des Source-Drain-Pfads des ersten NMOS-FETs 2 ist mit einer Bitleitung 6 (BitLine_t) verbunden. Außerdem ist das Gate des ersten NMOS-FETs 2 mit einer weiteren Bitleitung 7 (BitLine_c), die komplementär zu der Bitleitung 6 ist, verbunden.
Des Weiteren ist das andere Ende des Source-Drain-Pfads des ersten NMOS-FETs 2 mit einem Ende des Source-Drain-Pfads des zweiten NMOS-FETs 3 verbunden, dessen Source-Drain-Pfad an seinem anderen Ende mit der komplementären Bitleitung 7 verbunden ist. Außerdem ist das Gate des zweiten NMOS-FETs 3 mit der Bitleitung 6 verbunden.
Ein Ende des Source-Drain-Pfads des ersten PMOS-FETs 4 ist mit der Bitleitung 6 verbunden. Außerdem ist das Gate des ersten PMOS-FETs 4 mit der komplementären Bitleitung 7 verbunden. Des Weiteren ist das andere Ende des Source-Drain-Pfads des ersten PMOS-FETs 4 mit einem Ende des Source-Drain-Pfads des zweiten PMOS-FETs 5 verbunden, dessen Source-Drain-Pfad an seinem anderen Ende mit der komplementären Bitleitung 7 verbunden ist. Außerdem ist das Gate des zweiten PMOS-FETs 5 mit der Bitleitung 6 verbunden.
Wenn der Leseverstärker 1 aktiviert werden soll, werden entsprechende Spannungen SAN bzw. SAP an die Verbindungspunkte der Source-Drain-Pfade der beiden NMOS-FETs 2 und 3 und der beiden PMOS-FETs 4 und 5 angelegt.
Der in 1 gezeigte Leseverstärker 1 ist im Stand der Technik bekannt und ist beispielsweise in dem Buch „VLSI Memory Chip Design" von Kiyoo Itoh, Springer Verlag, Berlin, Heidelberg, New York, 2001, auf den Seiten 15 bis 17 beschrieben. Auf diesen Abschnitt des Buchs wird daher ebenso wie auf den Rest des Buchs ausdrücklich in dieser Beschreibung Bezug genommen.
Der Leseverstärker 1 ist links und rechts jeweils mit einer Isolierschaltung 8 bzw. 9 verbunden. Die Isolierschaltungen 8 und 9 bestehen aus zwei NMOS-FETs 10, 11 bzw. 12, 13, deren Source-Drain-Pfade die Bitleitungen 6 und 7 unterbrechen können, um die entsprechende Seite des Leseverstärkers 1 während des Auslesens oder Schreibens von Daten aus oder in die Speicherzellen, die sich auf der jeweils anderen Seite des Leseverstärkers 1 befinden, zu entkoppeln.
Die Gates der NMOS-FETs 10, 11 bzw. 12, 13 der Isolierschaltungen 8, 9, die miteinander verbunden sind, können über eine Steuerspannung ISOL (im Falle der Isolierschaltung 8 auf der linken Seite des Leseverstärkers 1) oder eine Steuerspannung ISOR (im Falle der Isolierschaltung 9 auf der rechten Seite des Leseverstärkers 1) angesteuert werden.
Der in 1 gezeigte DRAM-Abschnitt weist außerdem zwei Vorladungs-/Ausgleichsschaltungen (precharge/equalize circuits) 32 und 14, auf, die in 1 auf der linken und rechten Seite nahe der Isolierschaltungen 8 und 9 dargestellt sind. Die Vorladungs-/Ausgleichsschaltungen 32 und 14 dienen dazu, die entsprechenden Abschnitte der Bitleitung 6 und der komplementären Bitleitung 7 vor dem Auslesen von Daten aus einer oder dem Schreiben von Daten in eine Speicherzelle auf dieselbe Spannung zu laden, z. B. eine Spannung, die der Hälfte der Spannung einer Bitleitung in einem logisch hohen Zustand (VBLH/2) entspricht.
Jede Vorladungs-/Ausgleichsschaltung 32, 14 besteht aus drei NMOS-Transistoren 15, 16, 17 bzw. 18, 19, 20. Der Source-Drain-Pfad eines ersten der drei entsprechenden NMOS-Transistoren 17 oder 20 einer entsprechenden Vorladungs-/Ausgleichsschaltung 32, 14 ist zwischen die Bitleitung 6 und die komplementäre Bitleitung 7 geschaltet. Die Source-Drain-Pfade der beiden anderen NMOS-Transistoren 15, 16 bzw. 18, 19 sind in Reihe geschaltet, wobei die Reihenschaltung ebenfalls zwischen die Bitleitung 6 und die komplementäre Bitleitung 7 geschaltet ist. Wie aus 1 hervorgeht, liegt die oben genannte Spannung VBLH/2 an dem Verbindungspunkt der Source-Drain-Pfade der beiden NMOS-Transistoren 15, 16 bzw. 18, 19 an. Die Gates der drei NMOS-FETs 15, 16, 17 bzw. 18, 19, 20 der Vorladungs-/Ausgleichsschaltungen 32, 14 sind miteinander und mit einer Steuerspannung EQLL bzw. EQLR verbunden, die von einer (in 1 nicht gezeigten) Steuerschaltung zugeführt wird, um die Vorladungs/Ausgleichsschaltungen 32, 14 an- und abzuschalten. Die in 1 gezeigten Vorladungs-/Ausgleichsschaltungen 32, 14 sind ebenfalls im Stand der Technik bekannt und beispiels weise in dem oben genannten Abschnitt des Buches von Itoh beschrieben.
Wie aus 1 ersichtlich ist, ist mit jeder der Bitleitungen 6 und 7 eine Vielzahl von Speicherzellen 22a, 26a, 27a, 28a (sowie weitere, in 1 nicht gezeigte Speicherzellen) verbunden. Die Speicherzellen 22a, 26a, 27a, 28a weisen jeweils einen Speicherkondensator 21, 23, 24, 25 auf, der mit den Bitleitungen 6 oder 7 über den Source-Drain-Pfad eines entsprechenden Zugriffstransistors 22, 26, 27, 28, der jeweils aus einem NMOS-FET besteht, verbunden werden kann.
Die Speicherzellen 22a, 26a, 27a, 28a – und eine Vielzahl weiterer, hier nicht dargestellter Speicherzellen – sind in mehreren Zeilen und Spalten nebeneinanderliegend in einen oder mehreren Zellfeldbereichen bzw. Arrays des DRAMs angeordnet.
Die Zugriffstransistoren 22, 26, 27, 28 können über entsprechende Wortleitungen 29, 30, 31, 33 angesteuert werden.
Wie des Weiteren aus 1 ersichtlich ist, kann eine erste lokale Datenleitung 101 ("LocalDataLine_t") über den Source-Drain-Pfad eines entsprechenden Transistors 103 ("Bitschalter") (hier: ein NMOS-FET BS_t) mit der Bitleitung 6 verbunden werden, und eine zweite lokale Datenleitung 102 ("Local-DataLine_c") kann über den Source-Drain-Pfad eines entsprechenden Transistors 104 ("Bitschalter") (hier: ein NMOS-FET BS_c) mit der komplementären Bitleitung 7 verbunden werden.
Die Transistoren 103, 104 können durch Anlegen eines entsprechenden Steuersignals CSL an die Gates der Transistoren 103, 104 (z. B. über entsprechende Paare von CSL-Steuerleitungen 105, 106) an- und abgeschaltet werden (so dass die Bitleitungen 6, 7 mit den lokalen Datenleitungen 101, 102 verbunden/von diesen getrennt werden).
Um Daten aus einer entsprechenden Speicherzelle (z. B. der Speicherzelle 22a) auszulesen („Lesezugriff"), wird der entsprechende Zugriffstransistor 22 durch Aktivieren der entsprechenden Wortleitung 33 durchgeschaltet (was zu einer Durchschaltung aller der mehreren Zugriffstransistoren 22, etc. führt, die mit der entsprechenden Wortleitung 33 verbunden und in ein und derselben Zeile bzw. Spalte eines entsprechenden Zellfeldbereichs bzw. Arrays angeordnet sind).
Dadurch wird der in dem Kondensator 21 der entsprechenden Speicherzelle 22a gespeicherte Ladungszustand an die entsprechende Bitleitung 6, 7 angelegt.
Dann wird das aus dem Kondensator 21 austretende schwache Signal durch den oben genannten Leseverstärker 1 verstärkt.
Wie aus 1 ersichtlich ist, ist der Leseverstärker 1 ein so genannter „geteilter Leseverstärker", der sowohl während des Auslesens einer Speicherzelle (z. B. der Speicherzelle 22a), die sich auf der linken Seite, als auch einer Speicherzelle (z. B. der Speicherzelle 28a), die sich auf der rechten Seite entlang der oben genannten Bitleitungen 6, 7 befindet, verwendet wird.
Vor dem Auslesen einer Speicherzelle werden entsprechende Bitleitungsabschnitte, d. h. entsprechende Abschnitte der nicht-komplementären Bitleitung 6 und der komplementären Bitleitung 7, durch eine entsprechende der oben genannten Vorladungs-/Ausgleichsschaltungen 32, 14 auf dasselbe Potential vorgeladen, das z. B. der Hälfte der Spannung einer Bitleitung im logisch hohen Zustand (VBLH/2) entspricht.
Unmittelbar vor dem Auslesen einer Speicherzelle wird die entsprechende Vorladungs-/Ausgleichsschaltung 32, 14 abgeschaltet.
Mit Hilfe der oben genannten Isolierschaltungen 8, 9 wird der Leseverstärker 1 während des Auslesens einer Speicherzelle (z. B. der Speicherzelle 22a) von der Seite/dem Bitleitungsabschnitt, die/der nicht mit den auszulesenden Speicherzellen verbunden ist, getrennt und mit der Seite/dem Bitleitungsabschnitt gekoppelt, die/der mit den auszulesenden Speicherzellen (z. B. der Speicherzelle 22a) verbunden ist.
Das eigentliche Auslesen der Speicherzelle (z. B. der Speicherzelle 22a) wird kurz danach – wie oben erwähnt – durch Durchschalten des entsprechenden Zugriffstransistors (z. B. des Transistors 22), der mit dem entsprechenden Kondensator (z. B. dem Kondensator 21) verbunden ist, initiiert, indem die entsprechende Wortleitung (z. B. die Wortleitung 33) aktiviert wird.
Dann werden entsprechende Aktivierungsspannungen an den Leseverstärker 1 angelegt, woraufhin der Leseverstärker 1 die Potentialdifferenzen, die von dem entsprechenden Kondensator 21 übertragen werden, verstärkt und ein entsprechend verstärktes Differentialsignal ausgibt.
Das entsprechend verstärkte Differentialsignal wird von dem Leseverstärker 1 zu dem oben genannten Paar von lokalen Datenleitungen 101, 102 übertragen.
Um das oben genannte Paar von lokalen Datenleitungen 101, 102 mit dem Leseverstärker 1 zu verbinden, wird das oben genannte, an den CSL-Steuerleitungen 105, 106 anliegende Steuersignal CSL von einem logisch niedrigen in einen logisch hohen Zustand versetzt, so dass die entsprechenden Transistoren 103, 104 ("Bitschalter") durchgeschaltet werden.
Das oben genannte verstärkte Differentialsignal wird dann von dem oben genannten Paar von lokalen Datenleitungen 101, 102 an entsprechende globale Datenleitungen übertragen (insbesondere an ein assoziiertes Paar von globalen Datenleitungen), und von dort zu einem weiteren Verstärker (so genannter „sekundärer Leseverstärker") zur weiteren Verstärkung.
Danach wird das oben genannte, an den CSL-Steuerleitungen 105, 106 anliegende Steuersignal CSL wieder von dem oben genannten logisch hohen in den oben genannten logisch niedrigen Zustand versetzt, so dass die entsprechenden Transistoren 103, 104 („Bitschalter") das oben genannte Paar von lokalen Datenleitungen 101, 102 wieder von dem Leseverstärker 1 trennen.
Um Daten in eine Speicherzelle (z. B. die Speicherzelle 22a) zu schreiben („Schreibzugriff"), wird im Wesentlichen ein zu dem oben beschriebenen Prozess umgekehrter Prozess durchgeführt (der im Stand der Technik bekannt ist und daher hier nicht im Einzelnen beschrieben wird).
Kurz gesagt, wird ein entsprechendes Differentialsignal von der entsprechenden globalen Datenleitung an das entsprechende Paar von lokalen Datenleitungen 101, 102 übertragen.
Dann wird das oben genannte, an den CSL-Steuerleitungen 105, 106 anliegende Steuersignal CSL von dem oben genannten logisch niedrigen Zustand in einen logisch hohen Zustand versetzt, so dass die entsprechenden Transistoren 103, 104 („Bitschalter") durchgeschaltet werden.
Hierdurch wird das Paar von lokalen Datenleitungen 101, 102 mit dem oben genannten Leseverstärker 1 verbunden, und das oben genannte, an dem Paar von lokalen Datenleitungen 101, 102 anliegende Differentialsignal wird an den Leseverstärker 1 übertragen (und dann an die entsprechende Speicherzelle 22a, die durch Aktivieren einer entsprechenden der oben genannten Wortleitungen 33 ausgewählt wurde).
Um ein schnelles Auslesen bzw. Schreiben von Daten zu ermöglichen, müssen die Kondensatoren 21, 23, 24, 25 der Speicherzellen 22a, 26a, 27a, 28a schnell entladen bzw. geladen werden können (z. B. im Nanosekunden-Bereich).
Weist der mit dem Kondensator 21, 23, 24, 25 einer Speicherzelle 22a, 26a, 27a, 28a verbundene (Strom-)Pfad einen relativ großen (Serien-)Widerstandswert auf, wird durch die sich ergebende relativ große RC-Konstante ein schnelles Laden/Entladen des Kondensators verhindert.
Der o. g. Serien-Widerstandswert wird wesentlich von dem ohmschen Widerstand der Verbindung zwischen Speicherzellen- Kondensator 21, 23, 24, 25 und dem jeweiligen Speicherzellen-Zugriffstransistor 22, 26, 27, 28 verursacht.
Um den o. g. Serien-Widerstandswert bzw. die o. g. RC-Konstante, bzw. eine den Widerstandswert bzw. die RC-Konstante repräsentierende Größe messen zu können, wird beim vorliegenden Ausführungsbeispiel ein auf dem DRAM angeordneter, in 2 gezeigter Ring-Oszillator 110 verwendet.
Dieser weist eine ungerade Anzahl an Invertern 111, 112, 113, 114, 115 auf, die hintereinandergeschaltet, und in Form eines Rings miteinander verschaltet sind.
Wie aus 2 hervorgeht, ist beim Ring-Oszillator 110 der Ausgang eines ersten Inverters 111 über eine Leitung 141 mit dem Eingang eines dahintergeschalteten zweiten Inverters 112 verbunden, dessen Ausgang über eine Leitung 142 mit dem Eingang eines dahintergeschalteten dritten Inverters 113 verbunden ist. Der Ausgang des dritten Inverters 113 ist über eine Leitung 143 mit dem Eingang eines dahintergeschalteten vierten Inverters 114 verbunden, dessen Ausgang über eine Leitung 144 mit dem Eingang eines dahintergeschalteten fünften Inverters 115 verbunden ist. Der Ausgang des fünften Inverters 115 ist über eine Leitung 145 mit dem Eingang des ersten Inverters 111 verbunden, wodurch sich die o. g. ringförmige Struktur ergibt.
Wird der Ring-Oszillator 110 getriggert (z. B. durch Initiierung eines Zustands-Wechsels bei einem der Inverter 111, 112, 113, 114, 115, bzw. bei einem an einer der Leitungen 141, 142, 143, 144, 145 anliegenden Signal) wird das entsprechende Signal, bzw. der entsprechende Zustands-Wechsel – auf jeweils invertierte Weise, und jeweils um die Gatterlaufzeit des jeweiligen Inverters 111, 112, 113, 114, 115 verzögert – vom jeweiligen Inverter 111, 112, 113, 114, 115 an den jeweils dahintergeschalteten Inverter 111, 112, 113, 114, 115 weitergeschaltet.
Das Signal bzw. die Zustands-Wechsel laufen dann fortdauern durch den Ring, wobei die Inverter 111, 112, 113, 114, 115, und die an den Leitungen 141, 142, 143, 144, 145 anliegenden Signale dann fortdauernd ihren Zustand hin- und herwechseln.
Die Zustands-Wechsel-Frequenz hängt – in einem „Normal-Test-Modus" des Ring-Oszillators 110 (s. u.) – im Wesentlichen von der Anzahl der im Ring vorgesehenen Inverter 111, 112, 113, 1 14, 115 ab, sowie der o. g. Gatterlaufzeit, und kann z. B. zwischen einigen MHz und mehreren GHz liegen, z. B. zwischen 100 MHz und 50 GHz.
Als Ring-Oszillator 110 kann ein auf dem DRAM zur Messung der Schalt-Geschwindigkeit bzw. der Gatterlaufzeit von Standard-Devices vorgesehener Ring-Oszillator 110 verwendet werden.
Wie aus 2 hervorgeht, wird ein an einer der Leitungen 141, 142, 143, 144, 145 anliegendes, von einem der Inverter 111, 112, 113, 114, 115 ausgegebenes Signal OUT1 über eine Leitung 146 an einen Frequenzteiler 151 weitergeleitet, und von diesem – mit heruntergeteilter, geringerer Frequenz – an ein Ausgangs-Pad 150 des DRAMs (Signal OUT2).
Das Signal OUT2 wird von einem Testgerät (nicht dargestellt) abgegriffen, welches die Frequenz des Signals OUT2 ermittelt.
Aus der Signal-Frequenz des Signals OUT2 kann – wie sich aus den Ausführungen oben ergibt – (da die Anzahl der Inverter 111, 112, 113, 114, 115 im Ring-Oszillator 110, und die durch den Frequenzteiler 151 bewirkte Frequenzteilung bekannt sind) auf die Schalt-Geschwindigkeit bzw. die Gatterlaufzeit der Inverter 111, 112, 113, 114, 115 rückgeschlossen werden (und damit auf die Schalt-Geschwindigkeit entsprechender, weiterer im DRAM verwendeter Standard-Devices).
Gemäß dem hier erläuterten Ausführungsbeispiel der Erfindung wird der Ring-Oszillator 110 außer im o. g. – zur Ermittlung der Schalt-Geschwindigkeit bzw. der Gatterlaufzeit dienenden – „Normal-Test-Modus" zusätzlich in einem im folgenden genauer erläuterten „Spezial-Test-Modus" betrieben.
Alternativ kann zusätzlich zum Ring-Oszillator 110 ein – im Wesentlichen identisch wie der Ring-Oszillator 110 in 2 aufgebauter, und eingerichteter – weiterer Ring-Oszillator vorgesehen sein, wobei der Ring-Oszillator 110 ausschließlich für einen Betrieb im o. g. „Normal-Test-Modus" eingerichtet ist, und der weitere Ring-Oszillator ausschließlich für einen Betrieb im – im folgenden genauer erläuterten – „Spezial-Test-Modus".
Der „Spezial-Test-Modus" dient dazu, den o. g. Serien-Widerstandswert bzw. die o. g. RC-Konstante der Speicherzellen 22a, 26a, 27a, 28a (bzw. von speziell und ausschließlich zu Test-Zwecken vorgesehenen (Test- bzw. Dummy) Speicherzellen 122a, 128a (s. u.)), bzw. eine diesen Serien-Widerstandswert bzw. diese RC-Konstante repräsentierende Größe zu messen.
Der Ring-Oszillator 110 kann hierzu – im „Spezial-Test-Modus" – mit einer oder mit mehreren (Test- bzw. Dummy-)Speicherzellen 122a, 128a verbunden werden (z. B. mit mehr als zwei, drei oder fünf (Test- bzw. Dummy-)Speicherzellen 122a, 128a, z. B. einer Anzahl an (Test- bzw. Dummy)Speicherzellen 122a, 128a, die der Anzahl der im Ring-Oszillator 110 vorgesehenen Inverter 111, 112, 113, 114, 115 entsprechen kann).
Die (Test- bzw. Dummy-)Speicherzellen 122a, 128a können außerhalb des bzw. der Zellfeldbereiche bzw. Arrays angeordnet sein, in denen die eigentlichen, im Normalbetrieb des DRAMs zum Speichern von Nutzdaten vorgesehenen Speicherzellen 22a, 26a, 27a, 28a angeordnet sind, oder – alternativ – auch innerhalb eines entsprechenden Zellfeldbereichs bzw. Arrays.
Die (Test- bzw. Dummy-)Speicherzellen 122a, 128a werden im Normalbetrieb des DRAMs nicht angesteuert, bzw. dienen nicht zum Speichern von Nutzdaten, sondern – ausschließlich – zu Testzwecken.
Die (Test- bzw. Dummy-)Speicherzellen 122a, 128a sind entsprechend ähnlich bzw. identisch aufgebaut, und eingerichtet, wie die z. B. in 1 gezeigten, im Normalbetrieb des DRAMs zum Speichern von Nutzdaten vorgesehenen Speicherzellen 22a, 26a, 27a, 28a.
Wie aus 2 hervorgeht, weisen die (Test- bzw. Dummy)Speicherzellen 122a, 128a – entsprechend wie die Nutzdaten-Speicherzellen 22a, 26a, 27a, 28a – jeweils einen Speicherkondensator 121, 124 auf, sowie einen Zugriffstransistor 122, 128.
Die Speicherkondensatoren 121, 124 der (Test- bzw. Dummy)Speicherzellen 122a, 128a sind entsprechend ähnlich bzw. identisch aufgebaut, und eingerichtet, wie die Speicherkondensatoren 21, 23, 24, 25 der Normalbetrieb-Speicherzellen 22a, 26a, 27a, 28a.
Entsprechend sind auch die Zugriffstransistoren 122, 128 der (Test- bzw. Dummy-)Speicherzellen 122a, 128a entsprechend ähnlich bzw. identisch aufgebaut, und eingerichtet, wie die Zugriffstransistoren 22, 26, 27, 28 der Normalbetrieb-Speicherzellen 22a, 26a, 27a, 28a.
Die Zugriffstransistoren 122, 128 der (Test- bzw. Dummy)Speicherzellen 122a, 128a können z. B. aus einem NMOS-FET bestehen, dessen Source-Drain-Pfad an einem Ende mit dem jeweiligen Speicherkondensator 121, 124 verbunden ist, und mit dem anderen Ende über eine entsprechende Leitung 147, 148 mit dem Ring-Oszillator 110, insbesondere jeweils mit einer entsprechenden zwischen zwei entsprechenden Invertern 111, 112 vorgesehenen Leitung 141.
Werden mehrere (Test- bzw. Dummy-)Speicherzellen 122a, 128a verwendet, kann mit der zwischen zwei Invertern 111, 112 vorgesehenen Leitung 141 jeweils eine einzelne (Test- bzw. Dummy-)Speicherzelle 122a, 128a verbunden sein, oder – alternativ – auch mehrere (Test- bzw. Dummy-)Speicherzellen 122a, 128a (z. B. zwei, drei oder mehr als drei (Test- bzw. Dummy-)Speicherzellen 122a, 128a).
Die Gates der Zugriffstransistoren 122, 128 der (Test- bzw. Dummy-)Speicherzellen 122a, 128a werden – anders als die Zugriffstransistoren der Normalbetrieb-Speicherzellen 22, 26, 27, 28 – nicht über entsprechende Wortleitungen 29, 30, 31, 33 angesteuert, sondern über spezielle Test-Steuerleitungen 131, 133.
Zum Betreiben des DRAMs im o. g. „Spezial-Test-Modus" werden ein oder mehrere Zugriffstransistoren 122, 128 der (Test- bzw. Dummy-)Speicherzellen 122a, 128a durch Anlegen eines entsprechenden Signals an der entsprechenden Test-Steuerleitung 131, 133 durchgeschaltet, d. h. von einem nicht-leitfähigen in einen leitfähigen Zustand gebracht.
Auf diese Weise werden eine oder mehrere der Speicherkondensatoren 121, 124 der (Test- bzw. Dummy-)Speicherzellen 122a, 128a elektrisch leitfähig mit dem Ring-Oszillator 110 verbunden.
Bei einer ebenfalls denkbaren alternativen Variante des erfindungsgemäßen Mess-Verfahrens können zur Durchführung des Verfahrens statt der o. g. (Test- bzw. Dummy-)Speicherzellen 122a, 128a auch eine oder mehrere der o. g. Normalbetrieb-Speicherzellen 22a, 26a, 27a, 28a verwendet werden (die zu diesem Zweck – im o. g. „Spezial-Test-Modus" – elektrisch leitfähig mit dem Ring-Oszillator 110 verbunden werden können, z. B. indem das mit einer entsprechenden Bitleitung 6, 7 verbundene Ende des Source-Drain-Pfads des entsprechenden Zugriffstransistors 22, 26, 27, 28 der entsprechenden Normalbetrieb-Speicherzelle 22a, 26a, 27a, 28a über eine entsprechende Schalt-Einrichtung elektrisch leitfähig mit einer entsprechenden Leitung 141 zwischen zwei Invertern 111, 112 des Ring-Oszillators 110 verbunden wird).
Im „Spezial-Test-Modus" des DRAMs – bei dem wie erläutert eine oder mehrere der (Test- bzw. Dummy)Speicherkondensatoren 121, 124 (bzw. – alternativ – der Normalbetrieb-Speicherkondensatoren 12, 23, 24, 25) elektrisch leitfähig mit dem Ring-Oszillator 110 verbunden sind – wird entsprechend ähnlich wie oben für den „Normal-Test-Modus" des Ring-Oszillators 110 beschrieben der Ring-Oszillator 110 getriggert.
Dies kann z. B. wiederum durch Initiierung eines Zustands-Wechsels bei einem der Inverter 111, 112, 113, 114, 115, bzw. bei einem an einer der Leitungen 141, 142, 143, 144, 145 anliegenden Signal erfolgen, woraufhin das entsprechende Signal, bzw. der entsprechende Zustands-Wechsel – auf jeweils invertierte Weise, und jeweils verzögert – vom jeweiligen Inverter 111, 112, 113, 114, 115 an den jeweils dahintergeschalteten Inverter 111, 112, 113, 114, 115 weitergeschaltet wird.
Das Signal bzw. die Zustands-Wechsel laufen dann fortdauern durch den Ring, wobei die Inverter 111, 112, 113, 114, 115, und die an den Leitungen 141, 142, 143, 144, 145 anliegenden Signale dann fortdauernd ihren Zustand hin- und herwechseln.
Die Zustands-Wechsel-Frequenz hängt – anders als im „Normal-Test-Modus" des Ring-Oszillators 110 – nicht nur von der Anzahl der im Ring vorgesehenen Inverter 111, 112, 113, 114, 115, und der Inverter-Gatterlaufzeit ab, sondern auch von der – durch die Zuschaltung der Speicherzellen 122a, 128a bzw. 22a, 26a, 27a, 28a – an den Leitungen 141 zwischen den Invertern 111, 112 bedingten (Zusatz-)Last (bzw. von der Geschwindigkeit, mit der die Speicherkondensatoren 121, 124 bzw. 12, 23, 24, 25 – bei einem Zustandswechsel des an der jeweiligen Leitung 141 zwischen den Invertern 111, 112 anliegenden Signals in einer ersten Richtung – geladen und – bei einem Zustandswechsel des an der jeweiligen Leitung 141 anliegenden Signals in einer zweiten, entgegengesetzten Richtung – wieder entladen werden können, d. h. mit anderen Worten der RC-Konstante der jeweiligen Speicherzelle 122a, 128a bzw. 22a, 26a, 27a, 28a).
Das an der Leitung 116 von dem Ring-Oszillator 110 ausgegebene Signal OUT1 wird – entsprechend wie im „Normal-Test-Modus" – an den Frequenzteiler 151 weitergeleitet, und von diesem – mit heruntergeteilter, geringerer Frequenz – an das Ausgangs-Pad 150 des DRAMs (Signal OUT2).
Das Signal OUT2 wird von einem Testgerät (nicht dargestellt) abgegriffen, welches die Frequenz des Signals OUT2 ermittelt.
Wie sich aus den Ausführungen oben ergibt, ist die ermittelte Frequenz im „Spezial-Test-Modus", d. h. beim Betrieb des Ring-Oszillators 110 bei angeschlossenen Speicherzellen 122a, 128a bzw. 22a, 26a, 27a, 28a geringer, als im „Normal-Test-Modus" (d. h. beim Betrieb des Ring-Oszillators 110 ohne Anschluss von Speicherzellen 122a, 128a bzw. 22a, 26a, 27a, 28a).
Aus dem Unterschied zwischen den Signal-Frequenzen im „Spezial-Test-Modus" und im „Normal-Test-Modus" kann – wie sich aus den Ausführungen oben ergibt – (da die Anzahl der Inverter 111, 112, 113, 114, 115 im Ring-Oszillator 110, und die durch den Frequenzteiler 151 bewirkte Frequenzteilung, sowie die Schalt-Geschwindigkeit bzw. die Gatterlaufzeit der Inverter 111, 112, 113, 114, 115 bekannt sind) auf die zum Laden/Entladen der Speicherzellen 122a, 128a bzw. 22a, 26a, 27a, 28a jeweils notwendige Zeit rückgeschlossen werden (und damit auf die RC-Konstante der Speicherzellen 122a, 128a bzw. 22a, 26a, 27a, 28a).
Die Größe der Kapazität C der Speicherkondensatoren 121, 124 bzw. 21, 23, 24, 25 der Speicherzellen 122a, 128a bzw. 22a, 26a, 27a, 28a kann bei an sich bekannten, separat durchgeführten Messverfahren ermittelt werden (z. B. bei entsprechenden am Waferritzrahmen durchgeführten Messungen).
Aus der Größe der Speicherkondensator-Kapazität C, und der auf die o. g. Weise ermittelten RC-Konstante der Speicherzellen 122a, 128a bzw. 22a, 26a, 27a, 28a kann der (Serien)Widerstandswert des an die Speicherkondensatoren 121, 124 bzw. 21, 23, 24, 25 angeschlossenen (Strom-)Pfads ermittelt werden, insbesondere der ohmschen Widerstand der Verbindung zwischen Speicherzellen-Kondensator 121, 124 bzw. 21, 23, 24, 25 und dem jeweiligen Speicherzellen-Zugriffstransistor 122, 128 bzw. 22, 26, 27, 28.
Bei alternativen Varianten des erfindungsgemäßen Mess-Verfahrens kann der Ring-Oszillator 110 im „Spezial-Test-Modus" jeweils selektiv in einem von mehreren Sub-Modi betrieben werden, bei denen selektiv jeweils unterschiedliche und/oder eine unterschiedliche Anzahl von Speicherzellen 122a, 128a bzw. 22a, 26a, 27a, 28a (bzw. genauer: Speicherzellen-Kondensatoren 121, 124 bzw. 21, 23, 24, 25) an den Ring-Oszillator 110 angeschlossenen, d. h. elektrisch leitfähig mit dem Ring-Oszillator 110 verbunden werden.
Aus den Unterschieden zwischen den sich für den Ring-Oszillator 110 ergebenden, gemessenen Signal-Frequenzen in den jeweiligen Sub-Modi des „Spezial-Test-Modus" (und/oder den Unterschieden zwischen den Signal-Frequenzen in den jeweiligen „Spezial-Test"-Sub-Modi, und im „Normal-Test-Modus") kann wiederum – ggf. mit höherer Genauigkeit, als bei der oben beschriebenen Vorgehensweise – auf die zum Laden/Entladen der Speicherzellen 122a, 128a bzw. 22a, 26a, 27a, 28a jeweils notwendige Zeit rückgeschlossen werden (und damit auf die RC-Konstante der Speicherzellen 122a, 128a bzw. 22a, 26a, 27a, 28a).
Bei weiteren alternativen Varianten des erfindungsgemäßen Mess-Verfahrens kann beim o. g. „Spezial-Test-Modus" (und/oder bei den o. g. „Spezial-Test"-Sub-Modi) der jeweilige Zugriffstransistor 122, 128 der jeweiligen (Test- bzw. Dummy-)Speicherzelle 122a, 128a durch Anlegen jeweils verschieden hohe Spannungspegel aufweisender Steuer-Signale an der entsprechenden Test-Steuerleitung 131, 133 (d. h. durch Verwenden jeweils unterschiedlicher Zugriffstransistor-Gate-Spannungen) jeweils unterschiedlich stark durchgeschaltet, d. h. in jeweils unterschiedlich stark leitfähige Zustände gebracht werden (insbesondere z. B. in mehr als zwei, vier oder sechs, etc., oder beliebig mehr, z. B. mehr als zehn oder zwanzig unterschiedlich stark leitfähige Zustände).
Aus den Unterschieden zwischen den sich für den Ring-Oszillator 110 ergebenden, gemessenen Signal-Frequenzen bei jeweils unterschiedlicher Zugriffstransistor-Gate-Spannung (bzw. beim „Durch-Scannen" bei verschieden stark leitfähigen Zuständen des jeweilige Zugriffstransistors 122, 128) kann auf das Schaltverhalten des Zugriffstransistors 122, 128 rückgeschlossen werden (und dadurch z. B. die Wortleitungs-Spannungspegel optimal eingestellt werden).
Bei weiteren alternativen Ausführungsbeispielen kann der Ring-Oszillator 110 statt auf dem DRAM auch separat vom DRAM angeordnet sein, z. B. auf einem separaten Bauelement, bzw. z. B. auf einer auf dem gleichen Wafer, wie der DRAM angeordneten – separaten – Test-Struktur.

1: Leseverstärker
2: NMOS-FET
3: NMOS-FET
4: PMOS-FET
5: PMOS-FET
6: Bitleitung
7: komplementäre Bitleitung
8: Isolierschaltung
9: Isolierschaltung
10: NMOS-FET
11: NMOS-FET
12: NMOS-FET
13: NMOS-FET
14: precharge/equalize circuit
15: NMOS-FET
16: NMOS-FET
17: NMOS-FET
18: NMOS-FET
19: NMOS-FET
20: NMOS-FET
21: Speicherkondensator
22: Zugriffstransistor
22a: Speicherzelle
23: Speicherkondensator
24: Speicherkondensator
25: Speicherkondensator
26: Zugriffstransistor
26a: Speicherzelle
27: Zugriffstransistor
27a: Speicherzelle
28: Zugriffstransistor
28a: Speicherzelle
29: Wortleitung
30: Wortleitung
31: Wortleitung
32: precharge/equalize circuit
33: Wortleitung
101: lokale Datenleitung
102: lokale Datenleitung
103: Transistor
104: Transistor
105: CSL-Steuerleitung
106: CSL-Steuerleitung
110: Ring-Oszillator
111: Inverter
112: Inverter
113: Inverter
114: Inverter
115: Inverter
121: Speicherkondensator
122: Zugriffstransistor
122a: Speicherzelle
124: Speicherkondensator
128: Zugriffstransistor
128a: Speicherzelle
131: Test-Steuerleitung
133: Test-Steuerleitung
141: Leitung
142: Leitung
143: Leitung
144: Leitung
145: Leitung
146: Leitung
147: Leitung
148: Leitung
150: Pad
151: Frequenzteiler

Claims

Mess-Verfahren für einen Halbleiterspeicher, welches die Schritte aufweist: – Anschließen einer Speicherkapazität (121) einer Speicherzelle (122a, 22a) an eine den Ausgang eines ersten und den Eingang eines zweiten Inverters (111, 112) eines Ring-Oszillators (110) verbindende Leitung (141); und – Messen der sich für den Ring-Oszillator (110) ergebenden Frequenz.
Mess-Verfahren nach Anspruch 1, wobei zum Anschließen der Speicherkapazität (121) der Speicherzelle (122a, 22a) ein zwischen die Speicherkapazität (121) der Speicherzelle (122a, 22a) und den Ring-Oszillator (110) geschalteter Zugriffstransistor (122, 22) in einen leitfähigen Zustand gebracht wird.
Mess-Verfahren nach einem der vorhergehenden Ansprüche, welches zusätzlich den Schritt aufweist: – Trennen der Speicherkapazität (121) der Speicherzelle (122a, 22a) von der den Ausgang des ersten und den Eingang des zweiten Inverters (111, 112) des Ring-Oszillators (110) verbindenden Leitung (141); und – Messen der sich für den Ring-Oszillator (110) ergebenden Frequenz.
Mess-Verfahren nach Anspruch 3, welches zusätzlich den Schritt aufweist: – Vergleichen der sich für den Ring-Oszillator (110) ergebenden Frequenzen bei angeschlossener und getrennter Speicherkapazität.
Mess-Verfahren nach einem der vorhergehenden Ansprüche, welches zusätzlich den Schritt aufweist: – Anschließen einer weiteren Speicherkapazität einer weiteren Speicherzelle (128a, 28a) an den Ring-Oszillator (110), zusätzlich zur Speicherkapazität (121) der Speicherzelle (122a, 22a); und – Messen der sich für den Ring-Oszillator (110) ergebenden Frequenz.
Mess-Verfahren nach Anspruch 5, welches zusätzlich den Schritt aufweist: – Trennen der weiteren Speicherkapazität der weiteren Speicherzelle (128a, 28a) von dem Ring-Oszillator (110).
Mess-Verfahren nach Anspruch 6, welches zusätzlich den Schritt aufweist: – Vergleichen der sich für den Ring-Oszillator (110) ergebenden Frequenzen bei i) angeschlossener Speicherkapazität (121) der Speicherzelle (122a, 22a) und angeschlossener weiterer Speicherkapazität der weiteren Speicherzelle (128a, 28a) und bei ii) angeschlossener Speicherkapazität (121) der Speicherzelle (122a, 22a) und getrennter weiterer Speicherkapazität der weiteren Speicherzelle (128a, 28a).
Mess-Verfahren nach Anspruch 6 oder 7, welches zusätzlich den Schritt aufweist: – Vergleichen der sich für den Ring-Oszillator (110) ergebenden Frequenzen bei i) angeschlossener Speicherkapazität (121) der Speicherzelle (122a, 22a) und angeschlossener weiterer Speicherkapazität der weiteren Speicherzelle (128a, 28a) und bei ii) getrennter Speicherkapazität (121) der Speicherzelle (122a, 22a) und getrennter weiterer Speicherkapazität der weiteren Speicherzelle (128a, 28a).
Mess-Verfahren nach einem der vorhergehenden Ansprüche, wobei die Speicherzelle (122a, 22a) und/oder die weitere Speicherzelle (128a, 28a) eine DRAM-Speicherzelle ist.
Mess-Verfahren nach einem der Ansprüche 2 bis 9, wobei beim Anschließen der Speicherkapazität (121) der Speicherzelle (122a, 22a) der Zugriffstransistor (122, 22) nacheinander in mehrere, insbesondere mehr als zwei, vier oder sechs verschieden stark leitfähige Zustände gebracht wird.
Mess-Verfahren nach Anspruch 10, welches zusätzlich den Schritt aufweist: – Vergleichen der sich für den Ring-Oszillator (110) ergebenden Frequenzen bei den mehreren, insbesondere mehr als zwei, vier oder sechs verschieden stark leitfähigen Zuständen des Zugriffstransistors (122, 22).
Halbleiterspeicher, mit: – einer Speicherzelle (122a, 22a); – einem Ring-Oszillator (110); und – einer Schalt-Einrichtung (122, 22) zum Anschließen einer Speicherkapazität (121) der Speicherzelle (122a, 22a) an eine den Ausgang eines ersten und den Eingang eines zweiten Inverters (111, 112) des Ring-Oszillators (110) verbindende Leitung.
Halbleiterspeicher nach Anspruch 12, bei welchem der Ring-Oszillator (110) an ein Pad (150) des Halbleiterspeichers anschließbar ist zum Messen der sich beim Anschließen der Speicherkapazität (121) der Speicherzelle (122a, 22a) an den Ring-Oszillator (110) für den Ring-Oszillator (110) ergebenden Frequenz.
Halbleiterspeicher nach Anspruch 12 oder 13, bei welchem die Schalt-Einrichtung (122, 22) ein Zugriffstransistor ist.
Halbleiterspeicher nach einem der Ansprüche 12 bis 14, bei welchem die Speicherzelle (22a) eine im Normalbetrieb des Halbleiterspeichers zum Speichern von Nutzdaten verwendete Speicherzelle ist.
Halbleiterspeicher nach einem der Ansprüche 12 bis 14, bei welchem die Speicherzelle (122a) eine Dummy-Speicherzelle ist.