DE10345116B4 - Bitleitungsausgleichssystem für eine integrierte DRAM-Schaltung - Google Patents
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Abstract
Bitleitungsausgleichssystem zum Vorladen einer Bitleitung und einer komplementären Bitleitung auf ein Ausgleichspotential in einer integrierten DRAM-Schaltung, wobei das Bitleitungsausgleichssystem folgende Merkmale aufweist:
eine erste Ausgleichsschaltung, die zwischen eine erste Position entlang der Bitleitung und eine entsprechende erste Position entlang der komplementären Bitleitung geschaltet ist; und
eine zweite Ausgleichsschaltung, die zwischen eine zweite Position entlang der Bitleitung und eine entsprechende zweite Position entlang der komplementären Bitleitung geschaltet ist, wobei sich die erste Position näher an einem Anfang der Bitleitung als die zweite Position befindet, und wobei sich die erste komplementäre Position näher an einem Anfang der komplementären Bitleitung befindet als die zweite komplementäre Position,
wobei die erste Position entlang der Bitleitung der Anfang der Bitleitung ist, und die entsprechende erste Position entlang der komplementären Bitleitung der Anfang der komplementären Bitleitung ist, und
wobei die zweite Position entlang der Bitleitung ein Ende der Bitleitung ist, und die entsprechende...
eine erste Ausgleichsschaltung, die zwischen eine erste Position entlang der Bitleitung und eine entsprechende erste Position entlang der komplementären Bitleitung geschaltet ist; und
eine zweite Ausgleichsschaltung, die zwischen eine zweite Position entlang der Bitleitung und eine entsprechende zweite Position entlang der komplementären Bitleitung geschaltet ist, wobei sich die erste Position näher an einem Anfang der Bitleitung als die zweite Position befindet, und wobei sich die erste komplementäre Position näher an einem Anfang der komplementären Bitleitung befindet als die zweite komplementäre Position,
wobei die erste Position entlang der Bitleitung der Anfang der Bitleitung ist, und die entsprechende erste Position entlang der komplementären Bitleitung der Anfang der komplementären Bitleitung ist, und
wobei die zweite Position entlang der Bitleitung ein Ende der Bitleitung ist, und die entsprechende...
Description
- Diese Erfindung bezieht sich auf einen dynamischen Direktzugriffsspeicher (DRAM – dynamic random access memory). Insbesondere bezieht sich die Erfindung auf ein System zum Ausgleichen (equalizing) von Potentialen auf Bitleitungen bei dynamischen Direktzugriffsspeichern.
- Viele elektronische Vorrichtungen und Systeme umfassen integrierte Schaltungen zur Speicherung von Daten während des Betriebs der Vorrichtungen. Beispielsweise können elektronische Vorrichtungen wie beispielsweise Computer, Druckvorrichtungen, Scanvorrichtungen, persönliche digitale Assistenten, Rechenvorrichtungen, Computer-Arbeitsstationen, Audio- und/oder Videovorrichtungen, Kommunikationsvorrichtungen wie beispielsweise Mobiltelefone sowie Router für Paketvermittlungsnetzwerke einen Speicher in Form von integrierten Schaltungen zum Zurückhalten von Daten als Teil ihres Betriebs umfassen. Vorteile einer Verwendung eines Integrierte-Schaltung-Speichers im Vergleich zu anderen Speicherformen umfassen eine Bewahrung von Raum und eine Miniaturisierung, ein Bewahren begrenzter Batterieressourcen, ein Verringern einer Zugriffszeit auf in dem Speicher gespeicherte Daten und ein Verringern der Kosten eines Zusammenbaus der elektronischen Vorrichtungen.
- Ein dynamischer Direktzugriffsspeicher („DRAM” – dynamic random access memory) ist ein Beispiel eines Integrierte-Schaltung-Speichers. Ein DRAM umfaßt in der Regel ein Array aus Halbleiterkondensatorzellen, von denen jede eine gewisse Menge einer elektrischen Ladung halten kann, die den logischen Wert eines gespeicherten Bits darstellt. Die Zellen in dem Array sind in der Regel in Reihen bzw. Zeilen und Spalten angeordnet. Jede Zelle befindet sich am Schnittpunkt einer Reihe und einer Spalte. Auf jede Zelle in dem DRAM-Array kann zugegriffen werden, indem gleichzeitig auf die sich schneidende Reihe und Spalte zugegriffen wird.
- Im Betrieb erfassen interne Verstärker in dem DRAM die Mengen an an den Kondensatoren gespeicherten elektrischen Ladungen. Auf der Basis der erfaßten elektrischen Ladungen stellen die Ausgänge der Erfassungsverstärker die logischen Werte der Bits, die in dem DRAM-Array gespeichert sind, dar. Auf diese Weise können die in dem Array gespeicherten Daten zur Verwendung durch andere integrierte Schaltungen in der elektronischen Vorrichtung aus der integrierten DRAM-Schaltung extrahiert werden. Ferner frischt eine andere interne Schaltungsanordnung an dem DRAM die Ladung an denjenigen Zellen auf, von denen die Erfassungsverstärker bestimmt haben, daß sie bereits eine elektrische Ladung halten. Auf diese Weise kompensiert der DRAM Lecks einer elektrischen Ladung aus den Halbleiterkondensatorzellen, beispielsweise ein Lecken in das Substrat der integrierten DRAM-Schaltung. Ein derartiges Lesen, Schreiben und Aufrechterhalten einer Ladung an den Zellen sind wesentliche interne Operationen des DRAM.
- Die Erfassungsverstärker sind durch Bitleitungen, die die Spalten des DRAM umfassen, mit den Zellen verbunden. Bevor er aus einer Zelle liest, entfernt der DRAM eine Restladung auf der Bitleitung, die die Zelle adressiert. Die Restladung ist von einem vorherigen Lesen einer anderen Zelle, die dieselbe Bitleitung verwendet, übriggeblieben. Der DRAM gleicht die Bitleitung aus, indem der die Bitleitung auf ein gemeinsames Potential vorlädt, bevor er aus der Zelle liest. Wenn der DRAM die Zelle adressiert, erhöht oder verringert die in der Zelle gespeicherte Ladung das Potential der Bitleitung bezüglich des gemeinsamen Potentials, wodurch der logische Wert des in der Zelle gespeicherten Bits angezeigt wird.
- Bitleitungen weisen jedoch einen Innenwiderstand, eine parasitäre Eigenkapazität und eine parasitäre Kapazität mit anderen Bitleitungen auf. Die Widerstände und Kapazitäten umfassen eine RC-Schaltung, deren Zeitkonstante die Ausgleichszeit zum Vorladen der Bitleitungen erhöht. Falls sie zu hoch ist, führt die Zeitkonstante zu einer langsameren Lesezeit für die integrierte DRAM-Schaltung, die die Verwendung der integrierten DRAM-Schaltung bei modernen elektronischen Hochgeschwindigkeitsvorrichtungen einschränkt. Während Taktgeschwindigkeiten für integrierte DRAM-Schaltungen zunehmen, verringert sich die minimale Zeit zwischen Befehlen, und die Ausgleichszeiten für Bitleitungen sollten ebenfalls abnehmen. Somit besteht ein Bedarf daran, die Vorladezeit für die Bitleitungen zu verringern.
- Aus der
US 6 292 416 B1 ist ein System zum Verringern der Vorladezeiten bei einem DRAM bekannt, bei der eine erste Vorladeschaltung am Anfang eines Paars aus Bitleitung und komplementärer Bitleitung und eine zweite Vorladeschaltung mittig bezüglich des Paars aus Bitleitung und komplementärer Bitleitung vorgesehen sind. - Es ist die Aufgabe der vorliegenden Erfindung, Bitleitungsausgleichssysteme zu schaffen, die verringerte Vorladezeiten bei integrierten DRAM-Schaltungen liefern.
- Diese Aufgabe wird durch Bitleitungsausgleichssysteme gemäß den Ansprüchen 1 und 2 gelöst.
- Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:
-
1 ein Diagramm, das eine bevorzugte Konfiguration einer Speicherzelle in einem DRAM-Array veranschaulicht; -
2 ein Diagramm, das eine bevorzugte Konfiguration eines Speicherabschnitts eines DRAM-Arrays veranschaulicht; -
3 ein Diagramm, das ein Bitleitungsausgleichssystem des Standes der Technik veranschaulicht; -
4 ein Diagramm, das ein bevorzugtes Bitleitungsausgleichssystem veranschaulicht; und -
5 ein Diagramm, das ein weiteres bevorzugtes Bitleitungsausgleichssystem veranschaulicht. -
1 ist ein Diagramm, das eine bevorzugte Konfiguration einer Speicherzelle10 in einem DRAM-Array veranschaulicht. Die Speicherzelle10 umfaßt bei diesem Beispiel einen Metalloxidhalbleiter-Transistor vom N-Typ („MOS”-Transistor vom N-Typ)12 und einen Kondensator14 . Der Transistor12 und der Kondensator14 können unter Verwendung von Herstellungstechniken, die Fachleiten auf dem Gebiet der DRAM-Herstellung bekannt sind, auf einem Substrat gebildet werden. Ein erstes Ende des Leitungsweges des MOS-Transistors12 ist mit einer Platte des Kondensators14 verbunden. Ein zweites Ende des Leitungsweges des MOS-Transistors12 ist mit einem Spaltenleitungsweg16 verbunden, der allen Zellen10 , die einer Spalte zugeordnet sind, gemein ist. Für MOS-Transistoren vom N-Typ12 wird das Ende des Leitungsweges, das relativ zu dem anderen Ende ein höheres Potential aufweist, von Fachleuten üblicherweise als „Drain” bezeichnet, und das andere Ende des Leitungsweges wird üblicherweise als „Source” bezeichnet. - Der Spaltenleitungsweg
16 wird von Fachleuten auf dem Gebiet der DRAM-Herstellung oft als „Bitleitung” bezeichnet. Das Gate des MOS-Transistors12 ist mit einem Reihenverbindungsweg18 verbunden, der allen Zellen10 , die einer Reihe zugeordnet sind, gemein ist. Der Reihenleitungsweg18 wird von Fachleiten auf dem Gebiet der DRAM-Herstellung oft als „Wortleitung” bezeichnet. Fachleute sollten erkennen, daß die Ausrichtung der Reihen und Spalten, wie sie in1 gezeigt ist, von der üblichen Bedeutung ihrer Ausrichtung um neunzig Grad gedreht ist, um die nachfolgend zu beschreibenden bevorzugten Ausführungsbeispiele ausführlicher zu beschreiben. - Der DRAM hält die andere Platte des Kondensators
14 auf einem Potential, das die Hälfte der Leistungsversorgungsspannung beträgt. Die interne Leistungsversorgungsspannung wird von Fachleuten als VCC bezeichnet. Ein Speichern eines logischen Wertes von Eins in der Zelle10 umfaßt ein Erhöhen der Bitleitung16 auf ein Potential von VCC und ein Erhöhen der Wortleitung18 auf ein höheres Potential, VCCP. VCCP ist ein Potential, das den Transistor12 befähigt, während des gesamten Ladungsvorgangs zu leiten. Der Transistor12 leitet, und die obere Platte des Kondensators14 wird auf ein Potential von VCC geladen. Ein Speichern eines logischen Wertes von Null in der Zelle10 umfaßt ein Verringern der Bitleitung16 auf ein Potential von Null und ein Erhöhen der Wortleitung18 auf VCCP. Der Transistor12 leitet, und die obere Platte des Kondensators14 wird durch den Transistor12 auf ein Nullpotential entladen. - Ein Lesen des in der Zelle
10 gespeicherten logischen Wertes umfaßt ein Erhöhen des Potentials auf der Wortleitung18 auf VCCP. Der Transistor12 leitet, wobei er Ladung zwischen dem Kondensator14 und der Bitleitung16 transferiert. Ein (nicht gezeigter) Erfassungsverstärker erfaßt eine Änderung des Potentials der Bitleitung16 , verstärkt die Änderung und liefert einen Ausgang, der repräsentativ für den logischen Wert ist, der in der Speicherzelle10 gespeichert wurde. Bei einem bevorzugten Ausführungsbeispiel der Speicherzelle10 wird die Bitleitung16 auf ein Potential von ½ VCC vorgeladen, bevor das Potential der Wortleitung18 ansteigt, um den Lesevorgang einzuleiten. Falls ein logischer Wert von Eins in der Zelle10 gespeichert wurde, wird erwartet, daß das Potential auf der oberen Platte des Kondensators14 größer ist als ein ½ VCC, wobei es aufgrund eines Lecks von VCC abgesunken ist. In diesem Fall steigt das Potential auf der Bitleitung16 von ½ VCC leicht an. Alternativ dazu, falls ein logischer Wert von Null in der Zelle10 gespeichert wurde, wird erwartet, daß das Potential auf der oberen Platte des Kondensators14 weniger als ½ VCC beträgt, wobei es aufgrund eines Lecks von Null angestiegen ist. In diesem Fall fällt das Potential auf der Bitleitung16 von ½ VCC etwas ab. Der Erfassungsverstärker erfaßt den leichten Anstieg oder Abfall des Potentials auf der Bitleitung16 und gibt ein Potential aus, das einem logischen Wert von Eins oder Null, je nachdem, entspricht. -
2 ist ein Diagramm, das eine bevorzugte Konfiguration eines Speicherabschnitts22 einer integrierten DRAM-Schaltung veranschaulicht. Ein Beispiel einer integrierten DRAM-Schaltung ist ein vierundsechzig-Megabit („Mb”)-DRAM-Array, wobei ein Megabit 220 Bits oder 1,048,576 Bits ist.2 veranschaulicht einen 4 Mb-Speicherabschnitt22 des DRAM-Arrays, wobei die 64 Mb aufweisende integrierte DRAM-Schaltung16 4 Mb-Speicherabschnitte umfaßt. Der Speicherabschnitt22 kann einen linken benachbarten Abschnitt (nicht gezeigt) und einen rechten benachbarten Abschnitt (nicht gezeigt) aufweisen. Die Abschnitte22 am Rand des Chips der integrierten DRAM-Schaltung weisen in der Regel keinen linken oder rechten benachbarten Abschnitt auf. Man sollte verstehen, daß das DRAM-Array der vorliegenden Erfindung nicht auf die Konfiguration von Speicherzellen10 in dem DRAM-Array20 , wie sie in2 gezeigt ist, beschränkt ist, und daß auch andere Konfiguration des DRAM-Arrays möglich sind. Beispielsweise kann jede Überkreuzung einer Bitleitung16 und einer Wortleitung18 mit einer Speicherzelle10 verbunden sein. - Ein Aufteilen der integrierten DRAM-Schaltung in Speicherabschnitte
22 liefert kürzere Bitleitungen und/oder Wortleitungen, als wenn die Leitungen über das gesamte DRAM-Array verlaufen würden. Lange Leitungen können große Widerstände, parasitäre Eigenkapazitäten und parasitäre Kapazitäten mit benachbarten Leitungen aufweisen, die die Leistungsfähigkeit des DRAM-Arrays verringern. Man sollte jedoch verstehen, daß die beispielhaften Speichergrößen von 64 Mb-DRAM-Arrays und 4 Mb-Abschnitten22 lediglich Veranschaulichungszwecken dienen und daß andere Array- und Abschnittsgrößen in Betracht gezogen werden. - Bei einer bevorzugten Anordnung von Bitleitungen in dem Abschnitt
22 treten abwechselnde Paare von Bitleitungen in entgegengesetzten Richtungen aus dem Abschnitt22 aus. Eine Auswahl von Bitleitungen tritt zur Rechten des Abschnitts22 aus dem Abschnitt22 aus. Diese Bitleitungen werden von Fachleuten als „rechte Bitleitungen”24 („RBLs”) und als „rechte komplementäre Bitleitungen”26 („bRBLs”) bezeichnet. Eine weitere Auswahl von Bitleitungen tritt zur Linken des Abschnitts22 aus dem Abschnitt22 aus. Diese Bitleitungen werden als „linke Bitleitungen”28 („LBLs”) und „linke komplementäre Bitleitungen”30 („bLBLs”) bezeichnet. Jede RBL24 und bRBL26 ist mit einem Erfassungsverstärker32 verbunden, der von Fachleuten als „rechter Erfassungsverstärker”32 bezeichnet wird. Jede LBL28 und bLBL30 ist mit einem Erfassungsverstärker34 verbunden, der von Fachleuten oft als „linker Erfassungsverstärker”34 bezeichnet wird. Bitleitungen, die mit komplementären Bitleitungen gepaart sind, werden von Fachleuten als „Bitleitungspaare” bezeichnet. Fachleute bezeichnen den in2 gezeigten Speicherabschnitt22 als Konfiguration einer „gefalteten Digitleitung”. - Bei einem bevorzugten Ausführungsbeispiel des DRAM-Arrays verwenden benachbarte Speicherabschnitte
22 Erfassungsverstärker32 ,34 gemeinsam. Beispielsweise verwenden RBLs24 und bRBLs26 des Abschnitts22 die Erfassungsverstärker32 gemeinsam mit den LBLs28 und bLBLs30 des rechten benachbarten Abschnitts. Ferner verwenden LBLs28 und bLBLs30 des Abschnitts22 die Erfassungsverstärker34 gemeinsam mit den RBLs24 und bRBLs26 des linken benachbarten Abschnitts. Dieses gemeinsame Verwenden von Erfassungsverstärkern32 ,34 verringert die Anzahl von für das DRAM-Array erforderlichen Erfassungsverstärkern32 ,34 um einen Faktor von ungefähr zwei. Falls das DRAM-Array zu einem Zeitpunkt nicht mehr als eine Wortleitung40 abfeuert, stoßen die Erfassungsverstärker32 ,34 nicht auf Ambiguitäten bezüglich dessen, aus welchem Abschnitt22 sie gerade lesen. - Der Speicherabschnitt
22 umfaßt Wortleitungstreiber (nicht gezeigt), die das Potential an den Gates der Transistoren12 in einer Reihe zum Lesen, Schreiben oder Auffrischen der Speicherzellen10 in dem Speicherabschnitt22 im wesentlichen auf VCCP erhöhen. Der Speicherabschnitt22 umfaßt ferner Schreibtreiber (nicht gezeigt) zum Erhöhen oder Verringern der Potentiale auf den Bitleitungen36 , die die Kondensatoren14 der Speicherzellen10 auf Potentiale laden, die logischen Werten von Eins oder Null entsprechen. - Bei dem in
2 gezeigten Speicherabschnitt22 ist eine Speicherzelle10 mit jedem Durchkreuzungspunkt einer Wortleitung40 und einer Bitleitung24 –30 verbunden. Der beispielhafte 4 Mb-Speicherabschnitt22 weist 1024 Wortleitungen40 auf, die mit WL<0> bis WL<1023> markiert sind. Ferner weist der Speicherabschnitt22 8192 Bitleitungen24 –30 auf, die selbst wiederum 2048 Quartette von Bitleitungen24 –30 aufweisen. Jedes Quartett umfaßt: eine LBL28 , wobei die 2048 LBLs28 mit LBL<0> bis LBL<2047> markiert sind; eine bLBL30 , wobei die 2048 bLBLs30 mit bLBL<0> bis bLBL<2047> markiert sind; eine RBL24 , wobei die 2048 RBLs24 mit RBL<0> bis RBL<2047> markiert sind; und eine bRBL26 , wobei die 2048 bRBLs26 mit bRBL<0> bis bRBL<2047> markiert sind. - Im Betrieb speichert eine Speicherzelle
10 , beispielsweise eine Speicherzelle42 an der Verbindungsstelle von WL<1020> und bRBL<2047>, einen logischen Wert. Um den in dieser Speicherzelle42 gespeicherten logischen Wert zu erfassen, erfaßt der rechte Erfassungsverstärker32 einen Potentialunterschied zwischen der RBL24 bei RBL<2047> und ihrer komplementären bRBL26 bei bRBL<2047>, wenn das Potential der Wortleitung40 bei WL<1020> erhöht wird, um den gespeicherten logischen Wert aus der Zelle42 auszulesen. Wie Fachleuten bekannt ist, verringert die Anordnung des Messens des Spannungsunterschieds zwischen komplementären Bitleitungen24 ,26 ein Rauschen an dem Erfassungsverstärker32 und verbessert die Effizienz des Lesevorgangs an der integrierten DRAM-Schaltung. - Bevor aus der Speicherzelle
42 gelesen wird, wird eine Restladung auf dem Bitleitungspaar24 ,26 beseitigt. Die Restladung ergibt sich aus Leseoperationen an anderen Zellen, die die Bitleitung ebenfalls verwenden. Falls der Erfassungsverstärker32 beispielsweise zuvor einen logischen Wert von Eins aus einer anderen Zelle auf bRBL<2047> gelesen hat, ist das Potential von bRBL<2047> höher als ½ VCC, da eine Ladung von der zuvor gelesenen Zelle auf die bRBL26 aufgebracht wird. Aufgrund der Innenkapazität der Bitleitung und der Eingangsimpedanz des Erfassungsverstärkers32 kann die Ladung auf der bRBL<2047> verbleiben. Wenn die Speicherzelle42 zum Lesen geöffnet wird, kann die Restspannung auf bRBL<2047> die Messung der Ladung, die in der Speicherzelle42 vorliegt, stören. Falls die Speicherzelle42 beispielsweise einen logischen Wert von Null speichert, sollte das Potential an dem Kondensator14 der Zelle42 knapp unter ½ VCC betragen. Eine positive Restladung auf der bRBL<2047> von dem vorherigen Lesen kann die Potentialdifferenz jedoch teilweise oder vollständig negieren und eine falsche Ablesung an dem Erfassungsverstärker32 ergeben. - Der DRAM gleicht das Bitleitungspaar
24 ,26 aus, indem er das Bitleitungspaar24 ,26 vor einem Lesen aus der Speicherzelle42 auf ein gemeinsames Potential vorlädt. Wenn der DRAM die Speicherzelle42 adressiert, verringert oder erhöht die in der Zelle42 gespeicherte Ladung das Potential des Bitleitungspaares24 ,26 bezüglich des gemeinsamen Potentials, wodurch der logische Wert des in der Zelle gespeicherten Bits angezeigt wird. - Man sollte jedoch verstehen, daß die Auswahl der Wortleitung
40 WL<1020>, der rechten Bitleitung24 RBL<2047>, der komplementären rechten Bitleitung26 bRBL<2047> und der Speicherzelle42 lediglich Veranschaulichungszwecken dienen und daß das Verfahren und System der vorliegenden Erfindung nicht auf diese Komponenten beschränkt sind. Beispielsweise kann die vorliegende Erfindung auch auf jegliches rechte oder linke Bitleitungspaar in einem DRAM-Array angewandt werden. - Bitleitungsausgleich
-
3 ist ein Diagramm, das ein bekanntes Bitleitungsausgleichssystem50 (Bitleitungen24 –30 ) veranschaulicht. Beispielsweise ist eine Ausgleichsschaltung52 –58 mit einem Ende eines rechten Bitleitungspaares24 ,26 und mit einer Spannungsquelle bei einem gemeinsamen Potential VBLEQ für die Bitleitungen24 ,26 , das nach dem Ausgleich erreicht werden soll, verbunden. Das Ende des Bitleitungspaares24 ,26 ist ein Ende der Bitleitung24 und ein Ende der komplementären Bitleitung26 , das dem Ende der Bitleitung24 entspricht. Ein typischer Wert für VBLEQ ist ein halbes VCC, da die Kondensatoren14 in den Speicherzellen42 über und unter ½ VCC geladen sind, um einen logischen Wert von Eins oder Null, je nachdem, zu speichern. - Das Bitleitungsausgleichssystem
50 arbeitet, wenn die Ausgleichsleitung54 ein hohes Potential, beispielsweise VCC, aufweist. Die Bitleitungen24 ,26 tauschen Ladung durch einen ersten leitenden Transistor52 aus, wobei der Ladungsfluß als ein erster Strom I1 gezeigt ist. Ferner fließt Ladung zu und von der Spannungsquelle zu der RBL24 als ein zweiter Strom I2 durch einen zweiten leitenden Transistor58 , und zu und von der Spannungsquelle zu der komplementären Bitleitung bRBL26 als ein dritter Strom I3 durch einen dritten leitenden Transistor56 . Da die bekannte Ausgleichsschaltung52 –58 mit einem Ende des Bitleitungspaares24 ,26 verbunden ist, findet der langsamste Ausgleich aufgrund der Widerstände und parasitären Kapazitäten der Bitleitungen24 ,26 an dem anderen Ende des Bitleitungspaares24 ,26 , das am weitesten von der Ausgleichsschaltung52 –58 entfernt ist, statt. Somit bringt die einzelne Ausgleichsschaltung52 –58 an einem Ende des Bitleitungspaares24 ,26 die vollständige Länge des Bitleitungspaares24 ,26 nicht so effizient wie möglich auf VBLEQ. -
4 ist ein Diagramm, das ein bevorzugtes Bitleitungsausgleichssystem70 veranschaulicht. Das Bitleitungsausgleichssystem70 umfaßt eine erste Ausgleichsschaltung52 –58 an einer ersten Position entlang des Bitleitungspaares24 ,26 und eine zweite Ausgleichsschaltung72 –78 an einer zweiten Position entlang des Bitleitungspaares24 ,26 . Die erste Position entlang des Bitleitungspaares24 ,26 bezieht sich auf eine erste Position auf der Bitleitung24 und eine erste Position auf der komplementären Bitleitung26 , die der ersten Position auf der Bitleitung24 entspricht. Die zweite Position entlang des Bitleitungspaares24 ,26 bezieht sich auf eine zweite Position auf der Bitleitung24 und eine zweite Position auf der komplementären Bitleitung26 , die der zweiten Position auf der Bitleitung24 entspricht. Die erste und die zweite Position entlang des Bitleitungspaares24 ,26 müssen nicht den Enden des Bitleitungspaares24 ,26 entsprechen. Bei einem bevorzugten Ausführungsbeispiel befindet sich die erste Position näher an einem Anfang der Bitleitung als die zweite Position, und die erste komplementäre Position befindet sich näher an einem Anfang der komplementären Bitleitung als die zweite komplementäre Position. - Das Bitleitungsausgleichssystem
70 arbeitet, wenn die Ausgleichsleitungen54 ,74 ein hohes Potential, beispielsweise VCC, aufweisen. Bei einem bevorzugten Ausführungsbeispiel sind die Ausgleichsleitungen54 ,74 eine gemeinsam verwendete Ausgleichsleitung, die gemeinsam mit den Gates der Transistoren52 ,56 ,58 ,72 ,76 ,78 elektrisch verbunden ist, wie in4 gezeigt ist. Bei dem bevorzugten System70 tauschen die Bitleitungen24 ,26 Ladung durch den ersten leitenden Transistor52 und durch einen vierten leitenden Transistor72 aus, wobei die Ladungsströme als erste Ströme I1A und I1B gezeigt sind. Es fließt auch Ladung zu und von der Spannungsquelle zu der RBL24 als zweite Ströme I2A und I2B durch den zweiten leitenden Transistor58 und einen fünften leitenden Transistor78 . Ladung fließt auch zu und von der Spannungsquelle zu der komplementären Bitleitung bRBL26 als dritte Ströme I3A und I3B durch den dritten leitenden Transistor56 und einen sechsten leitenden Transistor76 . Da das bevorzugte Ausgleichssystem70 mit zwei Positionen entlang des Bitleitungspaares24 ,26 und nicht nur mit einem Ende des Bitleitungspaares24 ,26 elektrisch verbunden ist, ist die Vorladungs- und Ausgleichszeit im Vergleich zu dem bekannten Ausgleichssystem50 der3 verringert. Die Ausgleichszeit ist verringert, da im Vergleich zu dem bekannten System50 mehr Wege vorliegen, auf denen Ladung zwischen dem Bitleitungspaar24 ,26 fließen kann. Die Vorladungszeit ist verringert, weil im Vergleich zu dem bekannten System50 Ladung an mehreren Positionen entlang des Bitleitungspaares24 ,26 zu und von der Spannungsquelle fließt. -
5 ist ein Diagramm, das ein weiteres bevorzugtes Bitleitungsausgleichssystem90 veranschaulicht. Das weitere Bitleitungsausgleichssystem90 umfaßt eine erste Ausgleichsschaltung52 –58 an einem Ende des Bitleitungspaares24 ,26 und einen Ausgleichstransistor92 an dem anderen Ende des Bitleitungspaares24 ,26 . Das Bitleitungsausgleichssystem90 arbeitet, wenn die Ausgleichsleitungen54 ,94 ein hohes Potential, z. B. VCC, aufweisen. Bei einem bevorzugten Ausführungsbeispiel sind die Ausgleichsleitungen54 ,94 eine gemeinsam verwendete Ausgleichsleitung, die gemeinsam mit den Gates der Transistoren52 ,56 ,58 ,92 elektrisch verbunden ist, wie in5 gezeigt ist. Bei dem System90 der5 tauschen die Bitleitungen24 ,26 eine Ladung durch den ersten leitenden Transistor52 und durch den Ausgleichstransistor92 aus, wobei die Ladungsströme als erste Ströme I1a und I1B gezeigt sind. Ferner fließt Ladung zu und von der Spannungsquelle zu der Bitleitung RBL24 als der zweite Strom I2 durch den zweiten leitenden Transistor58 , und zu und von der Spannungsquelle zu der komplementären Bitleitung bRBL26 als der dritte Strom I3 durch den dritten leitenden Transistor56 . Da das weitere Ausgleichssystem90 der5 mit beiden Enden des Bitleitungspaares24 ,26 verbunden ist, ist die Vorladungs- und Ausgleichszeit im Vergleich zu dem bekannten Ausgleichssystem50 der3 verringert. - Die Plazierung der Ausgleichsschaltungen
52 –58 ,72 –78 und/oder der Transistoren92 entlang des Bitleitungspaares24 ,26 kann von der Verteilung von Wortleitungen40 auf dem Speicherabschnitt22 der integrierten DRAM-Schaltung abhängen. Bei einer Struktur des Speicherarrays befinden sich die Ausgleichsschaltungen52 –58 ,72 –78 ,92 beispielsweise am Anfang und am Ende des Bitleitungspaares24 ,26 . Ein Plazieren der Ausgleichsschaltungen52 –58 ,72 –78 ,92 an beiden Enden kann Raum auf dem Speicherarray einsparen, indem nichts zwischen benachbarten Wortleitungen40 liegt. Alternativ dazu können die Ausgleichsschaltungen52 –58 ,72 –78 ,92 gleichmäßig entlang des Bitleitungspaares24 ,26 verteilt sein, beispielsweise bei einem Viertel und Dreivierteln der Entfernung entlang des Bitleitungspaares24 ,26 . Bei einem bevorzugten Ausführungsbeispiel für die Plazierung von mehreren Ausgleichsschaltungen52 –58 ,72 –78 , und/oder Transistoren92 entlang des Bitleitungspaares24 ,26 sind die Ausgleichsschaltungen52 –58 ,72 –78 und/oder Transistoren92 gleichmäßig entlang des Bitleitungspaares24 ,26 verteilt. - Man sollte jedoch verstehen, daß die Erfindung nicht auf Ausgleichsschaltungen und Ausgleichstransistoren, wie sie in
4 und5 gezeigt sind, beschränkt ist und daß auch andere Formen von Ausgleichsschaltungen zum Ermöglichen eines Ladungsflusses zwischen dem Bitleitungspaar24 ,26 und/oder zum Verbinden des Bitleitungspaares24 ,26 mit einer Spannungsquelle in Betracht gezogen werden. Beispielsweise können die Ausgleichsschaltungen CMOS-Übertragungsgatter umfassen, die Fachleuten bekannt sind. Alternativ kann die Ausgleichschaltung die Form jeder elektronischen Schaltung annehmen, die das Bitleitungspaar24 ,26 an einer Position entlang des Bitleitungspaares24 ,26 miteinander verbindet und/oder das Bitleitungspaar24 ,26 an der Position entlang des Bitleitungspaares24 ,26 mit einer Spannungsquelle verbindet. Eine derartige elektronische Schaltung verbindet, ansprechend auf ein hohes Potential auf einer Ausgleichsleitung, das Bitleitungspaar24 ,26 miteinander und/oder verbindet das Bitleitungspaar24 ,26 mit der Spannungsquelle.
Claims (7)
- Bitleitungsausgleichssystem zum Vorladen einer Bitleitung und einer komplementären Bitleitung auf ein Ausgleichspotential in einer integrierten DRAM-Schaltung, wobei das Bitleitungsausgleichssystem folgende Merkmale aufweist: eine erste Ausgleichsschaltung, die zwischen eine erste Position entlang der Bitleitung und eine entsprechende erste Position entlang der komplementären Bitleitung geschaltet ist; und eine zweite Ausgleichsschaltung, die zwischen eine zweite Position entlang der Bitleitung und eine entsprechende zweite Position entlang der komplementären Bitleitung geschaltet ist, wobei sich die erste Position näher an einem Anfang der Bitleitung als die zweite Position befindet, und wobei sich die erste komplementäre Position näher an einem Anfang der komplementären Bitleitung befindet als die zweite komplementäre Position, wobei die erste Position entlang der Bitleitung der Anfang der Bitleitung ist, und die entsprechende erste Position entlang der komplementären Bitleitung der Anfang der komplementären Bitleitung ist, und wobei die zweite Position entlang der Bitleitung ein Ende der Bitleitung ist, und die entsprechende zweite Position entlang der komplementären Bitleitung ein Ende der komplementären Bitleitung ist.
- Bitleitungsausgleichssystem zum Vorladen einer Bitleitung und einer komplementären Bitleitung auf ein Ausgleichspotential in einer integrierten DRAM-Schaltung, wobei das Bitleitungsausgleichssystem folgende Merkmale aufweist: eine erste Ausgleichsschaltung, die zwischen eine erste Position entlang der Bitleitung und eine entsprechende erste Position entlang der komplementären Bitleitung geschaltet ist; und eine zweite Ausgleichsschaltung, die zwischen eine zweite Position entlang der Bitleitung und eine entsprechende zweite Position entlang der komplementären Bitleitung geschaltet ist, wobei sich die erste Position näher an einem Anfang der Bitleitung als die zweite Position befindet, und wobei sich die erste komplementäre Position näher an einem Anfang der komplementären Bitleitung befindet als die zweite komplementäre Position, wobei die Entfernung zwischen der zweiten Position entlang der Bitleitung und einem Ende der Bitleitung im wesentlichen dieselbe ist wie die Entfernung zwischen der ersten Position entlang der Bitleitung und einem Anfang der Bitleitung, und bei dem die Entfernung zwischen der zweiten komplementären Position entlang der komplementären Bitleitung und einem der Ende der komplementären Bitleitung im wesentlichen dieselbe ist wie die Entfernung zwischen der ersten komplementären Position entlang der komplementären Bitleitung und einem Anfang der komplementären Bitleitung.
- Bitleitungsausgleichssystem gemäß Anspruch 1 oder 2, bei dem die erste Ausgleichsschaltung folgende Merkmale aufweist: einen ersten Transistor, der ein mit einer ersten Ausgleichsleitung verbundenes erstes Gate, eine mit der ersten Position entlang der Bitleitung verbundene erste Source und ein mit der entsprechenden ersten Position entlang der komplementären Bitleitung verbundenes erstes Drain aufweist; einen zweiten Transistor, der ein mit der ersten Ausgleichsleitung verbundenes zweites Gate, eine mit der ersten Position entlang der Bitleitung verbundene zweite Source und ein mit dem Ausgleichspotential verbundenes zweites Drain aufweist; und einen dritten Transistor, der ein mit der ersten Ausgleichsleitung verbundenes drittes Gate, eine mit der entsprechenden ersten Position entlang der komplementären Bitleitung verbundene dritte Source und ein mit dem Ausgleichspotential verbundenes drittes Drain aufweist.
- Bitleitungsausgleichssystem gemäß einem der Ansprüche 1 bis 3, bei dem die zweite Ausgleichsschaltung folgendes Merkmal aufweist: einen vierten Transistor, der ein mit einer zweiten Ausgleichsleitung verbundenes viertes Gate, eine mit der zweiten Position entlang der Bitleitung verbundene vierte Source und ein mit der entsprechenden zweiten Position auf der komplementären Bitleitung verbundenes viertes Drain aufweist.
- Bitleitungsausgleichssystem gemäß Anspruch 4, bei dem die erste Ausgleichsleitung und die zweite Ausgleichsleitung eine gemeinsam verwendete Ausgleichsleitung sind.
- Bitleitungsausgleichssystem gemäß Anspruch 4 oder 5, das ferner folgende Merkmale aufweist: einen fünften Transistor, der ein mit der zweiten Ausgleichsleitung verbundenes fünftes Gate, eine mit der zweiten Position entlang der Bitleitung verbundene fünfte Source und ein mit dem Ausgleichspotential verbundenes fünftes Drain aufweist; und einen sechsten Transistor, der ein mit der zweiten Ausgleichsleitung verbundenes sechstes Gate, eine mit der entsprechenden zweiten Position entlang der komplementären Bitleitung verbundene sechste Source und ein mit dem Ausgleichspotential verbundenes sechstes Drain aufweist.
- Bitleitungsausgleichssystem gemäß Anspruch 6, bei dem die erste Ausgleichsleitung und die zweite Ausgleichsleitung eine gemeinsam verwendete Ausgleichsleitung sind.
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