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Diese Erfindung bezieht sich auf
einen dynamischen Direktzugriffsspeicher (DRAM – dynamic random access memory).
Insbesondere bezieht sich die Erfindung auf ein System zum Ausgleichen (equalizing)
von Potentialen auf Bitleitungen bei dynamischen Direktzugriffsspeichern.
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Viele elektronische Vorrichtungen
und Systeme umfassen integrierte Schaltungen zur Speicherung von
Daten während
des Betriebs der Vorrichtungen. Beispielsweise können elektronische Vorrichtungen
wie beispielsweise Computer, Druckvorrichtungen, Scanvorrichtungen,
persönliche
digitale Assistenten, Rechenvorrichtungen, Computer-Arbeitsstationen,
Audio- und/oder Videovorrichtungen, Kommunikationsvorrichtungen
wie beispielsweise Mobiltelefone sowie Router für Paketvermittlungsnetzwerke
einen Speicher in Form von integrierten Schaltungen zum Zurückhalten
von Daten als Teil ihres Betriebs umfassen. Vorteile einer Verwendung
eines Integrierte-Schaltung-Speichers
im Vergleich zu anderen Speicherformen umfassen eine Bewahrung von
Raum und eine Miniaturisierung, ein Bewahren begrenzter Batterieressourcen,
ein Verringern einer Zugriffszeit auf in dem Speicher gespeicherte
Daten und ein Verringern der Kosten eines Zusammenbaus der elektronischen
Vorrichtungen.
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Ein dynamischer Direktzugriffsspeicher („DRAM" – dynamic random access memory)
ist ein Beispiel eines Integrierte-Schaltung-Speichers. Ein DRAM umfaßt in der
Regel ein Array aus Halbleiterkondensatorzellen, von denen jede
eine gewisse Menge einer elektrischen Ladung halten kann, die den
logischen Wert eines gespeicherten Bits darstellt. Die Zellen in
dem Array sind in der Regel in Reihen bzw. Zeilen und Spalten angeordnet.
Jede Zelle befindet sich am Schnittpunkt einer Reihe und einer Spalte.
Auf jede Zelle in dem DRAM-Array kann zugegriffen werden, indem
gleichzeitig auf die sich schneidende Reihe und Spalte zugegriffen
wird.
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Im Betrieb erfassen interne Verstärker in dem
DRAM die Mengen an an den Kondensatoren gespeicherten elektrischen
Ladungen. Auf der Basis der erfaßten elektrischen Ladungen
stellen die Ausgänge
der Erfassungsverstärker
die logischen Werte der Bits, die in dem DRAM-Array gespeichert
sind, dar. Auf diese Weise können
die in dem Array gespeicherten Daten zur Verwendung durch andere
integrierte Schaltungen in der elektronischen Vorrichtung aus der
integrierten DRAM-Schaltung extrahiert werden. Ferner frischt eine
andere interne Schaltungsanordnung an dem DRAM die Ladung an denjenigen Zellen
auf, von denen die Erfassungsverstärker bestimmt haben, daß sie bereits
eine elektrische Ladung halten. Auf diese Weise kompensiert der
DRAM Lecks einer elektrischen Ladung aus den Halbleiterkondensatorzellen,
beispielsweise ein Lecken in das Substrat der integrierten DRAM-Schaltung.
Ein derartiges Lesen, Schreiben und Aufrechterhalten einer Ladung
an den Zellen sind wesentliche interne Operationen des DRAM.
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Die Erfassungsverstärker sind
durch Bitleitungen, die die Spalten des DRAM umfassen, mit den Zellen
verbunden. Bevor er aus einer Zelle liest, entfernt der DRAM eine
Restladung auf der Bitleitung, die die Zelle adressiert. Die Restladung
ist von einem vorherigen Lesen einer anderen Zelle, die dieselbe Bitleitung
verwendet, übriggeblieben.
Der DRAM gleicht die Bitleitung aus, indem der die Bitleitung auf ein
gemeinsames Potential vorlädt,
bevor er aus der Zelle liest. Wenn der DRAM die Zelle adressiert,
erhöht
oder verringert die in der Zelle gespeicherte Ladung das Potential
der Bitleitung bezüglich
des gemeinsamen Potentials, wodurch der logische Wert des in der
Zelle gespeicherten Bits angezeigt wird.
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Bitleitungen weisen jedoch einen
Innenwiderstand, eine parasitäre
Eigenkapazität
und eine parasitäre
Kapazität
mit anderen Bitleitungen auf. Die Widerstände und Kapazitäten umfassen
eine RC-Schaltung, deren Zeitkonstante die Ausgleichszeit zum Vorladen
der Bitleitungen erhöht.
Falls sie zu hoch ist, führt
die Zeitkonstante zu einer langsameren Lesezeit für die integrierte
DRAM-Schaltung, die die Verwendung der integrierten DRAM-Schaltung
bei modernen elektronischen Hochgeschwindigkeitsvorrichtungen einschränkt. Während Taktgeschwindigkeiten
für integrierte
DRAM-Schaltungen zunehmen, verringert sich die minimale Zeit zwischen
Befehlen, und die Ausgleichszeiten für Bitleitungen sollten ebenfalls
abnehmen. Somit besteht ein Bedarf daran, die Vorladezeit für die Bitleitungen zu
verringern.
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Es ist die Aufgabe der vorliegenden
Erfindung, Bitleitungsausgleichssysteme zu schaffen, die verringerte
Vorladezeiten bei integrierten DRAM-Schaltungen liefern.
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Diese Aufgabe wird durch Bitleitungsausgleichssysteme
gemäß den Ansprüchen 1,
10 oder 13 gelöst.
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Ein Aspekt der Erfindung ist ein
Bitleitungsausgleichssystem zum Vorladen einer Bitleitung und einer
komplementären
Bitleitung auf ein Ausgleichspotential in einer integrierten DRAM-Schaltung.
Das Bitleitungsausgleichssystem umfaßt eine erste Ausgleichsschaltung,
die zwischen eine erste Position entlang der Bitleitung und eine
entsprechende erste Position entlang der komplementären Bitleitung
geschaltet ist. Das Bitleitungsausgleichssystem umfaßt ferner
eine zweite Ausgleichsschaltung, die zwischen eine zweite Position
entlang der Bitleitung und eine entsprechende zweite Position entlang
der komplementären
Bitleitung geschaltet ist. Die erste Position befindet sich näher an einem
Anfang der Bitleitung als die zweite Position, und die erste komplementäre Position
befindet sich näher
an einem Anfang der komplementären
Bitleitung als die zweite komplementäre Position.
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Ein weiterer Aspekt der Erfindung
ist ein Bitleitungsausgleichssystem zum Vorladen einer Bitleitung
und einer komplementären
Bitleitung auf ein Ausgleichspotential in einer integrierten DRAM-Schaltung.
Das Bitleitungsausgleichssystem umfaßt eine Einrichtung zum Austauschen
einer Ladung zwischen der Bitleitung und einem Ausgleichspotential
an einer ersten Position entlang der Bitleitung. Das System umfaßt ferner
eine Einrichtung zum Austauschen einer Ladung zwischen der komplementären Bitleitung
und dem Ausgleichspotential an einer entsprechenden ersten Position
entlang der komplementären
Bitleitung, und eine Einrichtung zum Austauschen einer Ladung zwischen einer
zweiten Position entlang der Bitleitung und einer entsprechenden
zweiten Position entlang der komplementären Bitleitung. Die erste Position
befindet sich näher
an einem Anfang der Bitleitung als die zweite Position, und die
erste komplementäre
Position befindet sich näher
an einem Anfang der komplementären
Bitleitung als die zweite komplementäre Position.
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Bevorzugte Ausführungsbeispiele der vorliegenden
Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden
Zeichnungen näher
erläutert.
Es zeigen:
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1 ein
Diagramm, das eine bevorzugte Konfiguration einer Speicherzelle
in einem DRAM-Array veranschaulicht;
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2 ein
Diagramm, das eine bevorzugte Konfiguration eines Speicherabschnitts
eines DRAM-Arrays veranschaulicht;
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3 ein
Diagramm, das ein Bitleitungsausgleichssystem des Standes der Technik
veranschaulicht;
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4 ein
Diagramm, das ein bevorzugtes Bitleitungsausgleichssystem veranschaulicht;
und
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5 ein
Diagramm, das ein weiteres bevorzugtes Bitleitungsausgleichssystem
veranschaulicht.
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1 ist
ein Diagramm, das eine bevorzugte Konfiguration einer Speicherzelle 10 in
einem DRAM-Array veranschaulicht. Die Speicherzelle 10 umfaßt bei diesem
Beispiel einen Metalloxidhalbleiter-Transistor vom N-Typ („MOS"-Transistor vom N-Typ) 12 und
einen Kondensator 14. Der Transistor 12 und der
Kondensator 14 können
unter Verwendung von Herstellungstechniken, die Fachleiten auf dem
Gebiet der DRAM-Herstellung bekannt sind, auf einem Substrat gebildet
werden. Ein erstes Ende des Leitungsweges des MOS-Transistors 12 ist
mit einer Platte des Kondensators 14 verbunden. Ein zweites Ende
des Leitungsweges des MOS-Transistors 12 ist mit
einem Spaltenleitungsweg 16 verbunden, der allen Zellen 10,
die einer Spalte zugeordnet sind, gemein ist. Für MOS-Transistoren vom N-Typ 12 wird das
Ende des Leitungsweges, das relativ zu dem anderen Ende ein höheres Potential
aufweist, von Fachleuten üblicherweise
als „Drain" bezeichnet, und das
andere Ende des Leitungsweges wird üblicherweise als „Source" bezeichnet.
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Der Spaltenleitungsweg 16 wird
von Fachleuten auf dem Gebiet der DRAM-Herstellung oft als „Bitleitung" bezeichnet. Das
Gate des MOS-Transistors 12 ist mit einem Reihenverbindungsweg 18 verbunden,
der allen Zellen 10, die einer Reihe zugeordnet sind, gemein
ist. Der Reihenleitungsweg 18 wird von Fachleiten auf dem
Gebiet der DRAM-Herstellung oft als „Wortleitung" bezeichnet. Fachleute
sollten erkennen, daß die
Ausrichtung der Reihen und Spalten, wie sie in 1 gezeigt ist, von der üblichen Bedeutung
ihrer Ausrichtung um neunzig Grad gedreht ist, um die nachfolgend
zu beschreibenden bevorzugten Ausführungsbeispiele ausführlicher
zu beschreiben.
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Der DRAM hält die andere Platte des Kondensators 14 auf
einem Potential, das die Hälfte
der Leistungsversorgungsspannung beträgt. Die interne Leistungsversorgungsspannung
wird von Fachleuten als VCC bezeichnet.
Ein Speichern eines logischen Wertes von Eins in der Zelle 10 umfaßt ein Erhöhen der
Bitleitung 16 auf ein Potential von VCC und
ein Erhöhen
der Wortleitung 18 auf ein höheres Potential, VCCP.
VCCP ist ein Potential, das den Transistor 12 befähigt, während des
gesamten Ladungsvorgangs zu leiten. Der Transistor 12 leitet,
und die obere Platte des Kondensators 14 wird auf ein Potential
von VCC geladen. Ein Speichern eines logischen
Wertes von Null in der Zelle 10 umfaßt ein Verringern der Bitleitung 16 auf
ein Potential von Null und ein Erhöhen der Wortleitung 18 auf
VCCP. Der Transistor 12 leitet, und
die obere Platte des Kondensators 14 wird durch den Transistor 12 auf
ein Nullpotential entladen.
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Ein Lesen des in der Zelle 10 gespeicherten logischen
Wertes umfaßt
ein Erhöhen
des Potentials auf der Wortleitung 18 auf VCCP.
Der Transistor 12 leitet, wobei er Ladung zwischen dem
Kondensator 14 und der Bitleitung 16 transferiert.
Ein (nicht gezeigter) Erfassungsverstärker erfaßt eine Änderung des Potentials der
Bitleitung 16, verstärkt
die Änderung
und liefert einen Ausgang, der repräsentativ für den logischen Wert ist, der
in der Speicherzelle 10 gespeichert wurde. Bei einem bevorzugten
Ausführungsbeispiel
der Speicherzelle 10 wird die Bitleitung 16 auf ein
Potential von ½ VCC vorgeladen, bevor das Potential der Wortleitung 18 ansteigt,
um den Lesevorgang einzuleiten. Falls ein logischer Wert von Eins in
der Zelle 10 gespeichert wurde, wird erwartet, daß das Potential
auf der oberen Platte des Kondensators 14 größer ist
als ein ½ VCC, wobei es aufgrund eines Lecks von VCC abgesunken ist. In diesem Fall steigt das
Potential auf der Bitleitung 16 von ½ VCC leicht an.
Alternativ dazu, falls ein logischer Wert von Null in der Zelle 10 gespeichert
wurde, wird erwartet, daß das
Potential auf der oberen Platte des Kondensators 14 weniger
als ½ VCC beträgt,
wobei es aufgrund eines Lecks von Null angestiegen ist. In diesem
Fall fällt
das Potential auf der Bitleitung 16 von ½ VCC etwas ab. Der Erfassungsverstärker erfaßt den leichten Anstieg
oder Abfall des Potentials auf der Bitleitung 16 und gibt
ein Potential aus, das einem logischen Wert von Eins oder Null,
je nachdem, entspricht.
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2 ist
ein Diagramm, das eine bevorzugte Konfiguration eines Speicherabschnitts 22 einer
integrierten DRAM-Schaltung
veranschaulicht. Ein Beispiel einer integrierten DRAM-Schaltung
ist ein vierundsechzig-Megabit („Mb")-DRAM-Array, wobei ein Megabit 220 Bits
oder 1,048,576 Bits ist. 2 veranschaulicht
einen 4Mb-Speicherabschnitt 22 des DRAM-Arrays, wobei die 64Mb aufweisende
integrierte DRAM-Schaltung 16 4Mb-Speicherabschnitte umfaßt. Der
Speicherabschnitt 22 kann einen linken benachbarten Abschnitt
(nicht gezeigt) und einen rechten benachbarten Abschnitt (nicht
gezeigt) aufweisen. Die Abschnitte 22 am Rand des Chips
der integrierten DRAM-Schaltung weisen in der Regel keinen linken
oder rechten benachbarten Abschnitt auf. Man sollte verstehen, daß das DRAM-Array
der vorliegenden Erfindung nicht auf die Konfiguration von Speicherzellen 10 in
dem DRAM-Array 20, wie sie in 2 gezeigt ist, beschränkt ist, und daß auch andere
Konfiguration des DRAM-Arrays möglich
sind. Beispielsweise kann jede Überkreuzung
einer Bitleitung 16 und einer Wortleitung 18 mit
einer Speicherzelle 10 verbunden sein.
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Ein Aufteilen der integrierten DRAM-Schaltung
in Speicherabschnitte 22 liefert kürzere Bitleitungen und/oder
Wortleitungen, als wenn die Leitungen über das gesamte DRAM-Array
verlaufen würden.
Lange Leitungen können
große
Widerstände, parasitäre Eigenkapazitäten und
parasitäre
Kapazitäten
mit benachbarten Leitungen aufweisen, die die Leistungsfähigkeit
des DRRM-Arrays verringern. Man sollte jedoch verstehen, daß die beispielhaften Speichergrößen von
64Mb-DRAM-Arrays und 4Mb-Abschnitten 22 lediglich
Veranschaulichungszwecken dienen und daß andere Array- und Abschnittsgrößen in Betracht
gezogen werden.
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Bei einer bevorzugten Anordnung von
Bitleitungen in dem Abschnitt 22 treten abwechselnde Paare
von Bitleitungen in entgegengesetzten Richtungen aus dem Abschnitt 22 aus.
Eine Auswahl von Bitleitungen tritt zur Rechten des Abschnitts 22 aus dem
Abschnitt 22 aus. Diese Bitleitungen werden von Fachleuten
als „rechte
Bitleitungen" 24 („RBLs") und als „rechte
komplementäre
Bitleitungen" 26 („bRBLs") bezeichnet. Eine
weitere Auswahl von Bitleitungen tritt zur Linken des Abschnitts 22 aus
dem Abschnitt 22 aus. Diese Bitleitungen werden als „linke
Bitleitungen" 28
(„LBLs") und „linke
komplementäre
Bitleitungen" 30 („bLBLs") bezeichnet. Jede
RBL 24 und bRBL 26 ist mit einem Erfassungsverstärker 32 verbunden,
der von Fachleuten als „rechter
Erfassungsverstärker" 32 bezeichnet
wird. Jede LBL 28 und bLBL 30 ist mit einem Erfassungsverstärker 34 verbunden,
der von Fachleuten oft als „linker
Erfassungsverstärker" 34 bezeichnet
wird. Bitleitungen, die mit komplementären Bitleitungen gepaart sind, werden
von Fachleuten als „Bitleitungspaare" bezeichnet. Fachleute
bezeichnen den in 2 gezeigten
Speicherabschnitt 22 als Konfiguration einer „gefalteten
Digitleitung".
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Bei einem bevorzugten Ausführungsbeispiel des
DRAM-Arrays verwenden benachbarte Speicherabschnitte 22 Erfassungsverstärker 32, 34 gemeinsam.
Beispielsweise verwenden RBLs 24 und bRBLs 26 des
Abschnitts 22 die Erfassungsverstärker 32 gemeinsam
mit den LBLs 28 und bLBLs 30 des rechten benachbarten
Abschnitts. Ferner verwenden LBLs 28 und bLBLs 30 des
Abschnitts 22 die Erfassungsverstärker 34 gemeinsam
mit den RBLs 24 und bRBLs 26 des linken benachbarten
Abschnitts. Dieses gemeinsame Verwenden von Erfassungsverstärkern 32, 34 verringert
die Anzahl von für das
DRAM-Array erforderlichen Erfassungsverstärkern 32, 34 um
einen Faktor von ungefähr
zwei. Falls das DRAM-Array zu einem Zeitpunkt nicht mehr als eine
Wortleitung 40 abfeuert, stoßen die Erfassungsverstärker 32, 34 nicht
auf Ambiguitäten
bezüglich dessen,
aus welchem Abschnitt 22 sie gerade lesen.
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Der Speicherabschnitt 22 umfaßt Wortleitungstreiber
(nicht gezeigt), die das Potential an den Gates der Transistoren 12 in
einer Reihe zum Lesen, Schreiben oder Auffrischen der Speicherzellen 10 in dem
Speicherabschnitt 22 im wesentlichen auf VCCP erhöhen. Der
Speicherabschnitt 22 umfaßt ferner Schreibtreiber (nicht
gezeigt) zum Erhöhen
oder Verringern der Potentiale auf den Bitleitungen 36,
die die Kondensatoren 14 der Speicherzellen 10 auf
Potentiale laden, die logischen Werten von Eins oder Null entsprechen.
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Bei dem in 2 gezeigten Speicherabschnitt 22 ist
eine Speicherzelle 10 mit jedem Durchkreuzungspunkt einer
Wortleitung 40 und einer Bitleitung 24-30 verbunden.
Der beispielhafte 4Mb-Speicherabschnitt 22 weist 1024 Wortleitungen 40 auf, die
mit WL<0> bis WL<1023> markiert sind. Ferner weist
der Speicherabschnitt 22 8192 Bitleitungen 24-30 auf,
die selbst wiederum 2048 Quartette von Bitleitungen 24-30 aufweisen.
Jedes Quartett umfaßt eine
LBL 28, wobei die 2048 LBLs 28 mit LBL<0> bis LBL<2047> markiert sind; eine
bLBL 30, wobei die 2048 bLBLs 30 mit bLBL<0> bis bLBL<2047> markiert sind; eine
RBL 24, wobei die 2048 RBLs 24 mit RBL<0> bis RBL<2047> markiert sind; und
eine bRBL 26, wobei die 2048 bRBLs 26 mit bRBL<0> bis bRBL<2047> markiert sind.
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Im Betrieb speichert eine Speicherzelle 10, beispielsweise
eine Speicherzelle 42 an der Verbindungsstelle von WL<1020> und bRBL<2047>, einen logischen Wert.
Um den in dieser Speicherzelle 42 gespeicherten logischen
Wert zu erfassen, erfaßt
der rechte Erfassungsverstärker 32 einen
Potentialunterschied zwischen der RBL 24 bei RBL<2047> und ihrer komplementären bRBL 26 bei
bRBL<2047>, wenn das Potential
der Wortleitung 40 bei WL<1020> erhöht wird,
um den gespeicherten logischen Wert aus der Zelle 42 auszulesen.
Wie Fachleuten bekannt ist, verringert die Anordnung des Messens
des Spannungsunterschieds zwischen komplementären Bitleitungen 24, 26 ein
Rauschen an dem Erfassungsverstärker 32 und
verbessert die Effizienz des Lesevorgangs an der integrierten DRAM-Schaltung.
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Bevor aus der Speicherzelle 42 gelesen
wird, wird eine Restladung auf dem Bitleitungspaar 24, 26 beseitigt.
Die Restladung ergibt sich aus Leseoperationen an anderen Zellen,
die die Bitleitung ebenfalls verwenden. Falls der Erfassungsverstärker 32 beispielsweise
zuvor einen logischen Wert von Eins aus einer anderen Zelle auf
bRBL<2047> gelesen hat, ist das
Potential von bRBL<2047> höher als ½ VCC,
da eine Ladung von der zuvor gelesenen Zelle auf die bRBL 26 aufgebracht
wird. Aufgrund der Innenkapazität
der Bitleitung und der Eingangsimpedanz des Erfassungsverstärkers 32 kann
die Ladung auf der bRBL<2047> verbleiben. Wenn die
Speicherzelle 42 zum Lesen geöffnet wird, kann die Restspannung
auf bRBL<2047> die Messung der Ladung,
die in der Speicherzelle 42 vorliegt, stören. Falls
die Speicherzelle 42 beispielsweise einen logischen Wert
von Null speichert, sollte das Potential an dem Kondensator 14 der
Zelle 42 knapp unter ½ VCC betragen. Eine positive Restladung auf
der bRBL<2047> von dem vorherigen
Lesen kann die Potentialdifferenz jedoch teilweise oder vollständig negieren
und eine falsche Ablesung an dem Erfassungsverstärker 32 ergeben.
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Der DRAM gleicht das Bitleitungspaar 24, 26 aus,
indem er das Bitleitungspaar 24, 26 vor einem Lesen
aus der Speicherzelle 42 auf ein gemeinsames Potential
vorlädt.
Wenn der DRAM die Speicherzelle 42 adressiert, verringert
oder erhöht
die in der Zelle 42 gespeicherte Ladung das Potential des
Bitleitungspaares 24, 26 bezüglich des gemeinsamen Potentials,
wodurch der logische Wert des in der Zelle gespeicherten Bits angezeigt
wird.
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Man sollte jedoch verstehen, daß die Auswahl
der Wortleitung 40 WL<1020>, der rechten Bitleitung 24 RBL<2047>, der komplementären rechten Bitleitung 26 bRBL<2047> und der Speicherzelle 42 lediglich
Veranschaulichungszwecken dienen und daß das Verfahren und System
der vorliegenden Erfindung nicht auf diese Komponenten beschränkt sind.
Beispielsweise kann die vorliegende Erfindung auch auf jegliches
rechte oder linke Bitleitungspaar in einem DRAM-Array angewandt
werden.
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Bitleitungsausgleich
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3 ist
ein Diagramm, das ein bekanntes Bitleitungsausgleichssystem 50 (Bitleitungen 24-30) veranschaulicht.
Beispielsweise ist eine Ausgleichsschaltung 52-58 mit einem
Ende eines rechten Bitleitungspaares 24, 26 und
mit einer Spannungsquelle bei einem gemeinsamen Potential VBLEQ für
die Bitleitungen 24, 26, das nach dem Ausgleich
erreicht werden soll, verbunden. Das Ende des Bitleitungspaares 24, 26 ist
ein Ende der Bitleitung 24 und ein Ende der komplementären Bitleitung 26,
das dem Ende der Bitleitung 24 entspricht. Ein typischer
Wert für
VBLEQ ist ein halbes VCC, da die Kondensatoren 14 in
den Speicherzellen 42 über
und unter ½ VCC geladen sind, um einen logischen Wert
von Eins oder Null, je nachdem, zu speichern.
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Das Bitleitungsausgleichssystem 50 arbeitet, wenn
die Ausgleichsleitung 54 ein hohes Potential, beispielsweise
VCC, aufweist. Die Bitleitungen 24, 26 tauschen
Ladung durch einen ersten leitenden Transistor 52 aus,
wobei der Ladungsfluß als
ein erster Strom I1 gezeigt ist. Ferner
fließt
Ladung zu und von der Spannungsquelle zu der RBL 24 als
ein zweiter Strom I2 durch einen zweiten leitenden Transistor 58, und
zu und von der Spannungsquelle zu der komplementären Bitleitung bRBL 26 als
ein dritter Strom I3 durch einen dritten
leitenden Transistor 56. Da die bekannte Ausgleichsschaltung 52-58 mit
einem Ende des Bitleitungspaares 24, 26 verbunden
ist, findet der langsamste Ausgleich aufgrund der Widerstände und parasitären Kapazitäten der
Bitleitungen 24, 26 an dem anderen Ende des Bitleitungspaares 24, 26,
das am weitesten von der Ausgleichsschaltung 52-58 entfernt
ist, statt. Somit bringt die einzelne Ausgleichsschaltung 52-58 an
einem Ende des Bitleitungspaares 24, 26 die vollständige Länge des
Bitleitungspaares 24, 26 nicht so effizient wie
möglich
auf VBLEQ.
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4 ist
ein Diagramm, das ein bevorzugtes Bitleitungsausgleichssystem 70 veranschaulicht.
Das Bitleitungsausgleichssystem 70 umfaßt eine erste Ausgleichsschaltung 52-58 an
einer ersten Position entlang des Bitleitungspaares 24, 26 und
eine zweite Ausgleichsschaltung 72-78 an einer zweiten
Position entlang des Bitleitungspaares 24, 26.
Die erste Position entlang des Bitleitungspaares 24, 26 bezieht
sich auf eine erste Position auf der Bitleitung 24 und
eine erste Position auf der komplementären Bitleitung 26, die
der ersten Position auf der Bitleitung 24 entspricht. Die
zweite Position entlang des Bitleitungspaares 24, 26 bezieht
sich auf eine zweite Position auf der Bitleitung 24 und
eine zweite Position auf der komplementären Bitleitung 26,
die der zweiten Position auf der Bitleitung 24 entspricht.
Die erste und die zweite Position entlang des Bitleitungspaares 24, 26 müssen nicht
den Enden des Bitleitungspaares 24, 26 entsprechen.
Bei einem bevorzugten Ausführungsbeispiel
befindet sich die erste Position näher an einem Anfang der Bitleitung
als die zweite Position, und die erste komplementäre Position
befindet sich näher
an einem Anfang der komplementären
Bitleitung als die zweite komplementäre Position.
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Das Bitleitungsausgleichssystem 70 arbeitet, wenn
die Ausgleichsleitungen 54, 74 ein hohes Potential,
beispielsweise VCC, aufweisen. Bei einem
bevorzugten Ausführungsbeispiel
sind die Ausgleichsleitungen 54, 74 eine gemeinsam
verwendete Ausgleichsleitung, die gemeinsam mit den Gates der Transistoren 52, 56, 58, 72, 76, 78 elektrisch
verbunden ist, wie in 4 gezeigt
ist. Bei dem bevorzugten System 70 tauschen die Bitleitungen 24, 26 Ladung durch
den ersten leitenden Transistor 52 und durch einen vierten
leitenden Transistor 72 aus, wobei die Ladungsströme als erste
Ströme
I1A und I1B gezeigt sind.
Es fließt
auch Ladung zu und von der Spannungsquelle zu der RBL 24 als
zweite Ströme
I2A und I2B durch
den zweiten leitenden Transistor 58 und einen fünften leitenden
Transistor 78. Ladung fließt auch zu und von der Spannungsquelle
zu der komplementären
Bitleitung bRBL 26 als dritte Ströme I3A und
I3B durch den dritten leitenden Transistor 56 und einen
sechsten leitenden Transistor 76. Da das bevorzugte Ausgleichssystem 70 mit
zwei Positionen entlang des Bitleitungspaares 24, 26 und
nicht nur mit einem Ende des Bitleitungspaares 24, 26 elektrisch
verbunden ist, ist die Vorladungs- und Ausgleichszeit im Vergleich
zu dem bekannten Ausgleichssystem 50 der 3 verringert. Die Ausgleichszeit ist
verringert, da im Vergleich zu dem bekannten System 50 mehr
Wege vorliegen, auf denen Ladung zwischen dem Bitleitungspaar 24, 26 fließen kann.
Die Vorladungszeit ist verringert, weil im Vergleich zu dem bekannten
System 50 Ladung an mehreren Positionen entlang des Bitleitungspaares 24, 26 zu
und von der Spannungsquelle fließt.
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5 ist
ein Diagramm, das ein weiteres bevorzugtes Bitleitungsausgleichssystem 90 veranschaulicht.
Das weitere Bitleitungsausgleichssystem 90 umfaßt eine
erste Ausgleichsschaltung 52-58 an einem Ende des Bitleitungspaares 24, 26 und
einen Ausgleichstransistor 92 an dem anderen Ende des Bitleitungspaares 24, 26.
Das Bitleitungsausgleichssystem 90 arbeitet, wenn die Ausgleichsleitungen 54, 94 ein
hohes Potential, z.B. VCC, aufweisen. Bei
einem bevorzugten Ausführungsbeispiel
sind die Ausgleichsleitungen 54, 94 eine gemeinsam
verwendete Ausgleichsleitung, die gemeinsam mit den Gates der Transistoren 52, 56, 58, 92 elektrisch
verbunden ist, wie in 5 gezeigt
ist. Bei dem System 90 der 5 tauschen
die Bitleitungen 24, 26 eine Ladung durch den
ersten leitenden Transistor 52 und durch den Ausgleichstransistor 92 aus,
wobei die Ladungsströme
als erste Ströme
I1a und I1B gezeigt
sind. Ferner fließt
Ladung zu und von der Spannungsquelle zu der Bitleitung RBL 24 als
der zweite Strom I2 durch den zweiten leitenden
Transistor 58, und zu und von der Spannungsquelle zu der
komplementären
Bitleitung bRBL 26 als der dritte Strom I3 durch
den dritten leitenden Transistor 56. Da das weitere Ausgleichssystem 90 der 5 mit beiden Enden des Bitleitungspaares 24, 26 verbunden
ist, ist die Vorladungsund Ausgleichszeit im Vergleich zu dem bekannten Ausgleichssystem 50 der 3 verringert.
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Die Plazierung der Ausgleichsschaltungen 52-58, 72-78 und/oder
der Transistoren 92 entlang des Bitleitungspaares 24, 26 kann
von der Verteilung von Wortleitungen 40 auf dem Speicherabschnitt 22 der
integrierten DRAM-Schaltung abhängen.
Bei einer Struktur des Speicherarrays befinden sich die Ausgleichsschaltungen 52-58, 72-78, 92 beispielsweise
am Anfang und am Ende des Bitleitungspaares 24, 26.
Ein Plazieren der Ausgleichsschaltungen 52-58, 72-78, 92 an
beiden Enden kann Raum auf dem Speicherarray einsparen, indem nichts
zwischen benachbarten Wortleitungen 40 liegt. Alternativ
dazu können
die Ausgleichsschaltungen 52-58, 72-78, 92 gleichmäßig entlang
des Bitleitungspaares 24, 26 verteilt sein, beispielsweise
bei einem Viertel und Dreivierteln der Entfernung entlang des Bitleitungspaares 24, 26.
Bei einem bevorzugten Ausführungsbeispiel
für die
Plazierung von mehreren Ausgleichsschaltungen 52-58, 72-78,
und/oder Transistoren 92 entlang des Bitleitungspaares 24, 26 sind die
Ausgleichsschaltungen 52-58, 72-78 und/oder Transistoren 92 gleichmäßig entlang
des Bitleitungspaares 24, 26 verteilt.
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Man sollte jedoch verstehen, daß die Erfindung
nicht auf Ausgleichsschaltungen und Ausgleichstransistoren, wie
sie in 4 und 5 gezeigt sind, beschränkt ist
und daß auch
andere Formen von Ausgleichsschaltungen zum Ermöglichen eines Ladungsflusses
zwischen dem Bitleitungspaar 24, 26 und/oder zum
Verbinden des Bitleitungspaares 24, 26 mit einer
Spannungsquelle in Betracht gezogen werden. Beispielsweise können die
Ausgleichsschaltungen CMOS-Übertragungsgatter
umfassen, die Fachleuten bekannt sind. Alternativ kann die Ausgleichschaltung
die Form jeder elektronischen Schaltung annehmen, die das Bitleitungspaar 24, 26 an
einer Position entlang des Bitleitungspaares 24, 26 miteinander
verbindet und/oder das Bitleitungspaar 24, 26 an
der Position entlang des Bitleitungspaares 24, 26 mit
einer Spannungsquelle verbindet. Eine derartige elektronische Schaltung
verbindet, ansprechend auf ein hohes Potential auf einer Ausgleichsleitung, das
Bitleitungspaar 24, 26 miteinander und/oder verbindet
das Bitleitungspaar 24, 26 mit der Spannungsquelle.