DE69016577T2 - Halbleiterspeicheranordnung. - Google Patents

Description

• Die vorliegende Erfindung bezieht sich auf Verbesserungen von Leseverstärkerschaltungen bei einer dynamischen Schreib-Lese- Halbleiterspeichereinrichtung.
• In den letzten Jahren gab es einen beachtlichen Anstieg bei der Speicherkapazität und der Betriebsgeschwindigkeit, die bei Halbleiterspeichern möglich sind, und das Anwendungsgebiet derartiger Speicher wächst rasch. Von den verschiedenen Arten von Halbleiterspeichereinrichtungen besitzt die dynamische Schreib-Lese- (im folgenden mit DRAM abgekürzt)-Halbleiterspeichereinrichtung die Vorteile eines einfachen Schaltungsaufbaus und einer leichten Ausführung in integrierter Schaltungsform, in Verbindung mit niedrigen Herstellungskosten. Aus diesen Gründen ist die DRAM- Halbleiterspeichereinrichtung der Haupttyp von Speicher, der zum Erreichen einer sehr großen Speicherkapazität verwendet wird. In den letzten Jahren wurde ein technischer Schwerpunkt auf ein Ausführen von DRAMs mit einer sehr großen Speicherkapazität in Verbindung mit einer hohen Betriebsgeschwindigkeit und einem niedrigen Energieverbrauch gelegt. Einer der wichtigsten technischen Punkte beim Erreichen einer derartigen Kombination aus hoher Geschwindigkeit und niedrigem Energieverbrauch bei einem Großspeicher-DRAM besteht in der Verwendung von Leseverstärkerschaltungen (zum Auslesen gespeicherter Daten aus dem Speicher), die eine hohe Betriebsgeschwindigkeit und einen niedrigen Energieverbrauch besitzen. Derartige Leseverstärkerschaltungen müssen in der Lage sein, die extremen Niedrigpegel-Signale, die beim Lesen der Speicherzellen erzeugt werden, zu verstärken, und verschiedene Techniken wurden dafür übernommen.
• Eine Art einer Leseverstärkerschaltung, die beim Stand der Technik bei einer derartigen Halbleiterspeichereinrichtung weitverbreitet angewendet wird, wird im folgenden mit Bezug auf Fig. 1 beschrieben. Dies ist ein Beispiel der Verwendung einer herkömmlichen CMOS(Komplementär-Metall-Oxid-Halbleiter)-Leseverstärkerschaltung bei einem DRAM. Eine derartige Schaltung wird aufgrund der Vorteile eines einfachen Schaltungsaufbaus und einer hohen Betriebsgeschwindigkeit in Verbindung mit einem niedrigen Energieverbrauch weitverbreitet angewendet. In Fig. 1 besitzt das DRAM 1024 Spalten von Speicherzellen, wobei zwei Reihen der Speicherzellen gezeigt und Spalten 3 bis 1023 aus der Zeichnung weggelassen sind (die Reihen und Spalten sind in der Zeichnung vertikal bzw. horizontal ausgerichtet). Jeweilige Leseverstärkerschaltungen sind für jede dieser Spalten vorgesehen, wobei die Leseverstärkerschaltungen der ersten, zweiten und 1024sten Spalte mit Bezugszeichen 21, 22 bzw. 23 bezeichnet sind, während die Schaltung weiter einen Reihendecodierer zum Durchführen einer Reihenauswahl und Leseverstärkerschaltungs- Treiberschaltungen enthält. Die Schaltungsblöcke 1 bis 6 bezeichnen jeweils Speicherzellen. Von diesen bestehen die Blöcke 1 bis 3 (die jeweils mit der Wortleitung WL1 in der ersten, zweiten bzw. 1024sten Spalte einer Reihe gekoppelt sind) aus einem Transistor Q13 und einem Kondensator C1, einem Transistor Q14 und einem Kondensator C2 bzw. einem Transistor Q15 und einem Kondensator C3, während jeder der Schaltungsblöcke 4, 5 und 6 (die jeweils mit einer Wortleitung WL2 in der ersten, zweiten bzw. 1024sten Spalte der anderen Reihe gekoppelt sind) mit dem Aufbau der Blöcke 1 bis 3 identisch ist, wobei die inneren Komponenten der Blöcke 4 bis 6 in der Zeichnung weggelassen sind. Die Leseverstärkerschaltung 21 der ersten Spalte besteht aus einem Paar von Datenleitungen, die mit DL1 und bezeichnet sind, einem Paar von p-Kanal MISFETs (metal insulation semiconductor field effect transistors, Metall-Isolation-Halbleiter- Feldeffekttransistoren) Q1 und Q2, deren Sourceelektroden miteinander verbunden sind und deren Drain- und Gateelektroden gegenseitig kreuzgekoppelt sind, um ein dynamisches Flip-Flop zu bilden, und ebenso aus einem Paar von p-Kanal MISFETs Q3 und Q4, deren Sourceelektroden miteinander verbunden sind und deren Drain- und Gateelektroden gegenseitig kreuzgekoppelt sind, um ein dynamisches Flip-Flop zu bilden. Die Leseverstärkerschaltungen der anderen Spalten sind im Aufbau identisch mit der Leseverstärkerschaltung 21. In der zweiten Spalte sind das Paar Datenleitungen mit DL2 und DL2 und die Leseverstärkerschaltungstransistoren mit Q5, Q6, Q7 und Q8 bezeichnet, während in der 1024sten Spalte das Paar Datenleitungen mit DL1024 und
• und die Leseverstärkerschaltungstransistoren mit Q9, Q10, Q11 und Q12 bezeichnet sind. Ein Reihendecodierer 7 dient zum Auswählen einer der Wortleitungen WL1 und WL2 in Übereinstimmung mit einem Adreßeingangssignal und aktiviert die ausgewählte Wortleitung durch ein Aktivierungssignal ΦW. Die jeweiligen Sourceelektrodenknoten der n-Kanal-Seiten der 1024 Leseverstärkerschaltungen sind jeweils mit einem gemeinsamen Knoten SAN verbunden, während die Sourceelektrodenknoten der p-Kanal-Seiten der Leseverstärkerschaltungen jeweils mit einem gemeinsamen Knoten SAP verbunden sind. Ein p-Kanal MISFET Q17 ist als ein Schalttransistor zwischen dem p-Kanal Knoten SAP und dem positiven Potential VDD einer Energiequelle verbunden, während ein n- Kanal MISFET Q16 entsprechend zwischen dem n-Kanal Knoten SAN und einem Massepotential (d.h., ein 0 V-Potential der Energiequelle) verbunden ist. R1 und R2 stellen jeweils Leitungswiderstände dar. Eine Taktsignalerzeugungsschaltung 8 erzeugt das Wortleitungs-Aktivierungssignal ΦW aus einem Bezugstakteingangssignal RAS, eine Taktsignalerzeugungsschaltung 9 erzeugt ein Taktsignal ΦN, das zur Gateelektrode des n-Kanal MISFET Q16 als ein Aktivierungssignal für die n-Kanal Flip-Flops der Leseverstärkerschaltungen geführt ist, wobei ΦN von dem Taktsignal ΦW abgeleitet ist, und eine Taktsignalerzeugungsschaltung 10 erzeugt ein Taktsignal ΦP, das an die Gateelektrode des Schalttransistors Q17 als ein Aktivierungssignal für die p-Kanal Flip-Flops der Leseverstärkerschaltungen angelegt wird, wobei ΦP von dem Taktsignal ΦN abgeleitet ist.
• Die Funktion der Leseverstärkerschaltungen bei einer derartigen herkömmlichen Halbleiterspeichereinrichtung wird im folgenden beschrieben.
• Fig. 2 zeigt Spannungsverläufe an jeweiligen Knoten in der Schaltung aus Fig. 1. Die Verläufe veranschaulichen einen Lesevorgang für den Fall, in dem die Wortleitung WL1 aktiviert ist (d.h., in dem die Speicherzellen 1, 2 und 3 ausgewählt sind) und in dem alle ausgewählten Speicherzellen einen Datenwert einer darin gespeicherten logischen "Null" besitzen. Es wird vorausgesetzt, daß ein Speichern des Datenwerts "Null" in einer Speicherzelle durch den Kondensator (z.B. C1, C2 oder C3) der Speicherzelle dargestellt ist, der derart geladen ist, daß eine Potentialdifferenz VDD am Kondensator anliegt (d.h., der Kondensatoranschluß, der mit dem Transistor dieser Speicherzelle gekoppelt ist, liegt auf Massepotential), während ein Speichern des Datenwerts "Eins" durch den Kondensator der Speicherzelle, die keine Ladung darin besitzt, dargestellt ist (d.h. der Kondensatoranschluß, der mit dem Transistor dieser Speicherzelle verbunden ist, liegt auf dem VDD-Potential). Es wird weiter vorausgesetzt, daß, wenn sich das Bezugstaktsignal RAS auf dem nichtaktiven Pegel (d.h., bei diesem Ausführungsbeispiel dem hohen logischen Pegel) befindet, jede der Datenleitungen DL1 bis
• und die Knoten SAP, SAN auf einem Potential gehalten werden, das gleich der halben Energiequellenspannung VDD ist, d.h., diese auf einen vorbereitenden Pegel VDD/2 geladen werden. Einrichtungen zum Aufrechterhalten eines derartigen vorbereitenden Spannungspegels bei einem DRAM sind wohlbekannt beim Stand der Technik und eine Beschreibung wird daher weggelassen. Der Vorgang wird im folgenden mit Bezug auf Fig. 2 beschrieben. Zuerst geht der Bezugstakteingang RAS zum Zeitpunkt t1 auf den aktiven Pegel (d.h. den niedrigen logischen Pegel). Als nächstes geht ΦW zum Zeitpunkt t2 auf den aktiven Pegel (den hohen logischen Pegel) und die Wortleitung WL1 wird durch den Reihendecodierer 7 aktiviert, die Übertragungsgatter innerhalb der Speicherzellen 1, 2, 3, usw. (d.h., Q13, Q14, Q15) werden jeweils in den leitenden Zustand gesetzt und eine dem Datenwert "Null" entsprechende Ladungsmenge wird dadurch zu jeder der Datenleitungen DL1, DL2,...,DL1024 übertragen. Folglich fallen die jeweiligen Potentiale von jeder der Datenleitungen DL1 bis DL1024 leicht um einen Betrag ΔV ab, d.h. bewegen sich nach Massepotential hin. Falls beispielsweise die Streukapazität von jeder der Datenleitungen ungefähr das Zehnfache des Kapazitätswerts jedes Speicherzellenkondensators beträgt, dann wird ΔV ungefähr gleich VDD/20. Als nächstes geht das Signal ΦN zum Zeitpunkt t3 auf den aktiven Pegel (d.h., den hohen logischen Pegel), der Schalttransistor Q16 wird dadurch in den leitenden Zustand gebracht und der n-Kanal Knoten SAN beginnt entladen zu werden. Wenn beim fortschreitenden Entladen des n-Kanal Knotens SAN die Differenz zwischen der Datenleitung jedes Datenleitungspaars, das zum höheren Potential des Paars geht (d.h., im Falle von Fig. 2 jede der Datenleitungen ,...,
• und dem Potential des n-Kanal Knotens SAN über die Schwellenspannung VTN der n-Kanal MISFETs in den Leseverstärkerschaltungen steigt, d.h. zum Zeitpunkt t4, geht einer der Transistoren (d.h. Q3, Q7, Q11) von jedem der n-Kanal Flip-Flops in den leitenden Zustand über. Dadurch beginnt ein Entladen der Datenleitungen DL1 bis DL1024 und ein Verstärkungsvorgang durch das n-Kanal Flip-Flop wird gestartet. Folglich werden nachfolgend auf den Zeitpunkt t4 alle Leseverstärkerschaltungen, die mit dem n-Kanal Knoten SAN verbunden sind, aktiviert (d.h. getriggert), und, da die Last des Schalttransistors Q16 nun 1024 Datenleitungen umfaßt (d.h. eine Datenleitung aus jedem der Paare von Datenleitungen DL1 bis DL1024), wird die Potentialbfallrate des n-Kanal Knotens SAN geringer als die Abfallrate vor dem Zeitpunkt t4. Als nächstes geht das p-Kanal Aktivierungssignal ΦP zum Zeitpunkt t5 auf den aktiven Pegel (d.h., den niedrigen Pegel), der Schalttransistor Q17 wird in den leitenden Zustand gebracht und ein Entladen des p-Kanal Knotens SAP beginnt. Wie aus der Tatsache, daß die p-Kanal Flip-Flops und die n-Kanal Flip-Flops einen symmetrischen Schaltungsaufbau besitzen, klar wird, wird der Grundvorgang der p-Kanal Flip-Flops nach dem Zeitpunkt t5 entsprechend sein wie der der n-Kanal Flip-Flops mit entgegengesetzten Polaritäten. Genauer gesagt, beginnt die Potentialdifferenz zwischen den Datenleitungen DL1 bis DL1024 und dem p-Kanal Knoten SAP zum Zeitpunkt t6 die Schwellenspannung VTP der p-Kanal MISFETs zu überschreiten, wodurch die p-Kanal MISFETs aktiviert werden, sodaß ein Aufladen des p-Kanal Knotens SAP beginnt. Schließlich erreicht das Potential der Datenleitungen DL1 bis DL1024 0 V, und das Potential der Datenleitungen bis
• erreicht den Pegel VDD. Dies vervollständigt einen Leseverstärkerschaltungsvorgang.
• Somit ist der Vorgangsablauf bei einer herkömmlichen Leseverstärkerschaltung für eine Halbleiterspeichereinrichtung wie folgt. Zuerst werden die dynamischen n-Kanal Flip-Flops in Betrieb gesetzt. Wenn die Verstärkung auf einen bestimmten Grad erhöht wurde, werden die dynamischen P-Kanal Flip-Flops in Betrieb gesetzt. Die Gründe für eine Übernahme eines derartigen Verfahrens beinhalten derartige Faktoren wie den Grad einer Kanaloberflächenbeweglichkeit in jedem MISFET, sodaß ein dynamisches n-Kanal Flip-Flop einen größeren Verstärkungsfaktor besitzt wie ein dynamisches p-Kanal Flip-Flop. Somit wird eine verbesserte Leistung erreicht, falls die p-Kanal Flip-Flops geschaltet werden, nachdem der Vorgang der n-Kanal Flip-Flops bis zu einer bestimmten Stufe fortgeschritten ist (genauer gesagt, bis zu dem Zustand, in dem sich eine große Potentialdifferenz zwischen den Datenleitungen jedes Datenleitungspaars gebildet hat). Das heißt, durch Sicherstellen, daß eine Verstärkung durch das n-Kanal Flip-Flop jedes Leseverstärkers ansprechend auf eine zwischen dem Datenleitungspaar dieses Leseverstärkers erzeugte Spannungsdifferenz gestartet wird, können die dadurch erzeugten Daten auf den Datenleitungen so schnell wie möglich der nächsten Stufe, d.h. einer Datenvielfachleitung (Datenbus), zugänglich gemacht werden.
• Bei einer derartigen herkömmlichen Halbleiterspeichereinrichtung, bei der das dynamische n-Kanal Flip-Flop jeder Leseverstärkerschaltung vor dem dynamischen p-Kanal Flip-Flop der Leseverstärkerschaltung in Betrieb gesetzt wird, entstehen jedoch die folgenden Probleme. Mit Bezug auf Fig. 3 wird der Vorgang unter den Voraussetzungen beschrieben, daß ein Auslesen bei einer aktivierten Wortleitung WL1 ausgeführt werden soll und daß die Speicherzelle 1 aus den ausgewählten Speicherzellen den logischen Datenwert "Null" speichert und alle übrigen ausgewählten Speicherzellen (2, 3,...) den logischen Datenwert "Eins" speichern. Fig. 3 zeigt die Spannungsverläufe an den verschiedenen Knoten für einen derartigen Fall. Die Zeitpunkte, bei denen die Taktsignale RAS, ΦW, ΦN und ΦP auf ihre jeweiligen aktiven Pegel gehen, sind mit denjenigen aus Fig. 2, die vorstehend beschrieben sind, identisch, d.h. den Zeitpunkten t1, t2, t3 und t5. Zum Zeitpunkt t2 geht das Wortleitungsaktivierungssignal ΦW auf den aktiven Pegel, wodurch die Wortleitung WL1 aktiviert wird. Da dadurch Ladung von den Speicherzellen 1, 2, 3 zu den Datenleitungen DL1, DL2,..., DL1024 übertragen wird, und da, wie vorstehend beschrieben, die Speicherzelle 1 den Datenwert "Null" speichert, wird das Potential der Datenleitung DL1 um den Betrag ΔV fallen, während, da die anderen Speicherzellen jeweils den darin gespeicherten Datenwert "Eins" besitzen, jede der Datenleitungen DL2 bis DL1024 einen Potentialanstieg um den Betrag ΔV erfahren wird. Zum Zeitpunkt t3 geht das n-Kanal Aktivierungssignal ΦN auf den aktiven Pegel und der Schalttransistor Q16 wird dadurch in den leitenden Zustand gesetzt, wodurch das Potential des n-Kanal Knotens SAN abfällt. Danach steigt die Potentialdifferenz zwischen jeder der Hochpotential- Datenleitungen DL2 bis DL1024 und dem n-Kanal Knoten SAN über die n-Kanal MISFET Schwellenspannung VTN an (zum Zeitpunkt t4'). Eine Verstärkung durch die jeweiligen n-Kanal Flip-Flops entsprechend den Datenleitungen DL2 bis DL1024 beginnt, sodaß ein Entladen der Datenleitungen bis
• beginnt. Zum Zeitpunkt t4' ist das n-Kanal Flip-Flop entsprechend der Datenleitung DL1 nicht aktiviert, da zu diesem Zeitpunkt die Potentialdifferenz zwischen der Datenleitung und dem n-Kanal Knoten SAN geringer als VTN ist. Ein Entladen des n-Kanal Knotens SAN geht weiter und zum Zeitpunkt t4" (d.h., dem Zeitpunkt, zu dem die Potentialdifferenz zwischen der Datenleitung und dem n- Kanal Knoten SAN den Wert VTN erreicht) wird der n-Kanal MISFET Q3 der Leseverstärkerschaltung 21 in den leitenden Zustand gesetzt, sodaß das n-Kanal Flip-Flop der Leseverstärkerschaltung 21 aktiviert wird und eine Verstärkung des Potentials DL1 beginnt.
• Wie aus Fig. 3 ersichtlich, besteht ein wesentlicher Unterschied zwischen den Zeitpunkten, zu denen jeweilige Leseverstärkerschaltungen in einem derartigen Fall aktiviert werden, im Vergleich zu einem herkömmlichen DRAM Direkt- Speicherzugriff (DMA). Als Folge sehr geringer Differenzen zwischen den Datenleitungspotentialen zu dem Zeitpunkt, zu dem das Signal ΦN auf den aktiven Pegel geht (d.h., das Potential ΔV im Fall aus Fig. 3, zwischen jeder der Datenleitungen DL2 bis DL1024 und der Datenleitung DL1), entsteht eine Differenz zwischen den jeweiligen Zeitpunkten, zu denen eine Verstärkung durch die n-Kanal Flip-Flops beginnt. Je niedriger die Rate eines Potentialabfalls des n-Kanal Knotens SAN nachfolgend dem Zeitpunkt t4' ist, desto größer wird eine derartige Differenz zwischen den Zeitpunkten, zu denen eine Verstärkung durch die n- Kanal Flip-Flops beginnt. Da im Falle von Fig. 3 der Speicherzustand vorausgesetzt wird, bei dem ein Datenwert "Null" nur in der Speicherzelle 1 gespeichert ist und jede der Speicherzellen 2 bis 1024 den in ihr gespeicherten Datenwert "Eins" besitzt, wird die Mehrheit der Leseverstärkerschaltungen, die gemeinsam mit dem n-Kanal Knoten SAN verbunden sind, zum Zeitpunkt t4' aktiviert. Da die Last des Schalttransistors Q16 dann groß wird (d.h., da eine große Zahl von Datenleitungen und somit ein großer Kapazitätswert nun durch den Stromfluß durch diesen Transistor entladen werden muß), wird die Potentialabfallrate des n- Kanal Knotens SAN wesentlich niedriger sein als sie im Falle vor dem Zeitpunkt t4' war. Somit wird in einem derartigen Fall der Vorgangsstart der mit dem Datenleitungspaar DL1, verbundenen Leseverstärkerschaltung im Vergleich zu anderen Leseverstärkerschaltungen deutlich verzögert.
• Ein ähnliches Problem entsteht zu den Zeitpunkten der Aktivierung der p-Kanal Flip-Flops der Leseverstärker. Wenn beim Beispiel aus Fig. 3 zum Zeitpunkt t5 der Potentialanstieg des p-Kanal Knotens SAP beginnt, werden, da das Potential von jeder der Datenleitungen bis
• niedriger als das der Datenleitung DL1 ist, die den Datenleitungen DL2 bis DL1024 entsprechenden p-Kanal Flip-Flops jeweils zuerst aktiviert (zum Zeitpunkt t6'), während der Vorgangsstart des der Datenleitung DL1 entsprechenden p-Kanal Flip-Flops verzögert wird (d.h., es startet zum Zeitpunkt t6").
• Wenn der herkömmliche Aufbau aus Fig. 1 verwendet wird, dann werden, wenn die Mehrzahl der Speicherzellen einer ausgewählten Wortleitung den darin gespeicherten Datenwert "Eins" besitzt, auf diese Weise die übrigen Speicherzellen, die den Wert "Null" speichern, beim Starten des Leseverstärkerschaltungsvorgangs eine deutliche Verzögerung aufweisen. Dieses Problem wird besonders im Falle einer Halbleiterspeichereinrichtung mit einer sehr großen Speicherkapazität ernst, da in diesem Fall der Wert eines Leitungswiderstands, durch den ein Strom zum Entladen der Datenleitungen fließen muß, (d.h. die Werte R1, R2 in Fig. 3) und der Gesamtbetrag einer zu entladenden Datenleitungskapazität demzufolge beide groß werden.
• Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, das vorstehende Problem des Standes der Technik zu überwinden, indem eine Halbleiterspeichereinrichtung mit Leseverstärkerschaltungen geschaffen wird, die jeweils aus einem Paar von Flip-Flops gebildet sind, welche wiederum jeweils aus n-Kanal und p-Kanal Feldeffekttransistoren (FETs) gebildet sind, wobei die Flip- Flops zwischen einem Paar von Datenleitungen parallelgeschaltet und jeweils zum Empfangen von Datensignalen von einer Vielzahl von Speicherzellen gekoppelt sind, wodurch eine Minimierung einer Differenz zwischen Leseverstärkerschaltungs-Vorgangsstartzeitpunkten erreicht wird (wobei sich die Differenz aus einer Differenz zwischen den Potentialen jeweiliger Datenleitungen zum Zeitpunkt einer Leseverstärkerschaltungsaktivierung ergibt), wobei die Leseverstärker eine hohe Betriebsgeschwindigkeit bereitstellen.
• Zur Lösung der vorstehenden Aufgaben schafft die Erfindung eine Halbleiterspeichereinrichtung, wie in den Ansprüchen angeführt. Die p-Kanal Flip-Flops werden vor den n-Kanal Flip-Flops am Beginn eines Speicherlesevorgangs aktiviert, um dadurch sicherzustellen, daß selbst unter einer Bedingung eines ungünstigsten Falles (worst-case condition) von logischen Zuständen eines von dem Speicher gelesenen Datenworts keine wesentliche Differenz zwischen den jeweiligen Zeitpunkten, zu denen eine Verstärkung durch die n-Kanal Flip-Flops und p-Kanal Flip-Flops jedes Verstärkers beginnt, bestehen wird.
• Die Erfindung wird nachfolgend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher erläutert. Es zeigen:
• Fig. 1 ein Schaltbild von Treiberschaltungen und Leseverstärkerschaltungen einer Speicheranordnung einer Halbleiterspeichereinrichtung gemäß dem Stand der Technik;
• Figuren 2 und 3 Spannungsverläufe an verschiedenen Knoten in der Schaltung aus Fig. 1;
• Fig. 4 ein Schaltbild von Leseverstärkerschaltungen und Treiberschaltungen einer Speicheranordnung einer Halbleiterspeichereinrichtung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung;
• Figuren 5 und 6 Spannungsverläufe zum Veranschaulichen des Betriebsablaufs an verschiedenen Knoten in der Schaltung aus Fig. 4; und
• Fig. 7 ein Schaltbild eines zweiten Ausführungsbeispiels der vorliegenden Erfindung.
• Fig. 4 zeigt die Hauptkomponenten eines ersten Ausführungsbeispiels einer erfindungsgemäßen Halbleiterspeichereinrichtung, die auf CMOS(Komplementär-Metall-Oxid-Halbleiter)-Leseverstärkerschaltungen beruht. Wie beim Beispiel des Standes der Technik aus Fig. 1 gibt es zwei Reihen mit 1024 Spalten von Speicherzellen, wobei die Spalten 3 bis 1023 in der Zeichnung weggelassen sind. Komponenten in Fig. 4, die jeweiligen Komponenten beim herkömmlichen Beispiel aus Fig. 1 entsprechen, sind mit identischen Bezugszeichen bezeichnet und ihre weitere Beschreibung wird weggelassen. Der Gesamtaufbau dieses Ausführungsbeispiels unterscheidet sich vom herkömmlichen Beispiel aus Fig. 1 nur in Bezug auf den Treibervorgang der Schalttransistoren Q16 und Q17, die im folgenden in Einzelheiten beschrieben werden. Im einzelnen erzeugt eine Taktsignalerzeugungsschaltung 11 aus dem Wortleitungsaktivierungssignal ΦW (erzeugt durch die Taktsignalerzeugungsschaltung 8) ein p-Kanal-Seiten Aktivierungssignal ΦP (d.h., ein Signal zum Aktivieren der p-Kanal Flip-Flops der Leseverstärkerschaltungen 21, 22, 23), das an die Gateelektroden des Schalttransistors Q17 angelegt wird. Eine Taktsignalerzeugungsschaltung 12 erzeugt aus dem Aktivierungssignal ΦP ein Signal ΦN zum Aktivieren der n-Kanal Flip-Flops der Leseverstärkerschaltungen, das an die Gateelektrode des Schalttransistors Q16 angelegt wird. Der Betriebsablauf dieses Ausführungsbeispiels unterscheidet sich vom vorstehend beschriebenen herkömmlichen Beispiel aus Fig. 1 in den folgenden Punkten. In Fig. 4 ist die Reihenfolge, in der die Signale von den Takterzeugungsschaltungen 11 und 12 angelegt werden, die umgekehrte wie die bei den entsprechenden Schaltungen beim Beispiel aus Fig. 1, sodaß das Aktivierungssignal ΦP für die p-Kanal Flip-Flops der Leseverstärkerschaltungen vor dem Aktivierungssignal ΦN der n-Kanal Flip-Flops auf den aktiven Pegel geht.
• Fig. 5 zeigt Spannungsverläufe, die den Betriebsablauf an jeweiligen Knoten in der Schaltung aus Fig. 4 veranschaulichen. Wie im Falle des herkömmlichen Beispiels aus Fig. 1, wie vorstehend mit Bezug auf Fig. 2 beschrieben, wird angenommen, daß ein Datenwert "Null" in allen Speicherzellen 1, 2, 3 der Wortleitung WL1 gespeichert ist, wenn diese Wortleitung aktiviert wird, und daß zu diesem Zeitpunkt ein Lesevorgang ausgeführt wird. Zuerst geht der Bezugstakteingang RAS zum Zeitpunkt t1 auf den aktiven (niedrigen) Pegel, dann geht das Wortleitungs-Aktivierungssignal ΦW zum Zeitpunkt t2 auf den aktiven (hohen) Pegel, wodurch die Wortleitung WL1 durch den Reihendecodierer aktiviert wird, sodaß die Übertragungsgatter (Transistoren Q13, Q14, Q15) der Speicherzellen 1, 2, 3 jeweils in den leitenden Zustand gesetzt werden. Als Folge einer Übertragung einer Ladungsmenge entsprechend dem Datenwert "Null" von den Speicherzellen zu jeder der Datenleitungen DL1, DL2, DL1024 fallen diese Datenleitungen im Potential jeweils leicht um einen Betrag ΔV ab. Die vorstehenden Vorgänge sind die gleichen wie die des herkömmlichen Beispiels aus Fig. 2. Bei diesem ersten Ausführungsbeispiel der vorliegenden Erfindung jedoch unterscheiden sich die Zeitpunkte, zu denen die Signale ΦN und ΦP auf ihre jeweiligen aktiven Pegel gehen, von denen beim herkömmlichen Beispiel. Im einzelnen geht in Fig. 5 zuerst das Aktivierungssignal ΦP zum Zeitpunkt t3 auf den aktiven (niedrigen) Pegel, d.h. bevor das Aktivierungssignal ΦN auf den aktiven Pegel geht. Als nächstes geht das Aktivierungssignal ΦN zum Zeitpunkt t5' auf den aktiven (hohen) Pegel. In Fig. 5 befindet sich der Zeitpunkt t3 auf der gleichen Zeitachsenposition wie der Zeitpunkt t3 in Fig. 2, während der Zeitpunkt t5' früher als der Zeitpunkt t5 in Fig. 2 auftritt. Der Schalttransistor Q17 wird somit zum Zeitpunkt t3 in den leitenden Zustand gesetzt, wodurch ein Laden des p-Kanal Knotens SAP (d.h. ein Potentialanstieg dieses Knotens) beginnt. So wie das Potential des Knotens SAP ansteigt, steigt die Potentialdifferenz zwischen den Datenleitungen, die sich auf einem niedrigen Potential befinden (d.h. in Fig. 4 die Datenleitungen DL1 bis DL1024, von denen sich jede auf einem Potential von etwa VDD/2 - ΔV befindet), und dem p-Kanal Knoten SAP schließlich über die Schwellenspannung der p-Kanal MISFETs der Leseverstärkerschaltungen. Zu dem Zeitpunkt, zu dem sich dies ereignet (d.h., t6A), geht einer der Transistoren von jedem der p-Kanal Flip-Flops (d.h., Transistoren Q2, Q6, Q10) in den leitenden Zustand, wodurch ein Entladen der Datenleitungen bis
• beginnt und ein Verstärkungsvorgang durch die p-Kanal Flip-Flops beginnt. Als nächstes geht das Aktivierungssignal ΦN zum Zeitpunkt t5' auf den aktiven (hohen) Pegel, der Schalttransistor Q16 geht in den leitfähigen Zustand über und ein Entladen des n-Kanal Knotens SAN beginnt. Bei dieser fortschreitenden Entladung wird ein Punkt erreicht, bei dem die Potentialdifferenz zwischen dem Datenleitungen bis
• und dem n-Kanal Knoten SAN die Schwellenspannung VTN erreicht. An diesem Punkt beginnt ein Verstärkungsvorgang durch die n-Kanal Flip-Flops. Zuletzt erreicht das Potential der Datenleitungen bis
• VDD und das Potential der Datenleitungen DL1 bis DL1024 erreicht 0 V (d.h. das Massepotential), wodurch der Leseverstärkerschaltungsvorgang vervollständigt wird. Wie bei der vorstehend gegebenen Beschreibung des herkömmlichen Beispiels erklärt, wird aufgrund von Faktoren, wie etwa einer Kanaloberflächenbeweglichkeit, durch ein n-Kanal Flip-Flop ein höherer Verstärkungsfaktor bereitgestellt als durch ein p-Kanal Flip-Flop. In Bezug auf die in Fig. 5 gezeigten Zeitablaufverhältnisse ist zu sagen, daß der Zeitpunkt eines Verstärkungsbeginns durch das n-Kanal Flip-Flop (d.h. t4A) in Bezug auf den des herkömmlichen Beispiels (d.h. den Zeitpunkt t4 in Fig. 2) verzögert ist. Dies ist ein Nachteil des Ausführungsbeispiels aus Fig. 4. Aufgrund der Tatsache jedoch, daß bei diesem Ausführungsbeispiel die p-Kanal Flip-Flops vor den n-Kanal Flip-Flops aktiviert werden, wird das Potential derjenigen Datenleitungen, die sich zum Zeitpunkt der Aktivierung der n-Kanal Flip-Flops auf einem relativ hohen Potential befinden, erhöht und es gibt einen entsprechenden Anstieg beim Verstärkungsfaktor der n-Kanal Flip-Flops. Daraus ergibt sich ein schnellerer Beginn einer Verstärkung, nachdem eine Leseverstärkerschaltungsaktivierung eingeleitet ist. In Wirklichkeit werden sich somit die durch die Verzögerung beim Vorgangsbeginn der Leseverstärkerschaltungen erzeugte Wirkung und die durch die nach dem Vorgangsbeginn auftretende Beschleunigung erzeugte Wirkung gegenseitig aufheben. Aus diesem Grund ist die erreichte Geschwindigkeit ähnlich der, die durch das herkömmliche Beispiel aus Fig. 1 erreicht werden kann.
• Fig. 6 veranschaulicht die Spannungsverläufe der verschiedenen, in Fig. 4 gezeigten Knoten für den ungünstigsten Fall (worst case) einer Leseverstärkerschaltungs-Vorgangsverzögerung, wie vorstehend für das herkömmliche Beispiel beschrieben, d.h., die dann eintritt, wenn die Speicherzelle 1 der ausgewählten Wortleitung WL1 den darin gespeicherten Datenwert "Null" besitzt und alle übrigen Speicherzellen der Wortleitung WL1 den gespeicherten Datenwert "Eins" besitzen. In Fig. 6 sind die jeweiligen Vorgangszeitpunkte der Taktsignale RAS, ΦW, ΦP, und ΦN mit denen in Fig. 5 identisch, die zu Zeitpunkten t1, t2, t3 bzw. t5' auf ihre aktiven Pegel gehen. Zum Zeitpunkt t2 geht das Aktivierungssignal ΦW auf den aktiven Pegel, sodaß die Wortleitung WL1 aktiviert wird, und es erfolgt eine Ladungsübertragung von den Speicherzellen 1, 2, 3 zu den Datenleitungen DL1, DL2, DL1024. Die Datenleitung DL1, die mit der Speicherzelle 1 mit dem darin gespeicherten Datenwert "Null" verbunden ist, fällt nun beim Potential um den Betrag ΔV ab, während die Datenleitungen DL2 bis DL1024, die jeweils mit einer Speicherzelle mit dem darin gespeicherten Datenwert "Eins" verbunden sind, beim Potential um den Betrag ΔV steigen werden. Zum Zeitpunkt t3 geht das p-Kanal- Seiten Aktivierungssignal ΦP auf den aktiven Pegel, wodurch der Schalttransistor Q17 in den leitenden Zustand gesetzt wird, und das Potential des p-Kanal Knotens SAP steigt an. Folglich wird zuerst die Potentialdifferenz zwischen der Datenleitung mit dem niedrigsten Potential (d.h. DL1) und dem p-Kanal Knoten SAP über VTP ansteigen (zum Zeitpunkt t6A"), ein Entladen der Datenleitung beginnt und eine Verstärkung durch das der Datenleitung DL1 entsprechende p-Kanal Flip-Flop wird begonnen. Das n-Kanal Aktivierungssignal ΦN geht zum Zeitpunkt t5' auf den aktiven Pegel und zum Zeitpunkt t4A' erreicht die Differenz zwischen dem Potential der Datenleitungen DL2 bis DL1024 und dem n-Kanal Knoten SAN die Schwellenspannung VTN und ein Vorgang der n-Kanal Flip-Flops wird begonnen. Zu diesem Zeitpunkt ist ein Verstärkungsvorgang durch das p-Kanal Flip-Flop von Datenleitung bereits im Gange, sodaß zum Zeitpunkt t4A', da das Potential der Datenleitung DL1 fast auf den gleichen Pegel wie das der Datenleitungen DL2 bis DL1024 angestiegen ist, die Potentialdifferenz zwischen und dem n-Kanal Knoten SAN zu einem Zeitpunkt t4A", der fast mit dem Zeitpunkt t4A' zusammenfällt, VTN erreicht. Somit beginnt der Verstärkungsvorgang des n-Kanal Flip- Flops der Datenleitung DL1 fast zur gleichen Zeit wie die n-Kanal Flip-Flop-Verstärkung der Datenleitungen bis
• Als letztes hat zum Zeitpunkt t6A', wenn ein Verstärkungsvorgang durch die den jeweiligen Datenleitungen DL2 bis DL1024 entsprechenden p-Kanal Flip-Flops beginnt, ein Gesamt-Leseverstärkerschaltungsvorgang begonnen.
• Somit besteht im Vergleich zum herkömmlichen Beispiel keine bedeutende Verzögerung beim Betrieb der Leseverstärkerschaltung, die der Datenleitung DL1 entspricht. Dies erklärt sich aufgrund der Tatsache, daß vor der Aktivierung der n-Kanal Flip-Flops durch das Signal ΦN das Aktivierungssignal ΦP auf den aktiven Pegel geht, wodurch ein Vorgang der p-Kanal Flip-Flops eingeleitet wird, sodaß die Leitung hohen Potentials des Datenleitungspaars DL1, (d.h. des einzigen, mit einer Speicherzelle mit dem darin gespeicherten Datenwert "Null" zu verbindenden Paars) zuvor auf das gleiche Potential wie die anderen Datenleitungen hochgezogen werden kann. Das heißt, es gibt eine Datenleitungspotential-Anpaßfunktion.
• Beim ersten, vorstehend beschriebenen Ausführungsbeispiel der Erfindung erfolgt eine Aktivierung der dynamischen p-Kanal Flip- Flops vor der der dynamischen n-Kanal Flip-Flops, sodaß ungeachtet dessen, ob der aus einer Speicherzelle ausgelesene Datenwert "Null" oder "Eins" beträgt, eine im wesentlichen konstante Betriebsgeschwindigkeit der Leseverstärkerschaltungen erreicht werden kann. Darüberhinaus, im Falle einer großen Anzahl von Speicherzellen mit dem darin gespeicherten Datenwert "Eins" und nur einer geringen Anzahl von Speicherzellen mit dem darin gespeicherten Datenwert "Null", besteht keine wesentliche Verlangsamung der Leseverstärkerschaltungs-Betriebsgeschwindigkeit, sodaß eine insgesamt hohe Betriebsgeschwindigkeit bei den Leseverstärkerschaltungen erreicht werden kann.
• Ein zweites Ausführungsbeispiel der vorliegenden Erfindung wird nachfolgend beschrieben. Fig. 7 zeigt den Schaltungsaufbau der Hauptkomponenten des zweiten Ausführungsbeispiels. Dieses Ausführungsbeispiel enthält ebenfalls eine Anordnung von zwei Reihen mit 1024 Spalten von Speicherzellen, wobei jede Spalte mit einer Leseverstärkerschaltung ausgestattet ist und wobei auch ein Reihendecodierer enthalten ist. Es wurden jedoch in Fig. 4 gezeigte Komponenten, die nicht zum Treiben der Knoten SAN und SAP erforderlich sind, aus Fig. 7 weggelassen. Das Ausführungsbeispiel aus Fig. 7 unterscheidet sich von dem aus Fig. 4 dahingehend, daß ein Paar von p-Kanal-Seiten Schalttransistoren Q17 und Q18 anstatt des einzelnen Schalttransistors Q17 des Ausführungsbeispiels aus Fig. 4 verwendet wird, und eine zusätzliche Takterzeugungsschaltung 13 zum Erzeugen eines Taktsignals ΦPI zum Treiben des Transistors Q18 vorgesehen ist.
• In Anbetracht der ersten Aufgabe der vorliegenden Erfindung, d.h. zum Erreichen einer hohen Geschwindigkeit eines Leseverstärkerschaltungsvorgangs, kann ein bestimmter Grad an Verbesserung durch das in Fig. 4 gezeigte erste Ausführungsbeispiel der Erfindung erzielt werden. Beim Aufbau aus Fig. 4 jedoch wird jedes der p-Kanal Flip-Flops (die einen geringeren Verstärkungsgrad als die n-Kanal Flip-Flops besitzen) der Leseverstärkerschaltungen vor den n-Kanal Flip-Flops aktiviert. Somit besteht eine Gefahr in einer Erniedrigung der Leseverstärkerschaltungsempfindlichkeit, sodaß es schwierig ist, sowohl einen hohen Grad an Leseverstärkerschaltungsempfindlichkeit als auch eine hohe Betriebsgeschwindigkeit zu erreichen. Beim Aufbau aus Fig. 7 wird das Stromtreibervermögen des Schalttransistors Q17 (der durch das Aktivierungssignal ΦP getrieben wird und somit vor dem Zeitpunkt, zu dem das Aktivierungssignal ΦN auf den aktiven Pegel geht, aktiviert wird) auf dem minimalen Wert gehalten, der zum Erreichen einer Anpassung des Datenleitungspotentials erforderlich ist. Andererseits besitzt der Schalttransistor Q18, der durch das Aktivierungssignal ΦPI getrieben und aktiviert wird, nachdem das Signal ΦN auf den aktiven Pegel gegangen ist, ein genügend hohes Treibervermögen, um sicherzustellen, daß ein Hochgeschwindigkeitsbetrieb erreicht wird.
• Somit wird beim zweiten Ausführungsbeispiel der vorliegenden Erfindung, wie vorstehend beschrieben, ein Paar von Schalttransistoren zum Aktivieren des p-Kanal Knotens SAP eingerichtet, wobei einer dieser Transistoren vor einer Aktivierung des n-Kanal Schalttransistors aktiviert wird und der zweite dieser Transistoren nach einer Aktivierung des mit dem n-Kanal Knoten SAN verbundenen Schalttransistors aktiviert wird. Eine Kombination aus hoher Empfindlichkeit und hoher Betriebsgeschwindigkeit bei den Leseverstärkerschaltungen wird dadurch erreicht.
• Bei der vorliegenden Erfindung können die Differenzen beim Datenleitungspotential zwischen jeweiligen einen aus einer Vielzahl von Leseverstärkerschaltungen, die gemeinsam verbunden sind, zum Zeitpunkt des Betriebsbeginns der n-Kanal Flip-Flops der Leseverstärkerschaltungen (die die Hauptverstärkungsfunktion der Leseverstärkerschaltungen ausführen) beseitigt werden. Somit wird eine Verzögerung beim Beginn eines Leseverstärkerschaltungs-Verstärkungsvorgangs verringert, sodaß eine höhere Geschwindigkeit eines Leseverstärkerschaltungsvorgangs erreicht werden kann. Zusätzlich wird ein stabiler Betrieb verwirklicht.
• Die vorliegende Erfindung ermöglicht somit eine bedeutende Verbesserung bei der Leistung einer DRAM-Halbleiterspeichereinrichtung mit einer großen Speicherkapazität.
• Bei einer Halbleiterspeichereinrichtung mit einer Vielzahl von Leseverstärkern (21,...23), die jeweils ein Paar von Flip-Flops enthalten, die aus n-Kanal Feldeffekttransistoren (FETs) bzw. p- Kanal Feldeffekttransistoren (FETs) gebildet sind, wobei die Flip-Flops parallel zwischen einem Paar von Datenleitungen verbunden sind (DL1, DL1...DL1024, DL1024), die jeweils zum Empfangen von Datensignalen von einer Vielzahl von Speicherzellen (1,...,6) gekoppelt sind, werden die p-Kanal Flip-Flops vor den n-Kanal Flip-Flops am Beginn eines Speicherlesevorgangs aktiviert, um dadurch sicherzustellen, daß selbst bei einer ungünstigen Kombination von logischen Zuständen eines von einem Speicher mit sehr großer Speicherkapazität gelesenen Datenworts keine bedeutende Differenz zwischen den jeweiligen Zeitpunkten, zu denen eine Verstärkung durch die n-Kanal Flip-Flops und p-Kanal Flip-Flops jedes Leseverstärkers beginnt, besteht.

Claims (2)

1. Halbleiterspeichereinrichtung mit einer Vielzahl von parallel angeordneten Leseverstärkerschaltungen, wobei jede Leseverstärkerschaltung

erste und zweite Datenleitungen (DL1, ), die jeweils mit einer Vielzahl von Speicherzellen (4, 5, 6,...) parallel verbunden sind;

ein erstes Flip-Flop, das aus ersten und zweiten n-Kanal Metall- Isolation-Halbleiter-Feldeffekttransistoren (Q3, Q4) gebildet ist, wobei deren Sourceelektroden gemeinsam verbunden sind und deren Gateelektroden und Drainelektroden gegenseitig kreuzgekoppelt sind, und wobei deren Drainelektroden mit der ersten bzw. zweiten Datenleitung (DL1, ) verbunden sind;

ein zweites Flip-Flop, das aus ersten und zweiten p-Kanal Metall-Isolation-Halbleiter-Feldeffekttransistoren (Q1, Q2) gebildet ist, wobei deren Sourceelektroden gemeinsam verbunden sind und deren Gateelektroden und Drainelektroden gegenseitig kreuzgekoppelt sind, und wobei deren Drainelektroden mit der ersten bzw. zweiten Datenleitung (DL1, ) verbunden sind, die Sourceelektroden der ersten Flip-Flops aus der Vielzahl von Leseverstärkerschaltungen als ein erster gemeinsamer Verbindungsknoten (SAN) gegenseitig verbunden sind, und die Sourceelektroden der zweiten Flip-Flops aus der Vielzahl von Leseverstärkerschaltungen als ein zweiter gemeinsamer Verbindungsknoten (SAP) gegenseitig verbunden sind;

einen ersten Schalttransistor (Q16), der zwischen dem ersten gemeinsamen Verbindungsknoten (SAN) und einem ersten Potential einer Energiequelle gekoppelt ist;

einen zweiten Schalttransistor (Q17), der zwischen dem zweiten gemeinsamen Verbindungsknoten (SAP) und einem zweiten Potential der Energiequelle gekoppelt ist; und

eine Betriebszeitgebereinrichtung, die zum Einleiten eines Lesevorgangs der Halbleiterspeichereinrichtung betreibbar ist und eine Einrichtung zum aufeinanderfolgenden Setzen des ersten und zweiten Schalttransistors (Q16, Q17) in einen leitenden Zustand enthält,

umfaßt,

gekennzeichnet durch Setzen des zweiten Schalttransistors (Q17) zu einem ersten vorbestimmten Zeitpunkt in den leitenden Zustand und Setzen des ersten Schalttransistors (Q16) zu einem zweiten vorbestimmten Zeitpunkt nachfolgend dem ersten Zeitpunkt in einen leitenden Zustand.

2. Halbleiterspeichereinrichtung nach Anspruch 1, gekennzeichnet

durch einen dritten Schalttransistor (Q18), der zwischen dem zweiten gemeinsamen Verbindungsknoten (SAP) und dem ersten Potential der Energiequelle gekoppelt ist; und

dadurch, daß die Betriebszeitgebereinrichtung eine Einrichtung zum aufeinanderfolgenden Setzen des dritten Schalttransistors (Q18) zu einem dritten vorbestimmten Zeitpunkt nachfolgend dem zweiten Zeitpunkt in einen leitenden Zustand enthält.