DE2946803C2

DE2946803C2 -

Info

Publication number: DE2946803C2
Application number: DE2946803A
Authority: DE
Inventors: Nobuyoshi Tokio/Tokyo Jp Tanimura; Hiroshi Fukuta; Kotaro Nishimura; Tokumasa Kodaira Tokio/Tokyo Jp Yasui
Original assignee: Hitachi Ltd; Hitachi Ome Electronic Co Ltd
Current assignee: Hitachi Ltd; Renesas Eastern Japan Semiconductor Inc
Priority date: 1978-11-24
Filing date: 1979-11-20
Publication date: 1991-02-14
Also published as: JPS5570993A; DE2946803A1; US4300213A

Description

Die Erfindung betrifft eine Speicherschaltung gemäß dem Oberbegriff des Patentanspruchs 1.

In US 41 10 840 ist eine derartige Speicherschaltung beschrieben, wobei die mit den Eingangs- und Ausgangsanschlüssen der Speicherzellen verbundenen Bitleitungen mit einem Energieversorgungsanschluß über Lasteinrichtungen verbunden sind, die aus als Dioden geschalteten Isolierschicht-Feldeffekttransistoren (im folgenden kurz als "IGFET" oder "MISFET" bezeichnet) bestehen und damit einen festgelegten Widerstandswert aufweisen.

Aus IEEE Journal of Solid-State Circuits, Vol. SC-12, No. 5, Oktober 1977, Seiten 497-501, ist eine weitere, ebenfalls dem Oberbegriff des Anspruchs 1 entsprechende Speicherschaltung bekannt, bei der die einzelnen Speicherzellen aus IGFET- Flipflops aufgebaut sind und zwischen die Bitleitungen und die Energieversorgungsklemme feste hochohmige Lastwiderstände eingeschaltet sind. Parallel zu diesen Lastwiderständen liegen IGFETs, die zur Rücksetzung der Speicherschaltung mittels eines Taktsignals aufgesteuert werden.

Der Erfindung liegt die Aufgabe zugrunde, den Leistungsverbrauch einer derartigen Speicherschaltung zu verringern.

Die Lösung dieser Aufgabe ist im Kennzeichenteil des Anspruchs 1 angegeben. Der danach in der Lasteinrichtung enthaltene schaltbare Feldeffekttransistor ergibt sowohl für den Schreib- als auch für den Lesevorgang eine günstige Lastcharakteristik. Durch das Schreibsteuersignal selbst wird er im Schreibmodus abgeschaltet und verhindert daher einen Stromfluß vom Versorgungsanschluß zu der jeweiligen Bitleitung, während er im Lesemodus leitend ist. Damit wird eine Lasteinrichtung variabler Impedanz geschaffen, deren Impedanzwert im Schreibmodus größer ist als im Lesemodus.

Im Falle hoher Impedanz wird der zum Schreiben erforderliche Pegelunterschied zwischen den gepaarten Bitleitungen mit hoher Geschwindigkeit erreicht. Daraus resultiert ein verringerter Zeitbedarf für das Schreiben. Wegen der hohen Impedanz wird ferner ein Stromfluß zwischen dem Versorgungsanschluß und Masse verhindert, so daß der Leistungsverbrauch der Speicherschaltung im Schreibmodus verringert ist. Im eingeschalteten Zustand des Feldeffekttransistors ist dagegen der für den Lesebetrieb erforderliche Stromfluß gewährleistet.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnungen näher erläutert. In den Zeichnungen zeigt

Fig. 1 ein Blockdiagramm einer Speicherschaltung,

Fig. 2 ein Schaltungsdiagramm des Blockes R₁₁ der Fig. 1,

Fig. 3 ein Schaltungsdiagramm des Blockes RC₁ der Fig. 1,

Fig. 4 ein Zeitfolgediagramm der Speicherschaltung der Fig. 1,

Fig. 5 ein Schaltungsdiagramm der Blöcke 7 und 8 der Fig. 1,

Fig. 6 ein Schaltungsdiagramm des Blockes 3 der Fig. 1,

Fig. 7 ein Schaltungsdiagramm der Blöcke BX und BY der Fig. 1,

Fig. 8 ein Schaltungsdiagramm der Blöcke 5, 6, 10 und 11 der Fig. 1,

Fig. 9 und 10 Zeitdiagramme der Betriebs-Wellenformen der Speicherschaltung der Fig. 1,

Fig. 11 ein Diagramm der charakteristischen Kurven der Abhängigkeit des Ausgangssignals vom Eingangssignal in der Schaltung der Fig. 8,

Fig. 12 ein Schaltungsdiagramm der Blöcke 1 und 9 der Fig. 1 und

Fig. 13 ein Diagramm der charakteristischen Kurven der Schaltung der Fig. 12.

In Fig. 1 bezeichnet das Bezugszeichen 2 eine Speichermatrix, die aus einer Vielzahl von Speicherzellenschaltungen MS₁₁ bis MS_mn, welche in Gestalt einer Matrix angeordnet sind, zusammengesetzt ist, sowie Wortleitungen W₁ bis W_m, und paarigen Bitleitungen D1₁ und D0₁ bis D1 _n und D0 _n.

Jede der Speicherzellenschaltungen weist einen Wählanschluß und ein Paar von Eingangs- und Ausgangsanschlüssen auf und ist, wie repräsentativ bei MS₁₁ dargestellt, aus MISFETs Q₁ und Q₂, die eine Flip-Flop-Schaltung darstellen, Lastwiderständen R₁ und R₂ für diese und MISFETs Q₃ und Q₄, die ein Übertragungsgatter bilden, zusammengesetzt.

Jede der Speicherzellenschaltungen MS₁₁ bis MS_1n, die in der gleichen Reihe angeordnet sind, ist mit ihrem Wählanschluß gemeinsam mit der Wortleitung W₁ verbunden, die dieser speziellen Reihe entspricht. Jede der in der gleichen Spalte angeordneten Speicherzellenschaltungen MS₁₁ bis MS_m1 ist mit ihren Eingangs- und Ausgangsanschlüssen gemeinsam mit den paarigen Bitleitungen D1₁ und D0₁ verbunden, die dieser speziellen Spalte entsprechen.

Zwischen den jeweiligen Bitleitungen und einem Versorgungsanschluß V_cc sind Lasteinrichtungen R₁₁, R₀₁ R_1n und R_0n angeschlossen. Die Lasteinrichtung für jede Bitleitung wird zum Auslesen von Information in den Speicherzellenschaltungen verwendet, wie später beschrieben wird. Die Lastwiderstände R₁ und R₂ für jede Speicherzellenschaltung haben verhältnismäßig hohe Widerstandswerte, um den Leistungsverbrauch der Speicherzellenschaltung während des Haltebetriebes zu vermindern; die Lasteinrichtung für die Bitleitung weist dagegen für den Auslesevorgang einen verhältnismäßig niedrigen Widerstandswert auf.

Die jeweiligen Bitleitungen sind mit einer Spaltengatterschaltung 4 verbunden.

Diese Spaltengatterschaltung 4 ist, wie in der Fig. 1 dargestellt, zwischen den jeweiligen Bitleitungspaaren und gemeinsamen Datenleitungen CD₁ und CD₀ angeordnet und umfaßt MISFETs Q₅ bis Q₈, die als Übertragungsgatter arbeiten und durch eine Y-Decoderschaltung 3 gesteuert sind.

Eine X-Decoderschaltung 1 ist mit Adreß-Signalen aus Adreß-Eingangsanschlüssen X₁ bis X_i jeweils über Adreß-Pufferschaltungen BX₁ bis BX_i versorgt, so daß sie entsprechend den Adreß-Signalen eine der Wortleitungen W₁ bis W_m auswählt und dadurch die Signale der ausgewählten Wortleitung auf einen hohen Pegel anhebt. Die Signale der übrigen, nicht gewählten Wortleitungen werden übrigens auf einem niedrigen Pegel belassen.

Ähnlich wie die X-Decoderschaltung wird die Y-Decoderschaltung 3 mit Adreß-Signalen aus Adreß-Eingangsanschlüssen Y₁ bis Y_k jeweils über Adreß-Pufferschaltungen BY₁ bis BY_k versorgt, so daß sie eine der Bit-Auswahlleitungen C₁ bis C_n auswählt und dadurch deren Signale auf einen hohen Pegel hebt.

Wenn die Übertragungsgatter-MISFETs der Speicherzellenschaltung in der durch die X-Decoderschaltung 1 ausgewählten Reihe in den leitenden Zustand gebracht sind, wird die diese Speicherzellenschaltung darstellende Flip-Flop-Schaltung an ihre entsprechenden paarigen Bitleitungen über die Übertragungsgatter-MISFETs angekoppelt.

Die Bitleitungen der durch die Y-Decoderschaltung 3 angewählten Leitung werden über die Spaltengatterschaltung 4 mit den gemeinsamen Datenleitungen gekoppelt. Dadurch wird die durch die X-Decoderschaltung 1 und die Y-Decoderschaltung 3 ausgewählte Speicherzellenschaltung mit der gemeinsamen Datenleitung verbunden.

In der ausgewählten Leitung benutzen die MISFETs Q₁ und Q₂ der Speicherzellenschaltung als ihre Last die Lasteinrichtung, die mit den Bitleitungen verbunden ist. Dadurch wird das Potential der paarigen Bitleitungen durch die in der Speicherzellenschaltung gespeicherte Information bestimmt. Das Potential der gemeinsamen Datenleitungen wird dann durch das Potential der ausgewählten Bitleitungen bestimmt. Das Potential der gemeinsamen Datenleitungen, d. h. die in der ausgewählten Speicherzellenschaltung gespeicherte Information wird mittels einer Ausleseschaltung 6 ausgelesen.

Wenn beispielsweise das Potential der gemeinsamen Datenleitung CD₁ auf einen hohen Pegel angehoben wird, während das Potential der gemeinsamen Datenleitung CD₀ auf einen niedrigen Pegel durch die Wirkung einer Schreibschaltung 5 vermindert wird, wird der MISFET Q₁ der ausgewählten Speicherzellenschaltung, z. B. MS₁₁, durch den niedrigen Pegel auf der gemeinsamen Datenleitung D₀ in den nichtleitenden Zustand gebracht, so daß der MISFET Q₂ in Abhängigkeit vom nichtleitenden Zustand des MISFET Q₁ leitend gemacht wird. Mit anderen Worten wird die Information in die ausgewählte Speicherzellenschaltung eingeschrieben.

Bei dem vorliegenden Ausführungsbeispiel sind der Ausgangsanschluß der Ausleseschaltung 6 und der Ausgangsanschluß der Schreibschaltung 5 gemeinsam mit einem Eingangs- und Ausgangsanschluß IO verbunden, wiewohl die Weiterbildung der vorliegenden Erfindung hierauf nicht speziell beschränkt sein soll.

Die Schreibschaltung 5 ist durch eine Schreibsteuerschaltung 7 gesteuert, die sowohl Chip-Auswahlsignale, die von außen an einen Chip-Auswahlanschluß geliefert werden, als auch Schreibsteuersignale, die in ähnlicher Weise von außen an einen Schreibsteueranschluß geliefert werden, empfängt. Die Ausleseschaltung 6 ist durch eine Auslesesteuerschaltung 8 gesteuert, die ähnliche Signale empfängt.

Die in der Fig. 1 dargestellte Speicherschaltung wird in Abhängigkeit von den hohen und niedrigen Pegeln der Chip-Auswahlsignale am Anschluß (übrigens werden die Chip-Auswahlsignale selbst mit den Bezugszeichen "" bezeichnet) in ihren Wartezustand bzw. Auswahlzustand versetzt. Überdies wird die Speicherschaltung auch in Abhängigkeit von den niedrigen und hohen Pegeln der Schreibsteuersignale bei Chip-Auswahl jeweils in ihren Schreibzustand oder Lesezustand versetzt.

Die Fig. 4 zeigt ein Beispiel der Zeitfolge der Speicherschaltung der Fig. 1. In der Fig. 4 bezeichnen die durchgezogenen Linien den Fall der Schreibvorgänge, während unterbrochene Linien die Auslesevorgänge angeben.

Bei den Schreibvorgängen wird zum Zeitpunkt t0 das an die die X-Adreß-Eingangsanschlüsse X₁ bis X_i und an die Y-Adreß-Eingangsanschlüsse Y₁ bis Y_k zu liefernde Adreßeingangssignal erneuert. Die Schreibsteuersignale werden von einem hohen Pegel auf einen niedrigen Pegel verändert, obwohl dieser Wechsel nicht immer synchron mit dem Zeitpunkt t0 stattfinden muß.

Zum Zeitpunkt t1 werden die Chip-Auswahlsignale , die, während der Chip nicht angewählt war, auf einem hohen Pegel gewesen sind, auf einen niedrigen Pegel verändert. Da auf diese Weise die Chip-Auswahlsignale und die Schreibsteuersignale ihren niedrigen Pegel annehmen, werden die Ausgangssignale der Schreibsteuerschaltung 7 von einem hohen Pegel auf einen niedrigen Pegel zu einem geringfügig verzögerten Zeitpunkt t3 verändert. Wenn die Ausgangssignale ihren niedrigen Pegel annehmen, beginnt die Schreibschaltung 5 ihre Betriebsvorgänge.

Da die Chip-Auswahlsignale von dem niedrigen Pegel auf dem hohen Pegel zum Zeitpunkt t5 zurückgeführt werden, werden auch die Ausgangssignale der Schreibsteuerschaltung 7 von dem niedrigen Pegel zum Zeitpunkt t7 auf den hohen Pegel zurückgeführt.

Zum Zeitpunkt t10 werden die Schreibsteuersignale vom niedrigen Pegel auf den hohen Pegel zurückgebracht. In der Zwischenzeit werden die Ausgangssignale IOC der Auslesesteuerschaltung 8 durch die Schreibsteuersignale mit niedrigem Pegel, wie in der Fig. 4 gezeigt, auf ihrem hohen Pegel gehalten.

In Abhängigkeit von dem niedrigen Pegel der Chip-Auswahlsignale und in Abhängigkeit von dem hohen Pegel der Schreibsteuersignale , beginnt die Speicherschaltung ihre Auslesevorgänge.

Wenn die Chip-Auswahlsignale zum Zeitpunkt t1 den niedrigen Pegel annehmen, werden die Ausgangssignale IOC der Auslesesteuerschaltung 8 in Abhängigkeit davon von dem hohen Pegel zum Zeitpunkt t4 auf den niedrigen Pegel gebracht, so daß die Ausleseschaltung 6 ihre Auslesevorgänge beginnt.

Da die Chip-Auswahlsignale den hohen Pegel zum Zeitpunkt t5 wiederherstellen, nehmen auch die Ausgangssignale IOC zum Zeitpunkt t9 den hohen Pegel an, so daß die Ausleseschaltung 6 ihren Betrieb unterbricht.

Obwohl nicht auf derartige spezielle Konstruktionen beschränkt, können die Schreibsteuerschaltung 7 und die Ausleseschaltung 8 gemäß den Schaltungsbeispielen in der Fig. 5 aufgebaut sein.

Die Schreibsteuerschaltung 7 ist aus einer NOR-Gatterschaltung, bestehend aus den MISFETs Q₆₁ bis Q₆₃, und drei Inverterschaltungen, jeweils bestehend aus den MISFETs Q₆₄ und Q₆₅, Q₆₆ und Q₆₇ und Q₆₈ und Q₆₉ zusammengesetzt. Die Ausgänge und der Schreibsteuerschaltung 7 werden zur Steuerung des Betriebs der Schreibschaltung 5 genutzt. Der verbleibende Ausgang wird zur Steuerung der Betriebsvorgänge einer Impulserzeugungsschaltung 10 benutzt, die später beschrieben wird.

Andererseits besteht die Auslesesteuerschaltung 8 aus vier Inverterschaltungen, die jeweils aus den MISFETs Q₇₀ und Q₇₁, Q₇₂ und Q₇₃, Q₇₄ und Q₇₅ bzw. Q₇₉ und Q₈₀ bestehen, sowie aus einer NOR-Gatterschaltung, die aus den MISFETs Q₇₆ bis Q₇₈ besteht. Der Ausgang IOC der derart aufgebauten Auslesesteuerschaltung 8 wird zur Steuerung der Betriebsvorgänge der Ausleseschaltung 6 benutzt.

Übrigens sind die MISFETs Q₆₁, Q₆₄ usw. vom Verarmungstyp und werden daher unterschiedlich zu den Anreicherungstyp- MISFETs, wie Q₆₂ oder Q₆₃, gezeichnet, indem nämlich eine unterbrochene Linie zwischen ihre Source und Drain eingezeichnet ist.

Die Fig. 2 zeigt eine konkrete Schaltung der Lasteinrichtung R₁₁, die mit der Bitleitung D₁₁ der in Fig. 1 gezeigten Schaltung verbunden ist. Die andere Lasteinrichtung, die R₀₁, kann den gleichen Aufbau haben wie die Lasteinrichtung R₁₁.

Die Lasteinrichtung R₁₁ ist aus der Reihenschaltung eines MISFETs Q₁₄₀, bei dem Gate und Source verbunden sind, und eines MISFETs Q₁₄₁ aufgebaut. Der MISFET Q₁₄₁ wird durch die Schreibsteuersignale gesteuert. Die Lasteinrichtung stellt den Spannungsabfall von 2 Vth durch die Wirkungen der MISFETs Q₁₄₀ und Q₁₄₁ während des Auslesevorgangs ein, wenn die Schreibsteuersignale ihren hohen Pegel erreichen.

Die Fig. 6 zeigt den konkreten Aufbau der in der Fig. 1 dargestellten Y-Decoderschaltung 3.

Die Y-Decoderschaltung 3 besteht aus einer Vielzahl von NOR-Gatterschaltungen, wie dargestellt. Die eine Ausgangsleitung Y₁ aufweisende NOR-Gatterschaltung besteht aus einem Verarmungs-Last-MISFET Q₅₅ und den Anreicherungs- Eingangs-MISFETs Q₅₆ und Q₅₇. An die Gate der Eingangs- MISFETs Q₅₆ und Q₅₇ sind geeignete gewählte Ausgänge der Vielzahl von Adreßpuffern geführt, von denen jeder in Abhängigkeit von einem Adreßeingang A_i nicht invertierte Signale a₀ und invertierte Signale erzeugt, wie im einzelnen in der Fig. 7 gezeigt. Wenn wenigstens an einem der Gateeingänge der MISFETs Q₅₆ und Q₅₇ ein hoher Pegel anliegt, werden die Signale mit dem nichtauswählenden oder niedrigen Pegel an der Ausgangsleitung Y₁ erzeugt. Wenn andererseits alle Eingangsgatter auf einem niedrigen Pegel liegen, werden die Signale mit einem auswählenden oder hohen Pegel an der Ausgangsleitung Y₁ erzeugt. Da in diesem Fall der Spannungsabfall aufgrund der Schwellspannung, wie sie in den Anreicherungs-MISFETs vorliegt, nicht im Verarmungs-Last-MISFET Q₅₅ entsteht, kann der hohe Pegel der Ausgangssignale der Y-Decoderschaltung im wesentlichen die Versorgungsspannung V_cc erreichen.

Die Fig. 8 zeigt den konkreten Aufbau der Schreibschaltung 5 und der Ausleseschaltung 6, sowie der Impulserzeugungsschaltung 10 und einer Schalter-Schaltung 11, die später beschrieben wird.

Die Schreibschaltung 5 besteht aus drei Inverterschaltungen, die jeweils aus den MISFETs Q₉₅ und Q₉₆, Q₉₇ und Q₉₈ bzw. Q₉₉ und Q₁₀₀ bestehen, sowie aus zwei NOR-Gattern, die jeweils aus den MISFETs Q₁₀₁ bis Q₁₀₄ bzw. Q₁₀₇ bis Q₁₁₀ bestehen, sowie zwei Gegentakt-Ausgangsschaltungen, die jeweils aus den MISFETs Q₁₀₅ und Q₁₀₆ bzw. Q₁₁₁ und Q₁₁₂ bestehen. Das Gate des MISFETs Q₉₆ ist mit dem Eingangs- und Ausgangsanschluß IO verbunden, während die Gates der MISFETs Q₁₀₂ und Q₁₀₈ mit der Ausgangsleitung der in Fig. 5 gezeigten Schreibsteuerleitung 7 verbunden sind. Andererseits sind die Gates der MISFETs Q₁₀₃ und Q₁₀₄ mit der Ausgangsleitung der vorstehend erwähnten, in Fig. 5 gezeigten Schreibsteuerschaltung 7 verbunden. Überdies sind die Source und Drain der die Gegentaktausgangsschaltung bildenden MISFETs 105 und 106 mit der gemeinsamen Datenleitung CD₀ verbunden, während die Source und Drain der die Gegentaktausgangsschaltung bildenden MISFETs Q₁₁₁ und Q₁₁₂ mit der anderen gemeinsamen Datenleitung CD₁ verbunden sind.

Die Signale auf den Ausgangsleitungen und sind nur während der Chip-Auswahlperiode zu Schreibzwecken auf den niedrigen Pegeln, d. h. während sich die Chip-Auswahlsignale und die Schreibsteuersignale auf ihren niedrigen Pegeln befinden. Während dieser Schreibperiode erscheinen entsprechend dem nichtleitenden Zustand der MISFETs Q₁₀₂, Q₁₀₃, Q₁₀₈ und Q₁₁₀ solche Signale mit entgegengesetzten Phassen an den Ausgangsanschlüssen P₁ und P₂ der vorstehend genannten beiden NOR-Gattern, also entsprechend dem Signalpegel am Eingangs- und Ausgangsanschluß IO. In Abhängigkeit von den Ausgängen P₁ und P₂ der beiden NOR- Gatter erscheinen überdies Signale entgegengesetzter Phasen an den Ausgangsanschlüssen der beiden Gegentaktausgangsschaltungen. Wenn im einzelnen die Signale am Eingangs- und Ausgangsanschluß IO auf einem hohen Pegel liegen, hebt eine der Gegentaktausgangsschaltungen die gemeinsame Datenleitung CD₁ auf einen hohen Pegel, während die andere Gegentaktausgangsschaltung die gemeinsame Datenleitung CD₀ auf den niedrigen Pegel bringt.

Wenn sich andererseits die Signale am Anschluß IO auf einem niedrigen Pegel befinden, werden die Signale auf der gemeinsamen Datenleitung CD₁ auf den niedrigen Pegel abgesenkt, während die Signale auf der anderen gemeinsamen Datenleitung CD₀ auf den hohen Pegel angehoben werden.

Während der Chip-Auswahlperiode für den Lesevorgang und während der Chip-Nichtauswahlperiode, befinden sich die Signalpegel auf den Ausgangsleitungen und auf einem hohen Pegel, während die Ausgangssignalpegel der beiden NOR- Gatter niedrig sind, und zwar unabhängig von den Signalpegeln am Eingangs- und Ausgangsanschluß IO. Da während dieser Zeitspanne alle MISFETs Q₁₀₅, Q₁₀₆, Q₁₁₁ und Q₁₁₂ im nichtleitenden Zustand sind, lassen die beiden Gegentaktausgangsschaltungen ihre Ausgänge frei schwimmen.

Andererseits besteht die Ausleseschaltung 6 aus einer Erststufen-Differentialschaltung mit den MISFETs Q₁₁₃ bis Q₁₂₁, einer Zweistufen-Differentialschaltung aus den MISFETs Q₁₂₂ bis Q₁₂₅, einer Drittstufen-Differentialschaltung B₃ mit dem gleichen Aufbau wie die Zweitstufen-Differentialschaltung, zwei jeweils aus MISFETs Q₁₂₆ bis Q₁₂₈ bzw. Q₁₂₉ bis Q₁₃₁ bestehenden NOR-Gattern und einer Gegentaktausgangsschaltung aus den MISFETs Q₁₃₂ und Q₁₃₃. In der Erststufen- Differentialschaltung ist das Gate des MISFETs Q₁₂₀ über den MISFET Q₁₂₁ vorgespannt und wirkt als Source- Last auf die MISFETs Q₁₁₈ und Q₁₁₉. Der MISFET Q₁₁₇ erzeugt entsprechend den Sourceausgängen der MISFETs Q₁₁₈ und Q₁₁₉ einen Drain-Strom. Durch die negative Rückkopplungswirkung der aus den MISFETs Q₁₁₇ bis Q₁₂₁ bestehenden Schaltung wird der Ausgangspegel der Erststufen-Differentialschaltung auf einen im wesentlichen konstanten Pegel geregelt.

Die Ausgangsleitung IOC der Auslesesteuerschaltung 8 befindet sich während der Chip-Auswahlperiode für Lesezwecke auf dem niedrigen Pegel. Da die MISFETs Q₁₂₈ und Q₁₃₁ der Fig. 8 während dieser Zeitspanne in ihrem nicht leitenden Zustand sind, werden an den Ausgangsanschlüssen P₃ und P₄ der beiden NOR-Gatter derartige Signale entgegengesetzter Phasen erzeugt, wie sie den Pegeln an den gemeinsamen Datenleitungen CD₁ und CD₀ entsprechen. In Abhängigkeit von den Ausgängen P₃ und P₄ der NOR-Gatter erscheinen an den Gegentaktschaltungen Signale. Wenn insbesondere beispielsweise die gemeinsame Datenleitung CD₁ auf einem hohen Pegel liegt, während die andere gemeinsame Datenleitung CD₀ auf einem niedrigen Pegel ist, erzeugt die aus den MISFETs Q₁₃₂ und Q₁₃₁ bestehende Ausgangsschaltung Signale mit hohem Pegel. Wenn andererseits beide gemeinsame Datenleitungen CD₁ und CD₀ auf ihren niedrigen Pegeln liegen, erzeugt diese spezielle Ausgangsschaltung Signale mit niedrigem Pegel.

Während der Chip-Auswahlperiode für Schreibzwecke und während der Chip-Nichtwahlperiode, befinden sich folglich die Signale auf der Ausgangsleitung IOC auf einem hohen Pegel, so daß die MISFETs Q₁₂₈ und Q₁₃₁ in den leitenden Zustand gebracht werden. Dadurch nehmen die Ausgänge P₃ und P₄ der beiden NOR-Gatter der Schaltung 6 unabhängig von den Signalpegeln auf den gemeinsamen Datenleitungen CD₁ und CD₀ ihre niedrigen Pegel an. Die Gegentaktausgangsschaltung läßt also ihren Ausgang in Abhängigkeit von den gleichzeitigen leitenden Bedingungen der beiden MISFETs Q₁₃₂ und Q₁₃₃ schwimmen.

Da bei dem bisher beschriebenen Ausführungsbeispiel die mit den Bitleitungen verbundene Lasteinrichtung in der in Fig. 2 gezeigten Weise aufgebaut ist, kann die in den Speicherzellenschaltungen gespeicherte Information mit hoher Geschwindigkeit ausgelesen werden, wie nachstehend beschrieben:

Die Speicherzellenschaltung speichert die Information mit ihren Hochlast-Widerständen R₁ und R₂ und ihren MISFETs Q₁ und Q₂, wenn ihre Übertragungsgatter-MISFETs Q₃ und Q₄ im nichtleitenden Zustand sind. Die zu speichernde Information "1" entspricht dem Zustand, daß der MISFET Q₁ nichtleitend ist, während der MISFET Q₂ leitend ist. Andererseits entspricht die zu speichernde Information "0", dem Zustand, daß der MISFET Q₁ leitend ist, während der MISFET Q₂ nichtleitend ist.

Wenn die Speicherzellenschaltung MS₁₁ zum Auslesen der darin gespeicherten Information angewählt ist, werden die Schaltungsvorgänge in der nachfolgenden Weise durchgeführt. Dabei wird angenommen, daß in die Speicherzellenschaltung MS₁₁ im voraus der Wert "1" eingespeichert ist. Überdies wird angenommen, daß die gemeinsamen Datenleitungen ihren hohen Pegel in ihren (nicht gezeigten) schwimmenden Kondensatoren entsprechend ihren vorherigen Zuständen halten.

Wenn die Wortleitung W₁ durch die Wirkung der X-Decoderschaltung 1 auf den hohen Pegel angehoben wird, werden die Speicherzellenschaltungen MS₁₁ bis MS_1n in der ersten Reihe ausgewählt, so daß ihre Übertragungsgatter- MISFETs Q₃ und Q₄ in den leitenden Zustand gebracht werden.

In Abhängigkeit von den leitenden Zuständen der genannten MISFETs Q₃ und Q₄ üben die Lasteinrichtungen R₁₁ und R₀₁ mit relativ geringem Widerstand, die mit den Bitleitungen D1₁ und D0₁ verbunden sind, ihre Belastungen auf die MISFETs Q₁ und Q₂ der Speicherzellenschaltung MS₁₁ aus. Da der MISFET Q₁ entsprechend der im voraus gespeicherten Information in seinem nichtleitenden Zustand gehalten ist, fließt kein Strom durch die Lasteinrichtung R₁₁, so daß der Spannungsabfall von etwa höchstens 2 V_th in dieser Lasteinrichtung erzeugt wird, wie bereits erläutert wurde. Als Ergebnis nimmt die Bitleitungen D1₁ den hohen Pegel von V_cc-2 V_th an. Da andererseits der MISFET Q₂ in seinem leitenden Zustand ist, wird die andere Lasteinrichtung R₀₁ mit Strom versorgt, so daß sie einem verhältnismäßig hohen Spannungsabfall ausgesetzt ist. Dadurch nimmt die Bitleitung D0₁ einen niedrigen Pegel an.

In Abhängigkeit von dem hohen Pegel an der Ausgangsleitung C₁ der Y-Decoderschaltung 3 werden die MISFETs Q₅ und Q₆ der Spaltengatterschaltung 4 in den leitenden Zustand gebracht, so daß die Signale der Bitleitungen D1₁ und D0₁ auf die gemeinsamen Datenleitungen CD₁ bzw. CD₀ übertragen werden.

In der Fig. 9A sind die Beziehungen zwischen den Signalveränderungseigenschaften an der Ausgangsleitung C₁, die durch die Y-Decoderschaltung 3 ausgewählt wurde, und den Signalpegeln DH₂ und DL₂ an den Bitleitungen D1₁ bzw. D0₁ dargestellt. Die Ausgangssignale der Y- Decoderschaltung werden übrigens entsprechend dem Schaltungsaufbau gleichzeitig oder geringfügig schneller verändert als die Ausgangssignale der X-Decoderschaltung 1. Beim Beginn des Betriebs der Y-Decoderschaltung 3 sind daher die Signalpegel der Bitleitungen D1₁ und D0₁ nicht immer festgelegt. Zur Erleichterung des Verständnisses und der Erläuterung sind jedoch die Signalpegel auf den Bitleitungen in der Fig. 9A so dargestellt, als wären sie festgelegt.

Wie es in der Fig. 9A dargestellt ist, beginnen die Signale an der von der Y-Decoderschaltung 3 ausgewählten Ausgangsleitung C₁ zum Zeitpunkt t20 vom niedrigen Pegel aus anzusteigen (die Signale werden übrigens als "Signale C₁" bezeichnet).

Zum Zeitpunkt t21 erreicht der Pegel der Signale C₁ den niedrigen Pegel DL₂ der Bitleitung D0₁.

Zum Zeitpunkt t22 wird der Pegel der Signale C₁ um die Schwellwertspannung des MISFET höher als der Pegel DL₂ auf der Bitleitung D0₁. Dadurch beginnt der MISFET Q₆ der Spaltengatterschaltung 4 zu leiten. Da sich in diesem Fall die Bitleitung D0₁ auf einem niedrigen Pegel befindet, während die gemeinsamen Datenleitungen auf einem hohen Pegel liegen, wirkt die Elektrode P₁ des MISFET Q₆ auf der Bitleitungsseite als Source, während seine Elektrode P₂ auf der Seite der gemeinsamen Datenleitung als Drain wirkt. Dadurch beginnt der Pegel der gemeinsamen Datenleitung CD₀, der durch die Wirkung der Lasteinrichtung RC₀ und des (nicht gezeigten) schwimmenden Kondensators hochgehalten wurde, sich auf den Pegel der Bitleitung D0₁ abzusenken, wie mit der Kurve CL₂ in der Fig. 9B gezeigt ist, und zwar in Abhängigkeit von dem Beginn des leitenden Zustands des MISFET Q₆. Die Absenkungsrate des Pegels der gemeinsamen Datenleitung CD₀ ist übrigens durch die jeweiligen schwimmenden Kapazitäten der gemeinsamen Datenleitungen CD₀ und der Bitleitung DO₁ bestimmt, sowie durch den Leitungswiderstand des MISFET Q₆.

Das Signal C₁ erreicht den hohen Pegel der Bitleitung D1₁ zum Zeitpunkt t24 und überschreitet ihn um die Schwellwertspannung V_th des MISFET zum Zeitpunkt t25. Dadurch wird auch der MISFET Q₅ leitend. Der Pegel der gemeinsamen Datenleitung CD₁ wird dadurch entlang der Kurve CH₂ in der Fig. 9B verändert.

Die Ausleseschaltung 6 spricht auf den Pegelunterschied zwischen den gemeinsamen Datenleitungen CD₁ und CD₀ an. Am Knotenpunkt zwischen der Source des MISFET Q₁₁₃ und der Drain des MISFET Q₁₁₄, die zusammen die Erststufen-Differentialschaltung der Ausleseschaltung 6 darstellen, erscheinen Signale, deren Pegel zum Zeitpunkt t23 im wesentlichen entlang der Kurve P₅₂ in der Fig. 9C verlaufen.

Wenn der MISFET Q₁₄₁ der Lasteinrichtung in der Fig. 2 eingeschaltet wird, verändert sich der hohe Pegel an der Bitleitung D1₁ beim Informationsauslesevorgang von dem Pegel DH₂ in der Fig. 9A zum Pegel DH₁, der um die Schwellwertspannung des MISFET Q₁₄₁ höher ist. In diesem Fall wird der niedrige Pegel auf der Bitleitung D0₁, ausgehend von dem Pegel DL₂, auf den Pegel DL₁ der Fig. 9A erhöht, und zwar durch die Wirkung der Leitwerte der MISFETs Q₂ und Q₄ im leitenden Zustand und dem Leitwert der Lasteinrichtung der betrachteten Speicherzellenschaltung.

In Abhängigkeit von dem Anstieg dieses Pegels wird der Pegel der Signale C₁, bei dem die MISFETs Q₅ und Q₆ in den leitenden Zustand gebracht werden, derart erhöht, daß die Pegelveränderung auf der gemeinsamen Datenleitung CD₀ verzögert wird, wie in der unterbrochenen Linie CL₁ in der Fig. 9B gezeigt ist, und derart, daß die Pegelveränderung auf der anderen gemeinsamen Datenleitung CL₁ ebenfalls verzögert wird, wie in der unterbrochenen Linie CH₁ der gleichen Figur dargestellt ist.

Im einzelnen wird der Pegel am Knotenpunkt P₅ der Ausleseschaltung 6, wie in der Fig. 8 gezeigt, entlang der unterbrochenen Linie P₅₁ der Fig. 9C verändert.

Da die in der Fig. 2 dargestellte Lasteinrichtung bei dem bisher beschriebenen Ausführungsbeispiel zur Absenkung des Pegels der Datenleitungen verwendet wird, so daß die MISFETs Q₅ und Q₆ der gemeinsamen Spaltengatterschaltung 4 von einem verhältnismäßig niedrigen Pegel der Signale C₁ in den leitenden Zustand gebracht werden, und da der Unterschied zwischen dem Pegel der Bitleitungen und dem Pegel der Signale C₁ derart erhöht wird, daß die Spannung zwischen der Source und dem Gate der MISFETs Q₅ und Q₆ zusammen mit dem dazwischenliegenden Leitwert angehoben wird, erfolgt die Datenübertragung zwischen den Bitleitungen und den gemeinsamen Datenleitungen mit hoher Geschwindigkeit.

Die Fig. 11 zeigt den charakteristischen Verlauf der Eingangsspannung V_I gegen die Ausgangsspannung V_O der Inverterschaltung, die aus den Treiber-MISFETs und den mit deren Drainanschlüssen verbundenen Last-MISFETs zusammengesetzt ist. Die Verstärkung der Inverterschaltung wird um so mehr erhöht, als der Gradient der charakteristischen Kurve steiler wird. Die Verstärkung der MIS-Inverterschaltung kann um so mehr erhöht werden, als ihr Eingangssignalpegel die Schwellwertspannung V_th des Treibertransistors annähert.

Da die Pegel der gemeinsamen Datenleitungen CD₁ und CD₀ bei dem vorliegenden Ausführungsbeispiel durch die Lasten der Bitleitungen abgesenkt werden, kann die Ausleseschaltung mit einer hohen Verstärkung betrieben werden.

Dadurch kann die Ausleseschaltung überdies bei dem vorliegenden Ausführungsbeispiel mit hoher Geschwindigkeit betrieben werden.

Bei den bisher beschriebenen Ausführungsbeispielen können die gemeinsamen Datenleitungen CD₁ und CD₀ während des Chip-Nichtauswahlvorgangs auf das gleiche Potential gebracht werden und auf einen Pegel, der gleich dem hohen Pegel der Bitleitungen ist, und zwar durch die Wirkungen der Lasteinrichtungen RC₁ und RC₀ und durch die Wirkungen einer Schalteinrichtung 11, die ihrerseits durch eine Impulserzeugungsschaltung 10 gesteuert ist, welche nach Vollendung des Chip-Auswahlvorganges in Betrieb gesetzt wird. Dadurch kann die Zugriffszeit der Speicherschaltung bei Wiederaufnahme des Chip-Auswahlzustandes verkürzt werden. Wenn andererseits die Lasteinrichtungen RC₁ und RC₀ und die Schaltung 11 nicht mit den gemeinsamen Datenleitungen CD₁ und CD₀ verbunden sind, kann dieser hohe Pegel auf einer dieser Datenleitungen, wie er während des vorhergehenden Chip-Auswahlvorgangs durch die Wirkung seines schwimmenden Kondensators bestimmt wurde, gehalten werden, während auf der anderen Datenleitung ein niedriger Pegel gehalten wird. Im Fall, daß die in der Speicherzellenschaltung gespeicherte Information ausgelesen werden soll, wenn die gespeicherte Information einen die Pegel der gemeinsamen Datenleitungen invertierenden Pegel aufweist, wird daher im erneuten Chip-Auswahlzustand eine dieser gemeinsamen Datenleitungen von ihrem hohen Pegel auf ihren niedrigen Pegel gebracht, während die andere Datenleitung durch die Einwirkungen dieser Speicherzellenschaltung von ihrem niedrigen Pegel auf ihren hohen Pegel gebracht wird. Dadurch ist eine verhältnismäßig lange Zeit erforderlich, bis die Potentialdifferenz zwischen den paarigen gemeinsamen Datenleitungen einen ausreichenden Pegel erreicht, wie es von der Ausleseschaltung 6 gefordert ist.

Da die Lasteinrichtungen RC₁ und RC₂ identisch aufgebaut sind, ist die konkrete Schaltung für die Lasteinrichtung RC₁ in der Fig. 3 dargestellt.

Die konkreten Schaltungen der Impulserzeugungsschaltung 10 und der Schalteinrichtung 11 sind in der Fig. 8 dargestellt.

Die Impulserzeugungsschaltung besteht aus zwei Inverterschaltungen, die jeweils aus MISFETs Q₈₁ und Q₈₂ bzw. Q₈₃ und Q₈₄ bestehen, sowie einer Schmitt-Schaltung, die aus den MISFETs Q₈₅ und Q₈₈ besteht und einer Zwei-Eingangs- NOR-Gatterschaltung aus den MISFETs Q₈₉ und Q₉₀. Diese NOR-Gatterschaltung ist an einem Eingangsanschluß mit den Ausgangssignalen WE3 aus der Schreibsteuerschaltung 7 der Fig. 7 verzögert durch die beiden Inverterschaltungen und den Schmitt-Trigger versorgt, während ihr anderer Eingangsanschluß unmittelbar mit den erwähnten Ausgangssignalen WE3 gespeist ist.

Aufgrund des Aufbaus der Schaltung der Fig. 5 nehmen die Signale WE3 während des Schreibvorganges ihren hohen Pegel an und während des Chip-Nichtauswahlvorgangs und des Lesevorgangs ihre niedrigen Pegel.

Wenn sich die Signale WE3 auf dem niedrigen Pegel befinden, nimmt der Gate-Eingang des MISFET Q₈₉ den hohen Pegel an, so daß der Ausgang WR der Schaltung 10 den niedrigen Pegel aufweist. Wenn die Signale WE3 auf einem hohen Pegel liegen, nimmt gleichermaßen der Gate-Eingang des MISFET Q₉₁ den hohen Pegel an, so daß der Ausgang WR auf auf den niedrigen Pegel gerät.

Der Ausgang WR der Impulserzeugungsschaltung 10 stellt in Abhängigkeit von der Veränderung der Signale WE3 vom hohen Pegel auf den niedrigen Pegel bei nichtleitendem Zustand des MISFET Q₉₁ seinen hohen Pegel wieder her, und zwar zum Zeitpunkt, an dem der MISFET Q₈₉ mit einer Verzögerung in der aus den MISFETs Q₈₁ bis Q₈₈ bestehenden Schaltung in den leitenden Zustand gebracht wird. Der charakteristische Verlauf dieser Signale WE3 und WR ist in der Fig. 4 dargestellt.

Andererseits besteht die Schalteinrichtung 11 aus einem MISFET Q₉₂, der zwischen die Stromversorgungsquelle V_cc und eine der gemeinsamen Datenleitungen CD₁ angeschlossen ist, sowie aus einem MISFET Q₉₃, der zwischen die Stromversorgung V_cc und die andere gemeinsame Datenleitung CD₀ angeschlossen ist, und einem MISFET Q₉₄, der zwischen die gemeinsamen Datenleitungen geschaltet ist. Diese MISFETs Q₉₂ bis Q₉₄ werden in Abhängigkeit von dem hohen Pegel des Ausgangs-WR der Impulserzeugungsschaltung 10 in den leitenden Zustand gebracht.

In der Fig. 10A ist der charakteristische Verlauf der in der Fig. 4 gezeigten Signale WR dargestellt; die Fig. 10B zeigt die Veränderungen der Potentiale auf den paarigen gemeinsamen Datenleitungen. Während der Chip- Auswahlperiode vor dem Zeitpunkt t8, befinden sich die Signale CH₂ einer der gemeinsamen Datenleitungen, beispielsweise CD₁, auf dem hohen Pegel, während sich die Signale CL₂ der anderen gemeinsamen Datenleitung, beispielsweise CD₀ auf dem niedrigen Pegel befinden.

Zum Zeitpunkt t8 beginnt der jeweilige MISFET der Schalteinrichtung 11 in den leitenden Zustand zu geraten, und zwar in Abhängigkeit von den Signalen WR. Die MISFETs Q₉₂ und Q₉₃ heben die Potentiale der jeweiligen gemeinsamen Datenleitungen CD₁ und CD₀ auf den Versorgungsspannungspegel V_cc an. Andererseits bewirkt der MISFET Q₉₄ eine Verminderung der Potentialdifferenz zwischen den gemeinsamen Datenleitungen CD₁ und CD₀ auf null. Die Veränderungsraten der Potentiale der gemeinsamen Datenleitungen sind sowohl durch die Leitwerte der MISFETs Q₉₂ und Q₉₄ als auch durch die schwimmenden Kapazitäten der gemeinsamen Datenleitungen begrenzt.

Die Zeitpunkte t₈ und t₉, an denen die Signale WR auf den hohen Pegel angehoben werden, werden dadurch bestimmt, daß die jeweiligen MISFETs der Pulserzeugungsschaltung 10 in geeigneter Weise ausgestaltet werden. Dadurch werden die Potentiale auf den gemeinsamen Datenleitungen CD₁ und CD₀, wie in der Fig. 10B gezeigt, auf den Pegel angehoben, der im wesentlichen durch die Lasteinrichtungen RC₁ und RC₀ bestimmt ist. Nach dem Zeitpunkt t9, wenn die MISFETs Q₉₂ bis Q₉₄ in den nichtleitenden Zustand gebracht sind, werden die Potentiale auf den gemeinsamen Datenleitungen CD₁ und CD₀ durch die Einwirkungen der Lasteinrichtungen RC₁ und RC₀ aufrechterhalten.

Wenn sich übrigens die Chip-Nichtauswahlperiode für eine verhältnismäßig lange Zeit fortsetzt, werden die Potentiale auf den gemeinsamen Datenleitungen CD₁ und CD₀ durch die Lasteinrichtungen RC₁ und RC₀ ebenfalls angehoben, so daß die MISFETs Q₉₂ und Q₉₃, die zwischen die Stromversorgung V_cc und die gemeinsamen Datenleitungen geschaltet sind, aus der Schalteinrichtung 11 weggelassen werden können, falls gewünscht. Die Lasteinrichtungen RC₁ und RC₀ wirken jedoch auf diejenige Speicherzellenschaltung als Last, die während der Leseperiode ausgewählt ist, so daß ihre Leitwerte beschränkt sind. Wegen dieser MISFETs Q₉₂ und Q₉₃ können die gemeinsamen Datenleitungen CD₁ und CD₀ für verhältnismäßig kurze Zeit auf das gemeinsame Potential angehoben werden, das mit dem hohen Pegel der Bitleitungen identisch ist, so daß die sich ergebende Speicherschaltung sogar dann zufriedenstellend betrieben werden kann, wenn die Chip-Nichtauswahlperiode kurz ist.

Sogar mit einer niedrigen Versorgungsspannung kann bei dem bisher beschriebenen Ausführungsbeispiel die Speicherzellenschaltung ihren Speichervorgang fortsetzen, und dabei die gespeicherte Information beibehalten, wie nachstehend beschrieben wird.

Die konkrete Schaltung der X-Decoderschaltung 1 der Fig. 1 ist in der in Fig. 12 gezeigten Weise aufgebaut.

In der X-Decoderschaltung 1 besteht die Schaltung zur Auswahl der Wortleitung W₁ aus einem NOR-Gatter, welches seinerseits aus den MISFETs Q₃₉ bis Q₄₁ besteht, sowie einer Inverterschaltung aus den MISFETs Q₄₂ und Q₄₃ und einer Gegentaktausgangschaltung aus den MISFETs Q₄₄ und Q₄₅.

Die das NOR-Gatter darstellenden MISFETs Q₄₀ und Q₄₁ sind an ihren Gates mit den Signalen versorgt, die von der Vielzahl von Adreß-Pufferschaltungen der Fig. 7 ausgewählt werden.

Wenn die Wortleitung W₁ angewählt werden soll, nehmen alle Gate-Eingänge der MISFETs Q₄₀ und Q₄₁ niedrige Pegel an, so daß das NOR-Gatter insgesamt Signale mit hohem Pegel erzeugt. Dadurch werden Signale mit hohem Pegel durch die Gegentaktausgangsschaltung aus den MISFETs Q₄₄ und Q₄₅ erzeugt. Wenn andererseits die Wortleitung W₁ nicht angewählt werden soll, nimmt wenigstens einer der Gate-Eingänge der MISFETs Q₄₀ und Q₄₁ einen hohen Pegel an, so daß das NOR-Gatter die Signale mit niedrigem Pegel erzeugt.

Wenn die Versorgungsspannung V_cc abgesenkt wird, werden die hohen Pegel der Signale der Adreß-Pufferschaltungen BX₁ bis BX₆ entsprechend verringert. Wenn die Verminderung der Versorgungsspannung V_cc groß ist, können die hohen Pegel der Signale der Adreß-Pufferschaltungen BX₁ bis BX₆ nicht mehr als hohe Pegel für die NOR-Gatterschaltung der X-Decoderschaltung betrachtet werden. Obwohl also keine Auswahl erfolgt ist, erzeugt daher das NOR- Gatter-Signale mit hohem Pegel. In Abhängigkeit hiervon hebt die Gegentaktschaltung die entsprechende Wortleitung auf den hohen Pegel. Da in diesem Fall die Übertragungsgatter- MISFETs der Vielzahl von Speicherzellenschaltungen, die mit der gleichen Bitleitung verbunden sind, in den leitenden Zustand gebracht wird, werden die Flip-Flop-Schaltungen der Vielzahl von Speicherzellen über die Bitleitung aneinander gekoppelt, obwohl dies nicht gewünscht ist. Wenn die über die Bitleitung gekoppelten Speicherzellenschaltungen unterschiedliche Informationsinhalte aufweisen, kann nämlich eine Speicherzellenschaltung die in einer anderen Speicherzellenschaltung gespeicherte Information zerstören.

Bei dem bisher beschriebenen Ausführungsbeispiel ist die NOR-Gatterschaltung der X-Decoderschaltung 1 mit den MISFETs Q₅₃ und Q₅₄ ausgestattet, die als zusätzliche Eingangsanschlüsse verwendet werden. Diese MISFETs Q₅₃ und Q₅₄ werden durch den Ausgang der Versorgungsspannungs- Detektorschaltung 9 in den leitenden Zustand gebracht, wenn die Versorgungsspannung V_cc in verhältnismäßig starkem Maß abgesenkt wird.

Dadurch erzeugt die jeder Wortleitung entsprechende Gegentaktausgangsschaltung Signale mit niedrigem Pegel, wenn die Versorgungsspannung in verhältnismäßig starkem Maß verringert wird. Die vorstehend erwähnte Zerstörung der in den Speicherzellenschaltungen gespeicherten Informationen kann dadurch verhindert werden.

Die Stromversorgungs-Detektorschaltung 9 besteht, wie in der Fig. 12 gezeigt, aus einer ersten Spannungsteilerschaltung aus Verarmungs-MISFETs Q₂₅ und Q₂₆, einer zweiten Spannungsteilerschaltung aus einem Anreicherungs- MISFET Q₂₇ und einem Verarmungs-MISFET Q₂₈, einer ersten Differentialschaltung aus den MISFETs Q₂₉ bis Q₃₂, zweiten und dritten Differentialschaltungen B₁ und B₂ mit dem gleichen Aufbau wie die erste Differentialschaltung, erste bzw. zweite Inverterschaltungen aus den MISFETs Q₃₃ und Q₃₄ bzw. Q₃₅ und Q₃₆, und einer Gegentaktschaltung aus den MISFETs Q₃₇ und Q₃₈.

Da die erste Spannungsteilerschaltung aus den Verarmungs- MISFETs Q₂₅ und Q₂₆ besteht, deren Gate und Source jeweils miteinander verbunden ist, erzeugt sie ein Ausgangssignal A, dessen Wert dem Leitwertverhältnis der MISFETs Q₂₅ und Q₂₆ und der Versorgungsspannung V_cc proportional ist. Da andererseits die zweite Spannungsteilerschaltung aus dem Anreicherungs-MISFET Q₂₇, dessen Gate und Drain miteinander verbunden sind, und dem Verarmungs-MISFET Q₂₈, dessen Gate und Source verbunden sind, besteht, erzeugt sie das Ausgangssignal B, dessen Wert proportional zum Leitwertverhältnis zwischen der Versorgungsspannung V_cc und höher als die Schwellwertspannung V_th des MISFETs Q₂₇ ist.

Durch in geeigneter Weise abgestimmten Aufbau der MISFETs Q₂₅ und Q₂₆ und der MISFETs Q₂₇ und Q₂₈ kann das Ausgangssignal B größer gemacht werden als das Ausgangssignal A, und zwar auf einer Spannung, die höher ist als die voreingestellte Versorgungsspannung, sowie umgekehrt auf einer Spannung, die geringer ist als die vorliegende Versorgungsspannung, wie es aus Fig. 13 entnehmbar ist.

Wenn in der Versorgungsspannungs-Detektorschaltung 9 der Fig. 12 die Versorgungsspannung V_cc höher ist als die vorstehend erwähnte voreingestellte Spannung, dann befindet sich die Inverterschaltung (aus Q₃₃ und Q₃₄) auf dem hohen Pegel, während die andere Inverterschaltung (aus Q₃₅ und Q₃₆) auf dem niedrigen Pegel liegt, so daß der Ausgang der Gegentakt-Ausgangsschaltung (aus Q₃₇ und Q₃₈) einen niedrigen Pegel annimmt, wie durch die Kurve C der Fig. 13 gezeigt ist. Wenn andererseits die Versorgungsspannung V_cc niedriger wird als die voreingestellte Spannung, nimmt die Gegentaktausgangsschaltung den hohen Pegel an. Wenn die Versorgungsspannung V_cc noch niedriger wird, wird der Ausgang der gleichen Ausgangsschaltung zusammen mit der Versorgungsspannung V_cc abgesenkt. In Abhängigkeit davon, daß das Ausgangssignal höher ist als die Schwellwertspannung V_thL, werden die MISFETs Q₅₃ und Q₅₄ in den leitenden Zustand gebracht.

In der in der Fig. 12 dargestellten Stromversorgungs- Detektorschaltung kann die Differenzspannung zwischen den beiden Spannungsteilerschaltungen in beliebiger gewünschter Weise entsprechend dem Leitwertverhältnis zwischen den MISFETs einer Serienschaltung verändert werden. Durch Einstellung dieser Differentialspannung kann eine Verstärkerschaltung aus den MISFETs Q₂₉ und Q₃₂ verwendet werden, so daß eine hohe Empfindlichkeit erzielbar ist.

Claims

1. Speicherschaltung mit
Speicherzellen (MS₁₁ bis MS_mn) mit jeweils einem Auswahlanschluß sowie Eingangs- und Ausgangsanschlüssen,
mit den Eingangs- und Ausgangsanschlüssen der Speicherzellen (MS₁₁ bis MS_mn) verbundenen Bitleitungen (D1₁, D0₁ bis D1 _n, D0 _n), und
jeweils zwischen die Bitleitungen (D1₁, D0₁ bis D1 _n, D0 _n) und einen Leistungs-Versorgungsanschluß (V_cc) eingeschalteten Lasteinrichtungen (R₁₁, R₀₁ bis R_1n, R_0n),
dadurch gekennzeichnet, daß die Lasteinrichtungen (R₁₁, R₀₁ bis R_1n, R_0n) jeweils einen MISFET (Q₁₄) enthalten, der im Schreibmodus der Speicherschaltung durch ein seinem Gate zugeführtes Schreibsteuersignal ausschaltbar ist.

2. Speicherschaltung nach Anspruch 1, dadurch gekennzeichnet, daß jede Speicherzelle (MS₁₁ bis MS_mn) ein Flipflop mit einem Paar von bezüglich Eingang und Ausgang kreuzgekoppelten Invertern aus jeweils einem mit einem Lastwiderstand (R₁, R₂) in Serie geschalteten MISFET (Q₁, Q₂) und ein den Ausgang des Flipflops mit der Bitleitung (D1₁, D0₁) verbindendes Übertragungsgatter (Q₃, Q₄) enthält.

3. Speicherschaltung nach Anspruch 1 oder 2, gekennzeichnet durch mit den Auswahlanschlüssen der Speicherzellen verbundene Wortleitungen (W₁ bis W_m).

4. Speicherschaltung nach einem der Ansprüche 1 bis 3, gekennzeichnet durch
eine Decoderstufe (3),
ein Paar von gemeinsamen Datenleitungen (CD₀, CD₁) und
eine entsprechend dem Ausgangssignal der Decoderstufe (3) gesteuerte Schalteinrichtung (4) zum Koppeln der Bitleitungen (D₁₁, D₀₁) mit dem Paar von gemeinsamen Datenleitungen (CD₀, CD₁).

5. Speicherschaltung nach Anspruch 4, dadurch gekennzeichnet, daß an die gemeinsamen Datenleitungen (CD₀, CD₁) eine Schreibschaltung (5) und eine Leseschaltung (6) angeschlossen sind, wobei die Schreibschaltung (5) mit den gemeinsamen Datenleitungen (CD₀, CD₁) jeweils verbundene Gegentaktstufen (Q₁₀₅, Q₁₀₆; Q₁₁₁, Q₁₁₂) enthält.

6. Speicherschaltung nach Anspruch 5, dadurch gekennzeichnet, daß jede Gegentaktstufe zwischen dem Versorgungsanschluß (V_cc) und einem weiteren Versorgungsanschluß (GND) in Serie liegende Ausgangstransistoren (Q₁₀₅, Q₁₀₆; Q₁₁₁, Q₁₁₂) enthält.

7. Speicherschaltung nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß die Schalteinrichtung einen MISFET (Q₅ bis Q₈) des Anreicherungstyps enthält.

8. Speicherschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Lasteinrichtung einen mit dem ausschaltbaren MISFET (Q₁₄₁) in Serie liegenden, als Diode geschalteten weiteren MISFET (Q₁₄₀) enthält.