JPH07104746B2 - 半導体記憶装置用インタフェイス回路 - Google Patents
半導体記憶装置用インタフェイス回路Info
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- JPH07104746B2 JPH07104746B2 JP2231123A JP23112390A JPH07104746B2 JP H07104746 B2 JPH07104746 B2 JP H07104746B2 JP 2231123 A JP2231123 A JP 2231123A JP 23112390 A JP23112390 A JP 23112390A JP H07104746 B2 JPH07104746 B2 JP H07104746B2
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- memory device
- semiconductor memory
- power supply
- bus
- control signal
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Dram (AREA)
- Power Sources (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリカード，メモリパック等の半導体記憶装
置のインタフェイス回路に関し、特に半導体記憶装置の
電源投入及びバス信号の制御手順の最適化技術に関す
る。
置のインタフェイス回路に関し、特に半導体記憶装置の
電源投入及びバス信号の制御手順の最適化技術に関す
る。
半導体記憶装置としてのメモリカードは小型ワードプロ
セッサ，ラップトップパーソナルコンピュータ等に小
型、高速の着脱可能な記憶媒体として広く用いられてい
る。
セッサ，ラップトップパーソナルコンピュータ等に小
型、高速の着脱可能な記憶媒体として広く用いられてい
る。
第５図は従来の半導体記憶装置のインタフェイス回路の
構成を示す回路図である。図において１はDRAM,SRAM,E2
PROM等の半導体記憶装置であり、該半導体記憶装置１は
電源端子VCC、アドレス端子TA、コントロール端子TC及
びデータ入出力端子TDにて端末機100と着脱可能となっ
ている。端末機100は図示しないCPU及び該CPUと半導体
記憶装置１とのインタフェイス回路110を備えている。
インタフェイス回路110において図示しない電源から電
源電圧VCが入力される電源入力線11は電源電圧VCを接／
断するトランジスタ２のエミッタ及びブリーダ抵抗３を
介してトランジスタ２のベースに接続されている。ブリ
ーダ抵抗３はトランジスタ２のベース電位を電源電圧VC
に上げるものである。また電源及びバスを制御する電源
／バス制御信号VBCが入力される制御信号線18はインバ
ータ６の入力端子並びに３ステート単方向バッファ（以
下バッファという）７及び３ステート双方向バッファ
（以下バッファという）８のゲート端子G,Gに接続され
ている。インバータ６の出力端子はベース抵抗４を介し
てトランジスタ２のベースに接続されている。ベース抵
抗４はトランジスタ２のベース電流を制御するものであ
る。トランジスタ２のコレクタは半導体記憶装置１の電
源端子VCCに接続されており、その中間ノードには一端
を接地した入力抵抗５の他端が接続されている。この入
力抵抗５はトランジスタ２が遮断したときの半導体記憶
装置１への入力インピーダンスを定めるためのものであ
る。
構成を示す回路図である。図において１はDRAM,SRAM,E2
PROM等の半導体記憶装置であり、該半導体記憶装置１は
電源端子VCC、アドレス端子TA、コントロール端子TC及
びデータ入出力端子TDにて端末機100と着脱可能となっ
ている。端末機100は図示しないCPU及び該CPUと半導体
記憶装置１とのインタフェイス回路110を備えている。
インタフェイス回路110において図示しない電源から電
源電圧VCが入力される電源入力線11は電源電圧VCを接／
断するトランジスタ２のエミッタ及びブリーダ抵抗３を
介してトランジスタ２のベースに接続されている。ブリ
ーダ抵抗３はトランジスタ２のベース電位を電源電圧VC
に上げるものである。また電源及びバスを制御する電源
／バス制御信号VBCが入力される制御信号線18はインバ
ータ６の入力端子並びに３ステート単方向バッファ（以
下バッファという）７及び３ステート双方向バッファ
（以下バッファという）８のゲート端子G,Gに接続され
ている。インバータ６の出力端子はベース抵抗４を介し
てトランジスタ２のベースに接続されている。ベース抵
抗４はトランジスタ２のベース電流を制御するものであ
る。トランジスタ２のコレクタは半導体記憶装置１の電
源端子VCCに接続されており、その中間ノードには一端
を接地した入力抵抗５の他端が接続されている。この入
力抵抗５はトランジスタ２が遮断したときの半導体記憶
装置１への入力インピーダンスを定めるためのものであ
る。
バッファ７はアドレスデータADDを入力するアドレス端
子TAに接続されたアドレスバス13及びコントロールデー
タCTDを入力するコントロール端子TCに接続されたコン
トロールバス14に介装され、アドレスデータADD及びコ
ントロールデータCTDの入力を電源／バス制御信号VBCに
応じて接／断制御する。またバッファ８はデータ信号DT
Sの入出力を行うデータ入出力端子TDに接続されたデー
タバス15に介装され、データ信号DTSの入出力を電源／
バス制御信号VBCに応じて接／断制御する。またバッフ
ァ８の方向切換端子DIRには方向切換信号線16が接続さ
れ、そこにリードライト信号R/Wが与えられ、半導体記
憶装置１のリード／ライトに応じてバッファの方向が切
換えられる。
子TAに接続されたアドレスバス13及びコントロールデー
タCTDを入力するコントロール端子TCに接続されたコン
トロールバス14に介装され、アドレスデータADD及びコ
ントロールデータCTDの入力を電源／バス制御信号VBCに
応じて接／断制御する。またバッファ８はデータ信号DT
Sの入出力を行うデータ入出力端子TDに接続されたデー
タバス15に介装され、データ信号DTSの入出力を電源／
バス制御信号VBCに応じて接／断制御する。またバッフ
ァ８の方向切換端子DIRには方向切換信号線16が接続さ
れ、そこにリードライト信号R/Wが与えられ、半導体記
憶装置１のリード／ライトに応じてバッファの方向が切
換えられる。
このように構成された従来のインタフェイス回路110に
おける動作タイミングを以下に説明する。第６図は従来
のインタフェイス回路110の動作タイミングチャートで
ある。いま、制御信号線18に電源／バス制御信号VBC＝
“H"が印加されると、バッファ７及びバッファ８のゲー
ト端子Ｇは共に“H"レベルとなり、２つのバッファ7,8
は共にイネーブル状態となり、導通し、各バス13,14,15
に与えられたアドレスデータADD、コントロールデータC
TD及びデータDTSは半導体記憶装置１に供給される。
おける動作タイミングを以下に説明する。第６図は従来
のインタフェイス回路110の動作タイミングチャートで
ある。いま、制御信号線18に電源／バス制御信号VBC＝
“H"が印加されると、バッファ７及びバッファ８のゲー
ト端子Ｇは共に“H"レベルとなり、２つのバッファ7,8
は共にイネーブル状態となり、導通し、各バス13,14,15
に与えられたアドレスデータADD、コントロールデータC
TD及びデータDTSは半導体記憶装置１に供給される。
一方、制御信号線18に電源／バス制御信号VBC＝“H"が
印加されると、インバータ６の出力は“L"レベルにな
り、ベース抵抗４を介してトランジスタ２にベース電流
が流れ、トランジスタ２は導通し、電源電圧VCが電源端
子VCCに供給される。
印加されると、インバータ６の出力は“L"レベルにな
り、ベース抵抗４を介してトランジスタ２にベース電流
が流れ、トランジスタ２は導通し、電源電圧VCが電源端
子VCCに供給される。
一般にバッファ7,8の接／断に要する時間は、トランジ
スタ２の接／断に要する時間より高速であり、短い。即
ち第６図に示す如く電源／バス制御信号VBCの“L"→
“H"の変化（第６図（ａ））に応じてバッファ7,8はト
ランジスタ２より先に導通するので、各バス13,14,15か
ら半導体記憶装置１の端子TA,TC,TDに供給されるデータ
ADD′,CTD′,DTS′は電源電圧VC′より先に供給される
（第６図（ｂ），（ｃ））。
スタ２の接／断に要する時間より高速であり、短い。即
ち第６図に示す如く電源／バス制御信号VBCの“L"→
“H"の変化（第６図（ａ））に応じてバッファ7,8はト
ランジスタ２より先に導通するので、各バス13,14,15か
ら半導体記憶装置１の端子TA,TC,TDに供給されるデータ
ADD′,CTD′,DTS′は電源電圧VC′より先に供給される
（第６図（ｂ），（ｃ））。
一方、制御信号線18に電源／バス制御信号VBC＝“L"が
印加されると、バッファ7,8のゲート端子Ｇはディスエ
イブル状態となり、バッファ7,8は遮断状態となる。ま
たインバータ６の出力が“H"レベルとなり、トランジス
タ２は遮断する。従ってデータADD,CTD,DTS及び電源電
圧VCは各端子VCC,TA,TC,TDに供給されない。このとき前
述した如くバッファ7,8の接／断に要する時間はトラン
ジスタ２より短いので、バッファ7,8が遮断した後にト
ランジスタ２が遮断する。
印加されると、バッファ7,8のゲート端子Ｇはディスエ
イブル状態となり、バッファ7,8は遮断状態となる。ま
たインバータ６の出力が“H"レベルとなり、トランジス
タ２は遮断する。従ってデータADD,CTD,DTS及び電源電
圧VCは各端子VCC,TA,TC,TDに供給されない。このとき前
述した如くバッファ7,8の接／断に要する時間はトラン
ジスタ２より短いので、バッファ7,8が遮断した後にト
ランジスタ２が遮断する。
通常、内部に半導体集積回路を有する半導体記憶装置１
においては、先ず電源を入力し、その後入出力信号を加
え、入力信号を遮断した後に、電源を遮断することが望
まれる。
においては、先ず電源を入力し、その後入出力信号を加
え、入力信号を遮断した後に、電源を遮断することが望
まれる。
従来のインタフェイス回路において、バスのデータの供
給を停止するときは、前述した如くバッファが遮断した
後にトランジスタが遮断するので、電源電圧がバスのデ
ータに遅れで遮断され問題はないが、第６図に示す如く
バスのデータを半導体記憶装置に供給するときは、バス
の導通と電源の導通との間にt2時間の差があり、バスの
データが電源電圧よりt2時間先に入力されてしまう。こ
れは半導体記憶装置にとって好ましいことではなく、半
導体記憶装置内の半導体集積回路が正常な記憶動作を行
わないラッチアップの発生原因となると共に、場合によ
ってはラッチアップにより過電流が流れ、内部の半導体
集積回路を劣化、破壊させる虞があった。
給を停止するときは、前述した如くバッファが遮断した
後にトランジスタが遮断するので、電源電圧がバスのデ
ータに遅れで遮断され問題はないが、第６図に示す如く
バスのデータを半導体記憶装置に供給するときは、バス
の導通と電源の導通との間にt2時間の差があり、バスの
データが電源電圧よりt2時間先に入力されてしまう。こ
れは半導体記憶装置にとって好ましいことではなく、半
導体記憶装置内の半導体集積回路が正常な記憶動作を行
わないラッチアップの発生原因となると共に、場合によ
ってはラッチアップにより過電流が流れ、内部の半導体
集積回路を劣化、破壊させる虞があった。
本発明は斯かる事情に鑑みなされたものであり、電源及
びバス信号の印加手順を最適なものとすることにより、
半導体記憶装置のラッチアップ及びそれによる劣化，破
壊を防止でき安全に電源／バス制御を行えるインタフェ
イス回路を提供することを目的にする。
びバス信号の印加手順を最適なものとすることにより、
半導体記憶装置のラッチアップ及びそれによる劣化，破
壊を防止でき安全に電源／バス制御を行えるインタフェ
イス回路を提供することを目的にする。
本発明に係る半導体記憶装置は、制御信号に応じて電源
入力線を接／断制御する電源制御手段と、前記制御信号
を遅延させる遅延手段とを設けると共に、前記遅延手段
にて遅延された制御信号を入出力バスを接／断制御する
バス信号制御手段に与えるようにしたものである。
入力線を接／断制御する電源制御手段と、前記制御信号
を遅延させる遅延手段とを設けると共に、前記遅延手段
にて遅延された制御信号を入出力バスを接／断制御する
バス信号制御手段に与えるようにしたものである。
本発明においては制御信号が供給されると、電源制御手
段にはそれが遅延なく与えられ、それに応じて電源が半
導体記憶装置に供給される。一方バス制御手段には遅延
手段にて動作速度差に関連して遅延された制御信号が供
給され、電源の供給からバスが導通し、遅れてバス信号
が半導体記憶装置に供給される。
段にはそれが遅延なく与えられ、それに応じて電源が半
導体記憶装置に供給される。一方バス制御手段には遅延
手段にて動作速度差に関連して遅延された制御信号が供
給され、電源の供給からバスが導通し、遅れてバス信号
が半導体記憶装置に供給される。
以下、本発明をその実施例を示す図面に基づき説明す
る。
る。
第１図は本発明に係る半導体記憶装置用インタフェイス
回路の構成を示す回路図である。図において１はDRAM,S
RAM,E2PROM等の半導体記憶装置であり、該半導体記憶装
置１は電源端子VCC、アドレス端子TA、コントロール端
子TC及びデータ入出力端子TDにて端末機100と着脱可能
となっている。端末機100は図示しないCPU及び該CPUと
半導体記憶装置１とのインタフェイス回路110を備えて
いる。インタフェイス回路110において図示しない電源
から電源電圧VCが入力される電源入力線11は電源電圧VC
を接／断するトランジスタ２のエミッタ及びブリーダ抵
抗３を介してトランジスタ２のベースに接続されてい
る。ブリーダ抵抗３はトランジスタ２のベース電位を電
源電圧VCに上げるものである。また電源及びバスを制御
する電源／バス制御信号VBCが入力される制御信号線18
はAND回路9aの一端に接続され、その他端には電源が瞬
停を起こした場合に変化する電源瞬停検知信号VTDが入
力される瞬停検知信号線17が接続されている。この電源
瞬停検知信号VTDは電源が瞬時停電を起こした場合、電
源電圧VCが規定電圧以下のとき“L"となり、それ以外の
とき“H"となる。AND回路9aの出力端子はバッファ10の
入力端子遅延用抵抗23の一端及びAND回路9bの一端に夫
々接続されている。またバッファ10の出力端子はインバ
ータ６の入力端子に接続されている。
回路の構成を示す回路図である。図において１はDRAM,S
RAM,E2PROM等の半導体記憶装置であり、該半導体記憶装
置１は電源端子VCC、アドレス端子TA、コントロール端
子TC及びデータ入出力端子TDにて端末機100と着脱可能
となっている。端末機100は図示しないCPU及び該CPUと
半導体記憶装置１とのインタフェイス回路110を備えて
いる。インタフェイス回路110において図示しない電源
から電源電圧VCが入力される電源入力線11は電源電圧VC
を接／断するトランジスタ２のエミッタ及びブリーダ抵
抗３を介してトランジスタ２のベースに接続されてい
る。ブリーダ抵抗３はトランジスタ２のベース電位を電
源電圧VCに上げるものである。また電源及びバスを制御
する電源／バス制御信号VBCが入力される制御信号線18
はAND回路9aの一端に接続され、その他端には電源が瞬
停を起こした場合に変化する電源瞬停検知信号VTDが入
力される瞬停検知信号線17が接続されている。この電源
瞬停検知信号VTDは電源が瞬時停電を起こした場合、電
源電圧VCが規定電圧以下のとき“L"となり、それ以外の
とき“H"となる。AND回路9aの出力端子はバッファ10の
入力端子遅延用抵抗23の一端及びAND回路9bの一端に夫
々接続されている。またバッファ10の出力端子はインバ
ータ６の入力端子に接続されている。
インバータ６の出力端子はベース抵抗４を介してトラン
ジスタ２のベースに接続されている。ベース抵抗４はト
ランジスタ２のベース電流を制御するものである。トラ
ンジスタ２のコレクタは半導体記憶装置１の電源端子V
CCに接続されており、その中間ノードには一端を接地し
た入力抵抗５の他端が接続されている。この入力抵抗５
はトランジスタ２が遮断したときの半導体記憶装置１へ
の入力インピーダンスを定めるためのものである。遅延
用抵抗23の他端はバッファ25の入力端子に接続され、そ
の中間ノードには一端を接地した遅延用コンデンサ24の
他端が接続されている。バッフア25の出力端子はAND回
路9bの他端に接続されている。以上の遅延用抵抗23、遅
延用コンデンサ24及びバッファ25にて電源／バス制御信
号VBCの立上り時間を遅らせる遅延手段たる遅延回路22
が構成される。この回路22の遅延量は遅延用コンデンサ
24の時定数により定まる。
ジスタ２のベースに接続されている。ベース抵抗４はト
ランジスタ２のベース電流を制御するものである。トラ
ンジスタ２のコレクタは半導体記憶装置１の電源端子V
CCに接続されており、その中間ノードには一端を接地し
た入力抵抗５の他端が接続されている。この入力抵抗５
はトランジスタ２が遮断したときの半導体記憶装置１へ
の入力インピーダンスを定めるためのものである。遅延
用抵抗23の他端はバッファ25の入力端子に接続され、そ
の中間ノードには一端を接地した遅延用コンデンサ24の
他端が接続されている。バッフア25の出力端子はAND回
路9bの他端に接続されている。以上の遅延用抵抗23、遅
延用コンデンサ24及びバッファ25にて電源／バス制御信
号VBCの立上り時間を遅らせる遅延手段たる遅延回路22
が構成される。この回路22の遅延量は遅延用コンデンサ
24の時定数により定まる。
AND回路9bは電源／バス制御信号VBCとその遅延信号との
論理積により立下り時間を遅延させないためのものであ
り、その出力端子は３ステート単方向バッファ（以下バ
ッファという）７及び３ステート双方向バッファ（以下
バッファ）８の各ゲート端子G,Gに接続されている。
論理積により立下り時間を遅延させないためのものであ
り、その出力端子は３ステート単方向バッファ（以下バ
ッファという）７及び３ステート双方向バッファ（以下
バッファ）８の各ゲート端子G,Gに接続されている。
バッファ７はアドレスデータADDを入力するアドレス端
子TAに接続されたアドレスバス13及びコントロールデー
タCTDを入力するコントロール端子TCに接続されたコン
トロールバス14に介装され、アドレスデータADD及びコ
ントロールデータCTDの入力を電源／バス制御信号VBCに
応じて接／断制御する。またバッファ８はデータ信号DT
Sの入出力を行うデータ入出力端子TDに接続されたデー
タバス15に介装され、データ信号DTSの入出力を電源／
バス制御信号VBCに応じて接／断制御する。またバッフ
ァ８の方向切換端子DIRには方向切換信号線16が接続さ
れ、そこにリードライト信号R/が与えられ、半導体記
憶装置１のリード／ライトに応じてバッファの方向が切
換えられる。
子TAに接続されたアドレスバス13及びコントロールデー
タCTDを入力するコントロール端子TCに接続されたコン
トロールバス14に介装され、アドレスデータADD及びコ
ントロールデータCTDの入力を電源／バス制御信号VBCに
応じて接／断制御する。またバッファ８はデータ信号DT
Sの入出力を行うデータ入出力端子TDに接続されたデー
タバス15に介装され、データ信号DTSの入出力を電源／
バス制御信号VBCに応じて接／断制御する。またバッフ
ァ８の方向切換端子DIRには方向切換信号線16が接続さ
れ、そこにリードライト信号R/が与えられ、半導体記
憶装置１のリード／ライトに応じてバッファの方向が切
換えられる。
このように構成された従来のインタフェイス回路110に
おける動作タイミングを以下に説明する。
おける動作タイミングを以下に説明する。
第２図は本発明のインタフェイス回路110の動作タイミ
ングチャートである。
ングチャートである。
本発明の半導体記憶装置のインタフェイス回路110にお
いて、いま、電源／バス制御信号VBCのレベルを“L"と
したうえで端末機100の電源を正常に立上げると、電源
電圧VCが規定値以上になるため、電源瞬停検知信号VTD
が“H"レベルとなる。しかし電源／バス制御信号VBCが
“L"であるため、AND回路9aの出力は“L"である。従っ
てインバータ６の出力は“H"となるためトランジスタ２
は非導通のままである。一方AND回路9aの出力が“L"で
あるから、AND回路9bの出力も“L"となるため、バッフ
ァ7,8はディスエイブル状態を維持する。この状態では
端末機100は半導体記憶装置１とのアクセスが禁止され
る。
いて、いま、電源／バス制御信号VBCのレベルを“L"と
したうえで端末機100の電源を正常に立上げると、電源
電圧VCが規定値以上になるため、電源瞬停検知信号VTD
が“H"レベルとなる。しかし電源／バス制御信号VBCが
“L"であるため、AND回路9aの出力は“L"である。従っ
てインバータ６の出力は“H"となるためトランジスタ２
は非導通のままである。一方AND回路9aの出力が“L"で
あるから、AND回路9bの出力も“L"となるため、バッフ
ァ7,8はディスエイブル状態を維持する。この状態では
端末機100は半導体記憶装置１とのアクセスが禁止され
る。
次に半導体記憶装置１とアクセスを行うために電源／バ
ス制御信号VBCを“H"に立上げる（第２図（ａ））。そ
うするとAND回路9aの出力は“H"となり、インバータ６
の出力は“L"となる。
ス制御信号VBCを“H"に立上げる（第２図（ａ））。そ
うするとAND回路9aの出力は“H"となり、インバータ６
の出力は“L"となる。
従って、ブリーダ抵抗３を介し、ベース電流が流れ、ト
ランジスタ２を導通させる。従って電源電圧VC′が電源
端子VCCに供給される。一方、AND回路9aの出力はAND回
路9b及び遅延回路22にも与えられるが、遅延回路22の出
力DDは遅延時間t1後に“H"レベルとなるため、AND回路9
bの出力であるゲート制御信号はt1後“H"レベルとな
る。従ってトランジスタ２が先に導通し、電源電圧VC′
を供給し、次にバッファ7,8が導通し、各バス信号AD
D′,CTD′,DTS′が各端子TA,TC,TDに供給される。ここ
で遅延時間t1はトランジスタ２が導通し、電源電圧VCが
供給されたのちにバス13,14,15が導通するように十分な
時間をとる（t1＞t2）。
ランジスタ２を導通させる。従って電源電圧VC′が電源
端子VCCに供給される。一方、AND回路9aの出力はAND回
路9b及び遅延回路22にも与えられるが、遅延回路22の出
力DDは遅延時間t1後に“H"レベルとなるため、AND回路9
bの出力であるゲート制御信号はt1後“H"レベルとな
る。従ってトランジスタ２が先に導通し、電源電圧VC′
を供給し、次にバッファ7,8が導通し、各バス信号AD
D′,CTD′,DTS′が各端子TA,TC,TDに供給される。ここ
で遅延時間t1はトランジスタ２が導通し、電源電圧VCが
供給されたのちにバス13,14,15が導通するように十分な
時間をとる（t1＞t2）。
次に電源／バス制御信号VBCを“L"レベルにした場合を
説明する。電源／バス制御信号VBCを“L"とした場合、A
ND回路9aの出力は“L"となり、従ってAND回路9bの作用
によりゲート制御信号もただちに“L"レベルとなり、バ
ッファ7,8は遮断される。このとき遅延回路22の作用に
よりその出力DDが“L"になる時間も遅れるがAND回路9b
の作用により無視される。他方AND回路9aの出力が“L"
になるとインバータ６の出力は“H"となり、トランジス
タ２は遮断される。トランジスタ２が遮断するのは第１
図の回路構成から明らかなようにバッファ7,8より遅れ
る。
説明する。電源／バス制御信号VBCを“L"とした場合、A
ND回路9aの出力は“L"となり、従ってAND回路9bの作用
によりゲート制御信号もただちに“L"レベルとなり、バ
ッファ7,8は遮断される。このとき遅延回路22の作用に
よりその出力DDが“L"になる時間も遅れるがAND回路9b
の作用により無視される。他方AND回路9aの出力が“L"
になるとインバータ６の出力は“H"となり、トランジス
タ２は遮断される。トランジスタ２が遮断するのは第１
図の回路構成から明らかなようにバッファ7,8より遅れ
る。
すなわち、第２図に示すように電源／バス制御信号VBC
を“H"にした場合、最初に電源入力線11が導通し、半導
体記憶装置１に電源電圧VCが供給され、t1時間遅れて各
バス13,14,15が導通し、夫々のデータADD′,CTD′,DT
S′が供給される。また、電源／バス制御信号VBCを“L"
にした場合は、最初に各バス13,14,15が遮断されて各デ
ータADD′,CTD′,DTS′の供給が停止され、遅れて電源
入力線11が遮断され電源電圧VC′の供給が停止される。
また電源／バス制御信号VBCが“H"の状態で端末機100の
電源に瞬時停電が発生した場合も、同様の作用により先
ずバッファ８により各バス13,14,15が遮断され、遅れて
トランジスタ２により信号入力線11が遮断される。従っ
て半導体記憶装置には正常なシーケンスで電源と入出力
バスとが接／断されるため内部の半導体集積回路はラッ
チアップや誤動作を生じることがなく、また劣化，破壊
することは無い。
を“H"にした場合、最初に電源入力線11が導通し、半導
体記憶装置１に電源電圧VCが供給され、t1時間遅れて各
バス13,14,15が導通し、夫々のデータADD′,CTD′,DT
S′が供給される。また、電源／バス制御信号VBCを“L"
にした場合は、最初に各バス13,14,15が遮断されて各デ
ータADD′,CTD′,DTS′の供給が停止され、遅れて電源
入力線11が遮断され電源電圧VC′の供給が停止される。
また電源／バス制御信号VBCが“H"の状態で端末機100の
電源に瞬時停電が発生した場合も、同様の作用により先
ずバッファ８により各バス13,14,15が遮断され、遅れて
トランジスタ２により信号入力線11が遮断される。従っ
て半導体記憶装置には正常なシーケンスで電源と入出力
バスとが接／断されるため内部の半導体集積回路はラッ
チアップや誤動作を生じることがなく、また劣化，破壊
することは無い。
次に制御信号線18の接続例を説明する。第３図及び第４
図は制御信号線18の接続例を示す回路図であり、他の構
成は第１図と同様である。
図は制御信号線18の接続例を示す回路図であり、他の構
成は第１図と同様である。
半導体記憶装置１と端末機100間の接続用の端子におい
て最も短い端子26a,26b（但しこの端子26a,26bは半導体
記憶装置１内で接続される）の一方の端子26bを制御信
号線18に接続する場合を第３図に示し、この場合、端末
機100に電源電圧VC、各バスデータADD,CTD,DTSが供給さ
れた状態で半導体記憶装置１を着脱した場合でも半導体
記憶装置１に対して正常なシーケンスで電源及び入出力
バスを接／断することができる。
て最も短い端子26a,26b（但しこの端子26a,26bは半導体
記憶装置１内で接続される）の一方の端子26bを制御信
号線18に接続する場合を第３図に示し、この場合、端末
機100に電源電圧VC、各バスデータADD,CTD,DTSが供給さ
れた状態で半導体記憶装置１を着脱した場合でも半導体
記憶装置１に対して正常なシーケンスで電源及び入出力
バスを接／断することができる。
第４図はスイッチ28を介し、制御信号線18に接続した例
を示す。スイッチ28を接／断することにより半導体記憶
装置１の電源，入出力バスを接／断することができる。
一般的に端末機100の適当な場所（例えば挿入口内）に
スイッチ28を設け、半導体記憶装置１を着脱する際に自
動的にスイッチ28がオンオフするようにする。これらの
接続により電源／バス制御信号VBCを半導体記憶装置１
の着脱に応じて自動的に供給し、電源，入出力バスの接
／断制御を自動的に行える。
を示す。スイッチ28を接／断することにより半導体記憶
装置１の電源，入出力バスを接／断することができる。
一般的に端末機100の適当な場所（例えば挿入口内）に
スイッチ28を設け、半導体記憶装置１を着脱する際に自
動的にスイッチ28がオンオフするようにする。これらの
接続により電源／バス制御信号VBCを半導体記憶装置１
の着脱に応じて自動的に供給し、電源，入出力バスの接
／断制御を自動的に行える。
なお、本実施例では説明を容易にするため、インタフェ
イス回路を単品部品及びICで構成したが、インタフェイ
ス回路をCMOS,バイポーラ又はBiCMOSプロセス技術を用
い、１チップのICで構成しても同等の効果を実現できる
ことは以上の説明から明白である。
イス回路を単品部品及びICで構成したが、インタフェイ
ス回路をCMOS,バイポーラ又はBiCMOSプロセス技術を用
い、１チップのICで構成しても同等の効果を実現できる
ことは以上の説明から明白である。
以上説明したとおり、本発明においては、電源接／断用
の制御信号を遅延手段にて遅延させ、それを入出力バス
接／断用の制御信号に用いているので、確実に電源が供
給された後にバス信号が半導体記憶装置に供給されると
いう最適な手順で電源及びバス信号が供給できる。これ
により半導体記憶装置のラッチアップを防止でき、ラッ
チアップによる劣化及び破壊を防止でき、安全に半導体
記憶装置の電源／バス制御を行えるようになる等優れた
効果を奏する。
の制御信号を遅延手段にて遅延させ、それを入出力バス
接／断用の制御信号に用いているので、確実に電源が供
給された後にバス信号が半導体記憶装置に供給されると
いう最適な手順で電源及びバス信号が供給できる。これ
により半導体記憶装置のラッチアップを防止でき、ラッ
チアップによる劣化及び破壊を防止でき、安全に半導体
記憶装置の電源／バス制御を行えるようになる等優れた
効果を奏する。
第１図は本発明に係る半導体記憶装置用インタフェイス
回路の構成を示す回路図、第２図は本発明のインタフェ
イス回路の動作タイミングチャート、第３図，第４図は
制御信号線の接続例を示す回路図、第５図は従来の半導
体記憶装置用インタフェイス回路の構成を示す回路図、
第６図は従来のインタフェイス回路の動作タイミングチ
ャートである。 １……半導体記憶装置、２……トランジスタ、７……３
ステート単方向バッファ、８……３ステート双方向バッ
ファ、9b……AND回路、11……電源入力線、13……アド
レスバス、14……コントロールバス、15……データバ
ス、18……制御信号線、22……遅延回路 なお、図中、同一符号は同一、又は相当部分を示す。
回路の構成を示す回路図、第２図は本発明のインタフェ
イス回路の動作タイミングチャート、第３図，第４図は
制御信号線の接続例を示す回路図、第５図は従来の半導
体記憶装置用インタフェイス回路の構成を示す回路図、
第６図は従来のインタフェイス回路の動作タイミングチ
ャートである。 １……半導体記憶装置、２……トランジスタ、７……３
ステート単方向バッファ、８……３ステート双方向バッ
ファ、9b……AND回路、11……電源入力線、13……アド
レスバス、14……コントロールバス、15……データバ
ス、18……制御信号線、22……遅延回路 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】半導体記憶装置に電源を供給する電源入力
線を、制御信号に応じて接／断制御する電源制御手段
と、該電源制御手段より高速動作し、前記半導体記憶装
置に接続される入出力バスを前記制御信号に応じて接／
断制御するバス制御手段とを備えた半導体記憶装置用イ
ンタフェイス回路において、 前記制御信号を前記電源制御手段とバス制御手段との動
作速度差に関連して遅延させる遅延手段と、 遅延された制御信号を前記バス制御手段に与える手段と を備えることを特徴とする半導体記憶装置用インタフェ
イス回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2231123A JPH07104746B2 (ja) | 1990-08-30 | 1990-08-30 | 半導体記憶装置用インタフェイス回路 |
| EP19910307374 EP0473316A3 (en) | 1990-08-30 | 1991-08-09 | Interface circuit for semiconductor memory device |
| US07/744,749 US5192883A (en) | 1990-08-30 | 1991-08-14 | Interface circuit for semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2231123A JPH07104746B2 (ja) | 1990-08-30 | 1990-08-30 | 半導体記憶装置用インタフェイス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04111011A JPH04111011A (ja) | 1992-04-13 |
| JPH07104746B2 true JPH07104746B2 (ja) | 1995-11-13 |
Family
ID=16918646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2231123A Expired - Lifetime JPH07104746B2 (ja) | 1990-08-30 | 1990-08-30 | 半導体記憶装置用インタフェイス回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5192883A (ja) |
| EP (1) | EP0473316A3 (ja) |
| JP (1) | JPH07104746B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07287628A (ja) * | 1994-04-18 | 1995-10-31 | Fujitsu Ltd | ドライブの活性挿抜装置 |
| JPH1079193A (ja) * | 1996-07-11 | 1998-03-24 | Toshiba Microelectron Corp | 半導体装置 |
| US6909659B2 (en) * | 2001-08-30 | 2005-06-21 | Micron Technology, Inc. | Zero power chip standby mode |
| JP2006279348A (ja) * | 2005-03-28 | 2006-10-12 | Matsushita Electric Works Ltd | 信号処理装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5570993A (en) * | 1978-11-24 | 1980-05-28 | Hitachi Ltd | Memory circuit |
| JPS60153223A (ja) * | 1984-01-20 | 1985-08-12 | Ricoh Co Ltd | 入力バツフア回路 |
| US4763303A (en) * | 1986-02-24 | 1988-08-09 | Motorola, Inc. | Write-drive data controller |
| US4882506A (en) * | 1986-09-17 | 1989-11-21 | Advanced Micro Devices, Inc. | Low voltage and low power detector circuits |
| JP2511950B2 (ja) * | 1987-03-27 | 1996-07-03 | 三菱電機株式会社 | インタ−フエイス回路 |
| JPH0754450B2 (ja) * | 1989-11-13 | 1995-06-07 | 三菱電機株式会社 | 半導体記憶装置のインターフェイス回路 |
| JPH03201289A (ja) * | 1989-12-27 | 1991-09-03 | Internatl Business Mach Corp <Ibm> | 半導体モジユールのための入力信号リドライバ |
| US5016219A (en) * | 1990-02-12 | 1991-05-14 | Vlsi Technology, Inc. | Computer memory write protection circuit |
-
1990
- 1990-08-30 JP JP2231123A patent/JPH07104746B2/ja not_active Expired - Lifetime
-
1991
- 1991-08-09 EP EP19910307374 patent/EP0473316A3/en not_active Withdrawn
- 1991-08-14 US US07/744,749 patent/US5192883A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04111011A (ja) | 1992-04-13 |
| EP0473316A3 (en) | 1994-11-23 |
| US5192883A (en) | 1993-03-09 |
| EP0473316A2 (en) | 1992-03-04 |
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