JP2511950B2 - インタ−フエイス回路 - Google Patents
インタ−フエイス回路Info
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- JP2511950B2 JP2511950B2 JP62075695A JP7569587A JP2511950B2 JP 2511950 B2 JP2511950 B2 JP 2511950B2 JP 62075695 A JP62075695 A JP 62075695A JP 7569587 A JP7569587 A JP 7569587A JP 2511950 B2 JP2511950 B2 JP 2511950B2
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- card
- buffer
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 メモリカードまたはICカードと機器間のインターフェ
イス回路に関するものである。
イス回路に関するものである。
第２図は従来のメモリカードと機器間のインターフェ
イス回路を示す回路図であり、図において９はインター
フェイス回路であり、メモリカード１とはアドレスバス
信号2,データバス信号3,及びコントロールバスであるチ
ップイネーブル信号4,ライトイネーブル信号5,アウトプ
ットイネーブル信号６にてインターフェイスする。７は
データバスをリード／ライトする３ステートの双方向バ
ッファである。該インターフェイス回路９は機器がメモ
リカード１をアクセスしない時通常はプルアップ抵抗８
で“H"レベルにプルアップする。
イス回路を示す回路図であり、図において９はインター
フェイス回路であり、メモリカード１とはアドレスバス
信号2,データバス信号3,及びコントロールバスであるチ
ップイネーブル信号4,ライトイネーブル信号5,アウトプ
ットイネーブル信号６にてインターフェイスする。７は
データバスをリード／ライトする３ステートの双方向バ
ッファである。該インターフェイス回路９は機器がメモ
リカード１をアクセスしない時通常はプルアップ抵抗８
で“H"レベルにプルアップする。
次に動作について説明する。第２図のインターフェイ
ス回路９はメモリカード１をアクセスする基本回路とし
て周知の技術である。メモリカード１に内蔵するメモリ
との基本タイミングはメモリ単体のタイミングと同一で
あり公的に周知の技術であり詳細説明は省く。メモリカ
ード１が機器側のコネクタと接続されている状態におい
ては第２図のインターフェイス回路９で上記周知の基本
タイミングで作動する。
ス回路９はメモリカード１をアクセスする基本回路とし
て周知の技術である。メモリカード１に内蔵するメモリ
との基本タイミングはメモリ単体のタイミングと同一で
あり公的に周知の技術であり詳細説明は省く。メモリカ
ード１が機器側のコネクタと接続されている状態におい
ては第２図のインターフェイス回路９で上記周知の基本
タイミングで作動する。
今上記メモリカード１と機器側がインターフェイス回
路９を介して接続状態にあり、メモリカード１をアクセ
ス中またはアクセス休止中（ただしメモリカード1,イン
ターフェイス回路９は活性状態、電源は印加状態にあ
る。）にある状態でメモリカード１をコネクタより抜い
た場合に電源を含む全バス信号はICカードのピン長差や
端子の接・断により必ずチャタリングを発生する。第３
図は▲▼，▲▼端子等のチャタリングの様子を
示すタイミング図である。
路９を介して接続状態にあり、メモリカード１をアクセ
ス中またはアクセス休止中（ただしメモリカード1,イン
ターフェイス回路９は活性状態、電源は印加状態にあ
る。）にある状態でメモリカード１をコネクタより抜い
た場合に電源を含む全バス信号はICカードのピン長差や
端子の接・断により必ずチャタリングを発生する。第３
図は▲▼，▲▼端子等のチャタリングの様子を
示すタイミング図である。
すなわちこのチャタリングによってメモリカード１の
ライト条件を満足するためそのライト条件を満足するタ
イミングに合致したアドレスバスに合致したデータバス
を誤書込みをする。上記チャタリングはメモリカード１
をコネクタに挿入する場合にも発生する。メモリカード
１はインターフェイス回路９の活性状態で挿抜すること
が多々有りこの種の誤書込みの防止は従来のインターフ
ェイス回路９では不可能である。
ライト条件を満足するためそのライト条件を満足するタ
イミングに合致したアドレスバスに合致したデータバス
を誤書込みをする。上記チャタリングはメモリカード１
をコネクタに挿入する場合にも発生する。メモリカード
１はインターフェイス回路９の活性状態で挿抜すること
が多々有りこの種の誤書込みの防止は従来のインターフ
ェイス回路９では不可能である。
ここでメモリカード１とインターフェイス回路９を結
合する方法として一般的にカードエッジコネクタによる
方法、２ピースコネクタによる方法及びZIF（ゼロイン
サーションホース）による方法があるがいずれにしても
上記挿抜時におけるチャタリング防止は不可能である。
合する方法として一般的にカードエッジコネクタによる
方法、２ピースコネクタによる方法及びZIF（ゼロイン
サーションホース）による方法があるがいずれにしても
上記挿抜時におけるチャタリング防止は不可能である。
従来のインターフェイス回路は以上のように構成され
ているのでメモリカードの挿抜時に生ずるチャタリング
によるメモリカードへの誤書込み、あるいはメモリカー
ド内の半導体素子の破壊を防止する事は困難である。
ているのでメモリカードの挿抜時に生ずるチャタリング
によるメモリカードへの誤書込み、あるいはメモリカー
ド内の半導体素子の破壊を防止する事は困難である。
メモリカードのデータ内容が変化する事はメモリカー
ドとして用をなさず全く使い物にならないことを意味
し、これは大きな問題である。
ドとして用をなさず全く使い物にならないことを意味
し、これは大きな問題である。
この発明は上記のような問題点を解決するためになさ
れたもので、挿抜のチャタリングによるメモリカードの
メモリへの誤書込み及びメモリカード内の半導体素子の
破壊を完全に防止できるインターフェイス回路を得る事
を目的とする。
れたもので、挿抜のチャタリングによるメモリカードの
メモリへの誤書込み及びメモリカード内の半導体素子の
破壊を完全に防止できるインターフェイス回路を得る事
を目的とする。
本発明に係るインターフェイス回路は、メモリカード
またはICカードと機器間のインターフェイス回路におい
て、上記カードへの供給電源をオン／オフできる電源回
路と、上記カードへの全バス信号をオン／オフできる単
方向及び双方向の３ステートバッファと、上記カードの
挿入又は抜取を検知する挿抜検知信号ラインを上記カー
ドの挿入時にプルダウンし上記カードの抜取時に短時間
プルアップ保持する挿抜検知信号作成手段と、上記挿抜
検知信号がプルダウン又はプルアップされた時一定時間
経過後に上記電源回路をオン又はオフさせる信号を出力
するバッファと、反転遅延回路を経た上記電源回路の出
力と上記挿抜検知信号のいずれか一方がハイレベルの時
上記単方向及び双方向の３ステートバッファをオフする
論理和手段とを備えたものである。
またはICカードと機器間のインターフェイス回路におい
て、上記カードへの供給電源をオン／オフできる電源回
路と、上記カードへの全バス信号をオン／オフできる単
方向及び双方向の３ステートバッファと、上記カードの
挿入又は抜取を検知する挿抜検知信号ラインを上記カー
ドの挿入時にプルダウンし上記カードの抜取時に短時間
プルアップ保持する挿抜検知信号作成手段と、上記挿抜
検知信号がプルダウン又はプルアップされた時一定時間
経過後に上記電源回路をオン又はオフさせる信号を出力
するバッファと、反転遅延回路を経た上記電源回路の出
力と上記挿抜検知信号のいずれか一方がハイレベルの時
上記単方向及び双方向の３ステートバッファをオフする
論理和手段とを備えたものである。
本発明におけるインターフェイス回路はメモリカード
またはICカードと機器間のインターフェイス回路におい
て、上記カードへの供給電源をオン／オフできる電源回
路と、上記カードへの全バス信号をオン／オフできる単
方向及び双方向の３ステートバッファと、上記カードの
挿入又は抜取を検知する挿抜検知信号ラインを上記カー
ドの挿入時にプルダウンし上記カードの抜取時に短時間
プルアップ保持する挿抜検知信号作成手段と、上記挿抜
検知信号がプルダウン又はプルアップされた時一定時間
経過後に上記電源回路をオン又はオフさせる信号を出力
するバッファと、反転遅延回路を経た上記電源回路の出
力と上記挿抜検知信号のいずれか一方がハイレベルの時
上記単方向及び双方向の３ステートバッファをオフする
論理和手段とを備え、メモリカードの挿入時は先ず電源
回路をオンとしのち３ステートバッファをオンとし、抜
取時は先ず３ステートバッファをオフしのち電源回路を
オフとする構成としたから全インターフェイスをプルダ
ウン（0V）とした状態で挿抜でき、メモリカードのメモ
リへの誤書込み及びメモリカード内の半導体の破壊を防
止できる。
またはICカードと機器間のインターフェイス回路におい
て、上記カードへの供給電源をオン／オフできる電源回
路と、上記カードへの全バス信号をオン／オフできる単
方向及び双方向の３ステートバッファと、上記カードの
挿入又は抜取を検知する挿抜検知信号ラインを上記カー
ドの挿入時にプルダウンし上記カードの抜取時に短時間
プルアップ保持する挿抜検知信号作成手段と、上記挿抜
検知信号がプルダウン又はプルアップされた時一定時間
経過後に上記電源回路をオン又はオフさせる信号を出力
するバッファと、反転遅延回路を経た上記電源回路の出
力と上記挿抜検知信号のいずれか一方がハイレベルの時
上記単方向及び双方向の３ステートバッファをオフする
論理和手段とを備え、メモリカードの挿入時は先ず電源
回路をオンとしのち３ステートバッファをオンとし、抜
取時は先ず３ステートバッファをオフしのち電源回路を
オフとする構成としたから全インターフェイスをプルダ
ウン（0V）とした状態で挿抜でき、メモリカードのメモ
リへの誤書込み及びメモリカード内の半導体の破壊を防
止できる。
以下この発明の一実施例を図について説明する。第１
図は本発明の一実施例によるメモリカードと機器間のイ
ンターフェイス回路を示す回路図である。図において第
２図と同一符号は同一又は相当部分であり、20はメモリ
カード１への供給電源をオン／オフできる電源回路、17
及び７はそれぞれメモリカード１へのあるいはメモリカ
ード１からのバス信号をオン／オフできる３ステート単
方向バッファ及び３ステート双方向バッファである。電
源回路20のオン／オフはコネクタのショートピン端子21
に対応したメモリカード１のグランドループ22の出力信
号である挿抜検知信号10によりバッファ14を介して制御
する。３ステート単方向バッファ17と３ステート双方向
バッファ７のオン／オフは挿抜検知信号10と電源オン反
転信号11のOR回路16出力であるバッファオン／オフ信号
13で行う。反転回路15の入力には電源回路20の出力信号
であるメモリカード１の供給電源が印加される。電源回
路20,3ステート単方向バッファ17,及び３ステート双方
向バッファ７がオフ時においてメモリカード１の全端子
はプルダウン抵抗19,プルアップダウン抵抗18によりプ
ルダウン状態となる。23は挿抜検知プルアップ抵抗であ
り、メモリカード１がコネクタと接続状態にある場合は
グランド電位となり、ショートピン端子21の接続状態が
外れると電源入力側に短時間プルアップされる。24はイ
ンターフェイスの全体回路である。
図は本発明の一実施例によるメモリカードと機器間のイ
ンターフェイス回路を示す回路図である。図において第
２図と同一符号は同一又は相当部分であり、20はメモリ
カード１への供給電源をオン／オフできる電源回路、17
及び７はそれぞれメモリカード１へのあるいはメモリカ
ード１からのバス信号をオン／オフできる３ステート単
方向バッファ及び３ステート双方向バッファである。電
源回路20のオン／オフはコネクタのショートピン端子21
に対応したメモリカード１のグランドループ22の出力信
号である挿抜検知信号10によりバッファ14を介して制御
する。３ステート単方向バッファ17と３ステート双方向
バッファ７のオン／オフは挿抜検知信号10と電源オン反
転信号11のOR回路16出力であるバッファオン／オフ信号
13で行う。反転回路15の入力には電源回路20の出力信号
であるメモリカード１の供給電源が印加される。電源回
路20,3ステート単方向バッファ17,及び３ステート双方
向バッファ７がオフ時においてメモリカード１の全端子
はプルダウン抵抗19,プルアップダウン抵抗18によりプ
ルダウン状態となる。23は挿抜検知プルアップ抵抗であ
り、メモリカード１がコネクタと接続状態にある場合は
グランド電位となり、ショートピン端子21の接続状態が
外れると電源入力側に短時間プルアップされる。24はイ
ンターフェイスの全体回路である。
次に動作について説明する。まずメモリカード１を挿
入する場合の動作を説明する。第４図はメモリカード１
が所持，携帯時にあり機器側のコネクタに挿入した時点
における挿抜検知信号10,電源オン反転信号11,電源オン
信号12及びバッファオン／オフ信号13の各信号の様子を
示すタイミング図である。この場合インターフェイス24
とメモリカード１の間の各信号線は電源回路20,単方向
バッファ17及び双方向バッファ７が挿抜検知プルアップ
抵抗23が電源入力側にプルアップされているのでオフの
状態にあり、プルアップダウン抵抗18,プルダウン抵抗1
9によりプルダウンとなり低インピーダンス状態にあ
る。今メモリカード１が機器側のコネクタ即ちインター
フェイス24の端子に接続された場合ショートピン端子21
の２端子とも接続状態になって初めて挿抜検知信号10は
グランド電位（0V）になる。従ってバッファ14の出力側
は“L"となるので電源回路20は作動する。電源回路20の
電源入力はシリーズトランジスタTrsを介してメモリカ
ード１の供給電源となる。この供給電源は電源オン信号
12として反転回路15を介してオア回路16の入力端子に印
加される。他方上記挿抜検知信号10は同じくオア回路16
の他の入力端子に印加されそのOR出力であるバッファオ
ン／オフ信号13は“L"レベルとなり単方向バッファ17,
双方向バッファ７をオンとする。第４図においてT1はバ
ッファ14の遅延時間，電源回路20の応答時間を含めた遅
れ時間を示す。またＴ′１は反転回路15の遅延時間を示
す。
入する場合の動作を説明する。第４図はメモリカード１
が所持，携帯時にあり機器側のコネクタに挿入した時点
における挿抜検知信号10,電源オン反転信号11,電源オン
信号12及びバッファオン／オフ信号13の各信号の様子を
示すタイミング図である。この場合インターフェイス24
とメモリカード１の間の各信号線は電源回路20,単方向
バッファ17及び双方向バッファ７が挿抜検知プルアップ
抵抗23が電源入力側にプルアップされているのでオフの
状態にあり、プルアップダウン抵抗18,プルダウン抵抗1
9によりプルダウンとなり低インピーダンス状態にあ
る。今メモリカード１が機器側のコネクタ即ちインター
フェイス24の端子に接続された場合ショートピン端子21
の２端子とも接続状態になって初めて挿抜検知信号10は
グランド電位（0V）になる。従ってバッファ14の出力側
は“L"となるので電源回路20は作動する。電源回路20の
電源入力はシリーズトランジスタTrsを介してメモリカ
ード１の供給電源となる。この供給電源は電源オン信号
12として反転回路15を介してオア回路16の入力端子に印
加される。他方上記挿抜検知信号10は同じくオア回路16
の他の入力端子に印加されそのOR出力であるバッファオ
ン／オフ信号13は“L"レベルとなり単方向バッファ17,
双方向バッファ７をオンとする。第４図においてT1はバ
ッファ14の遅延時間，電源回路20の応答時間を含めた遅
れ時間を示す。またＴ′１は反転回路15の遅延時間を示
す。
第４図よりメモリカード１における各部の活性化手順
は以下の通りとなる。
は以下の通りとなる。
まず供給電源が印加され、遅れて単方向バッファ17,
双方向バッファ７がオンとなる。従ってメモリカード１
内蔵の半導体素子としては最良の活性化手順であり、ラ
ッチアップ等は発生しない。またメモリカード１の内蔵
メモリの記憶データは完全に保持でき誤書込みは無い。
また挿入時におけるショートピンコネクタのチャタリン
グも第４図に示す様にオア回路16の作用により除去でき
る。
双方向バッファ７がオンとなる。従ってメモリカード１
内蔵の半導体素子としては最良の活性化手順であり、ラ
ッチアップ等は発生しない。またメモリカード１の内蔵
メモリの記憶データは完全に保持でき誤書込みは無い。
また挿入時におけるショートピンコネクタのチャタリン
グも第４図に示す様にオア回路16の作用により除去でき
る。
他のコネクタピンのチャタリングについても単方向バ
ッファ17,双方向バッファ７がオンしない限り低インピ
ーダンス（プルダウン状態）にありグランドレベル（0
V）を維持するので問題は無い。ピン21を他のピンより
短くするのは挿入時は一番最後に接触させ、抜く時は一
番最初に離れる様にするためである。すなわち第４図の
タイミングにおいて対象とするピンはショートピン21の
み考慮すれば良い。
ッファ17,双方向バッファ７がオンしない限り低インピ
ーダンス（プルダウン状態）にありグランドレベル（0
V）を維持するので問題は無い。ピン21を他のピンより
短くするのは挿入時は一番最後に接触させ、抜く時は一
番最初に離れる様にするためである。すなわち第４図の
タイミングにおいて対象とするピンはショートピン21の
み考慮すれば良い。
ここでショートピン端子21はメモリカード１の最両端
２ケ所に設けるようにする。ショートピン端子をメモリ
カードの最両端に設けることは一般的手段であるが、こ
れは斜め挿入を考慮するからである。このようなショー
トピン配置により本発明のインターフェイス回路はカー
ドが斜め挿入された場合もショートピン端子21が一番最
後にコネクタに接触するため斜め挿入による機能障害を
起こすことなく正常に作動する。
２ケ所に設けるようにする。ショートピン端子をメモリ
カードの最両端に設けることは一般的手段であるが、こ
れは斜め挿入を考慮するからである。このようなショー
トピン配置により本発明のインターフェイス回路はカー
ドが斜め挿入された場合もショートピン端子21が一番最
後にコネクタに接触するため斜め挿入による機能障害を
起こすことなく正常に作動する。
次にメモリカード１を抜き取る場合の動作を説明す
る。第５図はメモリカード１を抜き取った時点における
各信号の様子を示すタイミング図である。インターフェ
イス24が活性状態にあるからメモリカード１の内蔵する
半導体素子の破壊，メモリの誤書込みを発生しやすい状
態にある。今メモリカード１を抜くと挿抜検知信号10が
グランドレベル（0V）から挿抜検知プルアップ抵抗23の
作用により電源入力側に短時間プルアップされる。従っ
てバッファ14の出力は“H"レベルとなり電源回路20はオ
フとなる。上記作用に先立ち挿抜検知信号10がオア回路
16の一方に接続されているので電源オン反転信号11との
オア動作によりバッファオン／オフ信号13は直ちに“H"
レベルとなり単方向バッファ17,双方向バッファ７をオ
フとする。従ってメモリカード１の各端子が活性状態か
らプルダウン（グランドレベル＝0V）になる手順は以下
の様になる。まず単方向バッファ17,双方向バッファ７
をオフとしてデータバス信号はグランドレベルにアドレ
スバス信号，コントロールバス信号はT2の間は“H"レベ
ルとなり以降はグランドレベルになる。
る。第５図はメモリカード１を抜き取った時点における
各信号の様子を示すタイミング図である。インターフェ
イス24が活性状態にあるからメモリカード１の内蔵する
半導体素子の破壊，メモリの誤書込みを発生しやすい状
態にある。今メモリカード１を抜くと挿抜検知信号10が
グランドレベル（0V）から挿抜検知プルアップ抵抗23の
作用により電源入力側に短時間プルアップされる。従っ
てバッファ14の出力は“H"レベルとなり電源回路20はオ
フとなる。上記作用に先立ち挿抜検知信号10がオア回路
16の一方に接続されているので電源オン反転信号11との
オア動作によりバッファオン／オフ信号13は直ちに“H"
レベルとなり単方向バッファ17,双方向バッファ７をオ
フとする。従ってメモリカード１の各端子が活性状態か
らプルダウン（グランドレベル＝0V）になる手順は以下
の様になる。まず単方向バッファ17,双方向バッファ７
をオフとしてデータバス信号はグランドレベルにアドレ
スバス信号，コントロールバス信号はT2の間は“H"レベ
ルとなり以降はグランドレベルになる。
T2の区間上記コントロールバスを“H"にしておくのは
誤書込みを防止するためである。上記手順は半導体素
子，メモリの破壊，誤書込みを防止する最良の手順であ
る。
誤書込みを防止するためである。上記手順は半導体素
子，メモリの破壊，誤書込みを防止する最良の手順であ
る。
第１図の本発明のインターフェイス回路と適合するメ
モリカード１の内部回路の基本構成例を第６図に示す。
基本は▲▼，▲▼信号を３ステートバッファま
たはスイッチ回路を介してメモリの▲▼，▲▼
端子に加える構成とする事である。第６図では３ステー
トバッファの場合の例を示す。上記３ステートバッファ
33のオン／オフはツェナーダイオード26で決まる閾値電
圧によってオン／オフする制御トランジスタ25の出力信
号であるゲートオン／オフ信号31で行う。メモリカード
１に供給電源が印加されると上記３ステートバッファ33
はオンとなり第１図のインターフェイス24とアクセスが
可能となり上記供給電源がオフになると上記３ステート
バッファ33はオフとなり電池30→シリーズ抵抗29→シリ
ーズダイオード28を介してプルアップ抵抗32により▲
▼，▲▼はプルアップされメモリのデータは保持
される。
モリカード１の内部回路の基本構成例を第６図に示す。
基本は▲▼，▲▼信号を３ステートバッファま
たはスイッチ回路を介してメモリの▲▼，▲▼
端子に加える構成とする事である。第６図では３ステー
トバッファの場合の例を示す。上記３ステートバッファ
33のオン／オフはツェナーダイオード26で決まる閾値電
圧によってオン／オフする制御トランジスタ25の出力信
号であるゲートオン／オフ信号31で行う。メモリカード
１に供給電源が印加されると上記３ステートバッファ33
はオンとなり第１図のインターフェイス24とアクセスが
可能となり上記供給電源がオフになると上記３ステート
バッファ33はオフとなり電池30→シリーズ抵抗29→シリ
ーズダイオード28を介してプルアップ抵抗32により▲
▼，▲▼はプルアップされメモリのデータは保持
される。
ここで第６図におけるメモリの▲▼，▲▼信
号のプルアップ状態と第４図の電源オン信号12,バッフ
ァオン／オフ信号13の関係を第７図に示す。第１図の反
転回路15の遅延時間と第６図の制御トランジスタ25の遅
れ時間は一般的に反転回路15の遅延時間＜制御トランジ
スタの遅れの関係にあるから第６図のメモリの▲
▼，▲▼信号は第１図の単方向バッファ17がオンと
なるまで、すなわちアクセス可能となるまでプルアップ
の状態にある。
号のプルアップ状態と第４図の電源オン信号12,バッフ
ァオン／オフ信号13の関係を第７図に示す。第１図の反
転回路15の遅延時間と第６図の制御トランジスタ25の遅
れ時間は一般的に反転回路15の遅延時間＜制御トランジ
スタの遅れの関係にあるから第６図のメモリの▲
▼，▲▼信号は第１図の単方向バッファ17がオンと
なるまで、すなわちアクセス可能となるまでプルアップ
の状態にある。
次に第６図におけるメモリの▲▼，▲▼信号
と第５図の電源オン信号12,バッファオン／オフ信号13
の関係を第８図に示す。第５図によりカードを抜いた時
点では即バッファオン／オフ信号13が“H"レベルとな
り、第１図の単方向バッファ17をオフとするが上記第５
図の電源オン信号12はT2区間は“H"であるため第６図の
メモリの▲▼，▲▼信号は“H"を持続する。T2
区間が終了する直前においてメモリカード内のツェナー
ダイオード26が作動し、３ステートバッファ33をオフと
するためメモリの▲▼，▲▼信号は電池30→シ
リーズ抵抗29→シリーズダイオード28を介してプルアッ
プ抵抗32によりプルアップされる。
と第５図の電源オン信号12,バッファオン／オフ信号13
の関係を第８図に示す。第５図によりカードを抜いた時
点では即バッファオン／オフ信号13が“H"レベルとな
り、第１図の単方向バッファ17をオフとするが上記第５
図の電源オン信号12はT2区間は“H"であるため第６図の
メモリの▲▼，▲▼信号は“H"を持続する。T2
区間が終了する直前においてメモリカード内のツェナー
ダイオード26が作動し、３ステートバッファ33をオフと
するためメモリの▲▼，▲▼信号は電池30→シ
リーズ抵抗29→シリーズダイオード28を介してプルアッ
プ抵抗32によりプルアップされる。
以上の動作によりメモリカード１とインターフェイス
24が活性状態においてメモリカード１を抜いた場合、ま
たメモリカード１を所持，携帯の状態で活性状態にある
インターフェイス24にメモリカード１を挿入するいずれ
の場合においても第６図のメモリの▲▼，▲▼
信号をプルアップしデータを保護する様にインターフェ
イス24が作動するためメモリカード１の挿抜においてメ
モリカード１の半導体素子を破壊する事は無く、また完
全にメモリカード１のメモリデータを保持，保護でき
る。
24が活性状態においてメモリカード１を抜いた場合、ま
たメモリカード１を所持，携帯の状態で活性状態にある
インターフェイス24にメモリカード１を挿入するいずれ
の場合においても第６図のメモリの▲▼，▲▼
信号をプルアップしデータを保護する様にインターフェ
イス24が作動するためメモリカード１の挿抜においてメ
モリカード１の半導体素子を破壊する事は無く、また完
全にメモリカード１のメモリデータを保持，保護でき
る。
なお第１図のバッファ11は機器側のCPUの割込み信号
とすることでアクセスを禁止する等自由に取扱える。
とすることでアクセスを禁止する等自由に取扱える。
以上のように本発明によれば、メモリカードまたはIC
カードと機器間のインターフェイス回路において、上記
カードへの供給電源をオン／オフできる電源回路と、上
記カードへの全バス信号をオン／オフできる単方向及び
双方向の３ステートバッファと、上記カードの挿入又は
抜取を検知する挿抜検知信号ラインを上記カードの挿入
時にプルダウンし上記カードの抜取時にプルアップする
挿抜検知信号作成手段と、上記挿抜検知信号がプルダウ
ン又はプルアップされた時一定時間経過後に上記電源回
路をオン又はオフさせる信号を出力するバッファと、反
転遅延回路を経た上記電源回路の出力と上記挿抜検知信
号のいずれか一方がハイレベルの時上記単方向及び双方
向の３ステートバッファをオフする論理和手段とを備
え、メモリカードの挿入時は先ず電源回路をオンとしの
ち３ステートバッファをオンとし、抜取時は先ず３ステ
ートバッファをオフしのち電源回路をオフとする構成と
したから、メモリカードの挿抜時におけるメモリカード
のメモリへの誤書込み及びメモリカード内の半導体素子
の破壊を防止でき、信頼性の高いものが得られる効果が
ある。
カードと機器間のインターフェイス回路において、上記
カードへの供給電源をオン／オフできる電源回路と、上
記カードへの全バス信号をオン／オフできる単方向及び
双方向の３ステートバッファと、上記カードの挿入又は
抜取を検知する挿抜検知信号ラインを上記カードの挿入
時にプルダウンし上記カードの抜取時にプルアップする
挿抜検知信号作成手段と、上記挿抜検知信号がプルダウ
ン又はプルアップされた時一定時間経過後に上記電源回
路をオン又はオフさせる信号を出力するバッファと、反
転遅延回路を経た上記電源回路の出力と上記挿抜検知信
号のいずれか一方がハイレベルの時上記単方向及び双方
向の３ステートバッファをオフする論理和手段とを備
え、メモリカードの挿入時は先ず電源回路をオンとしの
ち３ステートバッファをオンとし、抜取時は先ず３ステ
ートバッファをオフしのち電源回路をオフとする構成と
したから、メモリカードの挿抜時におけるメモリカード
のメモリへの誤書込み及びメモリカード内の半導体素子
の破壊を防止でき、信頼性の高いものが得られる効果が
ある。
第１図は本発明の一実施例によるメモリカードと機器間
のインターフェイス回路を示す図、第２図は従来のメモ
リカードと機器間のインターフェイス回路を示す図、第
３図は従来のインターフェイス回路でのカード挿抜時の
信号状態を示す図、第４図は本発明のインターフェイス
回路でのカード挿入時の各信号状態を示すタイミング
図、第５図は同カード挿抜時の各信号状態を示すタイミ
ング図、第６図は本発明のインターフェイス回路に用い
るメモリカードの一例を示す回路図、第７図は本発明の
インターフェイス回路に挿入時のメモリカードの▲
▼，▲▼信号の状態を示すタイミング図、第８図は
同抜取時のメモリカードの▲▼，▲▼信号の状
態を示すタイミング図である。 １はメモリカード、２はアドレスバス信号、３はデータ
バス信号、４はチップイネーブル信号（▲▼）、５
はライトイネーブル信号（▲▼）、６はアウトプッ
トイネーブル信号（▲▼）、７は３ステート双方向
バッファ、10は挿抜検知信号、11は電源オン反転信号、
12は電源オン信号、13はバッファオン／オフ信号、14は
バッファ、15は反転回路、16はオア回路、17は３ステー
ト単方向バッファ、18はプルアップダウン抵抗、19はプ
ルダウン抵抗、20は電源回路、21はショートピン端子、
22はグランドループ、23は挿抜検知プルアップ抵抗、24
はインターフェイス回路。
のインターフェイス回路を示す図、第２図は従来のメモ
リカードと機器間のインターフェイス回路を示す図、第
３図は従来のインターフェイス回路でのカード挿抜時の
信号状態を示す図、第４図は本発明のインターフェイス
回路でのカード挿入時の各信号状態を示すタイミング
図、第５図は同カード挿抜時の各信号状態を示すタイミ
ング図、第６図は本発明のインターフェイス回路に用い
るメモリカードの一例を示す回路図、第７図は本発明の
インターフェイス回路に挿入時のメモリカードの▲
▼，▲▼信号の状態を示すタイミング図、第８図は
同抜取時のメモリカードの▲▼，▲▼信号の状
態を示すタイミング図である。 １はメモリカード、２はアドレスバス信号、３はデータ
バス信号、４はチップイネーブル信号（▲▼）、５
はライトイネーブル信号（▲▼）、６はアウトプッ
トイネーブル信号（▲▼）、７は３ステート双方向
バッファ、10は挿抜検知信号、11は電源オン反転信号、
12は電源オン信号、13はバッファオン／オフ信号、14は
バッファ、15は反転回路、16はオア回路、17は３ステー
ト単方向バッファ、18はプルアップダウン抵抗、19はプ
ルダウン抵抗、20は電源回路、21はショートピン端子、
22はグランドループ、23は挿抜検知プルアップ抵抗、24
はインターフェイス回路。
Claims (1)
- 【請求項１】メモリカードまたはICカードと機器間のイ
ンターフェイス回路において、 上記カードへの供給電源をオン／オフできる電源回路
と、 上記カードへの全バス信号をオン／オフできるバッファ
と、 上記カードの挿入又は抜取を検知する挿抜検知信号ライ
ンを上記カードの挿入時にプルダウンし上記カードの抜
取時にプルアップする挿抜検知信号作成手段と、 上記挿抜検知信号がプルダウン又はプルアップされた時
一定時間経過後に上記電源回路をオン又はオフさせる信
号を出力する信号出力手段と、 遅延回路を経た上記電源回路の出力と上記挿抜検知信号
のいずれか一方がハイレベルの時上記バッファをオフす
る制御手段とを備えたことを特徴とするインターフェイ
ス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62075695A JP2511950B2 (ja) | 1987-03-27 | 1987-03-27 | インタ−フエイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62075695A JP2511950B2 (ja) | 1987-03-27 | 1987-03-27 | インタ−フエイス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63240615A JPS63240615A (ja) | 1988-10-06 |
| JP2511950B2 true JP2511950B2 (ja) | 1996-07-03 |
Family
ID=13583600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62075695A Expired - Lifetime JP2511950B2 (ja) | 1987-03-27 | 1987-03-27 | インタ−フエイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2511950B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07104746B2 (ja) * | 1990-08-30 | 1995-11-13 | 三菱電機株式会社 | 半導体記憶装置用インタフェイス回路 |
| JPH04195410A (ja) * | 1990-11-28 | 1992-07-15 | Hitachi Ltd | 機器接続切離し制御装置 |
| JP4079506B2 (ja) | 1997-08-08 | 2008-04-23 | 株式会社東芝 | 不揮発性半導体メモリシステムの制御方法 |
| JP3811172B2 (ja) * | 2005-03-25 | 2006-08-16 | 日立マクセル株式会社 | 電子機器及びこれを利用した情報処理システム |
| JP5956489B2 (ja) * | 2014-03-18 | 2016-07-27 | アンリツ株式会社 | 電源制御装置および電源制御方法ならびに測定装置 |
| WO2019049495A1 (ja) * | 2017-09-08 | 2019-03-14 | 住友電気工業株式会社 | プラガブル光モジュールおよびホスト基板 |
-
1987
- 1987-03-27 JP JP62075695A patent/JP2511950B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63240615A (ja) | 1988-10-06 |
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