JPS5990279A - インタ−フエ−ス回路 - Google Patents
インタ−フエ−ス回路Info
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- JPS5990279A JPS5990279A JP57197718A JP19771882A JPS5990279A JP S5990279 A JPS5990279 A JP S5990279A JP 57197718 A JP57197718 A JP 57197718A JP 19771882 A JP19771882 A JP 19771882A JP S5990279 A JPS5990279 A JP S5990279A
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- signal
- memory
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- voltage
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/141—Battery and back-up supplies
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、本体とはコネクタを介して接続されるカセッ
ト式記憶装置のインターフェース回路に関する。
ト式記憶装置のインターフェース回路に関する。
パーソナルコンピュータ等の小形情報処理装置において
、外部記憶装置として、あるいは主記憶装置の拡張用記
憶装置としてカセット式の記憶装置（以下、メモリパッ
クと称する）が頻繁に用いられるようになってきた。こ
のメモリパックはコネクタを介して本体と接続あるいは
取９はずしができる様に構成される。
、外部記憶装置として、あるいは主記憶装置の拡張用記
憶装置としてカセット式の記憶装置（以下、メモリパッ
クと称する）が頻繁に用いられるようになってきた。こ
のメモリパックはコネクタを介して本体と接続あるいは
取９はずしができる様に構成される。
ところで、従来、本体にメモリパックを活線挿抜（本体
の電源をＯＮＫしたま寸でメモリパックをコネクタに挿
入したり抜いたりする）する場合。
の電源をＯＮＫしたま寸でメモリパックをコネクタに挿
入したり抜いたりする）する場合。
電源を投入した１捷の状態でメモリパックを抜き差しす
る状態ではコネクタピンの接触状態をあてにすることは
できない。即ち、活線挿抜時の本体インターフェースと
のコネクタビンの接続状態（順序）は、メモリパックの
挿入時の傾き、あるいは早さによりランダムとなってし
１う。
る状態ではコネクタピンの接触状態をあてにすることは
できない。即ち、活線挿抜時の本体インターフェースと
のコネクタビンの接続状態（順序）は、メモリパックの
挿入時の傾き、あるいは早さによりランダムとなってし
１う。
従って、メモリハック挿抜時における正常動作は保証し
得す完全なるデータ保護のだめの手段の出現が要望され
ていた。
得す完全なるデータ保護のだめの手段の出現が要望され
ていた。
ところで、活線挿抜される信号線は抜去される前は非選
択状態になっている。その後、抜去されるとその信号ラ
インは開放状態となるから、その代りとしてプルアップ
又はプルダウン抵抗により非選択状態を安定に継続する
ようにしてやる必要がある。
択状態になっている。その後、抜去されるとその信号ラ
インは開放状態となるから、その代りとしてプルアップ
又はプルダウン抵抗により非選択状態を安定に継続する
ようにしてやる必要がある。
本発明は上記事情に基づいてなされたものであシ、プル
アップすべき信号はバッテリバックアップ電圧により行
ない、プルダウンすべきものは本体から供給される電圧
により行なうことで非選択状態を安定に継続し誤動作を
防止するインターフェース回路を提供することを目的と
する。
アップすべき信号はバッテリバックアップ電圧により行
ない、プルダウンすべきものは本体から供給される電圧
により行なうことで非選択状態を安定に継続し誤動作を
防止するインターフェース回路を提供することを目的と
する。
本発明は、バッテリバックアップ手段を備えたメモリを
内蔵し、本体との接続は活線挿抜が要求されるカセット
式記憶装置において、本体インターフェースの制御信号
のうち、負極性信号のものはバッテリバックアップ電圧
（ＶＤＤ）でプルアップすることにより、抜去時入力制
御ラインが開放状態になってもこれらプルアップ抵抗に
より制御信号のレベルをネガティブ側（無信号の状態）
に保持することにより制御回路の誤動作を防ごうとする
ものである。
内蔵し、本体との接続は活線挿抜が要求されるカセット
式記憶装置において、本体インターフェースの制御信号
のうち、負極性信号のものはバッテリバックアップ電圧
（ＶＤＤ）でプルアップすることにより、抜去時入力制
御ラインが開放状態になってもこれらプルアップ抵抗に
より制御信号のレベルをネガティブ側（無信号の状態）
に保持することにより制御回路の誤動作を防ごうとする
ものである。
以下、図面を使用して本発明に関し詳述する。
第１図は本発明が実現されるメモリパックの内部構成を
機能ブロックにて示したものである。
機能ブロックにて示したものである。
図において、１はメモリ部でありバッテリバックアップ
を行なう関係上、消費電力の少ないＣＭＯＳが使用され
る。２はこのメモリ部１をコントロールするメモリ制御
回路であって、データ・アドレスライト・チップイネー
ブル（ＣＥ）等各種メモリコントロール信号生成のだめ
の回路が含まれる。
を行なう関係上、消費電力の少ないＣＭＯＳが使用され
る。２はこのメモリ部１をコントロールするメモリ制御
回路であって、データ・アドレスライト・チップイネー
ブル（ＣＥ）等各種メモリコントロール信号生成のだめ
の回路が含まれる。
３は電源電圧監視回路である。主述した様に活線挿抜を
行なう場合、本体電源を投入したままの状態でメモリパ
ックを抜き差しする途中ではコネクタピンの接触状態を
あてにすることはできない。
行なう場合、本体電源を投入したままの状態でメモリパ
ックを抜き差しする途中ではコネクタピンの接触状態を
あてにすることはできない。
従がって、電源監視回路３はメモリパックの挿入が完了
してから一定時間待った後動作許可される様にして誤動
作を防ぎ、抜去が始まったら直ちに動作を禁止し誤動作
を防ぐと共に内部状態・記憶の保護を行なう。詳細は後
述する。
してから一定時間待った後動作許可される様にして誤動
作を防ぎ、抜去が始まったら直ちに動作を禁止し誤動作
を防ぐと共に内部状態・記憶の保護を行なう。詳細は後
述する。
４はスイッチ回路である。スイッチ回路４は本体側から
電源ライン１０を介して伝達される電源とバックアップ
用電池６による電源の切替えを行なうための回路である
。５は電源ライン１０への電流の廻り込みを防ぐために
設けられる逆流防止回路である。７はゲート回路である
。ゲート回路７は電源電圧監視回路３から得られる信号
（ライン１２）により、メモリ部１に供給される制御信
号の一部をゲートする。
電源ライン１０を介して伝達される電源とバックアップ
用電池６による電源の切替えを行なうための回路である
。５は電源ライン１０への電流の廻り込みを防ぐために
設けられる逆流防止回路である。７はゲート回路である
。ゲート回路７は電源電圧監視回路３から得られる信号
（ライン１２）により、メモリ部１に供給される制御信
号の一部をゲートする。
尚、ライン１１はメモリ部１の電源ライン、ライン１２
は本体とのインターフェースラインであって詳しくはデ
ータ及び制御ラインから成る。又、メモリ制御部２はラ
イン１１を介して供給される電源により動作する様に構
成される。これについても詳細は後述する。
は本体とのインターフェースラインであって詳しくはデ
ータ及び制御ラインから成る。又、メモリ制御部２はラ
イン１１を介して供給される電源により動作する様に構
成される。これについても詳細は後述する。
図において、４１・４２はダイオードである。ダイオー
ド４１・４２は電源ライン１ｏを介して供給されるＶＣ
Ｃとバックアップ用電池６１出カとの切替えを自動的に
行なうものであり、メモリパックが本体に挿入されてい
るときにはダイオード４１が、本体と切離されていると
きにはダイオード４２がそれぞれＯＮとなり、電源ＶＣ
Ｃ及びＶＤＤをメモリ１ならびにメモリ制御回路２１へ
供給している。電源ＶＤＤはライン１１を介してメモリ
制御回°路２１ ・メモリ１へ供給される。この電圧は
メモリパックを本体へ挿入したとき、はぼＶＣＣと同じ
電圧（＋５ Ｖ ＞となり、その他はバックアップ用電
池６１の持つ電圧（２〜３■）と等しくなる。
ド４１・４２は電源ライン１ｏを介して供給されるＶＣ
Ｃとバックアップ用電池６１出カとの切替えを自動的に
行なうものであり、メモリパックが本体に挿入されてい
るときにはダイオード４１が、本体と切離されていると
きにはダイオード４２がそれぞれＯＮとなり、電源ＶＣ
Ｃ及びＶＤＤをメモリ１ならびにメモリ制御回路２１へ
供給している。電源ＶＤＤはライン１１を介してメモリ
制御回°路２１ ・メモリ１へ供給される。この電圧は
メモリパックを本体へ挿入したとき、はぼＶＣＣと同じ
電圧（＋５ Ｖ ＞となり、その他はバックアップ用電
池６１の持つ電圧（２〜３■）と等しくなる。
本発明実施例では、バッテリバックアップの範囲を広ぐ
しメモリ１のみならずメモリ制御回路２１も含めている
。メモリ制御回路２１はＣＭＯ８素子で構成され、バッ
テリバックアップ時これらの素子はスタンバイ状態とな
ってＯＮ１０ Ｆ Ｆが固定されることにより非常に少
ないリーク電流が流れる。
しメモリ１のみならずメモリ制御回路２１も含めている
。メモリ制御回路２１はＣＭＯ８素子で構成され、バッ
テリバックアップ時これらの素子はスタンバイ状態とな
ってＯＮ１０ Ｆ Ｆが固定されることにより非常に少
ないリーク電流が流れる。
従がってバッテリの寿命にはほとんど影響を与えること
をなくすることができる。このとき、ＣＭｏｓ素子はス
タンバイされているが、素子内部はＧＮＤ又は電源のど
ちらかと低インピーダンスにスイッチングされているの
で回路自体は低インピーダンスに保たれる。
をなくすることができる。このとき、ＣＭｏｓ素子はス
タンバイされているが、素子内部はＧＮＤ又は電源のど
ちらかと低インピーダンスにスイッチングされているの
で回路自体は低インピーダンスに保たれる。
メモリ制御回路２１はアドレスのデコード、ライト・イ
ネーブル信号の発生、データの切替え等、メモリ制御に
必要な信号の発生・処理を行なう。
ネーブル信号の発生、データの切替え等、メモリ制御に
必要な信号の発生・処理を行なう。
２２はメモリ１へ送出されるＣＥを制御する信号を反転
するインパークである。インバータ２２出力はナントゲ
ート７１の一入力端子へ供給される。
するインパークである。インバータ２２出力はナントゲ
ート７１の一入力端子へ供給される。
ナントゲート７１の他方の入力端子へはメモリ制御回路
２］出力及び後述する電源電圧監視回路３より出力され
る動作許可信号（ライン１２）が供給されており、この
ゲート７１によりメモリ１に対し供給されるＣＥ倍信号
制御する。ライン１２を伝播する信号は電源電圧監視回
路３の出力であり、ＶＣＣが正常（＋５Ｖ） のときに
は”ＨＩＧＨ” レベル）その他の時には°’ＬＯＷ”
レベルとなる。ライン１３を伝播する信号はメモリ制御
回路２１の出力でアドレスをデコードしたものである。
２］出力及び後述する電源電圧監視回路３より出力され
る動作許可信号（ライン１２）が供給されており、この
ゲート７１によりメモリ１に対し供給されるＣＥ倍信号
制御する。ライン１２を伝播する信号は電源電圧監視回
路３の出力であり、ＶＣＣが正常（＋５Ｖ） のときに
は”ＨＩＧＨ” レベル）その他の時には°’ＬＯＷ”
レベルとなる。ライン１３を伝播する信号はメモリ制御
回路２１の出力でアドレスをデコードしたものである。
又、ライン１４を伝播する信号は同じくメモリ制御回路
２１から出力される信号で、データ・ライトイネーブル
・アドレス等ＣＥ信号を除く、メモリ制御のために必要
な信号を全て含む。ライン１６・１８も同様である。ラ
イン１７はＣ８信号が伝播１． 、メモリ１のＲＦ：Ａ
Ｄ／ＷＲＩＴＥ時のみ” Ｌ ＯＷ ” Ｖ ／＜ ル
となり、その他の場合（活線挿抜時も含む）は”ＨＩＧ
）ｌ”レベルかフローティングの状態にある。ライン１
９も同様である。
２１から出力される信号で、データ・ライトイネーブル
・アドレス等ＣＥ信号を除く、メモリ制御のために必要
な信号を全て含む。ライン１６・１８も同様である。ラ
イン１７はＣ８信号が伝播１． 、メモリ１のＲＦ：Ａ
Ｄ／ＷＲＩＴＥ時のみ” Ｌ ＯＷ ” Ｖ ／＜ ル
となり、その他の場合（活線挿抜時も含む）は”ＨＩＧ
）ｌ”レベルかフローティングの状態にある。ライン１
９も同様である。
ライン１５を伝播する信号はその信号を反転させたもの
で、メモリ１のＲＥＡＤ／ＷＲＩ ＴＥ時には”ＨＩＧ
Ｈ”レベルとなり、その他の場合は“ＬＯＷ”レベルと
カる。
で、メモリ１のＲＥＡＤ／ＷＲＩ ＴＥ時には”ＨＩＧ
Ｈ”レベルとなり、その他の場合は“ＬＯＷ”レベルと
カる。
バンクアップ用電池６１としては本体電源ＶＣＣより低
電圧で且つメモリデータを保持するのに最小限の電圧値
のものが使用される。本発明実施例ではメモリパックを
挿入している以外の時はメモリ制御回路２１にも電源を
供給している。そのため、メモリ制御回路２１は静的消
費電流が少ない０ＭＯ８素子で構成されるのが望ましい
し、又、電池で動作させる関係からも低電圧で動作し得
る０ＭＯ８が適している。
電圧で且つメモリデータを保持するのに最小限の電圧値
のものが使用される。本発明実施例ではメモリパックを
挿入している以外の時はメモリ制御回路２１にも電源を
供給している。そのため、メモリ制御回路２１は静的消
費電流が少ない０ＭＯ８素子で構成されるのが望ましい
し、又、電池で動作させる関係からも低電圧で動作し得
る０ＭＯ８が適している。
尚、メモリ１のＣＥ大入力”ＨＩＧＨ”レベルでメそり
１のＲＥＡＤ／ＷＲＩＴＥが可能となる。
１のＲＥＡＤ／ＷＲＩＴＥが可能となる。
ところで、活線挿抜される信号線は抜去される前は非選
択状態になっている。その後抜去されるとその信号ライ
ンは開放状態となるから、その代りとしてプルアップあ
るいはプルダウン抵抗により非選択状態を安定に継続す
る様にしてやる必要がちる。プルアップすべき信号はバ
ッテリバックアップ電圧により行ない、プルダウンすべ
きものは本体から供給される電圧で行なうことにより自
然に成される。
択状態になっている。その後抜去されるとその信号ライ
ンは開放状態となるから、その代りとしてプルアップあ
るいはプルダウン抵抗により非選択状態を安定に継続す
る様にしてやる必要がちる。プルアップすべき信号はバ
ッテリバックアップ電圧により行ない、プルダウンすべ
きものは本体から供給される電圧で行なうことにより自
然に成される。
図中、５３・５４は正常動作時の”ＨＩＧＨ”レベルを
保証するプルアップ抵抗、５５はプルダウン抵抗である
。抵抗５５はＶＣＣが本体から供給されていないとき電
源ライン１０を充分低い値に保つために用いられる。メ
モリパックを本体へ挿入時、電源（Ｖｃｃ；＋５Ｖ）は
電源ライン１０を介して本体から供給される。本体の電
源がＯＦＦのとき、あるいはメモリパックを本体へ挿入
していないときには抵抗５５の存在により、はぼ０ボル
トに保たれる。このことにより、挿抜状態を電源電圧と
して短時間のうちに反映させ、これにより、活線挿抜時
のデータ保護・制御を確実に行なう。
保証するプルアップ抵抗、５５はプルダウン抵抗である
。抵抗５５はＶＣＣが本体から供給されていないとき電
源ライン１０を充分低い値に保つために用いられる。メ
モリパックを本体へ挿入時、電源（Ｖｃｃ；＋５Ｖ）は
電源ライン１０を介して本体から供給される。本体の電
源がＯＦＦのとき、あるいはメモリパックを本体へ挿入
していないときには抵抗５５の存在により、はぼ０ボル
トに保たれる。このことにより、挿抜状態を電源電圧と
して短時間のうちに反映させ、これにより、活線挿抜時
のデータ保護・制御を確実に行なう。
５１・５２は逆流防止のために設けられるダイオードで
ある。ダイオード５１・５２は活線挿抜時、インターフ
ェース信号ライン１６・１７により電源Ｖ’ＣＣが持ち
上げられるのを防ぐ。
ある。ダイオード５１・５２は活線挿抜時、インターフ
ェース信号ライン１６・１７により電源Ｖ’ＣＣが持ち
上げられるのを防ぐ。
活線挿抜時、本体から供給される信号のうち、°′かな
め”と々る選択信号（デバイスセレクト）はネガティブ
（無信号）状態となっている。しかし、信号線のうちの
何本か、例えばデータライン、アドレスライン、ＲＥＡ
Ｄ／ＷＲｒＴＥライン（インターフェースライン１６・
１７）はアクティブ状態のまま出力されているものがあ
る。一方、活線挿抜時、本体インターフェースとのコネ
クタピンの接続状態は装置の挿入時の傾き、早さにより
ランダムになってしまうことは上述したとおりであり、
従がっで電源やグランドの接続が確保されないため異常
現象が起こることは目に見えて明らかである。これに対
処するたぬ本発明実施例では流入電流防止用として外向
きにダイオード５】・５２を挿入している。これらダイ
オード５１・５２を挿入することにより、正常動作時、
入力信号が” Ｌ ＯＷ ”レベルから’ ＨＩ （）
Ｈ”レベルになる場合、ダイオード５１・５２が逆バイ
アスとなり、ライン】８・１９がカッ（トオフされてし
才うが、各々のプルアップ抵抗５３・５４により電圧は
土ｆｆ−するため、問題は発生しない。
め”と々る選択信号（デバイスセレクト）はネガティブ
（無信号）状態となっている。しかし、信号線のうちの
何本か、例えばデータライン、アドレスライン、ＲＥＡ
Ｄ／ＷＲｒＴＥライン（インターフェースライン１６・
１７）はアクティブ状態のまま出力されているものがあ
る。一方、活線挿抜時、本体インターフェースとのコネ
クタピンの接続状態は装置の挿入時の傾き、早さにより
ランダムになってしまうことは上述したとおりであり、
従がっで電源やグランドの接続が確保されないため異常
現象が起こることは目に見えて明らかである。これに対
処するたぬ本発明実施例では流入電流防止用として外向
きにダイオード５】・５２を挿入している。これらダイ
オード５１・５２を挿入することにより、正常動作時、
入力信号が” Ｌ ＯＷ ”レベルから’ ＨＩ （）
Ｈ”レベルになる場合、ダイオード５１・５２が逆バイ
アスとなり、ライン】８・１９がカッ（トオフされてし
才うが、各々のプルアップ抵抗５３・５４により電圧は
土ｆｆ−するため、問題は発生しない。
次に電源電圧監視回路３につき詳細に説明する。
第３図は電源ａ圧監視回路３による電圧監視の様子をタ
イミングチャートにて示しだものである。
イミングチャートにて示しだものである。
図中、第２図と同一番号あるいけ同一記号の付されであ
るものは第２図のそれと同はのものであるとする。
るものは第２図のそれと同はのものであるとする。
活線挿抜を行なう場合、電源を投入したままの状態でメ
モリバックを抜き挿しする途中ではコネクタビンの接触
状態をあてにすることはてきない。
モリバックを抜き挿しする途中ではコネクタビンの接触
状態をあてにすることはてきない。
従がって内部回路はメモリパンクの挿入が完了してから
一定時間待った後動作許可される様にして誤動作を防ぎ
、抜去が始洩ったら直ちに動作を禁止し、誤動作を防ぐ
と共に内部状態・記憶の保めを行なう必要がある。この
ため、本発明実施例てにｊコンブンザ３０２と抵抗３０
３で構成される時定数回路によりメモリバックすｉ人時
の遅れ面間を作り、抵抗３０６と ３０７の分圧により
メモリバンクの抜去を検出し、これら信号をｌ・シンジ
スタ“３１０と３１１で構成されるアンド回路により動
作禁止信号を作って陽る。
一定時間待った後動作許可される様にして誤動作を防ぎ
、抜去が始洩ったら直ちに動作を禁止し、誤動作を防ぐ
と共に内部状態・記憶の保めを行なう必要がある。この
ため、本発明実施例てにｊコンブンザ３０２と抵抗３０
３で構成される時定数回路によりメモリバックすｉ人時
の遅れ面間を作り、抵抗３０６と ３０７の分圧により
メモリバンクの抜去を検出し、これら信号をｌ・シンジ
スタ“３１０と３１１で構成されるアンド回路により動
作禁止信号を作って陽る。
ダイオード３０１；ｌ：メモリバックの再投入に備え、
上記コンデンサ３０２と抵抗３０３により決定される時
定数を早期に回復させるため、コンデンサ３０２に残っ
た電荷を放電するために設けられる。
上記コンデンサ３０２と抵抗３０３により決定される時
定数を早期に回復させるため、コンデンサ３０２に残っ
た電荷を放電するために設けられる。
尚、本発明実施例でＩｄ、）ランジスク３１０・３１１
とトランジスタ３１２の様に相補型のトランジスタ（Ｐ
ＮＰに対するＮＰＮ、ＮＰＮに対するＰＮＰ）でインバ
ータを構成しているが、これは同一型トランジスタでイ
ンバータを絹む場合における電源′直圧の過渡期におけ
る不安定出力（ハザード）が出ない様にするだめのもの
である。
とトランジスタ３１２の様に相補型のトランジスタ（Ｐ
ＮＰに対するＮＰＮ、ＮＰＮに対するＰＮＰ）でインバ
ータを構成しているが、これは同一型トランジスタでイ
ンバータを絹む場合における電源′直圧の過渡期におけ
る不安定出力（ハザード）が出ない様にするだめのもの
である。
い１、メモリ・（ツクを本体から外しであると１−れば
ＶＣＣはほぼ０ボルトでを）す、トランジスタ３１０・
３１１・３１：Ｈｌ”’ｒ ＯＦＦと々っている。従っ
て、ライン１２を伝播する信号は抵抗３１４の存在しこ
より”ＬＯＷ”レベルである。Ｃ８（Ｃｈｉｐ ５ｅｌ
ｅｃｔ）信号ライン＋７ｋｊそのときフローティングの
状態にあシ、ライン１９を伝播する信才“１，４：抵抗
５４と電源ＶＤＤにより” ｆ（Ｉ ＧＨ”レベルとな
り、征かつてインバータ２２を介しライン１５を伝播す
るイ＝号ば’ＬＯＷ”レベルとなる。ゲート７１はプー
ンドゲートで構成されるため、その入力のうち１つ以上
が’ＬＯＷ・″レベルであると、その出力は”ＨＩ Ｃ
）Ｈ”レベルと在り、従がってメモリ部１はスタンノ（
イ状態に保たれデータは保持される。
ＶＣＣはほぼ０ボルトでを）す、トランジスタ３１０・
３１１・３１：Ｈｌ”’ｒ ＯＦＦと々っている。従っ
て、ライン１２を伝播する信号は抵抗３１４の存在しこ
より”ＬＯＷ”レベルである。Ｃ８（Ｃｈｉｐ ５ｅｌ
ｅｃｔ）信号ライン＋７ｋｊそのときフローティングの
状態にあシ、ライン１９を伝播する信才“１，４：抵抗
５４と電源ＶＤＤにより” ｆ（Ｉ ＧＨ”レベルとな
り、征かつてインバータ２２を介しライン１５を伝播す
るイ＝号ば’ＬＯＷ”レベルとなる。ゲート７１はプー
ンドゲートで構成されるため、その入力のうち１つ以上
が’ＬＯＷ・″レベルであると、その出力は”ＨＩ Ｃ
）Ｈ”レベルと在り、従がってメモリ部１はスタンノ（
イ状態に保たれデータは保持される。
本体にメモリバックを差し込むときには信号線１６・１
７電゛源ライン１０及びＧＮＤライン２０のどれが最初
に本体に接続さ凡、又どれが最後に接続されるかは上述
した如く不明である。活線：１′中抜Ｉ］孕、本体側か
ら送ｔｒ、 ａれるＣ Ｓ信号は”ＨＩＧＩ−１’″レ
ベルになっている。
７電゛源ライン１０及びＧＮＤライン２０のどれが最初
に本体に接続さ凡、又どれが最後に接続されるかは上述
した如く不明である。活線：１′中抜Ｉ］孕、本体側か
ら送ｔｒ、 ａれるＣ Ｓ信号は”ＨＩＧＩ−１’″レ
ベルになっている。
電源・ＧＮＤが接続されるとＶＣＣラインの電位が上昇
し、トランジスタ３１０はＶＣＣがある設定点に達する
とＯＮ Ｌ、その後遅れて（この時間は抵抗３０３・３
０４・３０５、コンデンサ３０２により決定）トランジ
スタ３１１がＯＮする。
し、トランジスタ３１０はＶＣＣがある設定点に達する
とＯＮ Ｌ、その後遅れて（この時間は抵抗３０３・３
０４・３０５、コンデンサ３０２により決定）トランジ
スタ３１１がＯＮする。
トランジスタ３１０・３１１の両方がＯＮするとトラン
ジスタ３１３がＯＮし、トランジスタ３１３コレクタ出
力（ライン１２）はほぼＶＣＣの電圧と等しくなり、ゲ
ート７１を介して本体からのメモリアクセスが可能にな
る。
ジスタ３１３がＯＮし、トランジスタ３１３コレクタ出
力（ライン１２）はほぼＶＣＣの電圧と等しくなり、ゲ
ート７１を介して本体からのメモリアクセスが可能にな
る。
本体からメモリバックを抜くときにはＶＣＣの下降につ
れてトランジスタ３１０のベース電位も下降し、これに
よってトランジスタ３１０をＯＦＦさせる。トランジス
タ３１０のＯＦＦにより同じくトランジスタ３１３もＯ
ＦＦ ｊ、、従がってライン１２を”ＬＯＷ”レベルに
してゲート７１を閉じる＠ＶＣＣの下降に伴々いコンデ
ンサ３０２の電荷はダイオード３０１によりＶＣＣに放
電される。
れてトランジスタ３１０のベース電位も下降し、これに
よってトランジスタ３１０をＯＦＦさせる。トランジス
タ３１０のＯＦＦにより同じくトランジスタ３１３もＯ
ＦＦ ｊ、、従がってライン１２を”ＬＯＷ”レベルに
してゲート７１を閉じる＠ＶＣＣの下降に伴々いコンデ
ンサ３０２の電荷はダイオード３０１によりＶＣＣに放
電される。
尚、電源電圧監視回路３はＶＣＣの上昇時Ｃ８信号ライ
ン１９が追従しないとき、ライン２１に正の短かい信号
が出る可能性があるのでその不要信号の除去にも役立つ
。
ン１９が追従しないとき、ライン２１に正の短かい信号
が出る可能性があるのでその不要信号の除去にも役立つ
。
以上説明の如く本発明によれば本体側に特別な回路を持
つとと々〈又、特殊な接続構造を持たずに活線挿抜が行
なえ、確実にデータ保持が可能である。
つとと々〈又、特殊な接続構造を持たずに活線挿抜が行
なえ、確実にデータ保持が可能である。
本発明によれば他に以下に列挙する効果を有する。
（１） メモリパックを活線挿抜する際電源状態を監
視することにより確実に有効信号を生成することができ
従って誤動作防止がはかれる。
視することにより確実に有効信号を生成することができ
従って誤動作防止がはかれる。
（２） メモリ素子のみならずメモリ周辺の制御回路
もパンテリバックアップすることにより装置を低インピ
ーダンス状態に保ち、静電耐圧を増すことができる。
もパンテリバックアップすることにより装置を低インピ
ーダンス状態に保ち、静電耐圧を増すことができる。
（３）逆流防止のためのダイオードを外方向に挿入する
ことでメモリパックを活線挿抜する際、抜き差しした場
合に発生する電圧異常と異常電流の廻り込みを防止でき
る。
ことでメモリパックを活線挿抜する際、抜き差しした場
合に発生する電圧異常と異常電流の廻り込みを防止でき
る。
（４） プルダウン抵抗の挿入により、活線挿抜の際
本体から受けている電圧を直ちに下げ内部回路及びデー
タの保護を確実に行ない得る。
本体から受けている電圧を直ちに下げ内部回路及びデー
タの保護を確実に行ない得る。
第１図は本発明が実現されるメモリパックの内部構成を
機能的に示したブロック図、第２図は第１図に示した各
機能ブロックの具体的回路構成を示す図、第３図は本発
明の動作を示すタイミングチャートである。 １・・・メモリ、２・２１・・・メモリ制御部、３・・
・電源電圧監視回路、 ３０２・３０３・・時定数回路、 ４・・・電源切替回路、４１・４２・・・電源切替ダイ
オード、５・・・逆流防止回路、５１・５２・・・逆流
防止ダイオード、５３・５４・・・プルアップ抵抗、５
５ ・・プルダウン抵抗６・６１ ・・・電池、７・
７１・・・ゲート代理人弁理士 則近憲祐（ほか１名）
機能的に示したブロック図、第２図は第１図に示した各
機能ブロックの具体的回路構成を示す図、第３図は本発
明の動作を示すタイミングチャートである。 １・・・メモリ、２・２１・・・メモリ制御部、３・・
・電源電圧監視回路、 ３０２・３０３・・時定数回路、 ４・・・電源切替回路、４１・４２・・・電源切替ダイ
オード、５・・・逆流防止回路、５１・５２・・・逆流
防止ダイオード、５３・５４・・・プルアップ抵抗、５
５ ・・プルダウン抵抗６・６１ ・・・電池、７・
７１・・・ゲート代理人弁理士 則近憲祐（ほか１名）
Claims (1)
- バッテリバックアップ手段を備えたメモリを内蔵し、本
体との接続は活線挿抜が要求されるカセット式記憶装置
において、本体インターフェースの制御信号のうち、負
極性信号のものはバッテリパックアノブ電圧でプルアッ
プすることにより、抜去時入力制御ラインが開放状態に
なってもプルアップ抵抗により制御信号のレベルをネガ
ティブ（無信号の状態）側に保持することにより制御回
路の誤動作を防ぐことを特徴とするインターフェース回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197718A JPS5990279A (ja) | 1982-11-12 | 1982-11-12 | インタ−フエ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57197718A JPS5990279A (ja) | 1982-11-12 | 1982-11-12 | インタ−フエ−ス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5990279A true JPS5990279A (ja) | 1984-05-24 |
Family
ID=16379195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57197718A Pending JPS5990279A (ja) | 1982-11-12 | 1982-11-12 | インタ−フエ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5990279A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61168062A (ja) * | 1985-01-14 | 1986-07-29 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ保護装置 |
| JPS63239096A (ja) * | 1987-03-27 | 1988-10-05 | 三菱電機株式会社 | メモリカ−ド |
| JPS6436391A (en) * | 1987-07-31 | 1989-02-07 | Nec Corp | Ic memory card |
| JPH0689377A (ja) * | 1992-09-07 | 1994-03-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1982
- 1982-11-12 JP JP57197718A patent/JPS5990279A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61168062A (ja) * | 1985-01-14 | 1986-07-29 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | メモリ保護装置 |
| JPH0318218B2 (ja) * | 1985-01-14 | 1991-03-12 | Intaanashonaru Bijinesu Mashiinzu Corp | |
| JPS63239096A (ja) * | 1987-03-27 | 1988-10-05 | 三菱電機株式会社 | メモリカ−ド |
| JPS6436391A (en) * | 1987-07-31 | 1989-02-07 | Nec Corp | Ic memory card |
| JPH0689377A (ja) * | 1992-09-07 | 1994-03-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
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